JP3384744B2 - コアリング回路 - Google Patents
コアリング回路Info
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- JP3384744B2 JP3384744B2 JP11843498A JP11843498A JP3384744B2 JP 3384744 B2 JP3384744 B2 JP 3384744B2 JP 11843498 A JP11843498 A JP 11843498A JP 11843498 A JP11843498 A JP 11843498A JP 3384744 B2 JP3384744 B2 JP 3384744B2
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- voltage
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、小レベルの入力信
号に対しては出力信号が発生せず、大レベルの入力信号
に対しては出力信号が発生するコアリング回路に関す
る。
号に対しては出力信号が発生せず、大レベルの入力信号
に対しては出力信号が発生するコアリング回路に関す
る。
【０００２】
【従来の技術】信号中の微小なノイズを除去するノイズ
キャンセラーなどを利用されるコアリング回路が知られ
ている。コアリング回路は、小レベルの入力信号に対し
ては出力信号が発生せず、大レベルの入力信号に対して
は出力信号が発生する。
キャンセラーなどを利用されるコアリング回路が知られ
ている。コアリング回路は、小レベルの入力信号に対し
ては出力信号が発生せず、大レベルの入力信号に対して
は出力信号が発生する。
【０００３】そのようなコアリング回路として図２の回
路が考えられる。
路が考えられる。
【０００４】図２の入力端子１００からの入力信号は、
第１差動増幅器１０１と第２差動増幅器１０２とに印加
される。第１差動増幅器１０１と第２差動増幅器１０２
の出力信号は合成されて出力端子１０３に発生する。
第１差動増幅器１０１と第２差動増幅器１０２とに印加
される。第１差動増幅器１０１と第２差動増幅器１０２
の出力信号は合成されて出力端子１０３に発生する。
【０００５】第１差動増幅器１０１は、トランジスタの
エミッタ側に各々ダイオードを備えており、その入力ダ
イナミックレンジが広く設定されている。又、第２差動
増幅器１０２は、トランジスタのエミッタ側に負荷が存
在せず、その入力ダイナミックレンジが狭く設定されて
いる。
エミッタ側に各々ダイオードを備えており、その入力ダ
イナミックレンジが広く設定されている。又、第２差動
増幅器１０２は、トランジスタのエミッタ側に負荷が存
在せず、その入力ダイナミックレンジが狭く設定されて
いる。
【０００６】又、第１差動増幅器１０１の動作電流源の
電流値は、第２差動増幅器１０２の動作電流源の電流値
に比べて十分に大きく設定する。
電流値は、第２差動増幅器１０２の動作電流源の電流値
に比べて十分に大きく設定する。
【０００７】さらに、第２差動増幅器１０２には位相反
転を行うトランジスタ１０４、１０５が配置されている
ので、第２差動増幅器１０２の出力信号は逆位相で第１
差動増幅器１０１の出力信号と加算される。
転を行うトランジスタ１０４、１０５が配置されている
ので、第２差動増幅器１０２の出力信号は逆位相で第１
差動増幅器１０１の出力信号と加算される。
【０００８】その結果、第２差動増幅器１０２がリニア
領域で動作しているときには、第２差動増幅器１０２の
出力信号と第１差動増幅器１０１の出力信号がキャンセ
ルされあい、出力信号が発生しなくなる。この領域は、
入力信号レベルが小さい時に生ずる。
領域で動作しているときには、第２差動増幅器１０２の
出力信号と第１差動増幅器１０１の出力信号がキャンセ
ルされあい、出力信号が発生しなくなる。この領域は、
入力信号レベルが小さい時に生ずる。
【０００９】そして、入力信号のレベルが大きくなると
第２差動増幅器１０２の出力信号の影響は、第１差動増
幅器１０１の出力信号レベルに対して無視されるように
なり、入力信号に比例した出力信号が出力端子１０３に
発生する。
第２差動増幅器１０２の出力信号の影響は、第１差動増
幅器１０１の出力信号レベルに対して無視されるように
なり、入力信号に比例した出力信号が出力端子１０３に
発生する。
【００１０】
【発明が解決しようとする課題】しかしながら、図２の
回路では多くの素子数と電流源を必要とするという問題
があった。
回路では多くの素子数と電流源を必要とするという問題
があった。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、小レベルの入力信号に
対しては出力信号が発生せず、大レベルの入力信号に対
しては出力信号が発生するコアリング回路であって、交
流入力信号を発生する信号電流源と、該信号電流源の出
力電流が一端に供給され他端に第１の基準電圧が印加さ
れるバイアス抵抗と、該バイアス抵抗の前記一端に接続
される出力端子と、該出力端子の電圧と第２の基準電圧
とのレベル比較を行い、その差に応じた出力電流を前記
出力端子に供給するコンパレータとを備えたことを特徴
とする。
解決するために成されたもので、小レベルの入力信号に
対しては出力信号が発生せず、大レベルの入力信号に対
しては出力信号が発生するコアリング回路であって、交
流入力信号を発生する信号電流源と、該信号電流源の出
力電流が一端に供給され他端に第１の基準電圧が印加さ
れるバイアス抵抗と、該バイアス抵抗の前記一端に接続
される出力端子と、該出力端子の電圧と第２の基準電圧
とのレベル比較を行い、その差に応じた出力電流を前記
出力端子に供給するコンパレータとを備えたことを特徴
とする。
【００１２】
【発明の実施の形態】本発明のコアリング回路を図１を
用いて説明する。図１において、１は交流入力信号を発
生する信号電流源、２は該信号電流源１の出力電流が一
端に供給され他端に第１の基準電圧源３からの第１の基
準電圧が印加されるバイアス抵抗、４は該バイアス抵抗
２の前記一端に接続される出力端子、５は該出力端子４
の電圧と第１の基準電圧源３からの第１の基準電圧との
レベル比較を行い、その差に応じた出力電流を前記出力
端子４に供給するコンパレータである。
用いて説明する。図１において、１は交流入力信号を発
生する信号電流源、２は該信号電流源１の出力電流が一
端に供給され他端に第１の基準電圧源３からの第１の基
準電圧が印加されるバイアス抵抗、４は該バイアス抵抗
２の前記一端に接続される出力端子、５は該出力端子４
の電圧と第１の基準電圧源３からの第１の基準電圧との
レベル比較を行い、その差に応じた出力電流を前記出力
端子４に供給するコンパレータである。
【００１３】尚、コンパレータ５には第１の基準電圧源
３からの第１の基準電圧が印加されているが、第１の基
準電圧近傍の電圧が異なる別の基準電圧を印加してもよ
い。
３からの第１の基準電圧が印加されているが、第１の基
準電圧近傍の電圧が異なる別の基準電圧を印加してもよ
い。
【００１４】信号電流源１の出力電流は、コアリングの
対象となる交流入力電流である。交流入力電流は、バイ
アス抵抗２に流れ出力端子４の電圧を上下させる。出力
端子４には第１の基準電圧源３からバイアス抵抗２を介
して直流電圧Ｖｒｅｆが印加されている。
対象となる交流入力電流である。交流入力電流は、バイ
アス抵抗２に流れ出力端子４の電圧を上下させる。出力
端子４には第１の基準電圧源３からバイアス抵抗２を介
して直流電圧Ｖｒｅｆが印加されている。
【００１５】出力端子４の電圧は、直流電圧Ｖｒｅｆを
中心に前記交流入力電流とバイアス抵抗２との積の電圧
で変化する。
中心に前記交流入力電流とバイアス抵抗２との積の電圧
で変化する。
【００１６】今、信号電流源１の出力電流がゼロであり
無信号状態であったとする。すると、出力端子４の電圧
は、電圧Ｖｒｅｆとなる。出力端子４の電圧Ｖｒｅｆ
は、抵抗６を介してトランジスタ７のベースに印加され
る。トランジスタ７は、コンパレータ５を構成する。一
方、コンパレータ５のトランジスタ８のベースには第１
の基準電圧源３からの直流電圧Ｖｒｅｆが印加されてい
る。このため、コンパレータ５はバランス状態となり、
トランジスタ９のコレクタ電流とトランジスタ７のコレ
クタ電流とは等しくなる。この２つの電流が等しいと点
Ａから抵抗６に流れたり、逆方向に流れる電流はなくな
る。
無信号状態であったとする。すると、出力端子４の電圧
は、電圧Ｖｒｅｆとなる。出力端子４の電圧Ｖｒｅｆ
は、抵抗６を介してトランジスタ７のベースに印加され
る。トランジスタ７は、コンパレータ５を構成する。一
方、コンパレータ５のトランジスタ８のベースには第１
の基準電圧源３からの直流電圧Ｖｒｅｆが印加されてい
る。このため、コンパレータ５はバランス状態となり、
トランジスタ９のコレクタ電流とトランジスタ７のコレ
クタ電流とは等しくなる。この２つの電流が等しいと点
Ａから抵抗６に流れたり、逆方向に流れる電流はなくな
る。
【００１７】すなわち、コンパレータ５は出力端子４の
電圧に対して影響を与えない。
電圧に対して影響を与えない。
【００１８】次にこの状態から、信号電流源１の出力電
流が小レベルで発生したとする。この小レベルとは、出
力信号が発生せずいわゆる不感状態のレベルとする。
流が小レベルで発生したとする。この小レベルとは、出
力信号が発生せずいわゆる不感状態のレベルとする。
【００１９】いま、小レベルの電流が信号電流源１から
バイアス抵抗２に流れたとする。すると、出力端子４の
電圧が上昇しようとする。該電圧は、抵抗６を介してト
ランジスタ７のベースに印加される。すると、トランジ
スタ７のベース電圧がトランジスタ８のベース電圧より
も高くなり、トランジスタ７のコレクタ電流が増加し、
トランジスタ８のコレクタ電流が低下する。トランジス
タ９は、電流ミラー回路を構成しているので、トランジ
スタ９のコレクタにはトランジスタ８のコレクタ電流と
等しい電流が流れる。このため、トランジスタ７は不足
分の電流を抵抗６から吸引する。
バイアス抵抗２に流れたとする。すると、出力端子４の
電圧が上昇しようとする。該電圧は、抵抗６を介してト
ランジスタ７のベースに印加される。すると、トランジ
スタ７のベース電圧がトランジスタ８のベース電圧より
も高くなり、トランジスタ７のコレクタ電流が増加し、
トランジスタ８のコレクタ電流が低下する。トランジス
タ９は、電流ミラー回路を構成しているので、トランジ
スタ９のコレクタにはトランジスタ８のコレクタ電流と
等しい電流が流れる。このため、トランジスタ７は不足
分の電流を抵抗６から吸引する。
【００２０】その結果、出力端子４の電圧が上昇しよう
としても該電圧は、コンパレータ５の働きにより制限さ
れ上昇しない。
としても該電圧は、コンパレータ５の働きにより制限さ
れ上昇しない。
【００２１】次に、小レベルの電流がバイアス抵抗２か
ら信号電流源１に流れたとする。すると、出力端子４の
電圧が低下しようとする。該電圧は、抵抗６を介してト
ランジスタ７のベースに印加される。すると、トランジ
スタ７のベース電圧がトランジスタ８のベース電圧より
も低くなり、トランジスタ８のコレクタ電流が増加し、
トランジスタ７のコレクタ電流が低下する。トランジス
タ９は、電流ミラー回路を構成しているので、トランジ
スタ９のコレクタにはトランジスタ８のコレクタ電流と
等しい電流が流れる。このため、トランジスタ９はトラ
ンジスタ７に流し込めない電流を抵抗６に流す。
ら信号電流源１に流れたとする。すると、出力端子４の
電圧が低下しようとする。該電圧は、抵抗６を介してト
ランジスタ７のベースに印加される。すると、トランジ
スタ７のベース電圧がトランジスタ８のベース電圧より
も低くなり、トランジスタ８のコレクタ電流が増加し、
トランジスタ７のコレクタ電流が低下する。トランジス
タ９は、電流ミラー回路を構成しているので、トランジ
スタ９のコレクタにはトランジスタ８のコレクタ電流と
等しい電流が流れる。このため、トランジスタ９はトラ
ンジスタ７に流し込めない電流を抵抗６に流す。
【００２２】その結果、出力端子４の電圧が低下しよう
としても該電圧は、コンパレータ５の働きにより制限さ
れ低下しない。
としても該電圧は、コンパレータ５の働きにより制限さ
れ低下しない。
【００２３】この出力端子４の電圧を制限する働きは、
コンパレータ５を構成する動作電流源１０の電流値で制
限される。すなわち、点Ａに流れる最大電流値は、動作
電流源１０の電流値でさだまり、不感帯の幅を決定す
る。
コンパレータ５を構成する動作電流源１０の電流値で制
限される。すなわち、点Ａに流れる最大電流値は、動作
電流源１０の電流値でさだまり、不感帯の幅を決定す
る。
【００２４】従って、図１の回路によれば、小レベルの
入力信号に対しては出力信号を発生しなくさせることが
できる。
入力信号に対しては出力信号を発生しなくさせることが
できる。
【００２５】次に、信号電流源１の出力電流が大レベル
で発生したとする。すると、この場合にも出力端子４の
電圧は、供給される入力電流の向きと量により発生す
る。同時に、コンパレータ５も動作する。入力信号レベ
ルが大きいので、コンパレータ５は直ちに動作する。し
かしながら、動作電流源１０の電流値を信号電流源１の
出力電流に比べて十分に小さくしておけば、その影響は
無視できる。
で発生したとする。すると、この場合にも出力端子４の
電圧は、供給される入力電流の向きと量により発生す
る。同時に、コンパレータ５も動作する。入力信号レベ
ルが大きいので、コンパレータ５は直ちに動作する。し
かしながら、動作電流源１０の電流値を信号電流源１の
出力電流に比べて十分に小さくしておけば、その影響は
無視できる。
【００２６】その結果、図１の回路によれば、小レベル
の入力信号に対しては出力信号が発生せず、大レベルの
入力信号に対しては出力信号が発生するコアリング回路
が得られる。
の入力信号に対しては出力信号が発生せず、大レベルの
入力信号に対しては出力信号が発生するコアリング回路
が得られる。
【００２７】
【発明の効果】本発明によれば、小レベルの入力信号に
対しては出力信号が発生せず、大レベルの入力信号に対
しては出力信号が発生するコアリング回路が得られる。
対しては出力信号が発生せず、大レベルの入力信号に対
しては出力信号が発生するコアリング回路が得られる。
【００２８】又、本発明によれば、素子数と電流源の削
減が可能となる。
減が可能となる。
【図１】本発明のコアリング回路を示す図である。
【図２】従来のコアリング回路を示す図である。
１ 信号電流源
２ バイアス抵抗
３ 基準電圧源
４ 出力端子
５ コンパレータ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−36678（ＪＰ，Ａ)
特開 平３−1604（ＪＰ，Ａ)
特開 平６−315097（ＪＰ，Ａ)
特開 昭58−120311（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03G 11/00
Claims (2)
- 【請求項１】 小レベルの入力信号に対しては出力信号
が発生せず、大レベルの入力信号に対しては出力信号が
発生するコアリング回路であって、 交流入力信号を発生する信号電流源と、 該信号電流源の出力電流が一端に供給され他端に第１の
基準電圧が印加されるバイアス抵抗と、 該バイアス抵抗の前記一端に接続される出力端子と、 該出力端子の電圧と第２の基準電圧とのレベル比較を行
い、その差に応じた出力電流を前記出力端子に供給する
コンパレータとを備えたことを特徴とするコアリング回
路。 - 【請求項２】 小レベルの入力信号に対しては出力信
号が発生せず、大レベルの入力信号に対しては出力信号
が発生するコアリング回路であって、 交流入力信号を発生する信号電流源と、 該信号電流源の出力電流が一端に供給され他端に第１の
基準電圧が印加されるバイアス抵抗と、 該バイアス抵抗の前記一端に接続される出力端子と、 該出力端子の電圧と前記第１の基準電圧とのレベル比較
を行い、その差に応じた出力電流を前記出力端子に供給
するコンパレータとを備えたことを特徴とするコアリン
グ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11843498A JP3384744B2 (ja) | 1998-04-28 | 1998-04-28 | コアリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11843498A JP3384744B2 (ja) | 1998-04-28 | 1998-04-28 | コアリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312940A JPH11312940A (ja) | 1999-11-09 |
| JP3384744B2 true JP3384744B2 (ja) | 2003-03-10 |
Family
ID=14736551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11843498A Expired - Fee Related JP3384744B2 (ja) | 1998-04-28 | 1998-04-28 | コアリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384744B2 (ja) |
-
1998
- 1998-04-28 JP JP11843498A patent/JP3384744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11312940A (ja) | 1999-11-09 |
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Legal Events
| Date | Code | Title | Description |
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