JP3381875B2 - 順序回路 - Google Patents
順序回路Info
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- JP3381875B2 JP3381875B2 JP07792694A JP7792694A JP3381875B2 JP 3381875 B2 JP3381875 B2 JP 3381875B2 JP 07792694 A JP07792694 A JP 07792694A JP 7792694 A JP7792694 A JP 7792694A JP 3381875 B2 JP3381875 B2 JP 3381875B2
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Description
パワーダウン期間中は直前の動作状態を保持して通常動
作を停止するとともに、高速動作を行う低しきい値電圧
を有するMOSFETからなる内部の所定回路への電源
供給を遮断することにより低消費電力状態へ移行する順
序回路に関するものである。
電圧を有するMOSFETの特性として、非導通時にド
レイン−ソース間に流れるリーク電流が比較的大きいた
め、回路の動作停止時すなわちパワーダウン期間中は、
低しきい値電圧のMOSFETで構成される回路の電源
電圧側および接地電位側を、それぞれリーク電流の小さ
い高しきい値電圧を有するMOSFETで遮断するもの
となっている。
プフロップの概略を示すブロック構成図であり、同図に
おいて、10は通常動作時には外部から入力されるクロ
ック信号CLKに基づき内部信号CKおよびその反転信
号であるCKNを生成し、パワーダウン開始に応じて開
始直前の内部信号CK,CKNを保持するクロック保持
回路、20は通常動作時には内部信号CK,CKNに基
づき外部からのデータ信号Dをラッチし出力するラッチ
回路であり、ともに低しきい値電圧のMOSFETから
構成されている。
期間を指示する外部からのパワーダウン制御信号および
その反転信号、Q10A,Q10Bはパワーダウン制御
信号PDおよびPDNに応じてクロック保持回路10の
所定部への電源電圧VDDおよび接地電位GNDの供給を
遮断する高しきい値のMOSFET、Q20A,Q20
Bはパワーダウン制御信号PDおよびPDNに応じてラ
ッチ回路20の所定部への電源電圧VDDおよび接地電位
GNDの供給を遮断する高しきい値のMOSFETであ
り、パワーダウン制御信号PD,PDNに応じてMOS
FETQ10A,Q10B,Q20A,Q20Bがそれ
ぞれ非導通状態「OFF」となり、クロック保持回路1
0およびラッチ回路20の所定部への電源供給が遮断さ
れ、それぞれの回路内にある低しきい値電圧のMOSF
ETによるリーク電流が抑止される。
動作を示す説明図(真理値表)であり、Dリップフロッ
プは、クロック信号CLKの立ち上がりエッジに同期し
てデータ信号Dがラッチされて、出力信号Qおよびその
反転信号QNとして出力され、またクロック信号CLK
の立ち下がりエッジでは出力信号Q,QNは変化せず直
前の状態が維持されるものとなっている。なお、図13
において、「0」「1」はそれぞれ入力信号の低レベル
および高レベルを示しており、また「X」はそれぞれの
入力信号が出力信号Q,QNに対して無関係(Irreleva
nt)となることを示している。
であり、同図において、INV11はクロック信号CL
Kを反転出力するインバータ、SW11はパワーダウン
時にインバータINV11の出力を遮断するスイッチ、
INV12はスイッチSW11の出力を反転して内部信
号CKを出力するインバータ、INV13,INV14
はスイッチSW11およびインバータINV12の出力
を反転するインバータ、SW12はパワーダウン時に導
通状態「ON」となりインバータINV13,INV1
4により内部信号CKN,CKを保持するフリップフロ
ップを構成するスイッチであり、インバータINV1
1,INV12,スイッチSW11,SW12はそれぞ
れ低しきい値電圧のMOSFETから構成され、インバ
ータINV13,INV14はそれぞれ高しきい値電圧
のMOSFETから構成されている。
イッチSW11が「ON」に、またスイッチSW12が
「OFF」にそれぞれ制御されるため、クロック信号C
LKは、インバータINV11により反転出力されて内
部信号CKNとして出力されるとともに、さらにインバ
ータINV12により反転され内部信号CKとして出力
される。インバータINV11,INV12の電源電圧
VDD側および接地電位GND側には、それぞれ高しきい
値電圧のMOSFETQ11A,Q12A(図12のQ
10Aに相当),Q11B,Q12B(図12のQ10
Bに相当)が設けられており、パワーダウン時にはこれ
らのMOSFETが「OFF」に制御され、インバータ
INV11,INV12で消費されるリーク電流を抑止
するものとなっている。
FETQ11A,Q11Bがそれぞれ「OFF」に制御
されるため、インバータINV11への電源供給が遮断
されるとともに、スイッチSW11が「OFF」に制御
されるためクロック信号CLKが遮断される。またMO
SFETQ12A,Q12Bがそれぞれ「OFF」に制
御されるため、インバータINV12への電源が遮断さ
れるとともに、スイッチSW12が「ON」に制御され
て、常時電源供給されているインバータINV13,I
NV14によりフリップフロップが形成され、パワーダ
ウン直前における内部信号CK,CKNの状態が保持さ
れラッチ回路20へ出力されるものとなり、パワーダウ
ン終了時すなわち通常動作復旧時におけるラッチ回路2
0内の状態との不一致による誤動作が回避される。
り、同図において、20Aは前段に設けられクロック保
持回路10からの内部信号CK,CKNに基づきデータ
信号Dをラッチするマスタ・ラッチ回路、20Bは後段
に設けられ内部信号CK,CKNに基づきマスタ・ラッ
チ回路20Aの出力をラッチし出力信号Q,QNを出力
するスレーブ・ラッチ回路である。マスタ・ラッチ回路
20Aにおいて、INV21はデータ信号Dを反転出力
するインバータ、SW21は内部信号CKが高レベル
「1」(内部信号CKNが低レベル「0」)の時にイン
バータINV21の出力を遮断するスイッチ、INV2
2はSW21の出力を反転しマスタ・ラッチ信号として
出力するインバータである。
1およびインバータINV22の出力を反転するインバ
ータ、SW22は内部信号CKが「1」の時に「ON」
となりインバータINV25,INV26によりマスタ
・ラッチ信号を保持するフリップフロップを構成するス
イッチであり、インバータINV21,INV22,ス
イッチSW21,SW22はそれぞれ低しきい値電圧の
MOSFETから構成され、またインバータINV2
5,INV26はそれぞれ高しきい値電圧のMOSFE
Tから構成されている。スレーブ・ラッチ回路20Bに
おいて、INV23はマスタ・ラッチ信号を反転出力す
るインバータ、SW23は内部信号CKが「0」の時に
インバータINV23の出力を遮断するスイッチ、IN
V24はSW23の出力を反転しスレーブ・ラッチ信号
として出力するインバータである。
3およびインバータINV24の出力を反転するインバ
ータ、SW24は内部信号CKが「0」の時に「ON」
となりインバータINV27,INV28によりスレー
ブ・ラッチ信号を保持するフリップフロップを構成する
スイッチであり、インバータINV23,INV24,
スイッチSW23,SW24はそれぞれ低しきい値電圧
のMOSFETから構成され、またインバータINV2
7,INV28はそれぞれ高しきい値電圧のMOSFE
Tから構成されている。さらに、INV29,INV3
0はそれぞれインバータINV24の入力および出力
(スレーブ・ラッチ信号)を反転することにより出力信
号Q,QNを出力するインバータであり、ともに低しき
い値電圧のMOSFETから構成されている。
スタ・ラッチ回路20Aにおいて、内部信号CKが
「0」の時にスイッチSW21が「ON」に、またスイ
ッチSW22が「OFF」にそれぞれ制御されるため、
データ信号Dは、インバータINV21により反転出力
された後さらにインバータINV22によりマスタ・ラ
ッチ信号として反転出力され、その後内部信号CKが
「1」になった場合すなわち内部信号CKの立ち上がり
エッジにおいて、スイッチSW21が「OFF」に制御
されるとともにスイッチSW22が「ON」に制御さ
れ、インバータINV22,INV26からなるフリッ
プフロップにより、内部信号CKが「1」となる直前の
データ信号Dが保持され、マスタ・ラッチ信号として出
力される。
て、内部信号CKが「1」の時(スイッチSW21が
「OFF」の時)にスイッチSW23が「ON」に、ま
たスイッチSW24が「OFF」にそれぞれ制御される
ため、マスタ・ラッチ信号は、インバータINV23に
より反転出力された後さらにインバータINV24によ
りスレーブ・ラッチ信号として反転出力され、その後内
部信号CKが「0」になった場合(スイッチSW21が
「ON」のとなった場合)すなわち内部信号CKの立ち
下がりエッジにおいて、スイッチSW23が「OFF」
に制御されるとともにスイッチSW24が「ON」に制
御され、インバータINV24,INV28からなるフ
リップフロップにより、内部信号CKが「0」となる直
前のマスタ・ラッチ信号が保持され、インバータINV
29,INV30を介して出力信号Q,QNとして出力
される。
においてデータ信号Dがマスタ・ラッチ回路20Aでラ
ッチされてマスタ・ラッチ信号として出力され、続く内
部信号CKの立ち下がりエッジにおいてマスタ・ラッチ
信号がスレーブ・ラッチ回路20Bでラッチされて出力
信号Q,QNとして出力されるとともに、新たなデータ
信号Dがマスタ・ラッチ回路20Aに読み込まれ、以降
内部クロックCKの立ち上がりおよび立ち下がりに同期
してデータ信号Dが順次ラッチ出力されることになる。
の電源電圧VDD側および接地電位GND側には、それぞ
れ高しきい値電圧のMOSFETQ21A,Q22A,
Q23A,Q24A(図12のQ10Aに相当),Q2
1B,Q22B,Q23B,Q24B(図12のQ10
Bに相当)が設けられており、またインバータINV2
9,INV30の電源電圧VDD側および接地電位GND
側には、それぞれ高しきい値電圧のMOSFETQ29
A,Q29B,Q30A,Q30Bが設けられており、
パワーダウン時にはパワーダウン信号PD,PDNによ
りこれらのMOSFETが一斉に「OFF」に制御さ
れ、インバータINV21〜INV24およびINV2
9,INV30で消費されるリーク電流を抑止するもの
となっている。
ータINV21〜INV24およびINV29,INV
30への電源供給が遮断されて低消費電力状態となると
ともに、クロック保持回路10により内部信号CK,C
KNが保持されるため、ラッチ回路20の内部状態が変
遷せず、マスタ・ラッチ回路20Aまたはスレーブ・ラ
ッチ回路20Bが入力側が遮断されているラッチ状態で
あっても、常時電源供給されているインバータINV2
5,INV26またはインバータINV27,INV2
8により形成されているフリップフロップ回路によりマ
スタ・ラッチ信号またはスレーブ・ラッチ信号が保持さ
れ、パワーダウン開始時すなわち通常動作停止時とパワ
ーダウン終了時すなわち通常動作復旧時におけるDフリ
ップフロップ回路内の状態と出力信号Q,QNとの不一
致による誤動作が回避されるものとなる。
来の順序回路では、外部から入力されるパワーダウン制
御信号PDが「0」(パワーダウン制御信号PDNが
「1」)に制御された場合には、クロック保持回路10
およびスレーブ・ラッチ回路20のうち低しきい値電圧
のMOSFETで構成されたインバータへの電源供給を
一斉に遮断するようにしたものであるため、パワーダウ
ン終了時すなわち通常動作復旧時において、クロック保
持回路10とラッチ回路20との素子数の差や電源電圧
VDDと接地電位GND間の容量成分の差などに起因し
て、クロック保持回路10の電源電圧がラッチ回路20
より早く復旧する傾向がある場合には、ラッチ回路20
で保持されているパワーダウン開始直前の内部状態とは
異なる内部信号が供給され、結果としてパワーダウン終
了時に誤動作するという問題点があった。本発明はこの
ような課題を解決するためのものであり、低電源電圧で
高速動作するとともに、消費電力を低減するために確実
で安定したパワーダウン動作を実施することができる順
序回路を提供することを目的としている。
るために、本発明による順序回路は、通常動作時にはク
ロック信号に基づき所定の内部信号を生成し、第1のパ
ワーダウン制御信号により示される第1のパワーダウン
期間の開始に応じて直前の内部信号を保持し、第1のパ
ワーダウン期間の終了に応じて内部信号の保持を解除す
るクロック保持回路と、通常動作時には内部信号に応じ
てラッチ動作し、第2のパワーダウン制御信号により示
される第2のパワーダウン期間の開始に応じて直前の内
部動作状態を保持するとともに電源供給を遮断すること
によりラッチ動作を停止し、第2のパワーダウン期間の
終了に応じて電源供給を復旧してラッチ動作を再開する
ラッチ回路とを有する順序回路であって、第1のパワー
ダウン制御信号に、第1のパワーダウン期間として、第
2のパワーダウン制御信号により示される第2のパワー
ダウン期間の終了より遅れて終了するパワーダウン期間
を有する信号を用いたものである。 また、第1のパワー
ダウン制御信号に、第1のパワーダウン期間として、第
2のパワーダウン制御信号により示される第2のパワー
ダウン期間の開始より先に開始するとともに、第2のパ
ワーダウン期間の終了より遅れて終了するパワーダウン
期間を有する信号を用いたものである。さらに、ラッチ
回路に、通常動作時には出力設定信号に応じて所定の出
力信号を強制出力する出力設定手段を有し、第1のパワ
ーダウン期間の開始に応じて、出力設定手段への電源供
給を遮断することにより出力設定手段の動作を停止さ
せ、第1のパワーダウン期間の終了に応じて出力設定手
段への電源供給を復旧することにより出力設定手段を動
作停止を解除するようにしたものである。また、第1の
パワーダウン制御信号に、第1のパワーダウン期間とし
て、第2のパワーダウン制御信号により示される第2の
パワーダウン期間より所定時間だけ遅延した第1のパワ
ーダウン期間を有する信号を用いたものである。 また、
第1のパワーダウン制御信号に、第1のパワーダウン期
間として、第2のパワーダウン制御信号により示される
第2のパワーダウン期間の開始より先に開始するパワー
ダウン期間を有する信号を用いたものである。
回路への電源供給が復旧された後、クロック保持回路に
よる内部信号の保持が解除される。また、パワーダウン
期間開始時には、クロック保持回路により内部信号が保
持された後、ラッチ動作が停止される。さらに、パワー
ダウン期間開始時には、ラッチ動作の停止より先に出力
設定手段の動作が停止され、パワーダウン期間終了時に
は、ラッチ動作の再開より先に出力設定手段の動作停止
が解除される。
る。図1は本発明の一実施例である順序回路としてDフ
リップフロップの概略を示すブロック構成図であり、前
述の説明(図12)と同じまたは同等部分には同一符号
を付してある。同図において、10はクロック保持回
路、20はラッチ回路、PD1,PD1Nは回路のパワ
ーダウンを指示する外部からのパワーダウン制御信号お
よびその反転信号、PD2,PD2NはPD1,PD1
Nのパワーダウン期間終了タイミングより所定時間ta
だけ遅れてパワーダウン期間終了を示すパワーダウン制
御信号、Q10C,Q10Dはパワーダウン制御信号P
D2およびPD2Nに応じてクロック保持回路10の所
定部への電源電圧VDDおよび接地電位GNDの供給を遮
断する高しきい値のMOSFETである。
回路図であり、回路構成自体は前述の図14に示すクロ
ック保持回路の回路図と同様であるが、低しきい値電圧
のMOSFETから構成されるインバータINV11,
INV12,スイッチSW11,SW12が、パワーダ
ウン制御信号PD2,PD2Nにより制御されるものと
なっている。また、インバータINV11,INV12
の電源電圧VDD側および接地電位GND側には、それぞ
れ高しきい値電圧のMOSFETQ11C,Q12C
(図1のQ10Cに相当),Q11D,Q12D(図1
のQ10Dに相当)が設けられており、パワーダウン時
にはこれらのMOSFETが「OFF」に制御され、イ
ンバータINV11,INV12で消費されるリーク電
流を抑止するものとなっている。
D2の関係を示すタイミングチャートであり、T1 は外
部より入力されるパワーダウン制御信号PD1が示すパ
ワーダウン期間、T2 はパワーダウン制御信号PD2の
パワーダウン期間であり、パワーダウン期間T2 はパワ
ーダウン期間T1 の終了タイミングより時間ta だけ遅
れてパワーダウン期間を終了するものとなっている。
およびPD2Nを生成するための回路図であり、パワー
ダウン制御信号PD1はインバータINV41で反転さ
れ、インバータINV41の持つ動作遅延分だけパワー
ダウン制御信号PD1より遅れたパワーダウン制御信号
PD2Nとなり、さらにインバータINV42により反
転され、インバータINV42の持つ動作遅延分だけパ
ワーダウン制御信号PD2Nより遅れたパワーダウン制
御信号PD2として出力される。従って、時間ta はイ
ンバータINV41およびINV42における動作遅延
時間の和によって規定され、特にインバータINV41
を複数のインバータにより構成することにより所望の遅
延時間を有するパワーダウン制御信号PD2,PD2N
を生成することが可能となる。
の回路から構成されており、特にパワーダウン制御信号
PD,PDNの代わりにパワーダウン制御信号PD1,
PD1Nを供給した場合、パワーダウン終了時にはパワ
ーダウン制御信号PD1が先に「0」となりラッチ回路
20内の低しきい値電圧のMOSFETからなるインバ
ータに電源電圧VDDが供給されて通常動作が復旧され
る。このときクロック保持回路10に供給されているパ
ワーダウン制御信号PD2,PD2Nはまだパワーダウ
ン期間中であることを示しており、内部信号CK,CK
Nはパワーダウン開始直前の状態に保持されている。
チ回路20には、パワーダウン開始直前の内部信号C
K,CKNが安定して供給されることになり、ラッチ回
路20は誤動作することなくパワーダウン開始直前の状
態に復旧し、その後時間ta 経過した後パワーダウン制
御信号PD2,PD2Nがパワーダウン終了を示すもの
となり、MOSFETQ11C,Q11D,Q12C,
Q12Dがそれぞれ「ON」に制御されてインバータI
NV11およびINV12に電源電圧VDDが供給される
とともに、スイッチSW11が「ON」にスイッチSW
12が「OFF」にそれぞれ制御されて内部信号CK,
CKNの保持が解除され、外部から入力されるクロック
信号CLKに基づいて内部信号CK,CKNが新たに生
成されてラッチ回路20に供給されるものとなり、デー
タ信号Dに対するDフリップフロップ動作が再開される
ものとなる。
されるとき、クロック保持回路10からラッチ回路20
に対してパワーダウン開始直前の内部信号CK,CKN
が安定して供給されることになり、ラッチ回路20が誤
動作することなくパワーダウン開始直前の状態に復旧
し、その後クロック保持回路10に電源供給されて、外
部からのクロック信号CLKに基づき新たな内部信号C
K,CKNがラッチ回路20に供給されるされるものと
なり、パワーダウン期間終了時においてラッチ回路20
内で保持されている内部動作状態とクロック保持回路1
0からの内部信号CK,CKNとの不一致に起因する誤
動作を完全に抑止することができ、正確で安定したパワ
ーダウン動作を実現することが可能となる。
5,6を参照して説明する。図5は、クロック保持回路
の回路図であり、図2のクロック保持回路10と同様の
回路構成となっており、特にインバータINV11,ス
イッチSW11,SW12をパワーダウン制御信号PD
3,PD3N(第3のパワーダウン制御信号)により制
御することにより、パワーダウン開始時においてラッチ
回路20がパワーダウン状態となる以前に内部信号C
K,CKNを保持するようにしたものである。
ーダウン制御信号PD1に比較して、パワーダウン開始
時にはこれに先だってパワーダウン期間となり、パワー
ダウン終了時にはこれより後にパワーダウン期間終了を
示すパワーダウン制御信号(第3のパワーダウン制御信
号)であり、スイッチSW11,SW12およびMOS
FETQ11C,Q11Dに供給されている。インバー
タINV11,INV12の電源電圧VDD側および接地
電位GND側には、それぞれ高しきい値電圧のMOSF
ETQ11C,Q11D,Q12A,Q12Bが設けら
れており、パワーダウン時にはパワーダウン制御信号P
D3(PD3N),PD1(PD1N)によりこれらの
MOSFETが「OFF」に制御され、インバータIN
V11,INV12で消費されるリーク電流を抑止する
ものとなっている。
D3の関係を示すタイミングチャートであり、T3 はパ
ワーダウン制御信号PD3のパワーダウン期間(第3の
パワーダウン期間)であり、パワーダウン期間T3 はパ
ワーダウン期間T1 の開始タイミングより時間tb だけ
先だってパワーダウン期間を開始し、パワーダウン期間
T1 の終了タイミングより時間ta だけ遅れてパワーダ
ウン期間を終了するものとなっている。
がパワーダウン状態に制御されるより時間tb だけ先だ
って、パワーダウン制御信号PD3が「1」(PD3N
が「0」)に制御され、スイッチSW11が「OFF」
となってインバータINV11の出力が遮断されるとと
もに、スイッチSW12が「ON」となりインバータI
NV13,INV14によりフリップフロップが形成さ
れ、内部信号CK,CKNがパワーダウン開始直前の状
態に保持され、さらに、MOSFETQ11C,Q11
Dがそれぞれ「OFF」に制御されインバータINV1
1への電源供給が遮断される。
ン制御信号PD1が「1」(PD1Nが「0」)に制御
されて、ラッチ回路20がパワーダウン状態となるとと
もに、クロック保持回路10のMOSFETQ12A,
Q12Bが「OFF」となりインバータINV12への
電源供給が遮断され、Dフリップフロップ回路は完全な
パワーダウン状態となる。
ワーダウン制御信号PD1が「0」に制御されてラッチ
回路20がパワーダウン状態から復旧するとともに、ク
ロック保持回路10のMOSFETQ12A,Q12B
が「ON」となりインバータINV12への電源供給が
再開され、続いて時間ta 経過後に、パワーダウン制御
信号PD3が「0」に制御されて、MOSFETQ11
C,Q11Dが「ON」となりインバータINV11に
電源供給が再開されるとともに、スイッチSW11が
「ON」、またスイッチSW12が「OFF」となっ
て、内部信号CK,CKNの保持が解除されてクロック
信号CLKに基づき新たな内部信号CK,CKNが生成
されるものとなり、ラッチ回路20によるラッチ動作が
再開される。
態に制御されるより先に、クロック保持回路10がパワ
ーダウン状態に制御されて内部信号CK,CKNが保持
されるものとなり、パワーダウン開始において、ラッチ
回路20がパワーダウン状態に移行する際の内部信号C
K,CKNの変化による誤動作を完全に抑止するものと
なる。なお、パワーダウン制御信号PD1,PD3は、
それぞれ外部より供給されるようにしてもよいし、外部
からの所定の信号に基づきDフリップフロップ回路内の
論理回路により生成してもよい。
7〜9を参照して説明する。図7は本発明の他の実施例
である順序回路としてDフリップフロップの概略を示す
ブロック構成図であり、前述の説明(図1,12)と同
じまたは同等部分には同一符号を付してある。同図にお
いて、10は図5に示した回路に基づくクロック保持回
路、60は通常動作時には内部信号CK,CKNに基づ
き外部からのデータ信号Dをラッチし出力するラッチ回
路である。
C,Q10Dはパワーダウン制御信号PD1(PD1
N)およびPD3(PD3N)に応じてクロック保持回
路10の所定部への電源電圧VDDおよび接地電位GND
の供給を遮断する高しきい値のMOSFET、Q60
A,Q60BおよびQ60C,Q60Dはパワーダウン
制御信号PD1(PD1N)およびPD3(PD3N)
に応じてラッチ回路60の所定部への電源電圧VDDおよ
び接地電位GNDの供給を遮断する高しきい値のMOS
FETである。
クリアする機能を有する一般的なDフリップフロップの
動作を示す説明図(真理値表)であり、通常のDフリッ
プフロップ動作においては、外部より入力されるクリア
信号CLN(出力設定信号)が「1」(「1」)に制御
されており、このクリア信号CLNが「0」(「0」)
に制御された場合には、外部より入力されるデータ信号
Dやクロック信号CLKのレベル状態に関わらず、出力
信号Qが「0」(出力信号QNが「1」)にクリアされ
る。
を示す回路図であり、前述の説明(図15)と同じまた
は同等部分には同一符号を付してある。同図において、
60Aは前段に設けられクロック保持回路10からの内
部信号CK,CKNに基づきデータ信号Dをラッチする
マスタ・ラッチ回路、60Bは後段に設けられ内部信号
CK,CKNに基づきマスタ・ラッチ回路60Aの出力
をラッチし出力信号Q,QNを出力するスレーブ・ラッ
チ回路である。
R61はSW21の出力を反転しマスタ・ラッチ信号と
して出力するNORゲートであり、内部信号CKが
「1」となりSW22が「ON」となった場合に、イン
バータINV26とによりマスタ・ラッチ信号を保持す
るフリップフロップを構成する。またSW61は、パワ
ーダウン制御信号PD3が「1」の時に「ON」となる
スイッチであり、内部信号CKが「1」となりSW22
が「ON」となった場合に、INV25およびINV2
6によりマスタ・ラッチ信号を保持するフリップフロッ
プを構成する。なお、NORゲートNOR61は低しき
い値電圧のMOSFETから構成され、またスイッチS
W61は高しきい値電圧のMOSFETから構成されて
いる。
OR62はSW23の出力を反転しスレーブ・ラッチ信
号として出力するNORゲートであり、内部信号CKが
「0」となりSW24が「ON」となった場合に、イン
バータINV28とによりスレーブ・ラッチ信号を保持
するフリップフロップを構成する。またSW62は、パ
ワーダウン制御信号PD3が「1」の時に「ON」とな
るスイッチであり、内部信号CKが「0」となりSW2
4が「ON」となった場合に、INV27およびINV
28によりスレーブ・ラッチ信号を保持するフリップフ
ロップを構成する。なお、NORゲートNOR62は低
しきい値電圧のMOSFETから構成され、またスイッ
チSW62は高しきい値電圧のMOSFETから構成さ
れている。
転しNORゲートNOR61,NOR62へ出力するイ
ンバータであり、低しきい値電圧のMOSFETから構
成されている。NORゲートNOR61,NOR62,
インバータINV63の電源電圧側VDDおよび接地電位
GND側には、それぞれ高しきい値電圧のMOSFET
Q61C,Q62C,Q63C(図7のQ10Cに相
当),Q61D,Q62D,Q63D(図7のQ10D
に相当)が設けられており、パワーダウン制御信号PD
3,PD3Nによりパワーダウン期間T3 において「O
FF」に制御され、NORゲートNOR61,NOR6
2,インバータINV63で消費されるリーク電流を抑
止するものとなっている。
ーダウン制御信号PD3,PD3NによりスイッチSW
61,SW62がそれぞれ「OFF」に制御され、また
クリア信号CLNが「1」となりインバータINV63
の出力が「0」に制御されるので、NORゲートNOR
92,NOR96はインバータと同様の動作となり、前
述の図15と同様のラッチ動作を行う。また、クリア信
号CLNが「0」に制御された場合には、インバータI
NV63の出力が「1」となり、NORゲートNOR6
1,NOR62の出力はそれぞれ「0」に固定され、出
力信号Qは「0」(出力信号QNは「1」)にクリアさ
れる。
る。パワーダウン開始時においては、パワーダウン制御
信号PD1に先だってパワーダウン制御信号PD3が
「1」(PD3Nが「0」)に制御され、これにより、
MOSFETQ61C,Q61D,Q62C,Q62
D,Q63C,Q63Dがそれぞれ「OFF」となり、
NORゲートNOR61,NOR62およびインバータ
INV63への電源供給が遮断されるとともに、スイッ
チSW61,SW62が「ON」となり、内部信号CK
が「1」の場合にはインバータINV25,INV26
でフリップフロップが構成されてマスタ・ラッチ信号が
保持され、内部信号CKが「0」の場合にはインバータ
INV27,INV28でフリップフロップが構成され
てスレーブ・ラッチ信号が保持される。
「1」(PD1Nが「0」)に制御され、前述と同様
に、インバータINV21,INV23,INV29〜
INV31への電源供給が遮断され、完全なパワーダウ
ン状態に移行し、高しきい値電圧のMOSFETにおけ
るリーク電流程度の低消費電力の状態となる。また、パ
ワーダウン終了時には、パワーダウン制御信号PD3に
先だってパワーダウン制御信号PD1が「0」となり、
前述のパワーダウン開始時とは逆に、インバータINV
21,INV23,INV29〜INV31への電源供
給が復旧されて、内部信号CK,CKNに基づいてイン
バータINV25,INV26で構成されたフリップフ
ロップにより保持されているマスタ・ラッチ信号、また
はインバータINV27,INV28で構成されたフリ
ップフロップにより保持されているスレーブ・ラッチ信
号に応じて出力信号Q,QNが出力される。
3が「0」となり、スイッチSW61,SW62が「O
FF」となり、インバータINV25,INV26で構
成されたフリップフロップ、またはインバータINV2
7,INV28で構成されたフリップフロップが解除さ
れるとともに、NORゲートNOR61,NOR62,
インバータINV63への電源供給が復旧し、Dフリッ
プフロップ動作に復旧するものとなる。
動作を実施する低しきい値電圧のMOSFETで構成さ
れた回路への電源供給を遮断する前に、NORゲートN
OR61,NOR62およびインバータINV63への
電源供給を遮断してクリア信号CLNに基づくクリア動
作を停止し、パワーダウン終了時には、ラッチ動作を実
施する低しきい値電圧のMOSFETで構成された回路
への電源供給を復旧した後、NORゲートNOR61,
NOR62およびインバータINV63への電源供給を
復旧してクリア信号CLNに基づくクリア動作の停止を
解除するようにしたので、パワーダウン期間中のクリア
信号CLNに起因する誤動作を完全に抑止し、確実なパ
ワーダウン動作が実施される。
10,11を参照して説明する。図10は、通常動作時
に出力信号をプリセットする機能を有する一般的なDフ
リップフロップの動作を示す説明図(真理値表)であ
り、通常のDフリップフロップ動作においては、外部よ
り入力されるプリセット信号PRNが「1」(「1」)
に制御されており、このプリセット信号PRNが「0」
(「0」)に制御された場合には、外部より入力される
データ信号Dやクロック信号CLKのレベル状態に関わ
らず、出力信号Qが「1」(出力信号QNが「0」)に
プリセットされる。また、保持データをクリアする機能
を有する場合には、クリア信号が「0」、プリセット信
号が「1」で出力信号Q,QNがクリアされ、クリア信
号が「1」、プリセット信号が「0」でプリセットされ
る。
ト機能を有するラッチ回路を示す回路図であり、前述の
説明(図9)と同じまたは同等部分には同一符号を付し
てある。同図において、70Aはマスタ・ラッチ回路で
あり、NAND71はSW21の出力を反転しマスタ・
ラッチ信号として出力するNANDゲート、NAND7
2はマスタ・ラッチ信号を反転出力するNANDゲート
であり、ともに内部信号CKが「1」となりSW22が
「ON」となった場合に、マスタ・ラッチ信号を保持す
るフリップフロップを構成する。SW71はパワーダウ
ン制御信号PD3が「1」の時に「ON」となるスイッ
チであり、内部信号CKが「1」となりSW22が「O
N」となった場合に、INV25およびINV26によ
りスレーブ・ラッチ信号を保持するフリップフロップを
構成する。なお、NANDゲートNAND71,NAN
D72はそれぞれ低しきい値電圧のMOSFETから構
成され、SW71は高しきい値電圧のMOSFETから
構成されている。
AND75はSW23の出力を反転しスレーブ・ラッチ
信号として出力するNANDゲート、NAND76はス
レーブ・ラッチ信号を反転出力するNANDゲートであ
り、ともに内部信号CKが「0」となりSW24が「O
N」となった場合に、スレーブ・ラッチ信号を保持する
フリップフロップを構成する。SW72はパワーダウン
制御信号PD3が「1」の時に「ON」となるスイッチ
であり、内部信号CKが「0」となりSW24が「O
N」となった場合に、INV27およびINV28によ
りスレーブ・ラッチ信号を保持するフリップフロップを
構成する。なお、NANDゲートNAND75,NAN
D76はそれぞれ低しきい値電圧のMOSFETから構
成され、SW72は高しきい値のMOSFETから構成
されている。
ラッチ信号をバッファ出力するインバータ、INV77
〜INV79はスレーブ・ラッチ信号を反転することに
より出力信号Q,QNを出力するインバータであり、そ
れぞれ低しきい値電圧のMOSFETから構成されてい
る。NANDゲートNAND71,NAND72,NA
ND75,NAND76の電源電圧側VDDおよび接地電
位GND側には、それぞれ高しきい値電圧のMOSFE
TQ71C,Q72C,Q75C,Q76C(図7のQ
10Cに相当),Q71D,Q72D,Q75D,Q7
6D(図7のQ10Dに相当)が設けられており、パワ
ーダウン制御信号PD3,PD3Nによりパワーダウン
期間T3 において「OFF」に制御され、各NANDゲ
ートで消費されるリーク電流を抑止するものとなってい
る。
ーダウン制御信号PD3,PD3NによりスイッチSW
61,SW62,SW71,SW72がそれぞれ「OF
F」に制御され、クリア信号CLNおよびプリセット信
号PRNがともに「1」に制御されている場合には、N
ANDゲートNAND71,NAND72,NAND7
5,NAND76はインバータと同様の動作となり、前
述の図15と同様のラッチ動作を行う。また、プリセッ
ト信号PRNが「0」に制御された場合には、NAND
ゲートNAND71,NAND76の出力がそれぞれ
「1」に固定され、出力信号Qは「1」(出力信号QN
は「0」)にプリセットされる。
る。パワーダウン開始時においては、パワーダウン制御
信号PD1に先だってパワーダウン制御信号PD3が
「1」(PD3Nが「0」)に制御され、これにより、
MOSFETQ71C,Q71D,Q72C,Q72
D,Q75C,Q75D,Q76C,Q76Dがそれぞ
れ「OFF」となり、NANDゲートNAND71,N
AND72,NAND75およびNAND76への電源
供給が遮断されるとともに、スイッチSW61,SW6
2,SW71,SW72が「ON」となり、内部信号C
Kが「1」の場合にはインバータINV25,INV2
6でフリップフロップが構成されてマスタ・ラッチ信号
が保持され、内部信号CKが「0」の場合にはインバー
タINV27,INV28でフリップフロップが構成さ
れてスレーブ・ラッチ信号が保持される。
「1」(PD1Nが「0」)に制御され、前述と同様に
インバータINV21への電源供給が遮断されるととも
に、MOSFETQ73A,Q73B,Q77A,Q7
7B,Q78A,Q78Bが「OFF」となってインバ
ータINV73,INV74,INV77〜INV79
への電源供給が遮断されて完全なパワーダウン状態に移
行し、高しきい値電圧のMOSFETにおけるリーク電
流程度の低消費電源の状態となる。また、パワーダウン
終了時には、パワーダウン制御信号PD3に先だってパ
ワーダウン制御信号PD1が「0」となり、前述のパワ
ーダウン開始時とは逆に、インバータINV21,IN
V73,INV74,INV77〜INV79への電源
供給が復旧されて、内部信号CKに基づいてそれぞれの
フリップフロップにより保持されているマスタ・ラッチ
信号、またはスレーブ・ラッチ信号に応じて出力信号
Q,QNが出力される。
「0」となり、スイッチSW61,SW62,SW7
1,SW72が「OFF」となり、それぞれのフリップ
フロップが解除されるとともに、NANDゲートNAN
D71,NAND72,NAND75,NAND76へ
の電源供給が復旧し、Dフリップフロップ動作に復旧す
るものとなる。
動作を実施する低しきい値電圧のMOSFETで構成さ
れた回路への電源供給を遮断する前に、NANDゲート
NAND71,NAND72,NAND75,NAND
76への電源供給を遮断してクリア信号CLNに基づく
クリア動作およびプリセット信号PRNに基づくプリセ
ット動作を停止し、パワーダウン終了時には、ラッチ動
作を実施する低しきい値電圧のMOSFETで構成され
た回路への電源供給を復旧した後、NANDゲートNA
ND71,NAND72,NAND75,NAND76
への電源供給を復旧してクリア動作およびプリセット動
作の停止を解除するようにしたので、パワーダウン期間
中のクリア信号CLNまたはプリセット信号PRNに起
因する誤動作を完全に抑止し、確実なパワーダウン動作
が実施される。
パワーダウン制御信号に、第1のパワーダウン期間とし
て、第2のパワーダウン制御信号により示される第2の
パワーダウン期間の終了より遅れて終了するパワーダウ
ン期間を有する信号を用いることにより、パワーダウン
期間終了時には、ラッチ回路への電源供給を復旧した
後、クロック保持回路による内部信号の保持を解除する
ようにしたので、ラッチ回路に電源供給が復旧されると
きに、クロック保持回路からラッチ回路に対してパワー
ダウン開始直前の内部信号が安定して供給されることに
なり、ラッチ回路が誤動作することなくパワーダウン開
始直前の状態に復旧し、その後クロック保持回路に電源
供給されて、外部からのクロック信号に基づき新たな内
部信号がラッチ回路に供給されるされるものとなり、パ
ワーダウン期間終了時においてラッチ回路内で保持され
ている内部動作状態とクロック保持回路からの内部信号
との不一致に起因する誤動作を完全に抑止することがで
き、正確で安定したパワーダウン動作を実現することが
可能となる。
1のパワーダウン期間として、第2のパワーダウン制御
信号により示される第2のパワーダウン期間の開始より
先に開始するパワーダウン期間を有する信号を用いるこ
とにより、パワーダウン期間開始時には、クロック保持
回路により内部信号を保持した後、ラッチ動作を停止す
るようにしたので、ラッチ動作が停止する前にクロック
保持回路により内部信号が保持されるものとなり、パワ
ーダウン期間開始時において、ラッチ回路の動作が停止
する際の内部信号の変化に起因する誤動作を完全に抑止
することができ、正確で安定したパワーダウン動作を実
現することが可能となる。さらに、パワーダウン期間開
始時には、ラッチ動作の停止より先に出力設定手段の動
作を停止し、パワーダウン期間終了時には、ラッチ動作
の再開より先に出力設定手段の動作停止を解除するよう
にしたので、パワーダウン期間開始時には、ラッチ動作
を停止する前にラッチ回路内の出力設定手段の動作が停
止され、またパワーダウン期間終了時には、出力設定手
段の動作停止が解除される前に、ラッチ動作の停止が解
除されるものとなり、パワーダウン期間開始時、および
終了時における出力設定信号に起因する誤動作を完全に
抑止することができ、確実で安定したパワーダウン動作
を実現することが可能となる。
のブロック構成図である。
る。
である。
回路図である。
路の回路図である。
である。
ップのブロック構成図である。
作を示す説明図である。
プの動作を示す説明図である。
回路図である。
図である。
説明図である。
ある。
PD1N…パワーダウン制御信号、PD2,PD2N…
パワーダウン制御信号、PD3,PD3N…パワーダウ
ン制御信号、Q10C,Q10D,Q20A,Q20B
…MOSFET、CLK…クロック信号、CK,CKN
…内部信号、D…データ信号、Q,QN…出力信号。
Claims (5)
- 【請求項1】 通常動作時にはクロック信号に基づき所
定の内部信号を生成し、第1のパワーダウン制御信号に
より示される第1のパワーダウン期間の開始に応じて直
前の内部信号を保持し、前記第1のパワーダウン期間の
終了に応じて内部信号の保持を解除するクロック保持回
路と、通常動作時には前記内部信号に応じてラッチ動作
し、第2のパワーダウン制御信号により示される第2の
パワーダウン期間の開始に応じて直前の内部動作状態を
保持するとともに電源供給を遮断することによりラッチ
動作を停止し、前記第2のパワーダウン期間の終了に応
じて電源供給を復旧してラッチ動作を再開するラッチ回
路とを有する順序回路であって、前記第1のパワーダウン制御信号は、前記第1のパワー
ダウン期間として、前記第2のパワーダウン制御信号に
より示される第2のパワーダウン期間の終了より遅れて
終了するパワーダウン期間を有する ことを特徴とする順
序回路。 - 【請求項2】 通常動作時にはクロック信号に基づき所
定の内部信号を生成し、第1のパワーダウン制御信号に
より示される第1のパワーダウン期間の開始に応じて直
前の内部信号を保持し、前記第1のパワーダウン期間の
終了に応じて内部信号の保持を解除するクロック保持回
路と、通常動作時には前記内部信号に応じてラッチ動作
し、第2のパワーダウン制御信号により示される第2の
パワーダウン期間の開始に応じて直前の内部動作状態を
保持するとともに電源供給を遮断することによりラッチ
動作を停止し、前記第2のパワーダウン期間の終了に応
じて電源供給を復旧してラッチ動作を再開するラッチ回
路とを有する順序回路であって、 前記第1のパワーダウン制御信号は、前記第1のパワー
ダウン期間として、前記第2のパワーダウン制御信号に
より示される前記第2のパワーダウン期間の開始より先
に開始するとともに、前記第2のパワーダウン期間の終
了より遅れて終了するパワーダウン期間を有する ことを
特徴とする順序回路。 - 【請求項3】 請求項2記載の順序回路において、 前記ラッチ回路は、 通常動作時には出力設定信号に応じて所定の出力信号を
強制出力する出力設定手段を有し、 前記第1のパワーダウン期間の開始に応じて、前記出力
設定手段への電源供給を遮断することにより前記出力設
定手段の動作を停止し、前記第1のパワーダウン期間の
終了に応じて前記出力設定手段への電源供給を復旧する
ことにより前記出力設定手段を動作停止を解除するよう
にしたことを特徴とする順序回路。 - 【請求項4】 通常動作時にはクロック信号に基づき所
定の内部信号を生成し、第1のパワーダウン制御信号に
より示される第1のパワーダウン期間の開始に応じて直
前の内部信号を保持し、前記第1のパワーダウン期間の
終了に応じて内部信号の保持を解除するクロック保持回
路と、通常動作時には前記内部信号に応じてラッチ動作
し、第2のパワーダウン制御信号により示される第2の
パワーダウン期間の開始に応じて直前の内部動作状態を
保持するとともに電源供給を遮断することによりラッチ
動作を停止し、前記第2のパワーダウン期間の終了に応
じて電源供給を復旧してラッチ動作を再開するラッチ回
路とを有する順序回路であって、 前記第1のパワーダウン制御信号は、前記第1のパワー
ダウン期間として、前記第2のパワーダウン制御信号に
より示される第2のパワーダウン期間より所定時間だけ
遅延した第1のパワーダウン期間を有することを特徴と
する順序回路。 - 【請求項5】 通常動作時にはクロック信号に基づき所
定の内部信号を生成し、第1のパワーダウン制御信号に
より示される第1のパワーダウン期間の開始に応じて直
前の内部信号を保持し、前記第1のパワーダウン期間の
終了に応じて内部信号の保持を解除するクロック保持回
路と、通常動作時には前記内部信号に応じてラッチ動作
し、第2のパワーダウン制御信号により示される第2の
パワーダウン期間の開始に応じて直前の内部動作状態を
保持するとともに電源供給を遮断することによりラッチ
動作を停止し、前記第2のパワーダウン期間の終了に応
じて電源供給を復旧してラッチ動作を再開するラッチ回
路とを有する順序回路であって、 前記第1のパワーダウン制御信号は、前記第1のパワー
ダウン期間として、前記第2のパワーダウン制御信号に
より示される前記第2のパワーダウン期間の開始より先
に開始するパワーダウン期間を有することを特徴とする
順序回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07792694A JP3381875B2 (ja) | 1994-03-25 | 1994-03-25 | 順序回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07792694A JP3381875B2 (ja) | 1994-03-25 | 1994-03-25 | 順序回路 |
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JPH07271477A JPH07271477A (ja) | 1995-10-20 |
JP3381875B2 true JP3381875B2 (ja) | 2003-03-04 |
Family
ID=13647701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP07792694A Expired - Lifetime JP3381875B2 (ja) | 1994-03-25 | 1994-03-25 | 順序回路 |
Country Status (1)
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JP (1) | JP3381875B2 (ja) |
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KR102478168B1 (ko) * | 2019-06-04 | 2022-12-15 | 리틀 드래곤 아이피 홀딩 엘엘씨 | 저전력 플립플롭 회로 |
-
1994
- 1994-03-25 JP JP07792694A patent/JP3381875B2/ja not_active Expired - Lifetime
Also Published As
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