JP3381318B2 - アクティブマトリクス液晶表示装置のインターレース駆動方法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明はアクティブマトリクス液
晶表示装置のインターレース駆動方法に関する。より詳
しくは、液晶画素に並列接続された保持容量に対する映
像信号の書き込み制御方法に関する。 【０００２】 【従来の技術】従来、テレビジョン等の動画表示用とし
てはＣＲＴが最も一般的に使われている。しかしながら
ＣＲＴは陰極管を用いる為装置の薄型化が困難であると
いう欠点がある。近年、ＣＲＴに代わるフラットパネル
構造のアクティブマトリクス液晶表示装置が開発されて
いる。図３に示す様に、アクティブマトリクス液晶表示
装置は、液晶層１０１を一対の基板１０２，１０３で挟
持したフラットパネル構造を有する。一方の基板１０２
の表面には行列配置された画素電極１０４が形成されて
いる。又、各画素電極１０４に対応してスイッチング素
子が設けられている。このスイッチング素子は例えば薄
膜トランジスタ（ＴＦＴ）１０５から構成されている。
ＴＦＴ１０５の各列には信号線１０６が接続されてい
る。又、ＴＦＴの各行にはゲート線１０７が接続されて
いる。他方の基板１０３の内表面には対向電極１０８が
形成されている。対向電極１０８と個々の画素電極１０
４との間に保持される液晶層１０１により、個々の液晶
画素が規定される。 【０００３】図４はマトリクス状に配列された液晶画素
の１個分に対応する等価回路図である。前述した様に、
液晶画素は画素電極１０４と対向電極１０８との間に挟
持された液晶層からなる液晶容量ＣＬを有している。液
晶容量ＣＬに書き込まれる映像信号を保持する為に保持
容量Ｃｓが並列接続されている。液晶容量ＣＬ及び保持
容量Ｃｓを駆動する為に前述したＴＦＴが設けられてい
る。ＴＦＴのドレインＤは画素電極１０４及び保持容量
Ｃｓの一端に接続されている。ＴＦＴのソースＳは信号
線に接続されており、ゲートＧはゲート線に接続されて
いる。なお、保持容量Ｃｓの他端は一般に共通の容量線
（図示せず）に接続されている。しかしながら、基板上
に容量線を設けると画素電極を横切る配置となる為、開
口率が犠牲になる。従って、保持容量Ｃｓの他端を一行
前のゲート線に接続して容量線の兼用化を図る構造が提
案されている。 【０００４】ゲート信号に応答してＴＦＴは導通し映像
信号を液晶容量ＣＬに書き込む。この時余分の電荷が保
持容量Ｃｓにも蓄えられる。ゲート信号が解除されると
ＴＦＴは非導通状態になり書き込まれた映像信号が保持
される。 【０００５】 【発明が解決しようとする課題】動画表示テレビジョン
の一画面即ち１フレームは５２５本の水平ラインによっ
て構成されている。ＣＲＴを用いて一画面表示を行なう
場合には蛍光面に対して５２５本の電子ビームを走査す
る。この走査の仕方にはノンインターレース方式とイン
ターレース方式があり、簡単の為１０本のラインの場合
を例にとって図５に示す。図５の（Ａ）はノンインター
レース方式であり一度に５２５本のラインを線順次で走
査する。一方図５の（Ｂ）及び（Ｃ）はインターレース
方式を示す。１フレームを２つのフィールド（Ｂ），
（Ｃ）に分け、一本おきに飛び越し走査を行ない、両方
合わせて１フレームを構成する。テレビジョン画像では
ちらつきを抑え速い動きに対応する為に、１秒間に５２
５本の走査を３０回繰り返す。インターレース方式では
第１フィールド及び第２フィールドが夫々１秒間に３０
回繰り返される。従って繰り返し回数の合計は６０回で
ある。インターレース方式の方がノンインターレース方
式に比べて目の画面に対するちらつきが低減されるとい
う利点がある。 【０００６】以上の説明から明らかな様に、アクティブ
マトリクス液晶表示装置についてもインターレース方式
で駆動する事が好ましい。この場合には２通りの駆動方
法が考えられる。図６の（Ａ）は第１の駆動方法を示
す。ＣＲＴと同様に第１フィールドと第２フィールドで
異なるラインを一本おきに走査する方法である。なお各
ラインが液晶画素の一行分に相当している。この第１の
方法は解像度の観点からは最も理想的であるが、前述し
た様にアクティブマトリクス液晶表示装置には映像信号
の保持機能がある為、動画表示を行なった場合先のフィ
ールドの像が一時的に保持され同時に表示される為残像
として観察され好ましくない。 【０００７】図６の（Ｂ）は第２の駆動方法を示す。第
１フィールドと第２フィールドにおいて異なる組み合わ
せの二本ずつのラインを走査する方法である。この第２
の方法は最も自然でＣＲＴに近い表示画像を得る事がで
きる。しかしながら、二本のラインに対応するゲート線
を同時に選択する為、次の問題点がある。即ち、保持容
量に接続される容量線を省略する為、前の行のゲート線
と兼用化を図る構造を採用した場合、単純に二本のゲー
ト線を同時に走査すると、保持容量に対する映像信号の
書き込みが困難になるという課題がある。 【０００８】 【課題を解決するための手段】上述した従来の技術の課
題を解決する為、以下の手段を講じてアクティブマトリ
クス液晶表示装置をインターレース駆動する様にした。
アクティブマトリクス液晶表示装置は、行列配置された
液晶画素と、各液晶画素に対応して設けられたスイッチ
ング素子と、各液晶画素に対応して設けられた保持容量
素子とを備えている。さらに、スイッチング素子の各列
に接続された信号線と、スイッチング素子の各行に接続
されたゲート線とを備えている。このゲート線は当該行
より一段後に配列した保持容量素子の各行にも接続され
ている。かかる構成を有するアクティブマトリクス液晶
表示装置をインターレース駆動する為、第１フィールド
で順に二本のゲート線の組を同時選択し二行ずつ液晶画
素を駆動し、第２フィールドで順に一段シフトした組み
合わせで二本のゲート線を同時選択し二行ずつ液晶画素
を駆動する。この際、該二本のゲート線を両方同時にハ
イレベルに切り換え対応する二行分のスイッチング素子
を導通状態にするステップと、各列の信号線に映像信号
をサンプリングするステップと、ローレベルに保持され
た一段前のゲート線に接続された保持容量素子の行に対
応する一方のゲート線を先にローレベルに戻し、各列の
信号線にサンプリングされた映像信号を当該保持容量素
子の行及び対応する液晶画素の行に書き込み固定するス
テップと、次いで所定時間経過後他方のゲート線をロー
レベルに戻し各列の信号線にサンプリングされた映像信
号を同様に対応する保持容量素子の行及び液晶画素の行
に書き込み固定するステップを行なう。 【０００９】 【作用】本発明によれば、二本のゲート線を両方同時に
ハイレベルに切り換え対応する二行分のスイッチング素
子を導通状態にする。これと同期して各列の信号線に映
像信号をサンプリングする。次いで、一方のゲート線を
先にローレベルに戻し、各列の信号線にサンプリングさ
れた映像信号を当該保持容量素子の行及び対応する液晶
画素の行に書き込み固定する。なお、当該保持容量素子
の他端は非選択状態のローレベルにある一段前のゲート
線に接続されているので、映像信号を確実に書き込み固
定する事ができる。次いで所定時間経過後残りのゲート
線をローレベルに戻し、各列の信号線にサンプリングさ
れた映像信号を同様に対応する保持容量素子の行及び液
晶画素の行に書き込み固定する。この際、当該保持容量
素子の他端は先にローレベルに切り換えられた一方のゲ
ート線に接続されている。従って、所定時間の間に映像
信号を確実に書き込み固定する事が可能である。 【００１０】 【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は、本発明にかかるインターレー
ス駆動方法によって駆動されるアクティブマトリクス液
晶表示装置の一例を示す模式的な回路ブロック図であ
る。図示する様に、アクティブマトリクス液晶表示装置
は行列配置された液晶画素を含んでいる。図示では、液
晶画素は画素電極と対向電極によって挟持された液晶容
量ＣＬで表わされている。各液晶画素に対応してスイッ
チング素子が設けられている。本例ではこのスイッチン
グ素子は薄膜トランジスタ（ＴＦＴ）からなる。さらに
各液晶画素に対応して保持容量素子Ｃｓが設けられてい
る。ＴＦＴの各列にはそのソース電極を介して信号線１
が接続されている。又、ＴＦＴの各行にはそのゲート電
極を介してゲート線２が接続されている。このゲート線
２は当該行より一段後に配列した保持容量素子Ｃｓの各
行にも接続されている。換言すると、保持容量素子Ｃｓ
はその一端が当該行のＴＦＴのドレイン電極に接続され
ているとともに、他端は一行前のゲート線に接続されて
いる。従って、一行前のゲート線が容量線として兼用さ
れている事になる。各ゲート線２は垂直走査回路３に接
続されている。本例では図示を容易にする為、ｎ−１，
ｎ，ｎ＋１，ｎ＋２の４本のみが示されている。各ゲー
ト線２には順次選択信号Φｎ−１，Φｎ，Φｎ＋１，Φ
ｎ＋２が印加される。一方信号線１は対応するサンプリ
ングトランジスタＱを介して水平走査回路４に接続され
ている。サンプリングトランジスタＱは水平走査回路４
により順次導通され、外部から供給される映像信号Ｖｓ
ｉｇを対応する信号線１にサンプリングする。なお、図
では個々の信号線１の容量を等価的にＣｖで表わしてい
る。又、信号線１とゲート線２のカップリング容量をＣ
ｖｙで表わしている。かかる構成において、垂直走査回
路３は第１フィールドで順に二本のゲート線の組を同時
選択し、二行ずつ液晶画素を駆動し、第２フィールドで
順に一段シフトした組み合わせで二本のゲート線を同時
選択し二行ずつ液晶画素を駆動する。これにより、図６
の（Ｂ）に示した方式に従ってインターレース駆動を行
なう事ができる。 【００１１】次に、図２の波形図を参照して、図１に示
したアクティブマトリクス液晶表示装置のインターレー
ス駆動方法を詳細に説明する。本インターレース駆動方
法によれば、一水平走査期間（１Ｈ）に、二本のゲート
線が選択走査される。図２のタイミングチャートではｎ
番目のゲート線とｎ＋１番目のゲート線が同時に選択走
査される。この時、一行前のｎ−１番目のゲート線は非
選択状態にある。一方、映像信号Ｖｓｉｇは一水平走査
期間（１Ｈ）において、信号成分を含む有効期間Ｔｅと
ブランキング期間Ｔｂに分割されている。 【００１２】先ず最初に、ｎ番目及びｎ＋１番目に供給
される選択信号Φ_n ，Φ_n+1 が両方同時にハイレベルに
切り換わり、対応する二行分のＴＦＴを導通状態にす
る。これと同期して、水平走査回路４はサンプリングト
ランジスタＱを順次導通状態にし各列の信号線１に映像
信号Ｖｓｉｇをサンプリングする。前述した有効期間Ｔ
ｅ中ＴＦＴは導通状態にあるので、サンプリングされた
映像信号Ｖｓｉｇは逐次ｎ行目及びｎ＋１行目の液晶容
量ＣＬ及び保持容量Ｃｓに書き込み充電されていく。 【００１３】次に、有効期間Ｔｅ経過後ブランキング期
間Ｔｂに入った段階で、先ず一方の選択信号Φｎをロー
レベルに切り換える。この結果、各列の信号線にサンプ
リングされた映像信号Ｖｓｉｇは当該保持容量素子Ｃｓ
及び対応する液晶容量ＣＬの行に書き込み固定される。
即ち、ｎ行目の保持容量Ｃｓの他端に接続されたｎ−１
行目のゲート線は常にローレベルに維持されているの
で、サンプリングされた映像信号Ｖｓｉｇを確実に当該
保持容量Ｃｓに書き込み固定する事が可能である。次
に、ブランキング期間Ｔｂ中で、所定時間Ｔｗ経過後残
りの選択信号Φｎ＋１をローレベルに切り換える。この
結果、各列の信号線にサンプリングされた映像信号は同
様に対応する保持容量Ｃｓの行に書き込み固定される。
即ち、上述した所定の書き込み期間Ｔｗ中、ｎ行目のゲ
ート線は既にローレベルに切り換えられている。従っ
て、書き込み期間Ｔｗを設ける事により、映像信号Ｖｓ
ｉｇをｎ＋１行目の保持容量Ｃｓに確実に書き込み且つ
固定する事が可能である。なお、信号線１の電位は、Φ
ｎがローレベルに切り換わった瞬間カップリング容量Ｃ
ｖｙにより多少変動するが、信号線の容量Ｃｖが補助容
量Ｃｓ及びカップリング容量Ｃｖｙよりも遥かに大きい
為、この変動分は殆ど誤差要因とならない。 【００１４】 【発明の効果】以上説明した様に、本発明によれば、二
本のゲート線を両方同時にハイレベルに切り換えた後、
時間を前後して該二本のゲート線をローレベルに切り換
え、保持容量に対する映像信号の書き込み固定動作を行
なっている。この方式によれば、二行同時選択のインタ
ーレース駆動が可能となり、アクティブマトリクス液晶
表示装置の残像現象を有効に防ぐ事ができるという効果
が得られる。又、本発明にかかるインターレース駆動方
法は保持容量の接地端子が前段のゲート線に接続された
構造に対して適用できるので、別途容量線を設ける必要
がなくアクティブマトリクス液晶表示装置の画素開口率
を大きく取る事ができるという効果がある。

【図面の簡単な説明】 【図１】本発明にかかるインターレース駆動方法が適用
されるアクティブマトリクス液晶表示装置の構成を示す
ブロック図である。 【図２】本発明のインターレース駆動方法を説明する為
のタイミングチャートである。 【図３】アクティブマトリクス液晶表示装置の一般的な
構成を示す模式的な斜視図である。 【図４】アクティブマトリクス液晶表示装置の一画素分
に相当する等価回路図である。 【図５】一般的なインターレース方式を説明する為の模
式図である。 【図６】同じくインターレース方式を説明する為の模式
図である。 【符号の説明】 １ 信号線 ２ ゲート線 ３ 垂直走査回路 ４ 水平走査回路 Ｃｓ 保持容量 ＣＬ 液晶容量 ＴＦＴ 薄膜トランジスタ Ｑ サンプリングトランジスタ

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 行列配置された液晶画素と、各液晶画素
   に対応して設けられたスイッチング素子と、各液晶画素
   に対応して設けられた保持容量素子と、スイッチング素
   子の各列に接続された信号線と、スイッチング素子の各
   行に接続されるとともに当該行より一段後に配列した保
   持容量素子の各行に接続されたゲート線とを備えたアク
   ティブマトリクス液晶表示装置のインターレース駆動方
   法であって、 第１フィールドで順に二本のゲート線の組を同時選択し
   二行ずつ液晶画素を駆動し、第２フィールドで順に一段
   シフトした組み合わせで二本のゲート線を同時選択し二
   行ずつ液晶画素を駆動する際、 該二本のゲート線を両方同時にハイレベルに切り換え対
   応する二行分のスイッチング素子を導通状態にするステ
   ップと、 各列の信号線に映像信号をサンプリングするステップ
   と、 ローレベルに保持された一段前のゲート線に接続された
   保持容量素子の行に対応する一方のゲート線を先にロー
   レベルに戻し、各列の信号線にサンプリングされた映像
   信号を当該保持容量素子の行及び対応する液晶画素の行
   に書き込み固定するステップと、 次いで所定時間経過後他方のゲート線をローレベルに戻
   し、各列の信号線にサンプリングされた映像信号を同様
   に対応する保持容量素子の行及び液晶画素の行に書き込
   み固定するステップとを含むアクティブマトリクス液晶
   表示装置のインターレース駆動方法。