JP3376581B2 - 不揮発性半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、不揮発性半導体装置に関し、特にフラッシ
ュ（一括消去型）EEPROMの消去方法に関するものであ
る。

［背景技術］ 図９は従来のフラッシュEEPROMの回路図である。簡単
のため４つのメモリートランジスタ構成とした。１〜４
はメモリートランジスタ、５はNchトランジスタ、６はP
chトランジスタ、118はＸデコーダー回路、119は書き込
み消去制御回路、23はインターフェイス回路、30はイン
バータ回路である。また、92はアドレスバッファ、94は
Ｙデコーダー回路、96はセンスアンプ、98はデータバッ
ファである。また、BL1、BL2はビットライン、WL1,WL2
はワードライン、SLはソースラインである。

ここで、インターフェイス回路23はVdd−GNDの電位振
幅入力をVpp−GNDの電位振幅出力に変える働きを持つ。

アドレス信号は、アドレスバッファ92を介してＸデコ
ーダー回路118、Ｙデコーダー回路94に入力される。Ｘ
デコーダー回路118では、これによりメモリートランジ
スタのＸデコード信号が生成され、ワードラインWL1、W
L2へのワードライン信号が生成される。また、Ｙデコー
ダ回路94では、これによりＹデコード信号が生成され、
書き込み消去制御回路119、センスアンプ96に、このＹ
デコード信号が出力される。

書き込み消去制御回路119では、このＹデコード信号
により、データの書き込み制御が行われる。即に、書き
込み消去制御回路119により、データバッファ98を介し
て入力されたデータ信号が、Ｙデコード信号をアドレス
としてメモリートランジスタ１〜４に書き込まれる。更
に、書き込み消去制御回路119では、メモリートランジ
スタ１〜４に記憶されたデータの消去制御も行われる。

また、センスアンプ96では、メモリートランジスタ１
〜４に記憶されたデータが、Ｙデコード信号をアドレス
として読み出される。読み出されたデータは、データバ
ッファ98を介してデータ信号として出力される。

次に、本従来例の動作を、図10の電位図を用いて説明
する。

まず、書き込み動作について説明する。図10に示すよ
うに、メモリートランジスタ１を書き込む場合には、WL
1,BL1を各々高電位Vppレベル、WL2、BL2を各々GNDレベ
ルとする。さらに、消去信号をＬレベル（下側の論理反
転レベル）とすることでNchトランジスタ５をオン状
態、Pchトランジスタ６をオフ状態にする。これによ
り、ソースラインSLをGNDレベルとし、メモリートラン
ジスタ１にチャンネル電流を発生させ、そのドレイン領
域端部にホットエレクトロンを発生させ、フローティン
グゲート電極に電子を注入することで書き込み動作を行
う。この場合、メモリートランジスタ２〜４ではチャン
ネル電流が発生しないため書き込みは行われない。

次に、消去動作について説明する。図10に示すよう
に、消去動作を行う場合は、WL1、WL2を各々GNDレベ
ル、BL1、BL2を各々オープンレベルとする。更に、消去
信号をＨレベル（上側の論理反転レベル）としてNchト
ランジスタ５をオフ状態、Pchトランジスタ６をオン状
態にする。これにより、ソースラインSLをVppレベルと
し、メモリートランジスタ１〜４のフローティングゲー
ト電極とソース領域間にトンネル電流を発生させ、フロ
ーティングゲート電極からソース電極に電子を放出する
ことで消去動作を行う。

さて、上記従来技術では、書き込み時、あるいは消去
時にメモリートランジスタのしきい値電位を適正な範囲
内に収めることが大きな技術的課題となる。例えば、前
記消去動作を過度に行うと、電子の放出が進みすぎメモ
リートランジスタのしきい値電位が負になる現象が生ず
る。そして、この過剰消去されデプレッション型となっ
たメモリートランジスタが１つでも生じると、そのメモ
リートランジスタが接続されるビット線にリーク電流が
流れる。この結果、このビット線に接続されるメモリー
トランジスタを読み出しす際に、読み出し動作不良とい
う事態が生じてしまう。

以上の問題を、例えばベリファイ動作と呼ばれる手法
によって解決することも考えられる。このベリファイ動
作では、消去動作を行った後、消去の対象となるメモリ
ートランジスタが十分に消去されているか否かが随時モ
ニタされる。そして、十分に消去されていると判断され
たメモリートランジスタに対しては消去動作を終了す
る。逆に、消去が十分ではないと判断されたメモリート
ランジスタに対しては引続き消去動作を続行する。しか
し、このベリファイ動作と呼ばれる手法には、回路規模
を大きくし、また、制御が複雑であるという問題があ
る。

本発明は上記問題を解決するもので、その目的とする
ところはこのような過剰消去動作を防止することにあ
る。

［発明の開示］ 本発明の不揮発性半導体装置は、フローティングゲー
ト電極と、コントロールゲート電極と、第１、第２の拡
散層とを備え、前記フローティングゲート電極に対する
電子の注入・放出動作によりデータの記憶を行うメモリ
ートランジスタを含んで成る不揮発性半導体装置におい
て、 電子の放出動作時に、前記メモリートランジスタのコ
ントロールゲート電極に所定の設定電位を印加する手段
と、前記メモリートランジスタの第１の拡散層に前記コ
ントロールゲート電極に印加される設定電位よりも高い
電位を印加する手段と、前記メモリートランジスタのし
きい値電位を検出する手段とを備え、 前記メモリートランジスタのしきい値電位の検出手段
は、 前記メモリートランジスタの第２の拡散層に前記コン
トロールゲート電極の電位よりも定い設定電位を印加す
ることで前記しきい値電位を検出する手段であることを
特徴とする。

本発明によれば、コントロールゲートからの電子の放
出時に、コントロールゲート電極の電位よりも低い設定
電位が、しきい値電位検出手段により前記第２の拡散層
に印加される。従って、電子の放出によりメモリートラ
ンジスタのしきい値電位が低くなりメモリートランジス
タがオン状態になると、第１の拡散層の電位が前記設定
電位に引っ張られ、この結果、電子の放出動作が停止す
る。この場合、この設定電位は、コントロールゲート電
極の電位よりも低いため、過剰消去を有効に防止できる
ことになる。

また、本発明のしきい値電位検出手段は、メモリート
ランジスタの第２の拡散層に所定の設定電位を印加する
ことでしきい値電位を検出するよう形成されているた
め、非常に簡易な構成となる。従って、例えば各ビット
ラインにこのしきい値電位検出手段を接続する場合で
も、ビット間の最小ピッチ内にこのしきい値電位検出手
段を容易に収めることができる。この結果、しきい値電
位検出手段を付加することによるチップ面積の増加を、
最小限に抑えることが可能となる。

また、このしきい値電位検出手段では、しきい値電位
を検出してから電子の放出動作が停止するまでの間に介
在する回路構成が最小限であるため、検出後、、電子の
放出動作を停止するまでの速度が非常に速く、また、検
出感度も非常に優れたものになる。

また、本発明の不揮発性半導体装置は、フローティン
グゲート電極と、コントロールゲート電極と、第１、第
２の拡散層とを備え、前記フローティングゲート電極に
対する電子の注入・放出動作によりデータの記憶を行う
メモリートランジスタを含んで成る不揮発性半導体装置
において、 電子の放出動作時に、前記メモリートランジスタのコ
ントロールゲート電極に所定の設定電位を印加する手段
と、前記メモリートランジスタの第１の拡散層に前記コ
ントロールゲート電極に印加される設定電位よりも高い
電位を印加する手段と、前記メモリートランジスタのし
きい値電位を検出する手段とを備え、 前記メモリートランジスタのしきい値電位の検出手段
は、 前記メモリートランジスタと同極性のトランジスタの
しきい値電位に基づいて前記メモリートランジスタの第
２の拡散層の電位を検出することで前記しきい値電位を
検出する手段であることを特徴とする。

本発明によれば、上記と同様に、しきい値電位検出手
段によりメモリートランジスタのしきい値電位を検出
し、過剰消去を防止している。

そして、このしきい値電位検出手段によるしきい値電
位の検出は、メモリートランジスタと同極性のトランジ
スタを利用して、第２の拡散層の電位を検出することに
よって行われる。従って、プロセスの適合性が保たれ、
プロセス変動に依存しにくい精度の高い電子の過剰消去
防止手段を提供できることになる。この結果、消去ディ
スターブ等に対するマージンが確保できその信頼性及び
歩留まりの向上を図ることができる。

また、この場合、第２の拡散層に印加される設定電位
を、メモリートランジスタと同極性のトランジスタのし
きい値電位に基づいて設定することもできる。

これにより、前記したしきい値電位検出回路のプロセ
ス変動の適合性との相乗効果により、更に、プロセス変
動に依存しにくい、精度の高い電子の過剰消去防止手段
を提供できることになる。

また、本発明の不揮発性半導体装置は、フローティン
グゲート電極と、コントロールゲート電極と、第１、第
２の拡散層とを備え、前記フローティングゲート電極に
対する電子の注入・放出動作によりデータの記憶を行う
メモリートランジスタを含んで成る不揮発性半導体装置
において、 電子の放出動作時に、前記メモリートランジスタのコ
ントロールゲート電極に所定の設定電位を印加する手段
と、前記メモリートランジスタの第１の拡散層に前記コ
ントロールゲート電極に印加される設定電位よりも高い
電位を印加する手段と、前記メモリートランジスタのし
きい値電位を検出する手段とを備え、 前記メモリートランジスタのしきい値電位の検出手段
は、 前記メモリートランジスタと同極性のトランジスタの
しきい値電位に基づいて前記メモリートランジスタの第
１の拡散層と第２の拡散層の間に流れる電流を検出する
ことで前記しきい値電位を検出する手段であることを特
徴とする。

本発明によれば、しきい値電位検出手段によりメモリ
ートランジスタのしきい値電位を検出し、過剰消去を防
止している。

そして、このしきい値電位検出手段によるしきい値電
位の検出は、メモリートランジスタと同極性のトランジ
スタを利用して、第１の拡散層と第２の拡散層の間に流
れる電流を検出することによって行われる。従って、プ
ロセスの適合性が保たれ、プロセス変動に依存しにくい
精度の高い過剰消去防止手段を提供できることになる。
また、この場合、第２の拡散層に印加される設定電位
を、メモリートランジスタと同極性のトランジスタのし
きい値電位に基づいて設定することにより、更に、プロ
セス変動に依存しにくい、精度の高い過剰消去防止手段
を提供できることになる。

［図面の簡単な説明］ 図１は、本発明の不揮発性半導体装置の第１の実施例
を示す回路図である。

図２は、第１の実施例の動作を説明するための電位図
である。

図３は、第１の実施例のメモリートランジスタのドレ
イン領域に印加する電位を変更する場合の回路図であ
る。

図４は、本発明の不揮発性半導体装置の第２の実施例
を示す回路図である。

図５は、第２の実施例の動作を説明するための電位図
である。

図６は、本発明の不揮発性半導体装置の第３の実施例
を示す回路図である。

図７は、第３の実施例の動作を説明するための電位図
である。

図８は、他の書き込み、消去動作を行うメモリートラ
ンジスタの一例を示す断面図である。

図９、従来の不揮発性半導体装置を示す回路図であ
る。

図10は、従来の不揮発性半導体装置の動作を説明する
ための電位図である。

［発明を実施するための最良の形態］ 本発明の目的は、前述したように、消去動作時におけ
るメモリートランジスタの過剰消去を防止することにあ
る。しかし、この過剰消去防止手段を提供するにあたっ
ては、以下に述べる５つの技術的課題を生ずる。そこ
で、第１〜第３の実施例は、これらの技術的課題を解決
するよう形成されている。

まず、この過剰消去防止手段はなるべく高精度のもの
であることが必要であり、特に、プロセス変動等に影響
されない構成である必要である。プロセス変動等により
過剰消去防止動作が正常に働かず過剰消去されたメモリ
ートランジスタが１つでも生ずると、もはや正常な回路
動作を保証できなくなり、歩留まり等が非常に低下して
しまうからである。

また、過剰消去防止手段を構成する回路構成はなるべ
く簡易であること、即ち、回路を構成する部品数はなる
べく少ないものであることが必要である。その理由は以
下の通りである。通常、この種のメモリーでは、メモリ
ー全体の面積を小さくするため、各ビットライン間のピ
ッチが最小ピッチとなるようにメモリーセルが配置され
る。従って、各ビットラインにそれぞれ接続される過剰
消去防止手段も、この最小ピッチ内に収まるようにする
必要がある。ところが、この過剰消去防止手段の回路構
成が複雑であると、この最小ピッチに収めることが困難
となり、場合によっては、メモリーセル自体の最小ピッ
チを変更しなければならない事態が生ずるからである。

また、この過剰消去防止手段は、なるべく高速で動作
する必要がある。過剰消去を検出してから消去動作を停
止させるまでの時間が長くなると、消去動作停止時に
は、もはやメモリートランジスタは過剰消去された状態
になってしまっているという事態が生ずるからである。

また、上記と同様の理由により、この過剰消去防止手
段は、なるべく検出感度の高いものであることが必要で
ある。

以下、これらの技術的課題を達成するのに最良の実施
形態について説明する。

（１）第１の実施例 図１は本発明の第１の実施例を示す回路図である。こ
こでは簡単のため４つのメモリートランジスタ構成とし
て説明する。但し、実際には、本実施例のメモリー部
は、所望の数のメモリートランジスタがマトリクス状に
配列されることにより形成されている。１〜４はメモリ
ートランジスタ、５、７〜13、17はNchトランジスタ、
６、14〜16はPchトランジスタ、18はＸデコーダー回
路、19は書き込み消去制御回路、23、25はインターフェ
イス回路、30はインバータ回路である。ここで、インタ
ーフェイス回路23、25はVdd−GNDの電位振幅入力をVpp
−GNDの電位振幅出力に変える働きを持つ。また、BL1、
BL2はビットラインでメモリートランジスタ１〜４のド
レイン領域に各々接続され、WL1、WL2はワードラインで
メモリートランジスタ１〜４のコントロールゲート電極
に各々接続され、SLはソースラインでメモリートランジ
スタ１〜４のソース領域に各々接続されている。

本実施例の回路は、このＸデコーダー回路18と書き込
み消去制御回路19により、マトリクス状に配列されたメ
モリートランジスタに対するデータの書き込み及び読み
出し動作を行なっている。また、本実施例の回路は、Pc
hトランジスタ６を介して高電位を付加することによ
り、マトリクス状に配列されたメモリートランジスタに
対する消去動作を行なっている。

以下、本実施例の動作を、図２の電位図を用いて説明
する。

まず、書き込み動作について説明する。図２に示すよ
うに、書き込み動作時は消去信号をＬレベルとすること
でトランジスタ５、16をオン状態、６、７、８、13、17
をオフ状態にする。この状態で、メモリートランジスタ
１にデータを書き込む場合には、以下のような設定を行
う。即ち、同図に示すように、書き込み消去制御回路19
により、ビットラインBL1をVppレベルとし、BL2をGNDレ
ベルとする。また、Ｘデコーダー回路18により、ワード
ラインWL1をVppレベル、WL2をGNDレベルとする。このよ
うに設定することで、メモリートランジスタ１にのみ、
コントロールゲート電極の電位とドレイン領域の電位と
が同時にVppレベルとなる。この結果、メモリートラン
ジスタ１にのみチャンネル電流が発生し、そのドレイン
領域端部でホットエレクトロンが発生し、フローティン
グゲート電極へ電子が注入される。これにより、メモリ
ートランジスタ１に対してのみ書き込み動作が行われる
ことになる。一方、メモリートランジスタ２〜４では、
コントロールゲート電極の電位とドレイン領域の電位が
同時にVppレベルとはならないため、チャンネル電流が
発生せず書き込みは行われないことになる。

次に消去動作について説明する。まず、消去動作前
に、予め前述の書き込み動作によりメモリートランジス
タ１〜４に書き込みを行っておく。次に、図２に示すよ
うに、消去信号をＨレベルとすることでトランジスタ
６、７、８、13、17をオン状態、５、16をオフ状態にす
る。また、ビットラインBL1、BL2を、書き込み消去制御
回路19により何も電位を供給しない状態、即ちオープン
状態になるように設定する。この状態で、図２に示すよ
うに、WL1、WL2をＸデコーダー回路18により各々正の電
位V1になるように設定し、Vpp電位とV1電位との差が十
分にあるように設定する。すると、メモリートランジス
タ１〜４のコントロールゲート電極の電位がV1、ソース
領域の電位がVppレベルとなるため、フローティングゲ
ート電極とソース領域間にトンネル電流が発生する。こ
の結果、フローティングゲート電極からソース領域に電
子を放出することで消去動作が行われることになる。

さて、消去動作が進むと、メモリートランジスタ１〜
４のしきい値電位Vthは徐々に下がってくる。この場合
のビットラインBL1またはBL2の電位をV2とし、メモリー
トランジスタの基板バイアス効果に伴うしきい値電位の
増加をV3とする。また、前記したように、メモリートラ
ンジスタ１〜４のコントロールゲート電極にはV1の電位
が印加されている。従って、メモリートランジスタは、
そのしきい値電位VthがV1−V2−V3よりも小さい値にな
った時にオン状態になる。この場合、トランジスタ６の
電流供給能力をトランジスタ１〜４、７、８のそれより
も十分小さく設定しておく。すると、メモリートランジ
スタ１〜４のいずれかがオン状態となることにより、図
２に示すように、ソースラインSLの電位がNchトランジ
スタ７または８を介してGNDレベル側に引っ張られる。
この結果、SLの電位の低下が進む。SLの電位が低下する
と、メモリートランジスタのフローティングゲート電極
とソース領域間のトンネル電流も減少し、やがて消去動
作が停止することになる。

本第１の実施例の場合、V2は十分小さいから、V2、V3
は0Vと考えることができる。また、Nchトランジスター1
1〜13の電流供給能力をNchトランジスター17のそれより
も十分大きく設定しておくと、V1を電源電圧Vddに依存
せず定常的に例えば1.5Vと設定することができる。そう
すると、メモリートランジスタのしきい値電位Vthが1.5
Vより低くなったところで消去動作が停止し、過剰消去
動作を防止できることになる。

さて、本第１の実施例におけるメモリートランジスタ
１〜４のしきい値電位検出手段は、消去動作時にメモリ
ートランジスタ１〜４のドレイン領域の電位をGNDレベ
ルに設定することにより実現されている。このため、本
第１の実施例では、Nchトランジスタ７、８が設けられ
ており、そのゲート電極に消去信号が入力されている。
このように、本第１の実施例におけるしきい値電位検出
手段は非常に簡易な回路構成で実現されている。即ち、
このしきい値検出手段を実現するために各ビットライン
BL1、BL2に接続される新たな回路は、Nchトランジスタ
７、もしくはNchトランジスタ８のみである。従って、
このしきい値電位検出手段を、メモリーセルのビットラ
インの最小ピッチ内に収めることが非常に容易にでき
る。また、各ビットラインには、Nchトランジスタを１
つだけ付加すればよいので、チップ面積が増加すること
もほとんどない。この点、例えば、このしきい値電位検
出手段をセンスアンプ等を用いて構成した場合は、複数
のトランジスタで構成されたセンスアンプ等を全てのビ
ットラインに接続しなければならなく、チップ面積が大
きく増加する。また、場合によっては、メモリーセル自
体の最小ピッチを変更しなければならない事態も生ず
る。以上より、本第１の実施例の回路構成は、チップ面
積の増加を防止する点で、非常に有効な回路構成である
ことが理解される。

また、このしきい値電位検出手段は、メモリートラン
ジスタ１〜４のいずれかがオン状態となると、即座に、
ソースラインSLがGNDレベルに引っ張られ、消去動作が
停止する構成となっている。従って、メモリートランジ
スタのオン状態を検出してから消去動作を停止までの時
間が非常に高速であるという大きな利点をもつ。この結
果、より確実な過剰消去の防止を行うことができ、設計
マージン、プロセスマージンを大幅に向上させることが
できる。この点、例えばセンスアンプ等を用いてしきい
値電位を検出する構成とすると、この高速性が担保され
ない。即ち、複数のトランジスタで構成されたセンスア
ンプ等によりしきい値電位を検出する時間、この検出信
号をラッチする時間、ラッチ後、何等かの論理回路を介
して、メモリートランジスタ１〜４の消去動作を停止す
る時間が必要となるからである。

また、このしきい値電位検出手段は、メモリートラン
ジスタ１〜４のいずれかオン状態となると同時に、ソー
スラインSLの電位を低下させ、消去動作の停止が行われ
る回路構成となっているため、検出感度が非常に高いも
のとなっている。即ち、例えばセンスアンプ等の複数段
の回路を介してメモリートランジスタ１〜４のオン状態
を検出する回路構成であると、回路を構成するトランジ
スタのしきい値電圧にある程度の幅があるため、その
分、感度が低下してしまう。この点、本第１の実施例の
しきい値電位検出手段は、オン状態となった１段のメモ
リートランジスタを介して、即座に、ソースラインSLが
GNDに引っ張られ、これにより消去動作が停止するた
め、非常に感度の高い回路構成となる。

なお、本第１の実施例では、メモリートランジスタ１
〜４のコントロールゲート電極に付加される定電位V1
は、Nchトランジスタ11、12、13、17からなる定電位回
路より生成される。そして、このメモリートランジスタ
１〜４もＮ型であるため、この定電位回路とメモリート
ランジスタ１〜４は、プロセス上、適合性が保たれる。
即ち、プロセス条件等が変動してしきい値電位等が変動
しても、その影響がキャンセルされるため、非常に高精
度に過剰消去防止動作を行うことができる。従って、プ
ロセス変動等により過剰消去防止動作が正常に働かなく
なるという事態を有効に回避できる。

また、本第１の実施例では、メモリートランジスタ１
〜４のドレイン領域にGND電位を印加する場合のしきい
値電位検出手段について説明したが、本発明はこれに限
られるものではなく、V2の値は必ずしもGNDレベルであ
る必要はない。例えば、図３に示すような回路構成、即
ち、Nchトランジスタ７、８をダイオード接続する回路
構成とすれば、ドレイン領域には、このNchトランジス
タのしきい値電位分増加した電位が付加されることにな
る。従って、Vth＝V1−V2−V3の値が小さくなるため、
消去動作が停止するしきい値電位を低く設定できること
になる。また、この場合、消去信号による制御が不要と
なるため、回路構成がより簡易になるという利点もあ
る。更に、この場合のしきい値電位の増加分は、Nchト
ランジスタ７、８のしきい値電位により決定される。従
って、同じＮ型であるメモリートランジスタ１〜４とNc
hトランジスタ７、８との間でプロセス変動に対する適
合性が保たれる。このため、よりプロセス変動に対して
安定性のあるしきい値電位検出手段を提供できることに
なる。

（２）第２の実施例 図４は本発明の第２の実施例を示す回路図である。こ
こで図１と同じ記号のものは同一のものである。22は電
位検出回路であり、Nchトランジスタ７、８、20、Pchト
ランジスタ21より構成される。また、24はNAND回路であ
る。また、40は、電位検出回路22から出力される検出信
号１をラッチして、検出信号２として出力するラッチ回
路であり、例えばRSラッチ回路が用いられる。以下、本
第２の実施例の動作について、図５の電位図を用いて説
明する。

書き込み動作は、図５に示すように、消去信号をＬレ
ベルにすることで第１の実施例と同様の動作で行われ
る。

次に消去動作について説明する。この場合も消去動作
は動作前に予め前述の書き込み動作によりメモリートラ
ンジスタ１〜４に書き込みを行っておく。次に、図５に
示すように、消去信号をＨレベルにすることでトランジ
スタ７、８、13、17をオン状態、16をオフ状態にする。
また、ビットラインBL1、BL2は、書き込み消去制御回路
19に設けられた極めて電流供給能力の低いトランジスタ
によりプルダウンして、GNDレベルになるように設定し
ておく。すると、電位検出回路22の検出信号１は、Pch
トランジスタ21によりＨレベルにプルアップされ、ラッ
チ回路40によりラッチされ、Ｈレベルの検出信号２とし
て出力される。この結果、Pchトランジスタ６はオン状
態、Nchトランジスタ５はオフ状態となる。この状態
で、図５に示すように、WL1、WL2をＸデコーダー回路18
により各々正の電位V1になるように設定し、Vpp電位とV
1電位との差が十分にある様に設定する。すると、メモ
リートランジスタ１〜４のコントロールゲート電極の電
位がV1、ソース領域の電位がVppレベルとなるため、フ
ローティングゲート電極とソース領域にトンネル電流が
発生する。この結果、フローティングゲート電極からソ
ース領域に電子を放出することで消去動作が行われるこ
とになる。

なお、ラッチ回路40は例えばRSラッチ回路により構成
され、検出信号１がＬレベルとなるとリセットされ、Ｌ
レベルの検出信号２を出力する。また、書き込み動作時
にはセットされＨレベルの検出信号２を出力するよう構
成されている。

さて、消去が進みメモリートランジスタのしきい値電
位Vthが十分低くなってくると、オン状態となるメモリ
ートランジスタが生じる。例えばVthが最も低くなった
メモリートランジスタがビットラインBL1に接続されて
いる場合を考える。すると、このメモリートランジスタ
がオンになることにより、ビットラインBL1は、Pchトラ
ンジスタ６を介してVpp側に電位が引っ張られ、図５に
示すように、BL1の電位V2が増加してくる。この場合、N
chトランジスタ20の電流供給能力をPchトランジスタ21
のそれよりも十分大きく設定しておく。すると、V2があ
る設定電位V20になったところで、同図に示されるよう
に、電位検出回路22の検出信号１はＬレベルに切り替わ
り、ラッチ回路40にラッチされ、Ｌレベルの検出信号２
が出力される。この結果、Pchトランジスタ６はオフ状
態、Nchトランジスタ５はオン状態となり、同図に示す
ように、ソースラインSLの電位がGNDレベルとなるため
消去動作は停止することになる。

ここで、メモリートランジスタの基板効果に伴うしき
い値電位の増加をV3とすると、メモリートランジスタの
しきい値電位の下限VthはV1−V20−V3となる。本実施例
の場合、Nchトランジスタ11〜13の電流供給能力をNchト
ランジスタ17のそれよりも十分大きく設定しているた
め、V1を電源電圧Vddに依存せず定常的に例えば2.0Vと
設定することができる。また、V20を1.0Vになるように
設定すると、V3はおよそ0.2Vとなる。したがって、メモ
リートランジスタのしきい値電位の下限は、2.0V−1.0V
−0.2Vより0.8Vとなる。その結果、しきい値電位が負の
値となる、すなわち過剰消去となることはない。

また、本第２の実施例における電位検出回路22では、
メモリートランジスタ１〜４のしきい値電位の検出を、
Nchトランジスタ20のしきい値電位を利用して行ってい
る。そして、このNchトランジスタ20とメモリートラン
ジスタ１〜４は同じＮ型の素子であり、プロセス条件等
の適合性が保たれる。即ち、例えば、ダミーメモリート
ランジスタ５のしきい値電位が高くなると、Nchトラン
ジスタのしきい値電位も高くなるという適合性が保たれ
る。この結果、プロセス変動に依存しにくい、より精度
が高い過剰消去の防止回路を提供できることになる。

また、同様に、メモリートランジスタ１〜４のコント
ロールゲート電極に付加される定電位V1は、Nchトラン
ジスタ11、12、13、17からなる定電位回路より生成され
る。そして、このメモリートランジスタ１〜４もＮ型で
あるため、この定電位回路とメモリートランジスタ１〜
４は、プロセス上、適合性が保たれる。従って、前記し
た電位検出回路22のプロセス変動の適合性との相乗効果
により、更に、プロセス変動に依存しにくい、精度の高
い過剰消去防止手段を提供できることになる。

なお、本第２の実施例では、検出信号２を直接ソース
電位の制御信号として用いた構成として説明したが、検
出信号２を例えば過剰消去防止用のモニター信号として
使用した場合でも本実施例の動作から同様の効果がある
ことは容易に推測できるであろう。例えば、検出信号２
を、メモリ回路全体を制御するマイクロコンピューター
（図示せず）に入力し、マイクロコンピューターが検出
信号２をモニターして、これを監視・制御するような回
路構成とする。そして、過剰消去が生じた場合は、マイ
クロコンピューターが停止信号を出力し、消去動作を停
止することになる。このような回路構成とすることによ
り、例えばメモリー回路に寿命がきて過剰消去が頻繁に
生じた場合に、これを監視しているマイクロコンピュー
ターがメモリー回路の寿命がきたことを判断することが
でき、これをユーザに知らせることができることにな
る。

（３）第３の実施例 図６は本発明の第３の実施例を示す回路図である。こ
こで図４と同じ記号のものは同一のものである。29は電
流検出回路あり、Nchトランジスタ７、８、26、27、Pch
トランジスタ28より構成される。次に、本第３の実施例
の動作を図７の電位図を用いて説明する。

書き込み動作は、図７に示すように、消去信号をＬレ
ベルにすることで第１の実施例と同様の動作で行われ
る。

次に消去動作について説明する。この場合も消去動作
は動作前に予め前述の書き込み動作によりメモリートラ
ンジスタ１〜４に書き込みを行っておく。次に、図７に
示すように、消去信号をＨレベルにすることでトランジ
スタ７、８、13、17をオン状態、16をオフ状態にする。
また、書き込み消去制御回路19は、ビットラインBL1、B
L2を何も電位を供給しない状態、即ちオープン状態にな
るように設定する。このように設定すると、電流検出回
路29の検出信号１は、Pchトランジスタ21によりＨレベ
ルにプルアップされ、ラッチ回路40によりラッチされ、
Ｈレベルの検出信号２として出力される。この結果、Pc
hトランジスタ６はオン状態、Nchトランジスタ５はオフ
状態となる。この状態で、図７に示すように、WL1、WL2
をＸデコーダー回路18により各々正の電位V1になるよう
に設定し、Vpp電位とV1電位との差が十分にあるように
設定する。すると、メモリートランジスタ１〜４のコン
トロールゲート電極の電位がV1、ソース領域の電位がVp
pレベルとなるため、フローティングゲート電極とソー
ス領域にトンネル電流が発生する。この結果、フローテ
ィングゲート電極からソース領域に電子を放出され、消
去動作が行われることになる。

さて、消去が進みメモリートランジスタのしきい値電
位Vthが十分低くなってくると、オン状態となるメモリ
ートランジスタが生じる。このため、例えばVthが最も
低くなったメモリセルがビットラインBL1に接続されて
いる場合は、ソースラインSLからビットラインBL1へ電
流I1が流れ出し、図７に示すように、BL1の電位V2が増
加してくる。この場合、Nchトランジスタ26、27の電流
供給能力をPchトランジスタ28のそれよりも十分大きく
設定しておく。すると、I1がある設定電流110になった
ところで、同図に示されるように、電流検出回路29の検
出信号１はＬレベルに切り替わり、ラッチ回路40にラッ
チされ、Ｌレベルの検出信号２が出力される。その結
果、Pchトランジスタ６はオフ状態、Nchトランジスタ５
はオン状態となり、同図に示すように、ソースラインSL
の電位がGNDレベルとなるため消去動作は停止すること
になる。

この場合も本第２の実施例と同様に、V1を適当な正の
値に設定すると、しきい値電位が負の値になる前に電流
が流れ出すため、これを検出することで過剰消去を防止
できることになる。

また、本第３の実施例も、本第２の実施例と同様に、
電流検出回路29及び定電位V1を発生する回路は、Nchト
ランジスタ26、27、27、11、12、13から構成されてい
る。従って、同じＮ型であるメモリートランジスタ１〜
４とのプロセスの適合性が保たれるため、プロセス変動
に依存しにくい、より精度が高い過剰消去の防止回路を
提供できることになる。この点、例えばこの電流検出を
抵抗、コンデーサ等を利用して行うと、このような適合
性は保たれない。この意味で、本実施例は非常に大きな
有利点をもっている。そして、この有利点は、定電位V1
を発生する回路もNchトランジスタで構成することによ
り、その相乗効果により、更に大きなものとなる。

また、本第３の実施例では、検出信号を直接ソース電
位の制御信号として用いた構成として説明したが、検出
信号を例えば過剰消去防止用のモニター信号として使用
した場合でも本第３の実施例の動作から同様の効果が有
ることは容易に推測できるであろう。

なお、本発明は上記実施例に限定されるものではな
く、本発明の要旨の範囲内で種々の変形実施が可能であ
る。

例えば、本実施例では、書き込み動作時に、ホットエ
レクロンによりフローティングゲート電極に電子を注入
し、消去動作時にトンネル電流により電子を放出する例
について説明したが、本発明はこれに限られるものでは
ない。即ち、ホットエレクトロンまたはトンネル電流の
別を問わず、少なくとも、フローティングゲート電極へ
の電子の放出・注入によりしきい値電位を調整できるも
のであれば、各種のメモリーセルに適用できる。また、
書き込み動作、消去動作の呼び名も全く問わず、電子の
放出・注入の相手先は、ドレイン領域、ソース領域、半
導体基板の別を問わない。従って、例えば、図８
（Ａ）、（Ｂ）あるいは（Ｃ）（Ｄ）に示す構成のメモ
リーセルにも適用できる。即ち、図８（Ａ）、（Ｃ）で
は、トンネル電流により、電子をドレイン領域に放出す
ることにより書き込み動作を行っており、図８（Ｂ）、
（Ｄ）では、同様にトンネル電流により半導体基板から
電子を注入することにより消去動作を行っている。この
ような場合でも、本発明は、当然適用できることにな
る。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】フローティングゲート電極と、コントロー
   ルゲート電極と、第１、第２の拡散層とを備え、前記フ
   ローティングゲート電極に対する電子の注入・放出動作
   によりデータの記憶を行うＮ型のメモリートランジスタ
   を含んで成る不揮発性半導体装置において、 電子の放出動作時に、前記メモリートランジスタのコン
   トロールゲート電極に所定の設定電位V1を印加する第１
   の印加手段と、電子の放出動作時に、前記メモリートラ
   ンジスタの第１の拡散層に前記コントロールゲート電極
   に印加される設定電位V1よりも高い電位Vppを印加する
   第２の印加手段と、前記メモリートランジスタのしきい
   値電位を検出して電子放出動作を停止するために、電子
   の放出動作時に、前記メモリートランジスタの第２の拡
   散層に前記コントロールゲート電極の電位V1よりも低い
   設定電位V2を印加する第３の印加手段とを備え、 前記第２の印加手段による第１の拡散層への電位Vppの
   印加により、前記メモリートランジスタの電子放出動作
   が進み、前記メモリートランジスタのしきい値電位が低
   くなり前記メモリートランジスタがオン状態になった場
   合に、前記第３の印加手段による第２の拡散層への設定
   電位V2の印加により、前記メモリートランジスタの第１
   の拡散層の電位を低下させ、前記メモリートランジスタ
   の電子放出動作を停止すると共に、 前記第３の印加手段が、 その第１の拡散層に接地電位が接続され、その第２の拡
   散層に、前記メモリートランジスタの第２の拡散層に接
   続されるビットラインが接続され、電子放出動作時にオ
   ン状態になる第１のＮ型トランジスタを備え、 前記第２の印加手段が、 その第１の拡散層に電位Vppが接続され、その第２の拡
   散層に、前記メモリートランジスタの第１の拡散層に接
   続されるソースラインが接続され、電子放出動作時にオ
   ン状態になると共に前記メモリートランジスタ及び前記
   第１のＮ型トランジスタよりも電流供給能力が低い第１
   のＰ型トランジスタを備えることを特徴とする不揮発性
   半導体装置。
2. 【請求項２】フローティングゲート電極と、コントロー
   ルゲート電極と、第１、第２の拡散層とを備え、前記フ
   ローティングゲート電極に対する電子の注入・放出動作
   によりデータの記憶を行うＮ型のメモリートランジスタ
   を含んで成る不揮発性半導体装置において、 電子の放出動作時に、前記メモリートランジスタのコン
   トロールゲート電極に所定の設定電位V1を印加する第１
   の印加手段と、電子の放出動作時に、前記メモリートラ
   ンジスタの第１の拡散層に前記コントロールゲート電極
   に印加される設定電位V1よりも高い電位Vppを印加する
   第２の印加手段と、前記メモリートランジスタのしきい
   値電位を検出して電子放出動作を停止するために、電子
   の放出動作時に、前記メモリートランジスタの第２の拡
   散層に前記コントロールゲート電極の電位V1よりも低い
   設定電位V2を印加する第３の印加手段とを備え、 前記第２の印加手段による第１の拡散層への電位Vppの
   印加により、前記メモリートランジスタの電子放出動作
   が進み、前記メモリートランジスタのしきい値電位が低
   くなり前記メモリートランジスタがオン状態になった場
   合に、前記第３の印加手段による第２の拡散層への設定
   電位V2の印加により、前記メモリートランジスタの第１
   の拡散層の電位を低下させ、前記メモリートランジスタ
   の電子放出動作を停止すると共に、 前記第３の印加手段が、 その第１の拡散層に接地電位が接続され、その第２の拡
   散層及びゲート電極に、前記メモリートランジスタの第
   ２の拡散層に接続されるビットラインが接続される第１
   のＮ型トランジスタを備え、 前記第２の印加手段が、 その第１の拡散層に電位Vppが接続され、その第２の拡
   散層に、前記メモリートランジスタの第１の拡散層に接
   続されるソースラインが接続され、電子放出動作時にオ
   ン状態になると共に前記メモリートランジスタ及び前記
   第１のＮ型トランジスタよりも電流供給能力が低い第１
   のＰ型トランジスタを備えることを特徴とする不揮発性
   半導体装置。
3. 【請求項３】請求項１又は２において、 前記コントロールゲート電極に印加される設定電位V1
   が、 前記メモリートランジスタと同極性のＮ型トランジスタ
   のしきい値電位に基づいて定電位を発生する定電位回路
   により生成されることを特徴とする不揮発性半導体装
   置。
4. 【請求項４】請求項１乃至３のいずれかにおいて、 前記コントロールゲート電極に印加される設定電位V1
   が、 電子放出動作時にオン状態になる第３のＮ型トランジス
   タと、その第２の拡散層とゲート電極とが共通接続され
   る第４のＮ型トランジスタと、その第２の拡散層とゲー
   ト電極とが共通接続される第５のＮ型トランジスタと、
   電子放出動作時にオン状態になる第６のＮ型トランジス
   タとが、電源電位と接地電位の間に直列接続された定電
   位回路により生成されることを特徴とする不揮発性半導
   体装置。