JP2000276888A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Abstract
メモリ装置を提供すること。 【解決手段】 高電圧発生回路210で昇圧され発生さ
れるワードライン電圧VPP1およびビットライン電圧
VPP2が要求される電圧レベルに各々達したときを電
圧レベル感知回路250で自動的に感知してプログラム
動作を遂行させる。
Description
モリ装置に関するものであり、詳しくは、プログラム時
間を短縮させることができる不揮発性半導体メモリ装置
に関するものである。
は、一般的に揮発性半導体メモリ装置と不揮発性半導体
メモリ装置とがある。揮発性半導体メモリ装置は、電源
供給が中断された時貯えられたデータをなくす。これに
対して、不揮発性半導体メモリ装置は電源供給が突然中
断されてもデータが保持される。したがって、不揮発性
半導体メモリ装置は電源供給が突然中断される可能性が
存在する応用分野に広く使用される。
EEPROMセルと呼ばれる電気的に消去及びプログラ
ム可能なROMセルを含む。一般的に、フラッシュEE
PROMセルは、図1に示されるように、第1導電型
(例えばP型)の半導体基板(以下バルクと称する)
2、このバルク2内に一定間隔離れて設けられた第2導
電型(例えばN型)のソース及びドレイン領域3及び
4、この一定間隔離れたソース及びドレイン領域3及び
4間のバルク2表面に位置したチャンネル領域、プログ
ラムされる時電荷を貯えるための浮遊ゲート6、この浮
遊ゲート6上に置かれた制御ゲート8、ゲート6,8間
およびゲート6下の酸化膜7,5を含む。フラッシュE
EPROMセル動作は一般的にプログラム、消去及び読
み出し動作の3つのモードで分類される。
動作は、ドレイン領域4を正のバイアス電圧、例えば5
V〜6Vでバイアスすると同時に、制御ゲート8を前記
バイアス電圧より高いバイアス電圧、例えば10Vでバ
イアスすることにより行われる。この際、ソース領域3
とバルク2は接地される。浮遊ゲート6に貯えられた電
荷がない場合、制御ゲート8のバイアス電圧はソース及
びドレイン領域3及び4間のバルク2表面に電荷の反転
層チャンネルを形成する。ドレイン/ソース電圧はチャ
ンネルを通じてドレイン領域へ電荷を加速する。そのよ
うな電荷は相当に高い運動エネルギを得て一般的に“ホ
ットエレクトロン”と呼ばれる。そのように発生された
ホットエレクトロンがホットエレクトロンインジェクシ
ョンと呼ばれるメカニズムにより浮遊ゲート6に蓄積さ
れる。
とによりソース領域3、ドレイン領域4、チャンネル領
域及び制御ゲート8を有するセルトランジスタの実効ス
レッショルド電圧が増加する。実効スレッショルド電圧
が約6V〜7Vの範囲で増加することにより、セルトラ
ンジスタは、所定の読み出し電圧Vreadが読み出し
動作中制御ゲート8に印加される時(即ち、Vth>V
read)、非導通状態即ち “オフ”状態になる。す
なわち、プログラム状態で、EEPROMセルがロジッ
ク‘0’(又はロジック‘1’)を貯える。そして、こ
のようにプログラムされると、EEPROMセルは電源
が突然遮断されても、又は長い時間の間電源が供給され
なくても、EEPROMセルの高いスレッショルド電圧
を保つ。
浮遊ゲート6から貯えられた電荷を除去することにより
行われる。消去過程は、例えば、制御ゲート8に負の高
電圧、例えば−10Vを印加し、バルク2に正のバイア
ス電圧、例えば6Vを印加することにより行われる。こ
の際、ソース及びドレイン領域3及び4は、高インピー
ダンスのフローティング状態に保たれる。即ち、このよ
うなバイアス条件により、チャンネル領域と浮遊ゲート
6とを分離する約100Åの厚さを有するトンネルリン
グ酸化膜5内に約6〜7MV/cmの電界が形成され、
F−Nトンネリング(Fowler−Nordheim
tunneling)と呼ばれるメカニズムにより浮
遊ゲート6の負の電荷がトンネリング酸化膜5を通じて
バルク2へ放出される。これはセルトランジスタの実効
スレッショルド電圧Vthを約1V〜3Vの範囲で減少
させ、所定の読み出し電圧Vreadが読み出し動作の
間制御ゲート8に印加されるとき(即ちVth<Vre
ad)、セルトランジスタを導通状態即ち“オン”状態
にする。したがって、消去状態でEEPROMセルがロ
ジック‘1’(又はロジック‘0’)を貯える。
のEEPROMセル又はメモリセルの行を連結するワー
ドラインを通じて制御ゲート8に読み出し電圧Vrea
d例えば4.5Vを印加するとともに、同一のEEPR
OMセルの列を連結するビットラインを通じてドレイン
領域4に正のバイアス電圧例えば1Vを印加することに
より行われる。この際、ソース領域3は接地される。こ
のような電圧下で、万一プログラムされていたら、EE
PROMセルは、セル電流が流れず、それに連結された
ビットラインは1Vのバイアス電圧に保たれる。一方、
万一プログラムされていなければ(又は消去されていれ
ば)、EEPROMセルはセル電流(例えば300μ
A)が流れ、ビットラインはセルを通じて接地電圧に低
くなる。そのため、ビットライン電圧(又は電流)を感
知することにより、EEPROMセルのプログラムされ
た状態(即ち1又は0)を判断できる。
電圧(例えば3V)に比べて高いレベルを有する高電圧
を必要とする。そのような高電圧を発生するための高電
圧発生回路(又は電圧ポンピング回路)が米国特許公報
第5,280,420号に“CHARGE PUMP
WHICH OPERATES ON A LOWVO
LTAGE POWER SUPPLY”という題目
で、そして米国特許公報第5,081,371号に“I
NTEGRATED CHARGE PUMPCIRC
UIT WITH BACK BIAS VOLTAG
E REDUCTION”という題目で各々掲載されて
いる。そのような高電圧を発生するための高電圧発生回
路(又は電圧ポンピング回路)を備えた従来の技術によ
る不揮発性半導体メモリ装置の構成を示すブロック図が
図2に示されている。そして、図3は、従来の技術によ
るプログラム動作を説明するためのタイミング図であ
る。
とのマトリックス状でNOR構造の不揮発性メモリセル
(フラッシュEEPROMセル)、行に沿って各々伸び
る複数のワードライン、そして列に沿って各々伸びる複
数のビットラインで構成される。NOR構造からなるメ
モリセルを備えたメモリセルアレイ11は米国特許公報
第5,680,349号に“NONVOLATILE
SEMICONDUCTOR MEMORY DEVI
CE HAVING ROW DECODERSUPP
LYING A NEGATIVE POTENTIA
L TO WORD LINES DURING ER
ASE MODE”という題目で、そして米国特許公報
第5,511,026号に“BOOSTED AND
REGULATED GATE POWER SUPP
LY WITH REFERENCE TRACKIN
G FOR MULTI−DENSITY AND L
OW VOLTAGE SUPPLY MEMORIE
S”という題目で各々掲載されている。
回路12、行デコーダ回路13、列デコーダ回路14、
Y−ゲーティング回路15及び書き込みドライバ回路1
6が不揮発性半導体メモリ装置10内に設けられてい
る。これらの構成要素はこの分野で知識を持つ者によく
知られており、詳細な説明は省略する。不揮発性半導体
メモリ装置10は、命令レジスタ17、プログラムコン
トローラ18、第1及び第2高電圧発生器19及び20
で構成された高電圧発生回路21及びタイマ22をさら
に含む。これらに対する説明を以下詳細に行う。
された時、メモリ装置がプログラムモードへ遷移するよ
うに外部から例えばマイクロプロセッサ(又はマイクロ
コントローラ)アドレス信号及びデータにより指定され
た命令コードが書き込み活性化信号WEBに同期して連
続的に所定サイクルの間、命令レジスタ17に書き込ま
れる。すると、命令レジスタ17は、アドレス信号及び
データ即ち、命令コードを用いてプログラム動作を知ら
せるプログラム活性化信号PGMを内部的に生成し、プ
ログラムコントローラ18はそのように生成されたプロ
グラム活性化信号PGMに応答して高電圧発生回路21
を活性化させるための高電圧活性化信号VPP enを
発生する。その後、行デコーダ回路13はアドレスバッ
ファ回路12を通じて印加される行アドレス信号に関連
したワードラインを選択し、列デコーダ回路14及びY
−ゲーティング回路15はそれを通じて印加される列ア
ドレス信号に関連したビットラインを選択する。
ローラ18からの高電圧活性化信号VPP enが高レ
ベルで活性化される時、高電圧発生回路21の第1及び
第2高電圧発生器19及び20は電源電圧より高いレベ
ルを有する高電圧VPP1及びVPP2を発生し始め
る。高電圧VPP1は、行デコーダ回路13を通じて選
択されたワードラインへ供給される約10Vの電圧(以
下ワードライン電圧と称する)であり、高電圧VPP2
は、Y−ゲーティング回路15及び書き込みドライバ回
路16を通じて選択されたビットラインへ供給される約
5Vの電圧(以下、ビットライン電圧と称する)であ
る。これと同時に、タイマ22の出力Cは、高電圧活性
化信号VPP enが低レベルから高レベルへ変化する
とき高レベルで活性化され、予め設定された時間(高電
圧VPP1及びVPP2が要求される電圧レベル例えば
10V及び5Vまで十分にポンピングされる時間)が経
過した後自動的に低レベルで非活性化される。プログラ
ムコントローラ18は、図3に示されるように、タイマ
22の出力Cが非活性化される時書き込みドライバ回路
16を制御するための制御信号PGMBLを発生し、こ
れは書き込みドライバ回路16が選択されたビットライ
ンを書き込む(プログラムする)データ状態により高電
圧VPP2で駆動する。所定時間が経過した後、即ち選
択されたメモリセルに書き込みデータがプログラムされ
た後、制御信号PGMBLはプログラムコントローラ1
8により高レベルから低レベルへ非活性化される。
の技術による不揮発性半導体メモリ装置10は、高電圧
VPP2が選択されたビットラインへ印加される時点を
決定するために予め設定された時間中のみ活性化される
信号Cを発生するように構成されたタイマ22を備えて
いる。従来の技術によると、タイマ22の出力活性化時
間は応用分野による電源電圧を考慮して高電圧発生回路
21が所望の高電圧を十分に発生する時点(即ち高電圧
発生能力)を回路シミュレーションを通じて測定(計
算)した結果により決定される。高電圧発生回路21
は、高い電源電圧を用いた高電圧発生回路の方が、低い
電源電圧を用いた高電圧発生回路より早く高電圧を発生
する。そのため、従来の技術による不揮発性半導体メモ
リ装置10に備えられたタイマ22の出力活性化時間
は、低い電源電圧を用いた高電圧発生回路21を基準と
して決定されるが、そのようにすると、高い電源電圧を
用いる不揮発性半導体メモリ装置のプログラム時間が不
要に延びる問題点を惹起する。即ち、たとえ高い電源電
圧を用いて早くワードライン及びビットライン電圧を生
成しても、タイマの出力イネーブル時間が低い電源電圧
を用いた高電圧発生回路21の能力で固定されているの
で、高い電源電圧を用いた不揮発性半導体メモリ装置の
プログラム時間の損失が不可避である。
ラム時間が自動的に調整される不揮発性半導体メモリ装
置を提供することにある。本発明の他の目的は、プログ
ラム速度を向上させることができる不揮発性半導体メモ
リ装置を提供することにある。
メモリ装置は、制御ゲート、ソース及びドレインを有
し、情報を貯える少なくとも一つの不揮発性メモリセル
と、第1制御信号に応答して前記制御ゲートへ印加され
る第1高電圧と前記ドレインへ印加される第2高電圧と
を発生する高電圧発生回路と、前記第1及び第2高電圧
が各々要求される電圧レベルに昇圧されたとき、これを
感知してその感知結果でパルス信号を発生する電圧レベ
ル感知回路と、前記パルス信号に応答して前記第2高電
圧が前記不揮発性メモリセルのドレインへ印加される時
点を知らせる第2制御信号を発生するプログラムコント
ローラと、前記第2制御信号に応答して前記不揮発性メ
モリセルに書き込まれる情報状態により前記不揮発性メ
モリセルのドレインを前記第2高電圧で駆動する書き込
みドライバとを具備することを特徴とする。
よれば、プログラムモードにおいて、ワードライン電圧
及びビットライン電圧が要求される電圧レベルに各々到
達した時を電圧レベル感知回路で自動的に感知してプロ
グラム動作が遂行される。
図面に基づき詳細に説明する。図4は本発明の実施の形
態を示すブロック図である。この図4を参照すると、本
発明の新たな不揮発性半導体メモリ装置100には、プ
ログラム動作が遂行される時ワードライン電圧VPP1
とビットライン電圧VPP2の各電圧レベルを検出する
ための電圧レベル感知回路250が設けられる。この電
圧レベル感知回路250はワードライン及びビットライ
ン電圧VPP1及びVPP2が各々要求される電圧レベ
ルまでポンピングされた時パルス信号HV OKを発生
する。そのように生成されたパルス信号HV OKを用
いてプログラムコントローラ180は、選択されるビッ
トラインへビットライン電圧VPP2が供給される時点
を知らせる制御信号PGMBLを発生する。このような
制御スキムによると、メモリ装置100が適用される応
用分野で使用される電源電圧レベルに関係なしに不揮発
性半導体メモリ装置100に対する最適のプログラム時
間を確保できる。
なる不揮発性半導体メモリ装置にも適用できる。
図4に示されたメモリセルアレイ110には、行と列と
のマトリックス状でNOR構造からなる不揮発性メモリ
セル(フラッシュEEPROMセル)、行に沿って各々
伸びる複数のワードライン、そして列に沿って各々伸び
る複数のビットラインを有する。NOR構造からなるメ
モリセルを備えたメモリセルアレイ110は、前述した
米国特許公報第5,680,349号および米国特許公
報第5,511,026号に掲載されている。
ァ回路120を通じて印加される行アドレス信号に対応
するワードラインを選択し、高電圧発生回路210から
供給される高電圧即ちワードライン電圧VPP1を選択
されたワードラインへ供給する。列デコーダ回路140
及びY−ゲーティング回路150はアドレスバッファ回
路120を通じて印加される列アドレス信号に応答して
ビットラインを選択する。書き込みドライバ回路160
はプログラムコントローラ180から制御信号PGMB
Lが生成された時、選択されたワードライン及び選択さ
れたビットラインに関連したメモリセル(又はフラッシ
ュEEPROMセル)に各々書き込まれるデータによ
り、約5Vのビットライン電圧VPP2で、選択された
ビットラインを駆動する。
ログラム動作が要求された時、不揮発性半導体メモリ装
置100がプログラムモードへ遷移するように外部から
例えばマイクロプロセッサ(又はマイクロコントロー
ラ)アドレス信号及びデータにより指定された命令コー
ドが書き込み活性化信号WEBに同期して連続的に所定
サイクルの間、命令レジスタ170に書き込まれる。す
ると、命令レジスタ170は、アドレス信号及びデータ
即ち、命令コードを用いてプログラム動作を知らせるプ
ログラム活性化信号PGMを内部的に生成し、プログラ
ムコントローラ180は、そのように生成されたプログ
ラム活性化信号PGMに応答して高電圧発生回路210
を活性化させるための高電圧活性化信号VPP enを
発生する。
190は、高電圧活性化信号VPP enに応答して約1
0Vのワードライン電圧VPP1を生成し始め、これと
同時にそのように生成されるワードライン電圧VPP1
は行デコーダ回路130を通じて選択されたワードライ
ンへ供給される。第2高電圧発生器200は高電圧活性
化信号VPP enに応答して約5Vのビットライン電
圧VPP2を生成し始め、そのように生成されたビット
ライン電圧VPP2はワードライン電圧VPP1とは違
って、書き込みドライバ回路160を通じて選択された
ビットラインへ供給される。
検出器220、第2レベル検出器230及びパルス発生
器240で構成される。第1レベル検出器220は高電
圧活性化信号VPP enが生成されたとき、第1高電
圧発生器190の出力電圧VPP1レベルが要求される
電圧レベル例えば10Vまで昇圧されたかを感知する。
万一第1高電圧発生器190の出力電圧、即ちワードラ
イン電圧VPP1が10Vまで昇圧されると、第1レベ
ル検出器220は第1検出信号VPP1 OKを発生す
る。
50を具体的に示す図5を参照すると、第1レベル検出
器220は2個の抵抗221及び222、一つのNMO
Sトランジスタ223、一つの差動増幅器224、イン
バータ225及びNORゲート226からなっている。
抵抗221及び222は、高電圧活性化信号VPP en
に応じてスイッチオン/オフされるNMOSトランジス
タ223を通じて第1高電圧発生器190の出力電圧V
PP1と接地との間に直列に連結される。差動増幅器2
24の一入力端子(−)は抵抗221及び抵抗222の
接続点NDに連結され、他の入力端子(+)はリファレ
ンス電圧VREFに連結される。NORゲート226
は、差動増幅器224の出力端子に連結された一入力端
子、インバータ225を通じて高電圧活性化信号VPP
enを受け入れる他の入力端子及び第1検出信号VP
P1 OKを出力するための出力端子を有する。第2レベ
ル検出器230は第1レベル検出器220と同一な回路
構成を有し、それの説明は省略される。
と次の通りである。第1レベル検出器220は高電圧活
性化信号VPP enが高レベルで活性化される時レベ
ル検出動作を遂行する。すなわち、差動増幅器224は
電圧分配器として機能する抵抗221及び抵抗222に
より分配された接続点ND電圧がリファレンス電圧VR
EFより低いとき、即ちワードライン電圧VPP1が要
求される電圧レベルより低い時、差動増幅器224の出
力は高レベルになる。これはNORゲート226が低レ
ベルの第1検出信号VPP1 OKを出力する。一方、
ワードライン電圧VPP1が要求される電圧レベルに到
達すると、差動増幅器224の出力は低レベルになり、
これはNORゲート226が高レベルの第1検出信号V
PP1 OKを出力する。
器220と同一の方法で第2高電圧発生器200の出力
電圧即ちビットライン電圧VPP2が要求される電圧レ
ベルまでポンピングされる時点を感知してその感知結果
で第2検出信号VPP2 OKとして発生する。
路250のパルス発生器240は高電圧活性化信号VP
P enが活性化される間、第1及び第2レベル検出器
220及び230からの第1及び第2検出信号VPP1
OK及びVPP2 OKを監視して、両信号が全て活
性化された時パルス信号HV OKを発生する。即ち、
パルス発生器240は第1及び第2高電圧発生器190
及び200で対応する高電圧が要求される電圧レベルま
で各々ポンピングされた時パルス信号HV OKを発生
する。図5に示されるように、パルス発生器240は一
つのNANDゲート241及び一つのショートパルス発
生器242で構成され、ショートパルス発生器242は
それの入力が高レベルから低レベルへ変化するとき、パ
ルス信号HV OKを発生する。
は、高レベルのプログラム活性化信号PGMが命令レジ
スタ170から入力されるとき、高電圧活性化信号VP
P enを発生する。所定の時間が経過した後、即ち、
高電圧発生回路210が要求される電圧レベルを有する
電圧VPP1及びVPP2を各々発生することに十分な
時間が経過した後、プログラムコントローラ180はパ
ルス信号HV OKに応答して制御信号PGMBLを発
生する。ここで、制御信号PGMBLはプログラム動作
で要求される電圧レベルを有するビットライン電圧VP
P2が選択されたビットラインに伝達される時点を知ら
せる信号である。
ル感知回路250は従来のタイマとは違って、電源電圧
により可変される高電圧発生時点を自動的に感知し、そ
の感知結果をプログラムコントローラ180に知らせ
る。このような制御スキムによる不揮発性半導体メモリ
装置100によれば、応用分野により電源電圧が可変さ
れても電源電圧によるプログラム時間損失が電圧レベル
感知回路250により防止される。
明するためのタイミング図を示す。以下、この図を参照
して本発明によるプログラム動作を詳細に説明する。メ
モリセルに対してプログラム動作が要求された時、不揮
発性半導体メモリ装置100がプログラムモードへ遷移
するように外部から例えばマイクロプロセッサ(又はマ
イクロコントローラ)アドレス信号及びデータ即ち命令
コードが命令レジスタ170に連続的に書き込まれる。
すると、命令レジスタ170は連続的に書き込まれたア
ドレス信号及びデータ即ち命令コードを用いてプログラ
ム動作を知らせるプログラム活性化信号PGMを内部的
に生成し、プログラムコントローラ180はそのように
生成されたプログラム活性化信号PGMに応答して高電
圧発生回路210を活性化させるための高電圧活性化信
号VPP enを発生する。その後、行デコーダ回路1
3はアドレスバッファ回路12を通じて印加される行ア
ドレス信号に関連したワードラインを選択し、列デコー
ダ回路14及びY−ゲーティング回路15はそれを通じ
て印加される列アドレス信号に関連したビットラインを
選択する。
ローラ180からの高電圧活性化信号VPP enが高
レベルで活性化された時、高電圧発生回路210の第1
及び第2高電圧発生器190及び200は、電源電圧を
用いてポンピング動作を遂行し始める。第1高電圧発生
器190から生成される高電圧、即ちワードライン電圧
VPP1は行デコーダ回路130を通じて選択されたワ
ードラインへ供給される約10Vの電圧であり、第2高
電圧発生器200から生成される高電圧即ちビットライ
ン電圧VPP2はY−ゲーティング回路150及び書き
込みドライバ回路160を通じて選択されたビットライ
ンへ供給される約5Vの電圧である。これと同時に、電
圧レベル感知回路250はワードライン電圧VPP1及
びビットライン電圧VPP2がプログラム動作で要求さ
れる電圧レベルに各々到達した時これを感知してパルス
信号HV OKを発生する。即ち、電圧レベル感知回路
250は選択されたメモリセルに対するプログラム動作
が遂行できるバイアス条件が達成されたことを意味する
パルス信号HV OKを発生する。
パルス信号HV OKに応答してビットライン電圧VP
P2が選択されたビットラインへ伝達される時点を知ら
せる制御信号PGMBLを発生する。その結果、書き込
みドライバ回路160は、制御信号PGMBLに応答し
て書き込まれるデータ状態により選択されたビットライ
ンをビットライン電圧VPP2で駆動する。即ち、セル
トランジスタの制御ゲートに約10Vのワードライン電
圧VPP1を印加し、セルトランジスタのドレインに約
5Vのビットライン電圧VPP2を印加することにより
選択されたメモリセルに対する実質的なプログラム動作
が遂行される。図6に示されるように、所定時間が経過
した後、即ち選択されたメモリセルに書き込みデータが
プログラムされた後、制御信号PGMBLはプログラム
コントローラ180により高レベルから低レベルへ非活
性化される。即ち、プログラム動作が完了する。
るとき、約30μAの電流が一つのフラッシュEEPR
OMセルを通じて流れるのでプログラム動作中多量の電
流が消耗される。これを防止するための方法としては、
例えば×8の入出力構造に対応する書き込みデータを所
定のグループ、例えば、2ビットより成るグループに分
類し、そのように分類されたグループに各々対応するよ
うに制御信号を活性化させる。即ち、先ず第1グループ
の2ビットに対応する制御信号を活性化させた後第1グ
ループの2ビットに対するプログラム動作を遂行させ
る。その後、第1グループに対応する制御信号を非活性
化させた後第2グループの2ビットに対応する制御信号
を活性化させる。このような方法で残りのグループに対
するプログラム動作が順次に遂行される。
ムがNOR構造からなる不揮発性半導体メモリ装置に適
用された場合を説明したが、本発明による制御スキムは
NAND構造からなる不揮発性半導体メモリ装置にも適
用できる。
発性半導体メモリ装置によれば、ワードライン電圧及び
ビットライン電圧が要求される高電圧レベルに各々到達
した時を電圧レベル感知回路で自動的に感知してプログ
ラム動作が遂行される。したがって、従来のように電源
電圧を考慮して決定されたプログラム時間の損失を防止
できる。即ち、電源電圧による最適のプログラム時間が
保障されることによりプログラム速度が向上する。
ブロック図。
めのタイミング図。
の形態を示すブロック図。
知回路の回路図。
タイミング図。
Claims (11)
- 【請求項1】 制御ゲート、ソース及びドレインを有
し、情報を貯える少なくとも一つの不揮発性メモリセル
と、 第1制御信号に応答して前記制御ゲートへ印加される第
1高電圧と前記ドレインへ印加される第2高電圧とを発
生する高電圧発生回路と、 前記第1及び第2高電圧が各々要求される電圧レベルに
昇圧されたとき、これを感知してその感知結果でパルス
信号を発生する電圧レベル感知回路と、 前記パルス信号に応答して前記第2高電圧が前記不揮発
性メモリセルのドレインへ印加される時点を知らせる第
2制御信号を発生するプログラムコントローラと、 前記第2制御信号に応答して前記不揮発性メモリセルに
書き込まれる情報状態により前記不揮発性メモリセルの
ドレインを前記第2高電圧で駆動する書き込みドライバ
とを具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項2】 外部から連続的に印加されるアドレス及
びデータにより指定された命令コードによりプログラム
活性化信号を発生する命令レジスタをさらに含み、前記
プログラムコントローラは、前記プログラム活性化信号
に応答して前記第1制御信号を発生することを特徴とす
る請求項1に記載の不揮発性半導体メモリ装置。 - 【請求項3】 前記第2高電圧は電源電圧より高いレベ
ルを有し、前記第1高電圧は前記第2高電圧より高いレ
ベルを有することを特徴とする請求項1に記載の不揮発
性半導体メモリ装置。 - 【請求項4】 前記電圧レベル感知回路は、 前記第1制御信号に応答して前記第1高電圧が要求され
る電圧レベルまで高くなった時第1検出信号を発生する
第1レベル検出器と、 前記第1制御信号に応答して前記第2高電圧が要求され
る電圧レベルまで高くなった時第2検出信号を発生する
第2レベル検出器と、 前記第1及び第2検出信号及び前記第1制御信号が全て
活性化された時前記パルス信号を発生するパルス発生器
とで構成されることを特徴とする請求項1に記載の不揮
発性半導体メモリ装置。 - 【請求項5】 前記第1及び第2レベル検出器の各々
は、 対応する高電圧に連結された一端を有する第1抵抗と、 この第1抵抗の他端に連結された一端及び接地された他
端を有する第2抵抗と、 前記第1抵抗の他端と前記第2抵抗の一端とに連結され
た反転端子とリファレンス電圧を受け入れる非反転端子
及び出力端子とを有する差動増幅器と、 この差動増幅器の出力及びインバータを通じて印加され
る前記第1制御信号を各々受け入れる入力端子及び検出
信号を出力する出力端子を有するNORゲートとで構成
されることを特徴とする請求項4に記載の不揮発性半導
体メモリ装置。 - 【請求項6】 前記第1及び第2レベル検出器の各々
は、前記第2抵抗の他端と接地との間に連結されて前記
第1制御信号に応じてスイッチオン/オフされるトラン
ジスタを付加的に含むことを特徴とする請求項5に記載
の不揮発性半導体メモリ装置。 - 【請求項7】 前記パルス発生器は、 前記第1及び第2検出信号及び前記第1制御信号を各々
受け入れる入力端子と出力端子とを有するNANDゲー
トと、 このNANDゲートの出力が変化するとき、前記パルス
信号を発生するショートパルス発生器とで構成されるこ
とを特徴とする請求項4に記載の不揮発性半導体メモリ
装置。 - 【請求項8】 複数のワードライン、複数のビットライ
ン、そしてこれらワードラインとビットラインの交差領
域に各々配列された複数のメモリセルを備え、各メモリ
セルは、制御ゲート、ソース及びドレインを有して不揮
発性情報を貯えるメモリセルアレイと、 プログラム動作の間、行アドレス信号に対応する少なく
とも一つのワードラインを選択する行選択回路と、 高電圧活性化信号に応答して前記行選択回路を通じて前
記選択されたワードラインへ供給されるワードライン電
圧とビットライン電圧とを各々発生する高電圧発生回路
と、 前記ワードライン電圧と前記ビットライン電圧とが各々
要求される電圧レベルに昇圧された時これを感知してそ
の感知結果でパルス信号を発生する電圧レベル感知回路
と、 列アドレス信号に対応する少なくとも一本のビットライ
ンを選択する列選択回路と、 前記プログラム動作の開始を知らせるプログラム活性化
信号に応答して前記高電圧活性化信号を発生し、かつ前
記パルス信号に応答して前記ビットライン電圧が前記選
択されたビットラインへ印加される時点を知らせる制御
信号を発生するプログラムコントローラと、 前記制御信号に応答して前記選択されたワードライン及
びビットラインに関連しメモリセルに書き込まれる情報
状態により前記選択されたビットラインを前記ビットラ
イン電圧で駆動する書き込みドライバ回路とを具備する
ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項9】 前記電圧レベル感知回路は、 前記高電圧活性化信号に応答して前記ワードライン電圧
が要求される電圧レベルまで高くなったとき、第1検出
信号を発生する第1レベル検出器と、 前記高電圧活性化信号に応答して前記ビットライン電圧
が要求される電圧レベルまで高くなったとき、第2検出
信号を発生する第2レベル検出器と、 前記第1及び第2検出信号及び前記高電圧活性化信号が
全て活性化されたとき、前記パルス信号を発生するパル
ス発生器とで構成されることを特徴とする請求項8に記
載の不揮発性半導体メモリ装置。 - 【請求項10】 前記各メモリセルは、電気的に消去及
びプログラム可能であり、対応するワードラインに連結
された制御ゲート、対応するビットラインに連結された
ドレイン、接地されたソース及び浮遊ゲートを有するこ
とを特徴とする請求項8に記載の不揮発性半導体メモリ
装置。 - 【請求項11】 外部から連続的に印加されるアドレス
及びデータにより指定された命令コードに応じて前記プ
ログラム活性化信号を発生する命令レジスタをさらに含
むことを特徴とする請求項8に記載の不揮発性半導体メ
モリ装置。
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