JP3370045B2 - 時定数切換回路および波形成形回路 - Google Patents
時定数切換回路および波形成形回路Info
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Description
と、その時定数切換回路を使用した時定数誤差の少ない
波形成形回路を提供することに関する。
7では、8個の容量を切り換えて、時定数を可変にする
場合について示している。抵抗1の一方の端子を入力端
子2、および、他方の端子を出力端子3、出力端子3に
は、複数のスイッチ4a〜4hが並列に接続されてお
り、それぞれのスイッチの他方の端子には、容量値の異
なる対接地容量5a〜5hが接続されており、その容量
値はC(5a)<C(5b)<C(5c)…<C(5
h)の関係を持つ。また、それぞれのスイッチは、制御
信号6a〜6hでON/OFF制御される。
出力端子3に接続される容量値の合計の積によって時定
数が決定される。したがって、スイッチ6a〜6hを制
御することによって、出力端子に接続する容量値を変更
し、時定数を可変とすることが可能となる。例えば、最
も小さな容量5aを選択する場合、制御信号6aのみが
“ON”レベルとして、スイッチ4aのみをONする。
この時、その他のスイッチの制御信号は“OFF”とす
る。したがって、出力端子には、容量5aのみが接続さ
れ、抵抗1の抵抗値と容量5aの容量値の積で決定され
る時定数が実現される。また、複数の容量を接続する場
合、例えば、容量5aと5bを接続する場合には、スイ
ッチ4aと4bがON、その他のスイッチがOFFとす
る。
のような構成では、時定数がスイッチの寄生容量の影響
を受ける。図8にNchトランジスタで構成されるスイ
ッチを示す。図8では、スイッチの入出力端子8、9は
Nchトランジスタ7のソース端子、および、ドレイン
端子となっている。また、スイッチの制御端子10はト
ランジスタ7のゲート端子となっている。このようにN
chトランジスタでスイッチを構成した場合、スイッチ
の入出力端子8と9には、それぞれ、拡散容量11、1
2が寄生容量として存在する。また、スイッチONの場
合には、前記の拡散容量の以外にゲート容量13、14
が寄生容量として存在する。
aのみを接続する場合、ONするスイッチ4aの寄生容
量のほか、OFFするスイッチ4b〜4hの寄生容量
(拡散容量)も出力端子に付加されるため、時定数が大
きくなり、フィルタ特性が劣化するという問題があっ
た。特に小さな容量を使用する場合、すなわち、時定数
が小さい場合にその影響が顕著となる傾向があった。
れたものであり、フイルタの時定数を決定する容量値を
可変とするためのスイッチ部における寄生容量による、
フイルタ特性の劣化を抑制するフイルタ時定数切換回路
を提供することにある。
は、抵抗の一方の端子を入力端子、また、他方の端子を
出力端子とし、時定数制御信号で制御される第1のスイ
ッチによって、前記出力端子に接続する容量値を可変と
する時定数切換回路において、前記容量値を可変とする
ための複数の時定数切換用容量を複数のグループに分割
し、最も小さな容量値を持つ容量を含むグループを直
接、前記出力端子に接続し、その他のグループは第2の
スイッチを介して、前記出力端子に接続したものであ
る。こうすることによって、より小さな時定数を実現す
る場合に、出力端子に接続されるスイッチ数を減少させ
ることができ、スイッチの寄生容量を減少し、寄生容量
による特性劣化を抑制することができる。
容量グループを1個の容量で構成することにより、最も
小さな時定数を実現する場合に、出力端子に接続される
OFFスイッチ数が1個となるため、寄生容量による特
性劣化を抑制することができる。請求項3に記載の発明
は、前記、複数の容量グループを、容量値の小さい順に
出力端子から接続することにより、より小さい時定数を
実現する場合ほど、スイッチの寄生容量を削減できるた
め、寄生容量による特性劣化を抑制することができる。
いずれかに記載の時定数切換回路を波形成形回路に使用
することにより、寄生容量による特性劣化が小さい波形
成形回路を実現することができる。
第1実施形態にかかる時定数切換回路47を示す。尚、
従来例と同様の構成、および、同様の部材には同じ符号
を用い、その詳細な説明は省略する。図1では、8個の
容量を切り換えて時定数を可変にする時定数切換回路4
1を示し、抵抗1の一方の端子が入力端子2に、また、
他方の端子が出力端子3となっている。出力端子3に
は、スイッチ15a〜15dが並列に接続されており、
このスイッチの他方の端子には、それぞれ容量値の異な
る対接地容量16a〜16dが接続されており、その容
量値はC(16a)<C(16b)<C(16c)<C
(16d)の関係を持つ。また、出力端子3にはスイッ
チ18が直列接続されており、このスイッチ18は制御
信号19で制御される。スイッチ18の他方の端子20
には、スイッチ21a〜21dが並列に接続されてい
る。これらスイッチ21a〜21dの他方の端子には、
容量値の異なる対接地容量22a〜22dが接続されて
おり、その容量値はC(16d)<C(22a)<C
(22b)<C(22c)<C(22d)の関係を持
つ。また、スイッチ21a〜21dは、それぞれ、制御
信号23a〜23dでON/OFF制御される。
作を述べる。最も小さな時定数を実現するために最も小
さな容量16aを選択する場合には、スイッチ15aを
ONし、スイッチ15a以外のスイッチをOFFとす
る。これによって、抵抗1と容量15aによって、決定
される時定数を得ることができる。また、容量22aを
選択する場合は、スイッチ18、および、スイッチ21
aをONして、出力端子3に容量22aを接続する。
に、16a〜16dのいずれかを接続する場合には、ス
イッチ18がOFFしているため、端子20に接続され
るスイッチ21a〜21dの寄生容量の影響を受けな
い。このため、時定数の誤差を小さくすることができ
る。一方、容量22a〜22dを接続する場合には、ス
イッチ18がONするため、全スイッチの寄生容量の影
響を受けるが、時定数が大きいため、問題となることは
ない。 (第2実施形態)図2に本発明の第2実施形態にかかる
時定数切換回路47を示す。尚、従来例と同様の構成、
および、同様の部材には同じ符号を用い、その詳細な説
明は省略する。
を可変にする時定数切換回路41を示し、抵抗1の一方
の端子が入力端子2に、また、他方の端子が出力端子3
となっている。出力端子3には、スイッチ24が接続さ
れており、このスイッチ24の他方の端子には、対接地
容量25が接続されている。このスイッチ24は制御信
号26でON/OFF制御される。また、出力端子3に
はスイッチ27が接続されており、制御信号28でON
/OFF制御される。スイッチ27の他方の端子29に
は、スイッチ30a〜30gが並列に接続されている。
これらスイッチ30a〜30gの他方の端子には、容量
値の異なる対接地容量31a〜31gが接続されてお
り、その容量値はC(25)<C(31a)<C(31
b)<C(31c)<C(31d)<C(31e)<C
(31f)<C(31g)の関係を持つ。また、スイッ
チ30a〜30gは、それぞれ、制御信号32a〜32
gでON/OFF制御される。
作を述べる。最も小さな時定数を実現するために最も小
さな容量25を選択する場合には、スイッチ24をON
し、スイッチ24以外のスイッチをOFFとする。これ
によって、抵抗1と容量25によって、決定される時定
数を得ることができる。また、容量31aを選択する場
合は、スイッチ27、および、スイッチ30aをONし
て、出力端子3に容量31aを接続する。
めに、容量24を接続する場合には、スイッチ27がO
FFしているため、端子29に接続されるスイッチ30
a〜30gの寄生容量の影響を受けない。このため、寄
生容量の影響が最も大きいと考えられる最も小さな時定
数を得る場合に、時定数の誤差を小さくすることができ
る。一方、容量30a〜30gを接続する場合には、ス
イッチ27がONするため、全スイッチの寄生容量の影
響を受けるが、時定数が大きいため、問題となることは
ない。
D−ROM(Compact Disk ReadOnly Memory)用のR
F(Radio Frequency)アンプのRF系の信号処理部の
構成を示す回路図である。CD−ROM等の光ディスク
に記録された信号の再生にあたっては、光ディスクから
読み出し、得られたアナログRF(Radio Frequency)
信号を所定のスライスレベルを基準として2値のRF信
号、即ちデジタルRF信号に変換する処理が行われてい
る。そして、光ディスクに記録された信号は、多くの場
合、EFM(Eight to Fourteen Modulation)信号であ
り、信号の直流成分が基本的に0となるように設定され
ている。このため、デジタル変換における上記スライス
レベルは、入力アナログRF信号の中心電圧レベルにな
るように制御されている。
F信号からデジタルRF信号へと変換するデジタル変換
部及びスライスレベルコントロール部で構成をされてい
る。ピックアップによって、光ディスクから読み出され
た信号は、RFアンプ33により、高周波(RF)増幅
および波形成形され、これがアナログRF信号として、
直流成分除去用の入力キャパシタ34を介してコンパレ
ータ35の反転入力端子に供給される。このコンパレー
タ35は、デジタル変換部であり、その非反転入力端子
には、一定の基準電圧Vrefが供給されており、上記ア
ナログRF信号をこの基準電圧Vrefと比較してデジタ
ルRF信号に変換して出力する。
反転入力端子との間には、抵抗36の一端が接続され、
この抵抗36の他端には、充放電によって入力アナログ
RF信号の中心電圧レベルをシフトさせるための積分キ
ャパシタ37の正側電極が接続されている。コンパレー
タ35の出力側と積分キャパシタ37の正側電極と間に
は、チャージポンプ回路38が設けられている。このチ
ャージポンプ回路38は、コンパレータ35から出力さ
れるデジタルRF信号の出力レベルに応じて積分キャパ
シタ37の充放電を制御するので、積分キャパシタ37
の充電量が出力デジタルRF信号の平均直流レベルに応
じて制御されることとなる。
ャージポンプ回路38を介して積分キャパシタ37で積
分され、デジタルRF信号の平均値が演算される。この
平均値は、抵抗36を介してアナログRF信号に加えら
れる。従って、アナログRF信号の中心電圧レベルが、
積分キャパシタ37の正側電極の電圧レベル、即ち、デ
ジタルRF信号の平均直流レベルに応じて調整され、ス
ライスレベルがアナログRF信号の中心電圧レベルに追
従して制御される。
細な回路構成を示す。RFアンプ33は、第1演算増幅
回路39、波形成形回路40及び第2演算増幅回路41
を順次直結した構成になっており、アナログRF信号を
増幅および波形成形を行い、次段のコンパレータに出力
する。波形成形回路40は、ピックアップ部のレーザー
の劣化による振幅の減少を補正する目的で使用される。
この振幅の減少はCD−ROM上に形成されたビットの
長さが短いほど、すなわち、アナログRF信号の周波数
が高いほど振幅が小さくなる傾向にあり、異なる振幅の
アナログRF信号をコンパレータで2値化するため、ジ
ッタなどデジタルRF信号成分が劣化するという問題が
ある。そこで、波形成形回路40では、高い周波数の信
号だけを増幅し、全周波数領域にわたってアナログRF
信号の振幅を揃えるという動作を行っている。
示す。抵抗42の一方の端子をEQ入力とし、他方の端
子を差動アンプ43の反転入力端子と接続する。差動ア
ンプ43の反転入力端子と差動アンプの出力端子間に
は、直列接続された抵抗44、45が挿入されており、
差動アンプの出力端子がEQ出力となっている。また、
抵抗44、45の接続点であるノード46には、第1図
に示した時定数切換回路47が配置されている。このよ
うな構成の波形成形回路では、図6に示すように時定数
切換回路47による時定数の切換によって、複数の周波
数特性を実現することができる。
ン特性をシミュレーションした結果である。低周波ゲイ
ン48は、抵抗42,43,44の抵抗値によって決ま
る値、高周波ゲイン49は抵抗42〜45の値によって
決まる値である。図8には、増幅が始まる周波数(ブー
スト周波数)が異なる10種類の周波数―ゲイン特性が
示されている。これは、CD−ROM用RFアンプは1
倍速、4倍速など、異なる周波数成分を持つRFアナロ
グ信号を扱う必要があり、それぞれの倍速に対応して波
形成形回路の周波数特性を切り換えなければならないた
めである。このブースト周波数は、抵抗45と、容量切
換部47で選択されノード46に接続される容量の容量
値によって決まる。したがって、本発明の時定数切換回
路を、上記の容量切換部に使用することにより、容量切
換部のスイッチの寄生容量を削減することができるた
め、良好な高周波数特性を持つ波形成形回路を実現する
ことが可能となる。
波数の切換に、本発明の時定数切換回路を適用すること
により、周波数特性が良好なCD−ROM用RFアンプ
を実現することが可能となる。尚、上記の説明では、C
D−ROM用RFアンプを例に説明したが、本発明の時
定数切換回路は、この例に限定されず、良好な周波特性
が要求される種々の回路に同様に適用することが可能で
あり、同様の効果を得ることができる。
切換回路にあっては、小さな時定数を実現する場合、ス
イッチの寄生容量の影響を抑制することができる。した
がって、時定数の誤差を小さくし、良好な周波数特性を
実現することが可能となる。
路の回路図。
路の回路図。
図。
数―ゲイン特性)を示す図。
Claims (4)
- 【請求項1】 抵抗の一方の端子を入力端子、また、他
方の端子を出力端子とし、時定数制御信号で制御される
第1のスイッチによって、前記出力端子に接続する容量
値を可変とする時定数切換回路において、前記容量値を
可変とするための複数の時定数切換用容量を複数のグル
ープに分割し、最も小さな容量値を持つ容量を含むグル
ープを直接、前記出力端子に接続し、その他のグループ
は第2のスイッチを介して、前記出力端子にすることを
特徴とした時定数切換回路。 - 【請求項2】 前記最も小さな容量グループを1個の容
量で構成することを特徴とした請求項1に記載の時定数
切換回路。 - 【請求項3】 前記、複数の容量グループを、容量値の
小さい順に接続すること特徴とした請求項1に記載の時
定数切換回路。 - 【請求項4】 抵抗の一方の端子を入力とし、他方の端
子を差動アンプの反転入力端子と接続し、前記差動アン
プの反転入力端子と前記出力端子との間に、直列接続さ
れた抵抗を挿入し、前記直列接続された抵抗の接続点
に、請求項1〜4のいずれかに記載の時定数切換回路を
接続した波形成形回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000089806A JP3370045B2 (ja) | 2000-03-28 | 2000-03-28 | 時定数切換回路および波形成形回路 |
KR1020010010439A KR100676354B1 (ko) | 2000-03-02 | 2001-02-28 | 가변 저항 회로, 연산 증폭 회로, 반도체 집적 회로,시상수 전환 회로 및 파형 성형 회로 |
US09/795,443 US6403943B2 (en) | 2000-03-02 | 2001-03-01 | Variable resistance circuit, operational amplification circuit, semiconductor integrated circuit, time constant switching circuit and waveform shaping circuit |
US10/137,427 US6538246B2 (en) | 2000-03-02 | 2002-05-03 | Variable resistance circuit, operational amplification circuit, semiconductor integrated circuit, time constant switching circuit and waveform shaping circuit |
US10/358,310 US6696680B2 (en) | 2000-03-02 | 2003-02-05 | Variable resistance circuit, operational amplification circuit and semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000089806A JP3370045B2 (ja) | 2000-03-28 | 2000-03-28 | 時定数切換回路および波形成形回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001285026A JP2001285026A (ja) | 2001-10-12 |
JP3370045B2 true JP3370045B2 (ja) | 2003-01-27 |
Family
ID=18605510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000089806A Expired - Fee Related JP3370045B2 (ja) | 2000-03-02 | 2000-03-28 | 時定数切換回路および波形成形回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3370045B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4585094B2 (ja) * | 2000-07-31 | 2010-11-24 | 旭化成エレクトロニクス株式会社 | Gm−Cフィルタにおける容量回路 |
JP2010208271A (ja) * | 2009-03-12 | 2010-09-24 | Seiko Epson Corp | 半導体装置、液体噴霧装置、液体噴霧システム |
JP5251628B2 (ja) * | 2009-03-12 | 2013-07-31 | セイコーエプソン株式会社 | 液体残量検出システム |
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---|---|
JP2001285026A (ja) | 2001-10-12 |
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