JP3366062B2 - オーバモールド形半導体装置及びその製造方法 - Google Patents
オーバモールド形半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は一般的には半導体装置
に関し、かつより特定的には複数の電子部品または構成
要素を有するオーバモールドされた半導体装置およびそ
のような装置の製造方法に関する。
に関し、かつより特定的には複数の電子部品または構成
要素を有するオーバモールドされた半導体装置およびそ
のような装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置は種々の形式の電子製品、コ
ンシューマ製品、自動車、集積回路カード、その他に広
く用いられている。これらの用途の多くにおいて重要な
半導体装置の１つの特徴は、半導体ダイ（ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｄｉｅ）およびその中に半導体ダイが
収容されるパッケージの双方を含む、半導体装置の小さ
なサイズである。装置の寸法をできるだけ小さく保つこ
とは単一チップの装置にとって重要であるばかりでな
く、マルチチップ装置にとっても重要である。しかしな
がら、半導体装置の全体のサイズが増大する傾向にある
か、あるいはエンドユーザが取り扱うのが困難になるよ
うな非常に微細なリードピッチを有する装置となるよう
な、付加的なＩ／Ｏに対する競合する希望が存在する。
ンシューマ製品、自動車、集積回路カード、その他に広
く用いられている。これらの用途の多くにおいて重要な
半導体装置の１つの特徴は、半導体ダイ（ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｄｉｅ）およびその中に半導体ダイが
収容されるパッケージの双方を含む、半導体装置の小さ
なサイズである。装置の寸法をできるだけ小さく保つこ
とは単一チップの装置にとって重要であるばかりでな
く、マルチチップ装置にとっても重要である。しかしな
がら、半導体装置の全体のサイズが増大する傾向にある
か、あるいはエンドユーザが取り扱うのが困難になるよ
うな非常に微細なリードピッチを有する装置となるよう
な、付加的なＩ／Ｏに対する競合する希望が存在する。
【０００３】小さな装置サイズを確立することに加え
て、製造者はまた装置の製造の低いコストを維持するこ
とに駆り立てられる。半導体ダイ以外の半導体装置を製
造する上でのかなりの材料コストになるのがリードフレ
ームである。多くの装置に対し、各半導体ダイのために
カスタム化されたリードフレームが設計されかつ製造さ
れなければならずこれはコストおよび時間がかかる。
て、製造者はまた装置の製造の低いコストを維持するこ
とに駆り立てられる。半導体ダイ以外の半導体装置を製
造する上でのかなりの材料コストになるのがリードフレ
ームである。多くの装置に対し、各半導体ダイのために
カスタム化されたリードフレームが設計されかつ製造さ
れなければならずこれはコストおよび時間がかかる。
【０００４】多チップ半導体装置は増大しつつあるが、
それは多チップ装置は基板、例えばプリント回路（Ｐ
Ｃ）基板上のデバイスのパッキング密度をかなり増大す
るからである。しかしながら、多チップ装置の産業上の
受入れを遅らせている１つの問題は許容できない製造コ
ストである。多くの多チップ装置は高価なセラミック基
板を使用しかつ半導体ダイ上に付加的な薄膜プロセスを
使用し、該プロセスは製造コストを大幅に増大させる。
それは多チップ装置は基板、例えばプリント回路（Ｐ
Ｃ）基板上のデバイスのパッキング密度をかなり増大す
るからである。しかしながら、多チップ装置の産業上の
受入れを遅らせている１つの問題は許容できない製造コ
ストである。多くの多チップ装置は高価なセラミック基
板を使用しかつ半導体ダイ上に付加的な薄膜プロセスを
使用し、該プロセスは製造コストを大幅に増大させる。
【０００５】樹脂封入された半導体装置は通常２つの方
法の内のいずれか１つによってパッケージングされる。
１つの方法では、半導体ダイ、または複数のダイ、はパ
ッケージに入れられ、該パッケージは次に個別に回路基
板上に装着される。別の方法では、半導体ダイ、または
複数のダイ、は回路基板上に直接実装され、かつ次に保
護用の封じ構造が設けられる。上記第１の方法はダイが
パッケージによって密閉されかつ保護されるという利点
を有する。パッケージに入れられた装置は試験し、取り
扱い、かつ組込むのが容易であり、かつ封じパッケージ
は環境に対し所望の程度の保護を提供する。これに対
し、ダイが直接基板に接続される上記第２の方法はダイ
によって必要とされる面積を最小化し、かつ従って非常
に高い基板実装密度を可能にする。しかしながら、この
方法では、パッケージングされていないダイは取り扱
い、試験、および組込みがそれ程容易ではなく、かつ環
境の望ましくない影響によりさらされ易い。
法の内のいずれか１つによってパッケージングされる。
１つの方法では、半導体ダイ、または複数のダイ、はパ
ッケージに入れられ、該パッケージは次に個別に回路基
板上に装着される。別の方法では、半導体ダイ、または
複数のダイ、は回路基板上に直接実装され、かつ次に保
護用の封じ構造が設けられる。上記第１の方法はダイが
パッケージによって密閉されかつ保護されるという利点
を有する。パッケージに入れられた装置は試験し、取り
扱い、かつ組込むのが容易であり、かつ封じパッケージ
は環境に対し所望の程度の保護を提供する。これに対
し、ダイが直接基板に接続される上記第２の方法はダイ
によって必要とされる面積を最小化し、かつ従って非常
に高い基板実装密度を可能にする。しかしながら、この
方法では、パッケージングされていないダイは取り扱
い、試験、および組込みがそれ程容易ではなく、かつ環
境の望ましくない影響によりさらされ易い。
【０００６】パッキング密度の増大のために複数の半導
体ダイス（ｄｉｃｅ）を基板上に実装することに加え
て、基板スペースは半導体装置を縦方向に実装すること
により節約できる。縦形装置はそれらが非常に狭い横方
向断面を有するため魅力的であり、より大きな回路基板
実装密度を可能にする。典型的な縦方向実装装置はジグ
ザグインラインパッケージ（ＺＩＰ）であり、リードは
該パッケージのより下のエッジを通って出る。ＺＩＰの
不都合はそれがスルーホール形のパッケージであり、か
つリードが損傷または曲がることがありこれは基板に対
する接続を信頼性のないものにするということである。
他の形式の縦形装置はシングルインライン・メモリモジ
ュール（ＳＩＭＭ）である。ＳＩＭＭは実際にはソケッ
トにプラグインするためのエッジコネクタを有する基板
上に装着された複数の個別にパッケージングされた装置
からなる。
体ダイス（ｄｉｃｅ）を基板上に実装することに加え
て、基板スペースは半導体装置を縦方向に実装すること
により節約できる。縦形装置はそれらが非常に狭い横方
向断面を有するため魅力的であり、より大きな回路基板
実装密度を可能にする。典型的な縦方向実装装置はジグ
ザグインラインパッケージ（ＺＩＰ）であり、リードは
該パッケージのより下のエッジを通って出る。ＺＩＰの
不都合はそれがスルーホール形のパッケージであり、か
つリードが損傷または曲がることがありこれは基板に対
する接続を信頼性のないものにするということである。
他の形式の縦形装置はシングルインライン・メモリモジ
ュール（ＳＩＭＭ）である。ＳＩＭＭは実際にはソケッ
トにプラグインするためのエッジコネクタを有する基板
上に装着された複数の個別にパッケージングされた装置
からなる。
【０００７】
【発明が解決しようとする課題】前記ＳＩＭＭ基板の不
都合は個別パッケージによるその大きさである。ＳＩＭ
Ｍのさらに他の不都合は各々の半導体ダイを別個にパッ
ケージングする組立てプロセスに関連するコストであ
る。
都合は個別パッケージによるその大きさである。ＳＩＭ
Ｍのさらに他の不都合は各々の半導体ダイを別個にパッ
ケージングする組立てプロセスに関連するコストであ
る。
【０００８】従って、本発明の目的は、完全にパッケー
ジングされた装置の大きさを増大させることなく、多チ
ップモジュールを実現可能な低価格、オーバモールド形
半導体装置およびその製造方法を提供することにある。
ジングされた装置の大きさを増大させることなく、多チ
ップモジュールを実現可能な低価格、オーバモールド形
半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段および作用】本発明の１つ
の実施例によれば、半導体装置は基板の表面上に導電性
トレースのパターンが設けられる該基板を準備すること
により製造される。少なくとも１つの電子部品または要
素が前記導電性トレースのパターンに相互接続され、か
つパッケージ本体は前記電子部品および前記導電性トレ
ースのパターンの第１の部分の回りにオーバモールドさ
れ、前記導電性トレースのパターンの第２の部分を露出
した状態とする。複数の半田ボールが前記導電性トレー
スの第２の部分の一部に取り付けられ、かつ複数のエッ
ジリードが外部的に基板の周辺に接続され、前記複数の
半田ボールおよび前記複数のエッジリードの双方は装置
に対する外部電気接続を提供する。
の実施例によれば、半導体装置は基板の表面上に導電性
トレースのパターンが設けられる該基板を準備すること
により製造される。少なくとも１つの電子部品または要
素が前記導電性トレースのパターンに相互接続され、か
つパッケージ本体は前記電子部品および前記導電性トレ
ースのパターンの第１の部分の回りにオーバモールドさ
れ、前記導電性トレースのパターンの第２の部分を露出
した状態とする。複数の半田ボールが前記導電性トレー
スの第２の部分の一部に取り付けられ、かつ複数のエッ
ジリードが外部的に基板の周辺に接続され、前記複数の
半田ボールおよび前記複数のエッジリードの双方は装置
に対する外部電気接続を提供する。
【００１０】これらおよび他の特徴、および利点は、添
付の図面と共に以下の詳細な説明からより明瞭に理解で
きるであろう。図面は必ずしも寸法通り描かれておら
ず、かつ特に示されていない本発明の他の実施例も存在
し得ることを指摘することが重要である。
付の図面と共に以下の詳細な説明からより明瞭に理解で
きるであろう。図面は必ずしも寸法通り描かれておら
ず、かつ特に示されていない本発明の他の実施例も存在
し得ることを指摘することが重要である。
【００１１】
【実施例】図１、図３および図４は、断面図で、本発明
の１実施例にかかわるプロセス段階を示し、図４はさら
に完成したマルチチップ半導体装置１０を示す。図２
は、図１の別のプロセス段階を示すが、図３〜図４に示
された残りのプロセス段階に影響しない。図１に示され
るように、基板１２が準備され、該基板１２の第１の側
に導電性トレース（ｃｏｄｕｃｔｉｖｅ ｔｒａｃｅ
ｓ）の第１のパターン１４が設けられかつ該基板１２の
第２の反対側に導電性トレースの第２のパータン１６が
設けられる。基板１２は樹脂充填ガラス繊維からなる伝
統的なプリント回路基板とすることができ、例えば基板
の頭部面および底部面の双方に導電性トレースのパター
ン１４および１６を有するＦＲ４またはＧ１０材料であ
る。ＰＣＢ基板上に導電性トレースのパターンを形成す
る方法は技術的によく知られている。図１に示されるよ
うに、基板１２の第１の（頭部）面上にあるトレース１
４の一部は基板１２の第２の（底部）面上のトレース１
６の一部と複数の導電性スルーホール１８によって接続
されており、これは各トレースが装置の部品間で共有で
きるようにするためである。共有トレースの典型的な例
は電源のために使用されるトレースおよびグランドのた
めに使用されるトレースを含む。
の１実施例にかかわるプロセス段階を示し、図４はさら
に完成したマルチチップ半導体装置１０を示す。図２
は、図１の別のプロセス段階を示すが、図３〜図４に示
された残りのプロセス段階に影響しない。図１に示され
るように、基板１２が準備され、該基板１２の第１の側
に導電性トレース（ｃｏｄｕｃｔｉｖｅ ｔｒａｃｅ
ｓ）の第１のパターン１４が設けられかつ該基板１２の
第２の反対側に導電性トレースの第２のパータン１６が
設けられる。基板１２は樹脂充填ガラス繊維からなる伝
統的なプリント回路基板とすることができ、例えば基板
の頭部面および底部面の双方に導電性トレースのパター
ン１４および１６を有するＦＲ４またはＧ１０材料であ
る。ＰＣＢ基板上に導電性トレースのパターンを形成す
る方法は技術的によく知られている。図１に示されるよ
うに、基板１２の第１の（頭部）面上にあるトレース１
４の一部は基板１２の第２の（底部）面上のトレース１
６の一部と複数の導電性スルーホール１８によって接続
されており、これは各トレースが装置の部品間で共有で
きるようにするためである。共有トレースの典型的な例
は電源のために使用されるトレースおよびグランドのた
めに使用されるトレースを含む。
【００１２】図１に示されるように、半導体ダイ２０は
ワイヤボンド２２によって導電性トレースの第１のパタ
ーン１４に電気的に接続されている。しかしながら、テ
ープ自動化ボンディング（ＴＡＢ）、フリップチップ／
ダイレクトチップ取り付け、その他のような他の電気的
接続の方法も使用できる。ダイ２０はまた機械的に基板
１２に取り付けられている。機械的な取り付けはダイ取
り付けエポキシまたは任意の他の適切な接着媒体を使用
することによって行うことができる。ダイ２０が導電性
トレース１４に電気的に接続された後、第１のモールド
操作が行われて半導体ダイ２０、ワイヤボンド２２、お
よび導電性トレースの第１のパターン１４の第１の部分
を封じ材料でオーバモールドし第１のパッケージ本体２
４を形成する。パッケージ本体２４は、トランスファモ
ールドのような、伝統的な方法で形成され、その場合半
導体ダイ２０が取り付けられた基板１２はモールドキャ
ビティ内に挿入されかつ封じ材料が該キャビティ内に高
い温度および高い圧力で送り込まれる。あるいは、パッ
ケージ本体２４はインジェクションモールド、ポアモー
ルド（ｐｏｕｒ ｍｏｌｄｉｎｇ）、あるいは「グロブ
トップ（ｇｌｏｂ−ｔｏｐ）」プロセスで形成できる。
これらのオーバモールド形操作の各々において、封じ材
料は基板１２の一方の側に形成される。該封じ材料は従
って半導体ダイ、ワイヤボンド、および導電性トレース
１４のパターンの少なくとも第１の部分をおおう。
ワイヤボンド２２によって導電性トレースの第１のパタ
ーン１４に電気的に接続されている。しかしながら、テ
ープ自動化ボンディング（ＴＡＢ）、フリップチップ／
ダイレクトチップ取り付け、その他のような他の電気的
接続の方法も使用できる。ダイ２０はまた機械的に基板
１２に取り付けられている。機械的な取り付けはダイ取
り付けエポキシまたは任意の他の適切な接着媒体を使用
することによって行うことができる。ダイ２０が導電性
トレース１４に電気的に接続された後、第１のモールド
操作が行われて半導体ダイ２０、ワイヤボンド２２、お
よび導電性トレースの第１のパターン１４の第１の部分
を封じ材料でオーバモールドし第１のパッケージ本体２
４を形成する。パッケージ本体２４は、トランスファモ
ールドのような、伝統的な方法で形成され、その場合半
導体ダイ２０が取り付けられた基板１２はモールドキャ
ビティ内に挿入されかつ封じ材料が該キャビティ内に高
い温度および高い圧力で送り込まれる。あるいは、パッ
ケージ本体２４はインジェクションモールド、ポアモー
ルド（ｐｏｕｒ ｍｏｌｄｉｎｇ）、あるいは「グロブ
トップ（ｇｌｏｂ−ｔｏｐ）」プロセスで形成できる。
これらのオーバモールド形操作の各々において、封じ材
料は基板１２の一方の側に形成される。該封じ材料は従
って半導体ダイ、ワイヤボンド、および導電性トレース
１４のパターンの少なくとも第１の部分をおおう。
【００１３】図２には、前に述べたように、半導体ダイ
２０のためのフリップチップ取り付け方法が示されてい
る。複数の半田バンプ（ｓｏｌｄｅｒ ｂｕｍｐｓ）２
５が使用されてダイ２０を直接基板１２に取り付ける。
フリップチップ／ダイレクトチップ取り付けが使用され
る場合、半田バンプ２５のアンダフィリング（ｕｎｄｅ
ｒｆｉｌｌｉｎｇ）２６がモールド操作の前に必要であ
る。アンダフィリング２６は典型的には低い粘性を有す
るポリマ接着材料である。アンダフィリング２６はダイ
２０の下の容積を完全に満たす。アンダフィリング２６
はまたダイのためのストレス緩和媒体として作用する。
アンダフィリング２６はストレス緩和媒体であるから、
アンダフィリングのために使用される材料はシリコンダ
イ２０と基板１２との間の熱的不整合を最小化するよう
にアンダフィリング２６の熱膨脹係数を制御するために
適切な量の添加材料を有するべきである。いったんダイ
２０が基板１２に対してフリップチップ接合されると、
オーバモールド操作は上に述べたように行うことができ
る。
２０のためのフリップチップ取り付け方法が示されてい
る。複数の半田バンプ（ｓｏｌｄｅｒ ｂｕｍｐｓ）２
５が使用されてダイ２０を直接基板１２に取り付ける。
フリップチップ／ダイレクトチップ取り付けが使用され
る場合、半田バンプ２５のアンダフィリング（ｕｎｄｅ
ｒｆｉｌｌｉｎｇ）２６がモールド操作の前に必要であ
る。アンダフィリング２６は典型的には低い粘性を有す
るポリマ接着材料である。アンダフィリング２６はダイ
２０の下の容積を完全に満たす。アンダフィリング２６
はまたダイのためのストレス緩和媒体として作用する。
アンダフィリング２６はストレス緩和媒体であるから、
アンダフィリングのために使用される材料はシリコンダ
イ２０と基板１２との間の熱的不整合を最小化するよう
にアンダフィリング２６の熱膨脹係数を制御するために
適切な量の添加材料を有するべきである。いったんダイ
２０が基板１２に対してフリップチップ接合されると、
オーバモールド操作は上に述べたように行うことができ
る。
【００１４】オーバモールド操作の後に、半導体ダイ２
０は導電性トレース１４を介して機能的に試験すること
ができる。ダイ２０の試験は現存する試験方法および装
置を使用して行うことができ、例えば伝統的な試験プロ
ーブ、ポーゴーピン（ｐｏｇｏ−ｐｉｎｓ）、またはソ
ケットを使用して行うことができる。
０は導電性トレース１４を介して機能的に試験すること
ができる。ダイ２０の試験は現存する試験方法および装
置を使用して行うことができ、例えば伝統的な試験プロ
ーブ、ポーゴーピン（ｐｏｇｏ−ｐｉｎｓ）、またはソ
ケットを使用して行うことができる。
【００１５】ダイの試験が完了すると、付加的な半導体
ダイ２７、または他の電子部品が、図３に示されるよう
に、基板１２の第２の面に実装される。図３は、半導体
ダイ２７が半導体ダイ２０のすぐ反対側に装着されてい
るように示されているが、そのような配置は本発明を実
施する上で必ずしも必要なものではない。ダイ２７は、
導電性トレース１６の第２の部分に対する適切な相互接
続が可能な限り、基板１２の第２の面上の任意の位置に
配置できる。図３に示されるように、半導体ダイ２７は
ワイヤボンド２２を使用して導電性トレース１６に電気
的に接続されている。
ダイ２７、または他の電子部品が、図３に示されるよう
に、基板１２の第２の面に実装される。図３は、半導体
ダイ２７が半導体ダイ２０のすぐ反対側に装着されてい
るように示されているが、そのような配置は本発明を実
施する上で必ずしも必要なものではない。ダイ２７は、
導電性トレース１６の第２の部分に対する適切な相互接
続が可能な限り、基板１２の第２の面上の任意の位置に
配置できる。図３に示されるように、半導体ダイ２７は
ワイヤボンド２２を使用して導電性トレース１６に電気
的に接続されている。
【００１６】半導体ダイ２７が基板１２の第２の面に取
り付けられかつ適切な相互接続が導電性トレース１６に
対して行われた後、第２のモールド段階が行われて第２
のパッケージ本体２８が形成され、この場合導電性トレ
ース１６の一部は半導体ダイ２７への電気的アクセスを
可能にするため露出されている。パッケージ本体２８は
またパッケージ本体２４と同様のオーバモールドされた
樹脂パッケージ本体である。２つのパッケージ本体の間
の１つの差異はパッケージ本体２８はパッケージ本体２
４よりも小さいことである。本発明によれば、下側のパ
ッケージ本体２８は上側のパッケージ本体２４よりも小
さくして電気的接続が基板の底部表面領域上の導電性ト
レースの第２の部分に対して行うことができるようにす
べきである。モールドされると、パッケージ本体２８は
導電性トレースの一部１６をパッケージ本体２８の周囲
に露出する。
り付けられかつ適切な相互接続が導電性トレース１６に
対して行われた後、第２のモールド段階が行われて第２
のパッケージ本体２８が形成され、この場合導電性トレ
ース１６の一部は半導体ダイ２７への電気的アクセスを
可能にするため露出されている。パッケージ本体２８は
またパッケージ本体２４と同様のオーバモールドされた
樹脂パッケージ本体である。２つのパッケージ本体の間
の１つの差異はパッケージ本体２８はパッケージ本体２
４よりも小さいことである。本発明によれば、下側のパ
ッケージ本体２８は上側のパッケージ本体２４よりも小
さくして電気的接続が基板の底部表面領域上の導電性ト
レースの第２の部分に対して行うことができるようにす
べきである。モールドされると、パッケージ本体２８は
導電性トレースの一部１６をパッケージ本体２８の周囲
に露出する。
【００１７】図４に示されるように、複数の半田ボール
３２が取り付けられかつ電気的に導電性トレース１６の
露出部分の一部に結合される。該半田ボールは装置から
次のレベルの基板、例えばＰＣ基板、に対し熱的経路を
も形成することができる。半田ボール３２およびトレー
ス１６の接着性および該トレースの半田ぬれ性（ｓｏｌ
ｄｅｒ−ｗｅｔｔａｂｉｌｉｔｙ）を改善するため、中
間導電層（図示せず）を前記導電性トレースの露出部分
に加えることができる。接着性およびぬれ性を促進する
ために使用する共通の材料は金、銅、その他を含む。複
数の半田ボール３２は、図４に示されるように、パッケ
ージ本体２８を超えて存在するよう十分な大きさのもの
とすべきである。半田ボールがパッケージ本体２８を超
えて存在することは該半田ボールがパッケージ本体から
の妨害なしに基板に容易に結合できるようにさせる。
３２が取り付けられかつ電気的に導電性トレース１６の
露出部分の一部に結合される。該半田ボールは装置から
次のレベルの基板、例えばＰＣ基板、に対し熱的経路を
も形成することができる。半田ボール３２およびトレー
ス１６の接着性および該トレースの半田ぬれ性（ｓｏｌ
ｄｅｒ−ｗｅｔｔａｂｉｌｉｔｙ）を改善するため、中
間導電層（図示せず）を前記導電性トレースの露出部分
に加えることができる。接着性およびぬれ性を促進する
ために使用する共通の材料は金、銅、その他を含む。複
数の半田ボール３２は、図４に示されるように、パッケ
ージ本体２８を超えて存在するよう十分な大きさのもの
とすべきである。半田ボールがパッケージ本体２８を超
えて存在することは該半田ボールがパッケージ本体から
の妨害なしに基板に容易に結合できるようにさせる。
【００１８】パッケージ本体２４および２８は傾斜した
（ｔａｐｅｒｅｄ）側壁３０を有することに注目すべき
である。本発明の要求ではないが、本発明にかかわる装
置の底部側に形成されるパッケージのための傾斜した側
壁は半田ボールの取り付けを容易にする。半田ボール位
置に隣接するパッケージ本体上の縦方向の側壁は半田ボ
ールを定位置に配置するために使用される製造機器を妨
げる。傾斜した側壁は種々の製造機器を収容するための
より多くのスペースを提供する。傾斜した側壁はまたパ
ッケージ本体をモールド用ツールから解放する上での助
けとなる。
（ｔａｐｅｒｅｄ）側壁３０を有することに注目すべき
である。本発明の要求ではないが、本発明にかかわる装
置の底部側に形成されるパッケージのための傾斜した側
壁は半田ボールの取り付けを容易にする。半田ボール位
置に隣接するパッケージ本体上の縦方向の側壁は半田ボ
ールを定位置に配置するために使用される製造機器を妨
げる。傾斜した側壁は種々の製造機器を収容するための
より多くのスペースを提供する。傾斜した側壁はまたパ
ッケージ本体をモールド用ツールから解放する上での助
けとなる。
【００１９】さらに、図４には選択的に外側に取り付け
られかつ電気的に基板１２の周囲の回りの上部および下
部導電性トレース１４および１６の一方または双方に結
合された複数のエッジリード３６が示されている。これ
らのリードは、０．６５ｍｍまたは０．５ｍｍのよう
な、標準のリードピッチを有するストリップ形式で商業
的に入手可能であり、かつリフロー処理によって導電性
トレース１４および１６に半田付けされる。複数のリー
ド３６が取り付けられた後、それらは所望のリード形状
にトリミングされかつ形成することができる。この図で
は、各リードはかもめの羽根形状（ｇｕｌｌ−ｗｉｎｇ
ｃｏｎｆｉｇｕｒａｔｉｏｎ）に形成されているが、
Ｊリード（Ｊ−ｌｅａｄｅｄ）のような、他の形状もま
た可能である。
られかつ電気的に基板１２の周囲の回りの上部および下
部導電性トレース１４および１６の一方または双方に結
合された複数のエッジリード３６が示されている。これ
らのリードは、０．６５ｍｍまたは０．５ｍｍのよう
な、標準のリードピッチを有するストリップ形式で商業
的に入手可能であり、かつリフロー処理によって導電性
トレース１４および１６に半田付けされる。複数のリー
ド３６が取り付けられた後、それらは所望のリード形状
にトリミングされかつ形成することができる。この図で
は、各リードはかもめの羽根形状（ｇｕｌｌ−ｗｉｎｇ
ｃｏｎｆｉｇｕｒａｔｉｏｎ）に形成されているが、
Ｊリード（Ｊ−ｌｅａｄｅｄ）のような、他の形状もま
た可能である。
【００２０】外部的に取り付けられたリードはいくつか
の理由で有利である。各々の特定の半導体ダイに対しコ
ストおよび時間を浪費するリードフレームをカスタム化
する代わりに、基板１２とその付随する導電性トレース
のパターン１４および１６のみが与えられたダイに対し
てカスタム化されればよい。基板の変更はリードフレー
ムの設計変更よりもより早いサイクルタイムを有する単
純なマスクの変更のみを必要とし、数週間に対する数日
の違いになる。さらに、５ｍｍ×５ｍｍ〜４０ｍｍ×４
０ｍｍのボディサイズを有しリードの数が３２〜５２０
の範囲の、同じリードピッチが半導体装置に対して使用
できる。モールド段階の後に外部リードを取り付ける他
の利点は、一般にリードフレームにおいて使用されてい
る、ダムバー（ｄａｍ ｂａｒ）が必要なくなり、従っ
てダムバーを除去する引き続く処理段階が除去される。
金属リードフレームを有する伝統的な半導体装置におい
ては、ダムバーはモールド操作の間にモールドコンパウ
ンドのフラッシュおよびはみだし（ｂｌｅｅｄｉｎｇ）
を制御するために使用されるリードの間の物理的障壁で
ある。このダムバーは次の操作で装置から機械的に除去
されリードをショートしないようにしなければならな
い。リード間のダムバーを除去することはリードピッチ
がより微細になるに応じてより困難になる。従って、ダ
ムバーの除去ステップがなければ組立てプロセスはより
容易に制御可能になる。
の理由で有利である。各々の特定の半導体ダイに対しコ
ストおよび時間を浪費するリードフレームをカスタム化
する代わりに、基板１２とその付随する導電性トレース
のパターン１４および１６のみが与えられたダイに対し
てカスタム化されればよい。基板の変更はリードフレー
ムの設計変更よりもより早いサイクルタイムを有する単
純なマスクの変更のみを必要とし、数週間に対する数日
の違いになる。さらに、５ｍｍ×５ｍｍ〜４０ｍｍ×４
０ｍｍのボディサイズを有しリードの数が３２〜５２０
の範囲の、同じリードピッチが半導体装置に対して使用
できる。モールド段階の後に外部リードを取り付ける他
の利点は、一般にリードフレームにおいて使用されてい
る、ダムバー（ｄａｍ ｂａｒ）が必要なくなり、従っ
てダムバーを除去する引き続く処理段階が除去される。
金属リードフレームを有する伝統的な半導体装置におい
ては、ダムバーはモールド操作の間にモールドコンパウ
ンドのフラッシュおよびはみだし（ｂｌｅｅｄｉｎｇ）
を制御するために使用されるリードの間の物理的障壁で
ある。このダムバーは次の操作で装置から機械的に除去
されリードをショートしないようにしなければならな
い。リード間のダムバーを除去することはリードピッチ
がより微細になるに応じてより困難になる。従って、ダ
ムバーの除去ステップがなければ組立てプロセスはより
容易に制御可能になる。
【００２１】図４は、さらに、完成したマルチチップ半
導体装置１０を示しており、この場合該装置は位置的に
半田ボール３２およびエッジリード３６に対応する複数
の導電性トレース４０を有する、ＰＣ基板のような、伝
統的な基板３８上に配置されている。複数の半田ボール
３２は電源およびグランド接続のために使用できる。装
置と電源およびグランド面との間の短い距離のため、該
装置のインダクタンスおよび抵抗は最小限に保たれる。
従って、装置における半田ボールおよびエッジリードの
組合わせはパッケージングされた装置のサイズを増大さ
せることなく増大したＩ／Ｏを可能にする。
導体装置１０を示しており、この場合該装置は位置的に
半田ボール３２およびエッジリード３６に対応する複数
の導電性トレース４０を有する、ＰＣ基板のような、伝
統的な基板３８上に配置されている。複数の半田ボール
３２は電源およびグランド接続のために使用できる。装
置と電源およびグランド面との間の短い距離のため、該
装置のインダクタンスおよび抵抗は最小限に保たれる。
従って、装置における半田ボールおよびエッジリードの
組合わせはパッケージングされた装置のサイズを増大さ
せることなく増大したＩ／Ｏを可能にする。
【００２２】装置１０における半導体ダイ２０の試験は
製造上の種々のポイントで行うことができる。例えば、
ダイは第２のモールドプロセスの後であるが、半田ボー
ルが取り付けられる前に機能的に試験することができ
る。あるいは、試験は半田ボールが取り付けられた後に
行うことができる。しかしながら、装置１０に対する最
も高い歩留りのダイを得るために、始めにより低い歩留
りのダイが組立てられ、かつ２番目により高い歩留りの
ダイが組立てられることが推奨される。そうすることに
より、最も不良になり易いダイは第１のモールド段階の
後でかつ付加的な部品が基板の他の側に取り付けられる
前に行われる第１の機能試験操作の間に識別される。初
期の不良の識別は第１のモールドプロセスの後までの不
必要な製造ステップを除去する。図面に関しては、図３
および図４に示された各ステップはもしダイ２０が不良
部品であると記録されれば除去され、かつ引き続く製造
コストが避けられる。あるいは、もしダイ２７がダイ２
０よりも低い歩留りのものであれば、製造は不良が識別
される前に第２の封じ段階まで継続することが生じ易
い。
製造上の種々のポイントで行うことができる。例えば、
ダイは第２のモールドプロセスの後であるが、半田ボー
ルが取り付けられる前に機能的に試験することができ
る。あるいは、試験は半田ボールが取り付けられた後に
行うことができる。しかしながら、装置１０に対する最
も高い歩留りのダイを得るために、始めにより低い歩留
りのダイが組立てられ、かつ２番目により高い歩留りの
ダイが組立てられることが推奨される。そうすることに
より、最も不良になり易いダイは第１のモールド段階の
後でかつ付加的な部品が基板の他の側に取り付けられる
前に行われる第１の機能試験操作の間に識別される。初
期の不良の識別は第１のモールドプロセスの後までの不
必要な製造ステップを除去する。図面に関しては、図３
および図４に示された各ステップはもしダイ２０が不良
部品であると記録されれば除去され、かつ引き続く製造
コストが避けられる。あるいは、もしダイ２７がダイ２
０よりも低い歩留りのものであれば、製造は不良が識別
される前に第２の封じ段階まで継続することが生じ易
い。
【００２３】図５は、基板１２の底面図である。図５に
示されるように、かつ前に述べたように、パッケージ本
体２８は基板１２の第２の面の全表面領域をおおってお
らず、従って導電性トレースの一部１６を露出してい
る。導電性トレース１６はパッケージ本体２８の周囲に
複数の半田パッド４２を有する。半田ボール３２は電気
的かつ物理的に半田パッド４２に結合されている。半田
パッド４２に加えて、導電性トレース１６はまた基板１
２の周辺に複数のエッジコネクタ４４を有する。エッジ
リード３６は電気的かつ物理的にこれらのエッジコネク
タ４４に結合されている。基板１２の第１の（上部）側
もまた導電性トレース１４のパターンの一部としてエッ
ジコネクタを有する。任意選択的なプロセス段階はエッ
ジリードをそれらがエッジコネクタに半田付けされた後
にポリマによってコーティングすることであり、半田接
合に機械的強度を加えかつそれらを可能な腐食またはリ
ード間のリーケージから保護する。
示されるように、かつ前に述べたように、パッケージ本
体２８は基板１２の第２の面の全表面領域をおおってお
らず、従って導電性トレースの一部１６を露出してい
る。導電性トレース１６はパッケージ本体２８の周囲に
複数の半田パッド４２を有する。半田ボール３２は電気
的かつ物理的に半田パッド４２に結合されている。半田
パッド４２に加えて、導電性トレース１６はまた基板１
２の周辺に複数のエッジコネクタ４４を有する。エッジ
リード３６は電気的かつ物理的にこれらのエッジコネク
タ４４に結合されている。基板１２の第１の（上部）側
もまた導電性トレース１４のパターンの一部としてエッ
ジコネクタを有する。任意選択的なプロセス段階はエッ
ジリードをそれらがエッジコネクタに半田付けされた後
にポリマによってコーティングすることであり、半田接
合に機械的強度を加えかつそれらを可能な腐食またはリ
ード間のリーケージから保護する。
【００２４】本発明のさらに別の実施例を示す残りの図
面は装置１２に関して上に説明したものと同じまたは同
様の要素の多くを導入している。従って、同様の参照数
字は引き続くいくつかの図面にわたり同じまたは対応す
る部分を示している。
面は装置１２に関して上に説明したものと同じまたは同
様の要素の多くを導入している。従って、同様の参照数
字は引き続くいくつかの図面にわたり同じまたは対応す
る部分を示している。
【００２５】図６は、本発明の他の実施例につながる別
のプロセス段階を示す。この実施例では、図１において
説明された方法が使用されて半導体ダイ２０を基板１２
上に組立てる。いったん半導体ダイ２０が基板１２の第
１の側に装着され、ワイヤボンドされかつオーバモール
ドされると、基板１２は第２の電子部品の装着のために
反転される。図６に示されるように、抵抗、ダイオー
ド、デカップリング容量、その他のような、受動電子部
品５０が半田接合５１によって導電性トレース１６に電
気的に結合されている。電子部品５０は封じ材料によっ
てオーバモールドされる必要はない。いったん部品５０
が基板１２の第２の面に取り付けられると、半田ボール
３２およびエッジリード３６は上に述べたように基板に
取り付けることができ、図７に示されるような半導体装
置５２が形成される。
のプロセス段階を示す。この実施例では、図１において
説明された方法が使用されて半導体ダイ２０を基板１２
上に組立てる。いったん半導体ダイ２０が基板１２の第
１の側に装着され、ワイヤボンドされかつオーバモール
ドされると、基板１２は第２の電子部品の装着のために
反転される。図６に示されるように、抵抗、ダイオー
ド、デカップリング容量、その他のような、受動電子部
品５０が半田接合５１によって導電性トレース１６に電
気的に結合されている。電子部品５０は封じ材料によっ
てオーバモールドされる必要はない。いったん部品５０
が基板１２の第２の面に取り付けられると、半田ボール
３２およびエッジリード３６は上に述べたように基板に
取り付けることができ、図７に示されるような半導体装
置５２が形成される。
【００２６】本発明の別の実施例において、図８はＰＣ
ボード６２上に縦方向に実装された半導体装置６０の断
面図を示す。装置６０は通常のパッドアレイキャリアの
ような第１の段階によって処理されかつ組立てられる。
半導体ダイ６４はワイヤボンド７０によって導電性トレ
ース６８のパターンを有する基板６６に実装されかつ電
気的に接続される。しかしながら、テープ自動化ボンデ
ィング（ＴＡＢ）、フリップチップ／ダイレクトチップ
取り付け、その他のような、他の電気的接続方法も使用
できる。ダイ６４が電気的に導電性トレース６８に接続
された後、オーバモールド操作が行われて半導体ダイ６
４、ワイヤボンド７０、および導電性トレースのパター
ンの第１の部分６８が封じ材料によっておおわれパッケ
ージ本体７２が形成される。パッケージ本体７２は、ト
ランスファモールドのような、伝統的な方法で形成され
る。あるいは、パッケージ本体７２はまたインジェクシ
ョンモールド、ポアモールド（ｐｏｕｒ ｍｏｌｄｉｎ
ｇ）、あるいは「グロブトップ（ｇｌｏｂ−ｔｏｐ）」
プロセスによって形成できる。これらのオーバモールド
形式の操作の各々において、封じ材料は基板６６の一方
の側に形成される。封じ材料は従って半導体ダイ６４、
ワイヤボンド７０、および導電性トレースのパターンの
少なくとも第１の部分６８を取り囲む。しかしながら、
前の実施例と異なり、装置６０の１つのエッジに沿った
導電性トレースの一部のみが露出されており、従ってシ
ングル・イン・ラインコンタクト構成を与えている。
ボード６２上に縦方向に実装された半導体装置６０の断
面図を示す。装置６０は通常のパッドアレイキャリアの
ような第１の段階によって処理されかつ組立てられる。
半導体ダイ６４はワイヤボンド７０によって導電性トレ
ース６８のパターンを有する基板６６に実装されかつ電
気的に接続される。しかしながら、テープ自動化ボンデ
ィング（ＴＡＢ）、フリップチップ／ダイレクトチップ
取り付け、その他のような、他の電気的接続方法も使用
できる。ダイ６４が電気的に導電性トレース６８に接続
された後、オーバモールド操作が行われて半導体ダイ６
４、ワイヤボンド７０、および導電性トレースのパター
ンの第１の部分６８が封じ材料によっておおわれパッケ
ージ本体７２が形成される。パッケージ本体７２は、ト
ランスファモールドのような、伝統的な方法で形成され
る。あるいは、パッケージ本体７２はまたインジェクシ
ョンモールド、ポアモールド（ｐｏｕｒ ｍｏｌｄｉｎ
ｇ）、あるいは「グロブトップ（ｇｌｏｂ−ｔｏｐ）」
プロセスによって形成できる。これらのオーバモールド
形式の操作の各々において、封じ材料は基板６６の一方
の側に形成される。封じ材料は従って半導体ダイ６４、
ワイヤボンド７０、および導電性トレースのパターンの
少なくとも第１の部分６８を取り囲む。しかしながら、
前の実施例と異なり、装置６０の１つのエッジに沿った
導電性トレースの一部のみが露出されており、従ってシ
ングル・イン・ラインコンタクト構成を与えている。
【００２７】オーバモールド操作の後に、半導体ダイ６
４は導電性トレース６８を介して機能的に試験できる。
いったんダイが機能することが確認されれば、複数の半
田ボール７４が導電性トレース６８の一部である半田ラ
ンド７６に取り付けられる。半田ランド７６はパッケー
ジ本体によっておおわれておらずかつ基板６６の下部エ
ッジ７８に沿って配置されている。下部エッジ７８はＰ
Ｃボード６２に挿入され、該ＰＣボード６２は半導体装
置６０を縦方向に装着する目的でスロット８０を有す
る。ＰＣボード６２は半田ボール７４の位置に対応する
導電性トレース８２を有し、挿入によって、半田ボール
７４がトレース８２と整列する。半田ボール７４は次に
半導体装置６０をＰＣボード６２に強固に固定するため
にリフローされる。
４は導電性トレース６８を介して機能的に試験できる。
いったんダイが機能することが確認されれば、複数の半
田ボール７４が導電性トレース６８の一部である半田ラ
ンド７６に取り付けられる。半田ランド７６はパッケー
ジ本体によっておおわれておらずかつ基板６６の下部エ
ッジ７８に沿って配置されている。下部エッジ７８はＰ
Ｃボード６２に挿入され、該ＰＣボード６２は半導体装
置６０を縦方向に装着する目的でスロット８０を有す
る。ＰＣボード６２は半田ボール７４の位置に対応する
導電性トレース８２を有し、挿入によって、半田ボール
７４がトレース８２と整列する。半田ボール７４は次に
半導体装置６０をＰＣボード６２に強固に固定するため
にリフローされる。
【００２８】図９は、別の実施例を示し、その場合は半
導体装置８６は本質的に図８の装置６０と同じ要素を有
している。しかしながら、基板８８は多層化されてお
り、それによって導電性トレース６８′が該基板の両方
の面に導くことができるようになっている。図９の実施
例においては、複数の半田ボール７４′が半田ランド７
６′の位置に対応する基板８８の両方の面に取り付けら
れている。基板８８の下部エッジ７８′はＰＣボード９
０に挿入され、そこでＰＣボード９０は半田ボール７
４′と整列された導電性トレース９４を備えたスロット
９２を有する。半田ボール７４をリフローすることによ
り基板８８の両側に対称的な半田接合が形成され縦方向
に実装された装置に対し強固なサポートを提供する。
導体装置８６は本質的に図８の装置６０と同じ要素を有
している。しかしながら、基板８８は多層化されてお
り、それによって導電性トレース６８′が該基板の両方
の面に導くことができるようになっている。図９の実施
例においては、複数の半田ボール７４′が半田ランド７
６′の位置に対応する基板８８の両方の面に取り付けら
れている。基板８８の下部エッジ７８′はＰＣボード９
０に挿入され、そこでＰＣボード９０は半田ボール７
４′と整列された導電性トレース９４を備えたスロット
９２を有する。半田ボール７４をリフローすることによ
り基板８８の両側に対称的な半田接合が形成され縦方向
に実装された装置に対し強固なサポートを提供する。
【００２９】図１０は、本発明のさらに別の実施例を示
し、この場合はマルチチップ半導体装置９８がＰＣボー
ド９０′上に縦方向に装着されている。この実施例で
は、半導体ダイ１００は基板１０２の各々の側に実装さ
れ、それによって装置あたりのダイスの密度を増大して
いる。この実施例は基板の側部ごとに１つのダイのみを
示しているが、本発明は実際には側部ごとに１個のダイ
のみに限定されるものではなく、側部ごとに複数の半導
体ダイスを収容できる。従って、パッキング密度が装置
の縦方向装着によるのみならず各装置のマルチチップ能
力により増大される。図１０においては、半田接合１０
４は装置９８がすでにＰＣボード９０′にリフローされ
たものとして示されている。
し、この場合はマルチチップ半導体装置９８がＰＣボー
ド９０′上に縦方向に装着されている。この実施例で
は、半導体ダイ１００は基板１０２の各々の側に実装さ
れ、それによって装置あたりのダイスの密度を増大して
いる。この実施例は基板の側部ごとに１つのダイのみを
示しているが、本発明は実際には側部ごとに１個のダイ
のみに限定されるものではなく、側部ごとに複数の半導
体ダイスを収容できる。従って、パッキング密度が装置
の縦方向装着によるのみならず各装置のマルチチップ能
力により増大される。図１０においては、半田接合１０
４は装置９８がすでにＰＣボード９０′にリフローされ
たものとして示されている。
【００３０】図１１は、本発明の別の実施例を示し、こ
の場合は半導体装置１１０は２つの構成の内の１つを持
つことができる。装置１１０はＰＣ基板１１６に挿入す
るために基板１１４の両端にアライメント用ピン１１２
を持つことができ、あるいは装置１１０は該アライメン
ト用ピンなしに製造することもできる。アライメント用
ピンがない場合は、装置が基板に半田付けされる前に該
装置を定位置に保持するために配置用機器が必要であ
る。アライメント用ピン１１２を備えた実施例において
は、ＰＣ基板１１６は図８〜図１０によるスロットの代
りに基板１１４の両端に２つの穴１１８を持つ。これら
の穴１１８はいずれの導電性トレースにも接続されてい
ない。複数の半田ボール７４′が基板１１４の半田パッ
ド（図示せず）に取り付けられている。いったんピン１
１２が穴１１８に挿入されると、半田ボール７４′はＰ
Ｃ基板１１６上の導電性トレース１２０と接触を行な
う。基板１１４の下部エッジはピン１１２が穴１１８に
挿入された時進行限界手段として作用する。半田ボール
７４′は次にＰＣ基板１１６にリフローされ、それによ
って半導体装置１１０を定位置に保持する。
の場合は半導体装置１１０は２つの構成の内の１つを持
つことができる。装置１１０はＰＣ基板１１６に挿入す
るために基板１１４の両端にアライメント用ピン１１２
を持つことができ、あるいは装置１１０は該アライメン
ト用ピンなしに製造することもできる。アライメント用
ピンがない場合は、装置が基板に半田付けされる前に該
装置を定位置に保持するために配置用機器が必要であ
る。アライメント用ピン１１２を備えた実施例において
は、ＰＣ基板１１６は図８〜図１０によるスロットの代
りに基板１１４の両端に２つの穴１１８を持つ。これら
の穴１１８はいずれの導電性トレースにも接続されてい
ない。複数の半田ボール７４′が基板１１４の半田パッ
ド（図示せず）に取り付けられている。いったんピン１
１２が穴１１８に挿入されると、半田ボール７４′はＰ
Ｃ基板１１６上の導電性トレース１２０と接触を行な
う。基板１１４の下部エッジはピン１１２が穴１１８に
挿入された時進行限界手段として作用する。半田ボール
７４′は次にＰＣ基板１１６にリフローされ、それによ
って半導体装置１１０を定位置に保持する。
【００３１】図１２は、本発明の第７の実施例を示す、
ＰＣ基板（図示せず）に装置を縦方向に装着するために
使用されるエッジ・ハーフビア（ｅｄｇｅ ｈａｌｆ−
ｖｉａｓ）１２６を備えた半導体装置１２４の斜視図で
ある。該ハーフビア１２６は装置１２４の基板１３０の
下部エッジ１２８にめっきされかつ配置されている。図
１２にはハーフビア１２６に取り付けられた複数の半田
ボール１３２も示されている。
ＰＣ基板（図示せず）に装置を縦方向に装着するために
使用されるエッジ・ハーフビア（ｅｄｇｅ ｈａｌｆ−
ｖｉａｓ）１２６を備えた半導体装置１２４の斜視図で
ある。該ハーフビア１２６は装置１２４の基板１３０の
下部エッジ１２８にめっきされかつ配置されている。図
１２にはハーフビア１２６に取り付けられた複数の半田
ボール１３２も示されている。
【００３２】図１３には導電性トレース１３６を有する
ＰＣ基板１３４上に縦方向に配置された装置１２４が示
されている。図１２の、半田ボール１３２は装置１２４
と導電性トレース１３６との間の物理的及び電気的半田
接続１３８を形成するためにリフローされている。この
実施例では、ＰＣ基板１３４は装置をＰＣ基板上に装着
するためのスロットまたはホールを必要としない。
ＰＣ基板１３４上に縦方向に配置された装置１２４が示
されている。図１２の、半田ボール１３２は装置１２４
と導電性トレース１３６との間の物理的及び電気的半田
接続１３８を形成するためにリフローされている。この
実施例では、ＰＣ基板１３４は装置をＰＣ基板上に装着
するためのスロットまたはホールを必要としない。
【００３３】
【発明の効果】以上の説明及び図示は本発明に関連する
数多くの利点を示している。特に、ＰＣＢ基板の手法を
利用する製造プロセスは低価格のマルチチップ半導体装
置を製造するのに使用できることが明らかとなった。さ
らに、本発明に係わるマルチチップ半導体装置のフット
プリント（ｆｏｏｔｐｒｉｎｔ）は半導体ダイまたは他
の部品を装置内の２つの異なるレベルに持つことにより
非常に小さくすることができる。前記２つのレベルは２
つの封じ操作の結果として生成され、その内の第１のも
のは好ましくはより低い歩留りのダイを封入し、一方第
２のものはより高い歩留りのダイを封入するのに使用さ
れる。多くの伝統的なマルチチップ装置と異なり、機能
的な試験は第２の封入操作の前に行なうことができる。
従って、不良が早期に検出できかつ不必要なプロセスに
伴う製造コストが避けられる。
数多くの利点を示している。特に、ＰＣＢ基板の手法を
利用する製造プロセスは低価格のマルチチップ半導体装
置を製造するのに使用できることが明らかとなった。さ
らに、本発明に係わるマルチチップ半導体装置のフット
プリント（ｆｏｏｔｐｒｉｎｔ）は半導体ダイまたは他
の部品を装置内の２つの異なるレベルに持つことにより
非常に小さくすることができる。前記２つのレベルは２
つの封じ操作の結果として生成され、その内の第１のも
のは好ましくはより低い歩留りのダイを封入し、一方第
２のものはより高い歩留りのダイを封入するのに使用さ
れる。多くの伝統的なマルチチップ装置と異なり、機能
的な試験は第２の封入操作の前に行なうことができる。
従って、不良が早期に検出できかつ不必要なプロセスに
伴う製造コストが避けられる。
【００３４】従って、本発明によれば、従来技術の装置
及び方法に関連する問題を克服するマルチチップ半導体
装置及びその製造のための方法が提供されたことが明ら
かである。本発明はその特定の実施例に関して説明され
かつ図示されたが、本発明はこれらの説明された実施例
に限定されるものではない。当業者は本発明の精神から
離れることなく変更及び修正を成すことが可能なことを
認識するであろう。例えば、基板上に使用される半導体
トレースのパターンは本発明によって限定されるもので
はない。該導電性トレースのパターンは装置において使
用される種々の半導体ダイ及び電子部品の形式及び形状
に依存する。さらに、多層基板をいずれかの実施例にお
いてもめっきされたスルーホールを有する基板と、ある
いは逆に、相互交換することが可能である。さらに、本
発明は使用されたいずれかの特定の数または種類の半導
体ダイに限定されるものではない。また、半導体ダイス
の代りに、あるいは半導体ダイスに加えて他の部品を使
用することができる。一例として、抵抗及び容量を含
む、通常使用される受動部品は本発明に係わる装置にお
いて有利に使用できる。さらに、装置を封入するための
説明されたもの以外の材料及び方法も可能である。ま
た、特に示されたもの以外の半田ボール構成または形状
も本発明を実施するうえで適切なものと予期される。さ
らに、装置をＰＣ基板に取り付けるために半田ボールの
代りに導電性エポキシを使用することも可能である。さ
らに、示された実施例の内のいくつかは基板に半田付け
される代りにソケットに挿入されるようにすることもで
きる。従って、添付の特許請求の範囲で規定される範囲
内にある全てのそのような変形及び修正は本発明に含ま
れるものと考える。
及び方法に関連する問題を克服するマルチチップ半導体
装置及びその製造のための方法が提供されたことが明ら
かである。本発明はその特定の実施例に関して説明され
かつ図示されたが、本発明はこれらの説明された実施例
に限定されるものではない。当業者は本発明の精神から
離れることなく変更及び修正を成すことが可能なことを
認識するであろう。例えば、基板上に使用される半導体
トレースのパターンは本発明によって限定されるもので
はない。該導電性トレースのパターンは装置において使
用される種々の半導体ダイ及び電子部品の形式及び形状
に依存する。さらに、多層基板をいずれかの実施例にお
いてもめっきされたスルーホールを有する基板と、ある
いは逆に、相互交換することが可能である。さらに、本
発明は使用されたいずれかの特定の数または種類の半導
体ダイに限定されるものではない。また、半導体ダイス
の代りに、あるいは半導体ダイスに加えて他の部品を使
用することができる。一例として、抵抗及び容量を含
む、通常使用される受動部品は本発明に係わる装置にお
いて有利に使用できる。さらに、装置を封入するための
説明されたもの以外の材料及び方法も可能である。ま
た、特に示されたもの以外の半田ボール構成または形状
も本発明を実施するうえで適切なものと予期される。さ
らに、装置をＰＣ基板に取り付けるために半田ボールの
代りに導電性エポキシを使用することも可能である。さ
らに、示された実施例の内のいくつかは基板に半田付け
される代りにソケットに挿入されるようにすることもで
きる。従って、添付の特許請求の範囲で規定される範囲
内にある全てのそのような変形及び修正は本発明に含ま
れるものと考える。
【図１】半導体装置の製造のための本発明の第１の実施
例に係わるプロセス段階を示す断面図である。
例に係わるプロセス段階を示す断面図である。
【図２】図１に示されるものとは別のプロセス段階であ
る、フリップチップ／ダイレクトチップ取り付け方法を
示す断面図である。
る、フリップチップ／ダイレクトチップ取り付け方法を
示す断面図である。
【図３】半導体装置の製造のための本発明の第１の実施
例に係わる残りのプロセス段階を示す断面図である。
例に係わる残りのプロセス段階を示す断面図である。
【図４】半導体装置の製造のための本発明の第１の実施
例に係わる残りのプロセス段階を示す断面図である。
例に係わる残りのプロセス段階を示す断面図である。
【図５】図４に示される半導体装置の基板を示す底面図
である。
である。
【図６】半導体装置の製造のための本発明の第２の実施
例に係わるプロセス段階を示す断面図である。
例に係わるプロセス段階を示す断面図である。
【図７】半導体装置の製造のための本発明の第２の実施
例に係わるプロセス段階を示す断面図である。
例に係わるプロセス段階を示す断面図である。
【図８】本発明の第３の実施例に係わる、基板の一方の
側に半田ボールを有する縦方向実装半導体装置を示す断
面図である。
側に半田ボールを有する縦方向実装半導体装置を示す断
面図である。
【図９】本発明の第４の実施例に係わる、基板の両側に
半田ボールを有する縦方向実装多層基板半導体装置を示
す断面図である。
半田ボールを有する縦方向実装多層基板半導体装置を示
す断面図である。
【図１０】本発明の第５の実施例に係わる、縦方向実装
マルチチップ半導体装置を示す断面図である。
マルチチップ半導体装置を示す断面図である。
【図１１】本発明の第６の実施例に係わる、任意選択的
なアライメント用ピン構成を備えた縦方向実装半導体装
置を示す正面図である。
なアライメント用ピン構成を備えた縦方向実装半導体装
置を示す正面図である。
【図１２】本発明の第７の実施例に係わる、半田ボール
で充填されたエッジ・ハーフビアスを備えた半導体装置
を示す斜視図である。
で充填されたエッジ・ハーフビアスを備えた半導体装置
を示す斜視図である。
【図１３】図１１の半導体装置をリフローされた半田ボ
ール接合によってＰＣ基板上に縦方向に実装した状態を
示す正面図である。
ール接合によってＰＣ基板上に縦方向に実装した状態を
示す正面図である。
【符号の説明】
１０ マルチチップ半導体装置
１２ 基板
１４ 導電性トレースの第１のパターン
１６ 導電性トレースの第２のパターン
１８ 導電性スルーホール
２０ 半導体ダイ
２２ ワイヤボンド
２４ 第１のパッケージ本体
２５ 半田ダンプ
２６ アンダフィリング
２７ 付加的な半導体ダイ
２８ 第２のパッケージ本体
３０ 傾斜した側壁
３２ 半田ボール
３６ エッジリード
３８ 基板
４０ 導電性トレース
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 25/18
(72)発明者 マイケル・ビー・マックシェーン
アメリカ合衆国テキサス州78750、オー
スチン、スプリット・レイル・コーブ
12407
(56)参考文献 特開 昭57−79652（ＪＰ，Ａ)
特開 平１−302757（ＪＰ，Ａ)
特開 昭59−161898（ＪＰ，Ａ)
実開 昭57−57547（ＪＰ，Ｕ)
実開 平１−118459（ＪＰ，Ｕ)
実開 平４−74458（ＪＰ，Ｕ)
実開 平１−97560（ＪＰ，Ｕ)
実開 昭62−87479（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/04
H01L 25/065
H01L 25/07
H01L 25/18
H05K 1/14
Claims (5)
- 【請求項１】 オーバモールド形半導体装置（５２）で
あって、 基板（１２）であって、該基板の第１の面上に第１のパ
ターンの導電性トレース（１４）を有しかつ該基板の第
２の面上に第２のパターンの導電性トレース（１６）を
有し、該基板はまた外周を有するもの、 前記基板の前記第１の面上の第１のパターンの導電性ト
レースに電気的に接続されかつ実装された第１の電子部
品（２０）、 前記基板の第２の面上の前記第２のパターンの導電性ト
レースに電気的に接続されかつ実装された第２の電子部
品（５０）、 前記第１の電子部品及び前記基板の第１の面上の第１の
パターンの導電性トレースの第１の部分をオーバモール
ドし、前記第１のパターンの導電性トレースの第２の部
分を露出した状態に残す第１のパッケージ本体（２
４）、 前記基板の第２の面上の複数の半田ボール（３２）、そ
して前記基板の外周に外部的に接続された複数のエッジ
リード（３６）であって、前記複数の半田ボール及び前
記複数のエッジリードの双方は前記装置への外部電気接
続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装
置（５２）。 - 【請求項２】 オーバモールド形半導体装置（１０）で
あって、 基板（１２）であって、該基板の第１の面上に第１のパ
ターンの導電性トレース（１４）を有しかつ該基板の第
２の面上に第２のパターンの導電性トレース（１６）を
有し、該基板はまた外周を有するもの、 前記基板の第１の面上において前記第１のパターンの導
電性トレースに電気的に接続されかつ実装された第１の
半導体ダイ（２０）、 前記基板の第２の面上において前記第２のパターンの導
電性トレースに電気的に接続されかつ実装された第２の
半導体ダイ（２７）、 前記第１の半導体ダイ及び前記基板の第１の面上の前記
第１のパターンの導電性トレースの第１の部分をオーバ
モールドし、該第１のパターンの導電性トレースの第２
の部分を露出した状態に残す第１のパッケージ本体（２
４）、 前記第２の半導体ダイ及び前記基板の第２の面上の前記
第２のパターンの導電性トレースの第１の部分をオーバ
モールドし、前記第２のパターンの導電性トレースの第
２の部分を露出した状態に残す第２のパッケージ本体
（２８）、 前記基板の第２の面上の第２のパターンの導電性トレー
スの前記露出された第２の部分上の複数の半田ボール
（３２）、そして前記基板の外周に外部的に接続された
複数のエッジリード（３６）であって、前記複数の半田
ボール及び前記複数のエッジリードの双方は前記装置に
対し外部的電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装
置（１０）。 - 【請求項３】 オーバモールド形半導体装置（５２）で
あって、 基板（１２）であって、該基板の第１の面上に第１のパ
ターンの導電性トレース（１４）を有しかつ該基板の第
２の面上に第２のパターンの導電性トレース（１６）を
有し、該基板はまた外周を有するもの、 前記基板の第１の面上において前記第１のパターンの導
電性トレースに電気的に接続されかつ実装された半導体
ダイ（２０）、 前記基板の第２の面上において前記第２のパターンの導
電性トレースに電気的に接続されかつ実装された受動電
子部品（５０）、 第１の半導体ダイ及び前記基板の第１の面上の第１のパ
ターンの導電性トレースの第１の部分をオーバモールド
し、前記第１のパターンの導電性トレースの第２の部分
を露出した状態に残す第１のパッケージ本体（２４）、 前記基板の第２の面上の複数の半田ボール（３２）、そ
して前記基板の外周に外部的に接続された複数のエッジ
リード（３６）であって、前記複数の半田ボール及び前
記複数のエッジリードの双方は前記装置に対する外部的
電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装
置（５２）。 - 【請求項４】 オーバモールド形半導体装置（１０）を
製造する方法であって、 基板（１２）であって該基板は該基板の第１の面上に第
１のパターンの導電性トレース（１４）を有しかつ該基
板の第２の面上に第２のパターンの導電性トレース（１
６）を有し、該基板はまた外周を有するもの、を提供す
る段階、 前記基板の第１の面上においてダイ面を有する第１の半
導体ダイ（２０）を実装しかつ導電性トレースの第１の
パターンに電気的に結合する段階、 前記第１の半導体ダイ及び前記基板の第１の面上の第１
のパターンの導電性トレースの第１の部分をオーバモー
ルドして第１のパッケージ本体（２４）を形成し、前記
第１のパターンの導電性トレースの第２の部分を露出し
た状態に残す段階、 前記基板上の第１の半導体ダイを試験する段階、 前記基板の第２の面上において第２の半導体ダイ（２
７）を実装しかつ第２のパターンの導電性トレースに電
気的に接続する段階、 前記第２の半導体ダイ及び前記基板の第２の面上の第２
のパターンの導電性トレースの第１の部分をオーバモー
ルドして第２のパッケージ本体（２８）を形成し、第２
のパターンの導電性トレースの第２の部分を露出した状
態に残す段階、 前記基板の第２の面上の第２のパターンの導電性トレー
スの前記第２の部分の上に複数の半田ボール（３２）を
取り付ける段階、そして前記基板の外周に複数のエッジ
リード（３６）を半田付けする段階であって、前記複数
の半田ボール及び前記複数のエッジリードの双方は装置
に対する外部的電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装
置（１０）を製造する方法。 - 【請求項５】 オーバモールド形半導体装置（５２）を
製造する方法であって、 基板（１２）であって該基板は該基板の第１の面上に第
１のパターンの導電性トレース（１４）を有しかつ該基
板の第２の面上に第２のパターンの導電性トレース（１
６）を有し、該基板はまた外周を有するもの、を準備す
る段階、 前記基板の第１の面上において半導体ダイ（２０）を実
装しかつ第１のパターンの導電性トレースに電気的に結
合する段階、 前記半導体ダイ及び前記基板の第１の面上の第１のパタ
ーンの導電性トレースの第１の部分をオーバモールドし
て第１のパッケージ本体（２４）を形成し、前記第１の
パターンの導電性トレースの第２の部分を露出した状態
に残す段階、 前記基板上の第１の半導体ダイを試験する段階、 前記基板の第２の面上において受動電子部品（５０）を
実装しかつ第２のパターンの導電性トレースに電気的に
結合する段階、 前記基板の第２の面上の第２のパターンの導電性トレー
スに複数の半田ボール（３２）を取り付ける段階、そし
て前記基板の外周に複数のエッジリード（３６）を半田
付けする段階であって、前記複数の半田ボール及び前記
複数のエッジリードの双方は前記装置に対し外部的電気
接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装
置（５２）を製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/907,970 US5239198A (en) | 1989-09-06 | 1992-07-02 | Overmolded semiconductor device having solder ball and edge lead connective structure |
| US907,970 | 1992-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677398A JPH0677398A (ja) | 1994-03-18 |
| JP3366062B2 true JP3366062B2 (ja) | 2003-01-14 |
Family
ID=25424943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18724093A Expired - Lifetime JP3366062B2 (ja) | 1992-07-02 | 1993-06-30 | オーバモールド形半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366062B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251695B1 (en) * | 1999-09-01 | 2001-06-26 | S3 Graphics Co., Ltd. | Multichip module packaging process for known good die burn-in |
| WO2006098364A1 (ja) | 2005-03-17 | 2006-09-21 | Matsushita Electric Industrial Co., Ltd. | モジュール基板 |
| ATE460829T1 (de) | 2005-06-24 | 2010-03-15 | Taiwan Semiconductor Mfg | Substrate zur verhinderung von wellungen und herstellungsverfahren dafür |
| US8796836B2 (en) | 2005-08-25 | 2014-08-05 | Micron Technology, Inc. | Land grid array semiconductor device packages |
| US7494920B2 (en) * | 2005-10-14 | 2009-02-24 | Honeywell International Inc. | Method of fabricating a vertically mountable IC package |
| KR100851072B1 (ko) * | 2007-03-02 | 2008-08-12 | 삼성전기주식회사 | 전자 패키지 및 그 제조방법 |
| JP5352639B2 (ja) * | 2011-08-05 | 2013-11-27 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP5271402B2 (ja) * | 2011-10-31 | 2013-08-21 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| KR101993374B1 (ko) * | 2012-10-16 | 2019-06-26 | 삼성전자주식회사 | 휴대용 단말기의 전자 부품 접속 장치 |
| JP6349089B2 (ja) * | 2014-01-14 | 2018-06-27 | 株式会社フジクラ | 半導体装置、及び撮像モジュール |
-
1993
- 1993-06-30 JP JP18724093A patent/JP3366062B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677398A (ja) | 1994-03-18 |
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