JP5352639B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5352639B2
JP5352639B2 JP2011172225A JP2011172225A JP5352639B2 JP 5352639 B2 JP5352639 B2 JP 5352639B2 JP 2011172225 A JP2011172225 A JP 2011172225A JP 2011172225 A JP2011172225 A JP 2011172225A JP 5352639 B2 JP5352639 B2 JP 5352639B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
bumps
manufacturing
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2011172225A
Other languages
English (en)
Other versions
JP2011244008A (ja
Inventor
伸仁 大内
茂 山田
靖 白石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2011172225A priority Critical patent/JP5352639B2/ja
Publication of JP2011244008A publication Critical patent/JP2011244008A/ja
Application granted granted Critical
Publication of JP5352639B2 publication Critical patent/JP5352639B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、歩留まりの低下を抑えつつ、高密度実装化を図ることが可能な半導体装置に関するものである。
近年における携帯型電子機器の急速な普及には目覚ましいものがある。これに伴って携帯型電子機器に搭載される樹脂封止型半導体装置も薄型・小型・軽量のものが要求されるようになっている。かかる要求に応える高密度化の半導体装置としてチップサイズパッケージと称されるものがある。このチップサイズパッケージの構成の一例を、図１２を参照しながら説明する。
半導体装置８２０は、図１２に示したように、４００μｍ程度の厚みを有する半導体素子１ｂ上に電極パッド６が形成され、電極パッド６に電気的に接続するＣｕ等による配線２が形成されている。半導体素子１ｂの表面及び配線２は、厚み１００μｍ程度の封止樹脂５によって封止されている。封止樹脂５の表面に露出した配線２の上面にははんだ等によるバンプ３が形成されている。図中符号４は、電極パッド６と配線２とを電気的に接続するＣｕ等による再配線である。
この図１２に示した半導体装置８２０の製造方法を、図１３を参照しながら説明する。まず、図１３（Ａ）に示したように、半導体素子１ｂ上にＣｕ等による配線２が形成される。なお、図１３（Ａ）では、上記電極パッド６及び再配線４は図示していない。そして、図１３（Ｂ）に示したように、配線２を完全に覆う厚みで半導体素子１ｂの表面全体を封止樹脂５により封止する。次いで、図１３（Ｃ）に示したように、表面全体を研削して配線２を表面に露出させた後、図１３（Ｄ）に示したように、はんだ等によるバンプ３を形成する。さらに、半導体素子１ｂを個々の半導体装置に切断し分割することによって、半導体装置８２０が製造される。
なお、本件の親出願である特願平１１−１８７６５８号においては、拒絶理由通知の際に以下の８件の文献が挙げられている。
特開平１０−９３０１３号公報 特開平９−１８１２５６号公報 特開昭５９−１１７１４６号公報 特開平１０−１２８１０号公報 特開平７−２４０４９６号公報 実願平１−１４４０８９号（実開平３−８３９４０号）のマイクロフィルム 特願平１１−１４５８７０号（特開２０００−３４０７３６号公報） 特願平１０−１２１０４６号（特開平１１−３１２７８０号公報）
ところで、例えばメモリプロセスとロジックプロセスのように、半導体素子製造のプロセス条件が異なる場合には、これらの異なる複数の機能を一の半導体素子上に形成することは難しい。かかる場合には、各機能の半導体装置を個別に製造しておき、それらをプリント基板上に実装することが行われる。
例えば、２つの半導体装置をプリント基板１３に実装する場合について説明する。ここで第１の半導体装置８１０は、半導体素子８１１及び金線８１５が設けられたエポキシ基板８１６の片面を封止樹脂８０５により封止し、裏面にはんだ等のバンプ８０３がエリア状に形成されたＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）構造と称される半導体装置であり、第２の半導体装置は上述の半導体装置８２０であり、それぞれ個別に製造されたものである。これら個別に製造された２つの半導体装置８１０、８２０の実装を、図１４に示したように、プリント基板１３の同一平面上で行うと、高密度基板実装を図ることが難しいという問題があった。
また、上記問題点を解決するために、図１５に示したように、半導体素子１ａ、１ｂを積み重ね、金属細線１５ａ、１５ｂを配線１４に接続した後に樹脂封止する構成がある。かかる構成によれば、基板実装面積を増加させることなく高密度実装を図ることができる。しかしながら、半導体装置全体の歩留まりの点においては、以下の問題点があった。すなわち、通常、半導体素子はウェハの状態で簡易的な特性チェックがされるが、最終テスト（出荷テスト）は、組立後の半導体装置としてのみ実施がされる。したがって、最終テストの済んでいない２つの半導体素子を搭載して半導体装置を製造すると、半導体装置全体としての歩留まりは２つの半導体素子の歩留まりの積となる。このため高密度実装化に反比例して歩留まりの低下が生じ、コストアップにつながるという課題があった。
上述の課題を解決するため、本発明によれば、基板と、前記基板の表面に搭載された第１の半導体素子と、前記第１の半導体素子を封止する第１の樹脂と、前記基板の裏面に形成された複数のバンプとを備えた第１の半導体装置を準備する一方で、複数の端子を備えた第２の半導体素子と、前記複数の端子を露出するように前記第２の半導体素子を封止する第２の樹脂とを備えた第２の半導体装置を準備し、前記第１の半導体装置及び前記第２の半導体装置の各々に対する最終テストを行い、前記最終テストを行った後に、前記第１の半導体装置の前記複数のバンプが形成された面と、前記第２の半導体装置の前記複数の端子が形成された面とを向かい合わせて、前記第２の半導体装置を前記第１の半導体装置に搭載する、ことを特徴とする半導体装置の製造方法が提供される。
また、上述の課題を解決するため、本発明によれば、前記第２の半導体素子は、前記複数の端子が形成された面のみが前記第２の樹脂によって封止されることを特徴とする半導体装置の製造方法が提供される。
さらに、上述の課題を解決するため、本発明によれば、前記第２の半導体装置は、前記第１の半導体装置の前記複数のバンプが形成された前記面のうち、前記複数のバンプが形成されていない領域に搭載されることを特徴とする半導体装置の製造方法が提供される。
本発明の効果として、半導体装置の製造における歩留まり低下の抑制しながら、高密度実装化を図ることが可能な半導体装置の製造方法の提供が挙げられる。
実施例１にかかる半導体装置の説明図である。 第１の半導体装置の製造方法の説明図である。 第２の半導体装置の製造方法の説明図である。 実施例１にかかる半導体装置の応用例の説明図である。 実施例２にかかる半導体装置の説明図である。 実施例３にかかる半導体装置の説明図である。 実施例４にかかる半導体装置の説明図である。 実施例４にかかる半導体装置の応用例の説明図である。 実施例５にかかる半導体装置の説明図である。 実施例６にかかる半導体装置の説明図である。 実施例７にかかる半導体装置の説明図である。 従来の半導体装置の説明図である。 従来の半導体装置の製造方法の説明図である。 従来の半導体装置の問題点の説明図である。 従来の半導体装置の問題点の説明図である。
以下に添付図面を参照しながら、本発明にかかる半導体装置及びその製造方法の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
本実施の形態にかかる半導体装置１００を、図１を参照しながら説明する。半導体装置１００は、図１（Ａ）に示したように、表面にはんだ等のバンプ３が例えば格子状に形成された第１の半導体装置１１０と、複数の端子２を有し、第１の半導体装置１１０の表面のバンプ３が形成されていない領域に搭載される第２の半導体装置１２０とを含んでいる。第１の半導体装置１１０のバンプ３と第２の半導体装置１２０の端子２とは、後工程で半導体装置１００がプリント基板１３に実装される際に、プリント基板１３上の配線により、電気的に接続される。
第１の半導体装置１１０及び第２の半導体装置１２０の製造方法について、図２及び図３を参照しながら説明する。
（第１の半導体装置１１０）まず、図２を参照しながら、第１の半導体装置１１０について説明する。まず、図２（Ａ）に示したように、エポキシ基板１６の表面に半導体素子１ａ及び配線１４を設ける。そして、図２（Ｂ）に示したように、半導体素子１ａ上の電極と配線１４とを金属細線１５ａにより接続する。その後、図２（Ｃ）に示したように、これらエポキシ基板１６上の各構成部材を覆うように封止樹脂５で封止する。さらに、エポキシ基板１６の裏面にバンプ３を形成する。このエポキシ基板１６にはスルーホール１７が形成されており、配線４は裏面のバンプ３と電気的に導通している。
バンプ３の高さは、後工程で第１の半導体装置１１０に搭載する第２の半導体装置１２０の高さと実質的に同じか、わずかに高い寸法となっている。また、バンプ３は、後工程で半導体装置１００がプリント基板１３に実装される際の熱処理により溶融する。
（第２の半導体装置１２０）次いで、図３を参照しながら、第２の半導体装置１２０の製造方法について説明する。まず、図３（Ａ）に示したように、半導体素子１ｂ上に電気メッキ等により、高さ約５０μｍのＣｕの配線２を形成する。次いで、図３（Ｂ）に示したように、配線２を完全に覆う厚みで半導体素子１ｂの表面全体を封止樹脂５ｂにより封止する。樹脂封止方法はトランスファーモールド法、ポッティング法、印刷法等が用いられる。次いで、図３（Ｃ）に示したように、表面全体を研削して配線２を表面に露出させる。
次いで、図３（Ｄ）に示したように、後工程で切断し分割する部分に所定の深さで溝９を形成する。溝９の深さは最終的に個々の半導体装置とした場合の半導体素子１ｂの厚みに基づいて決定する。半導体素子１ｂの厚みを１００μｍとする場合、溝は約２０μｍ深く形成し約１２０μｍとする。そして、樹脂部５ｂの厚みも加えて合計で１７０μｍの深さとなる。
次いで、裏面研削工程を行う。まず、図３（Ｅ）に示したように、溝９が形成された半導体素子１ｂの樹脂形成面に研削テープ２０を貼付する。この研削テープ２０は紫外線を照射することによって、粘着力が落ち、簡単に剥がせるものである。次いで、研削テープ２０を貼付した面を研削ステージ（図示しない）に吸着により固定する。裏面の研削は、図３（Ｆ）に示したように、上述の溝９の底部に達するまで行う。こうして研削テープ１２上に個々に分割された半導体装置（第２の半導体装置１２０）が並ぶ状態となる。
次いで、図３（Ｇ）に示したように、研削した面にマウントテープ２１が貼付される。そして、研削テープ２０は紫外線が照射されて除去される。この第２の半導体装置１２０がマウントテープ２１に並べられた状態で、第１の半導体装置１１０へと搭載される。
第２の半導体装置１２０の第１の半導体装置１２０への搭載は、第１の半導体装置１１０のバンプ３が形成されていない領域に第２の半導体装置１２０を接着剤１１５を用いて搭載する。この接着剤１１５は、第１の半導体装置１１０に供給しておくこともできるが、マウントテープ２１に接着剤１１５を設けることも可能である。以上の工程により、第１の実施の形態にかかる半導体装置１００が製造される。半導体装置１００は、後工程により、図１（Ｂ）に示したように、プリント基板１３に実装される。このとき、第２の半導体装置１２０の端子２は、プリント基板１３にはんだ１８により電気的に接続される。ここで、はんだ１８は、あらかじめプリント基板１３に塗布されているはんだペーストであり、このはんだペーストは、バンプ３及び端子２に対応してそれぞれ形成されている。
以上のように半導体装置１００によれば、第２の半導体装置１２０は、第１の半導体装置１１０の表面のバンプ３が形成されていない領域に搭載される。そして、第１の半導体装置１１０及び第２の半導体装置１２０がそれぞれ最終テスト済みであるため、歩留まりの低下を抑えつつ、高密度実装化を図ることが可能である。
なお、本実施の形態においては、第１の半導体装置１１０にＢＧＡ構造の半導体装置を採用した場合の一例につき説明したが、本発明はこれに限定されない。例えば図４（Ａ）に示したように、第１の半導体装置として、第２の半導体装置１２０と同様のチップサイズパッケージの第１の半導体装置１１０´を採用し、半導体装置１００´を構成することも可能である。この第１の半導体装置１１０´は、図４（Ｂ）に示したように、上記第１の半導体装置１１０と同様、第２の半導体装置１２０を搭載する領域には、電極２及びバンプ３が形成されていない。なお、以下の実施の形態においても同様である。
本実施の形態にかかる半導体装置２００は、上記半導体装置１００を改良したものであり、第２の半導体装置２２０の端子が形成されていない面が第１の半導体装置２１０の表面と接着剤２１２により接合されることにより、第１の半導体装置２１０に搭載される点で上記半導体装置１００と共通する。以下に、半導体装置２００の改良点につき、図５を参照しながら説明する。なお、略同一の構成要素については同一符号を付すことで詳細な説明を省略する。
半導体装置２００においては、第１の半導体装置２１０のバンプ３が形成されていない所定の領域に、第２の半導体装置２２０の大きさに合わせて浅く平滑に削った凹部（座繰り部）２１５が形成されている。そして、第２の半導体装置２２０はこの座繰り部２１５に搭載される。
半導体装置２００は、後工程により、図５（Ｂ）に示したように、プリント基板１３に実装される。このとき、座繰り部２１５を形成したことにより第２の半導体装置２２０とプリント基板１３との間に広い空間をとることができるので、図５（Ｂ）に示したように、素子間の接続の信頼性を向上させるためのはんだ等のバンプ３ｂを形成することができる。
以上のように、半導体装置２００によれば、第２の半導体装置２２０を搭載する領域に厚み方向の広い空間を取ることができるので、第２の半導体装置２２０が多少厚みのあるものであっても搭載することができる。また、この空間にはんだ等のバンプ３ｂを形成することにより、素子間の接続の信頼性を向上させることが可能である。
本実施の形態にかかる半導体装置３００は、上記半導体装置１００を改良したものであり、第２の半導体装置３２０の端子が形成されていない面が第１の半導体装置３１０の表面と接着剤により接合されることにより、第１の半導体装置３１０に搭載される点で上記半導体装置１００と共通する。以下に、半導体装置３００の改良点につき、図６を参照しながら説明する。なお、略同一の構成要素については同一符号を付すことで詳細な説明を省略する。
半導体装置３００は、図６（Ａ）に示したように、第２の半導体装置３２０の裏面と、第１の半導体装置３１０とを接合する接着剤に、所定の温度以上で接着性を失う低分子接着剤３１５を用いたことを特徴としている。ここで所定の温度とは、半導体装置３００をプリント基板１３に実装する際のリフロー等の熱処理時の温度であり、例えば２００℃以上で接着性を失う低分子接着剤を用いることができる。
半導体装置３００は、後工程により、図６（Ｂ）に示したように、プリント基板１３に実装される。このとき、低分子接着剤３１５は接着力を失い、第１の半導体装置３１０と第２の半導体装置３２０とは分離される。
以上のように半導体装置３００によれば、半導体装置３００をプリント基板１３に実装する際に、第１の半導体装置３１０と第２の半導体装置３２０とを分離して、個別に位置合わせすることができる。かかるセルフアライメント効果により、正確な位置に実装することが可能である。
本実施の形態にかかる半導体装置４００を、図７を参照しながら説明する。なお、第１の実施の形態にかかる半導体装置１００と略同一の構成要素については同一符号を付すことで詳細な説明を省略する。
上記半導体装置１００では、第２の半導体装置１２０の端子が形成されていない面が第１の半導体装置１１０の表面と接着剤１１５により接合されることにより、第１の半導体装置１１０に搭載されていた。本実施の形態にかかる半導体装置４００では、図７（Ａ）に示したように、第２の半導体装置４２０の端子２が第１の半導体装置４１０の表面とはんだ４１５により接合されることにより、第１の半導体装置４１０に搭載されることを特徴としている。
第１の半導体装置４１０のバンプ３が形成されたエポキシ基板１６の裏面には、バンプ３と第２の半導体装置４２０の端子２とを電気的に導通させるための配線パターンが形成されている。上記構成によれば、エポキシ基板１６の裏面で第１の半導体装置４１０と第２の半導体装置４２０とは電気的に接続される。
以上のように半導体装置４００によれば、図７（Ｂ）に示したように、後工程でプリント基板１３に実装する際に、装置全体の端子が増えていないため、容易に実装することが可能である。
なお、本実施の形態においては、第１の半導体装置４１０にＢＧＡ構造の半導体装置を採用した場合の一例につき説明したが、本発明はこれに限定されない。例えば図８（Ａ）に示したように、第１の半導体装置として、第２の半導体装置４２０と同様のチップサイズパッケージの第１の半導体装置４１０´を採用し、半導体装置４００´を構成することも可能である。この第１の半導体装置４１０´は、図８（Ｂ）に示したように、上記第１の半導体装置４１０と同様、第２の半導体装置４２０を搭載する領域には、バンプ３が形成されておらず、端子２が露出している。そして、この第１の半導体装置４１０´の端子２と、第２の半導体装置４２０の端子２とが、はんだ４１５により電気的に接続される。なお、以下の実施の形態においても同様である。
本実施の形態にかかる半導体装置５００は、上記半導体装置４００を改良したものであり、第２の半導体装置５２０の端子が第１の半導体装置５１０の表面とはんだ５１４により接合されることにより、第１の半導体装置５１０に搭載される点で上記半導体装置４００と共通する。以下に、半導体装置５００の改良点につき、図９を参照しながら説明する。なお、略同一の構成要素については同一符号を付すことで詳細な説明を省略する。
半導体装置５００は、図９（Ａ）に示したように、第２の半導体装置５１０の裏面に、熱伝導性の高い接着部材５１５が貼付されることを特徴としている。この接着部材５１５は、図示した例では、所定厚みのシート状をしている。
半導体装置５００は、後工程により、図９（Ｂ）に示したように、プリント基板１３に実装される。このとき、第２の半導体装置５２０は、接着部材５１５の接着力によりプリント基板１３に安定して固定される。
以上のように半導体装置５００によれば、第２の半導体装置５２０は、熱伝導性の高い接着部材６１７を介してプリント基板１３に接続されているため、第２の半導体装置５２０の放熱性を向上させることが可能である。
本実施の形態にかかる半導体装置６００は、上記半導体装置４００を改良したものであり、第２の半導体装置６２０の端子が第１の半導体装置６１０の表面とはんだにより接合されることにより、第１の半導体装置６１０に搭載される点で上記半導体装置４００と共通する。以下に、半導体装置６００の改良点につき、図１０を参照しながら説明する。なお、略同一の構成要素については同一符号を付すことで詳細な説明を省略する。
半導体装置６００は、第２の半導体装置６２０の端子面と、第１の半導体装置６１０とを接合するはんだに、高融点はんだ６１５を用いたことを特徴としている。ここで高融点とは、後工程で半導体装置６００をプリント基板１３に実装する際の温度より高い融点であり、例えば２００℃以上の融点を持つ高融点はんだ６１５を用いることができる。
以上説明したように半導体装置６００によれば、プリント基板１３への実装時のリフロー等の熱処理を行っても、第２の半導体装置６２０は、第１の半導体装置６１０に高融点はんだで接合されているため、安定した基板実装が可能である。
本実施の形態にかかる半導体装置７００を、図１１を参照しながら説明する。なお、第１の実施の形態にかかる半導体装置１００と略同一の構成要素については同一符号を付すことで詳細な説明を省略する。
上記半導体装置１００では、第２の半導体装置１２０は、その裏面が第１の半導体装置１１０の表面と接着剤１１５により接合されることにより、第１の半導体装置１１０に搭載されていた。本実施の形態にかかる半導体装置７００では、図１１に示したように、第２の半導体装置７２０は、その裏面が第１の半導体装置７１０の表面と封止樹脂７１５により接合されることにより、第１の半導体装置７１０に搭載されることを特徴としている。
第１の半導体装置７１０は、所定のパターン加工が施され、必要に応じて放熱板７０２が設けられたエポキシ基板１６に、半導体素子１ａを接着剤により固着する。そして、半導体素子１ａ上の電極と、エポキシ基板１６とを金属細線１５ａで接続する。エポキシ基板１６はその表面で電気的に導通され、第１の半導体装置７１０の裏面に形成されたバンプ３と電気的に接続されている。
第２の半導体装置７２０は、上記第１の半導体装置７１０の封止樹脂７１５の直後の封止樹脂７１５が凝固しないうちに、この封止樹脂７１５に接するように載置される。封止樹脂７１５が凝固すると、第１の半導体装置７１０と第２の半導体装置７２０とは、一体となって固着される。
以上のように半導体装置７００によれば、第２の半導体装置は、第１の半導体装置の樹脂封止部に直接接着されており、接着剤などの別の固着材は不要であるため、工程の簡略化、コスト低減が可能である。
以上、添付図面を参照しながら本発明にかかる半導体装置及びその製造方法の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
１ａ 半導体素子（第１の半導体素子）
１ｂ 半導体素子（第２の半導体素子）
２ 端子
３ バンプ
３ｂ バンプ
５ａ 封止樹脂（第１の樹脂）
５ｂ 封止樹脂（第２の樹脂）
１６ エポキシ基板（基板）
１１０ 第１の半導体装置
１１０’ 第１の半導体装置
１２０ 第２の半導体装置
２１０ 第１の半導体装置
２２０ 第２の半導体装置
３１０ 第１の半導体装置
３２０ 第２の半導体装置
４１０ 第１の半導体装置
４１０’ 第１の半導体装置
４２０ 第２の半導体装置
５１０ 第１の半導体装置
５２０ 第２の半導体装置
６１０ 第１の半導体装置
６２０ 第２の半導体装置
７１０ 第１の半導体装置
７２０ 第２の半導体装置

Claims (3)

  1. 基板と、前記基板の表面に搭載された第１の半導体素子と、前記第１の半導体素子を封止する第１の樹脂と、前記基板の裏面に形成された複数のバンプとを備えた第１の半導体装置を準備する一方で、複数の端子を備えた第２の半導体素子と、前記複数の端子を露出するように前記第２の半導体素子を封止する第２の樹脂とを備えた第２の半導体装置を準備し、
    前記第１の半導体装置及び前記第２の半導体装置の各々に対する最終テストを行い、
    前記最終テストを行った後に、前記第１の半導体装置の前記複数のバンプが形成された面と、前記第２の半導体装置の前記複数の端子が形成された面とを向かい合わせて、前記第２の半導体装置を前記第１の半導体装置に搭載する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記第２の半導体素子は、前記複数の端子が形成された面のみが前記第２の樹脂によって封止されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２の半導体装置は、前記第１の半導体装置の前記複数のバンプが形成された前記面のうち、前記複数のバンプが形成されていない領域に搭載されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
JP2011172225A 2011-08-05 2011-08-05 半導体装置の製造方法 Expired - Lifetime JP5352639B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011172225A JP5352639B2 (ja) 2011-08-05 2011-08-05 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011172225A JP5352639B2 (ja) 2011-08-05 2011-08-05 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008328407A Division JP4881369B2 (ja) 2008-12-24 2008-12-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011244008A JP2011244008A (ja) 2011-12-01
JP5352639B2 true JP5352639B2 (ja) 2013-11-27

Family

ID=45410262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011172225A Expired - Lifetime JP5352639B2 (ja) 2011-08-05 2011-08-05 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5352639B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5337383A (en) * 1976-09-20 1978-04-06 Hitachi Ltd Semiconductor integrated circuit
JP3366062B2 (ja) * 1992-07-02 2003-01-14 モトローラ・インコーポレイテッド オーバモールド形半導体装置及びその製造方法
JPH1012810A (ja) * 1996-06-26 1998-01-16 Hitachi Ltd 半導体装置
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2011244008A (ja) 2011-12-01

Similar Documents

Publication Publication Date Title
JP3526788B2 (ja) 半導体装置の製造方法
JP5341337B2 (ja) 半導体装置及びその製造方法
US7772036B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
US20100164078A1 (en) Package assembly for semiconductor devices
US8129225B2 (en) Method of manufacturing an integrated circuit module
US20130127029A1 (en) Two level leadframe with upset ball bonding surface and device package
US20100019362A1 (en) Isolated stacked die semiconductor packages
US8810016B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
KR20090052688A (ko) 전력 소자 패키지 및 그 제조 방법
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
US20090243079A1 (en) Semiconductor device package
US20240088001A1 (en) Semiconductor device package, electronic assembly and method for manufacturing the same
US8217517B2 (en) Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other
JPH08279591A (ja) 半導体装置とその製造方法
JPH1197570A (ja) 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP4881369B2 (ja) 半導体装置の製造方法
CN111668104B (zh) 一种芯片封装结构及芯片封装方法
JP5352639B2 (ja) 半導体装置の製造方法
JP2006013555A (ja) 半導体装置
JP4123131B2 (ja) 半導体装置
JP5271402B2 (ja) 半導体装置の製造方法
JP2006013554A (ja) 半導体装置
US20240096725A1 (en) Electronic devices and methods of manufacturing electronic devices
CN115985783B (zh) 一种mosfet芯片的封装结构和工艺

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130826

R150 Certificate of patent or registration of utility model

Ref document number: 5352639

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

EXPY Cancellation because of completion of term