JP3365310B2 - プラズマスクリーンセルの制御のための電力出力回路 - Google Patents
プラズマスクリーンセルの制御のための電力出力回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、プラズマスクリー
ンセルの制御のための電力出力回路に関する。
ンセルの制御のための電力出力回路に関する。
【０００２】
【従来の技術】プラズマスクリーンは、複数行及び複数
列の交点に配置されたセルから形成された、アレイ型ス
クリーンである。セルは、希ガスで充填された空洞と、
２つの制御電極と、赤、緑又は青の蛍光デポジションと
を含む。スクリーン上に光スポットを作るために、所与
のセルを用いることによって、電位差がセルの制御電極
間に印加され、そのガスのイオン化を起こす。このイオ
ン化は、紫外線の放出を伴う。放出された光線によっ
て、光スポットの生成が、デポジットされた蛍光体の励
起により得られる。
列の交点に配置されたセルから形成された、アレイ型ス
クリーンである。セルは、希ガスで充填された空洞と、
２つの制御電極と、赤、緑又は青の蛍光デポジションと
を含む。スクリーン上に光スポットを作るために、所与
のセルを用いることによって、電位差がセルの制御電極
間に印加され、そのガスのイオン化を起こす。このイオ
ン化は、紫外線の放出を伴う。放出された光線によっ
て、光スポットの生成が、デポジットされた蛍光体の励
起により得られる。
【０００３】映像を生成するために、セル制御は、従
来、制御信号を出力する論理回路によって行われてい
る。これら信号の論理状態は、光スポットを発生するよ
うに制御されるセルと、それを発生しないように制御さ
れるセルとを決定する。これら論理回路は、通常、例え
ば５ボルト以下の供給電圧である低電圧で供給される。
この電圧は、セル電極を直接ドライブするには十分でな
い。従って、論理回路と制御すべきセルとの間に電力出
力回路が用いられ、低電圧制御信号を高電圧制御信号に
変換する。
来、制御信号を出力する論理回路によって行われてい
る。これら信号の論理状態は、光スポットを発生するよ
うに制御されるセルと、それを発生しないように制御さ
れるセルとを決定する。これら論理回路は、通常、例え
ば５ボルト以下の供給電圧である低電圧で供給される。
この電圧は、セル電極を直接ドライブするには十分でな
い。従って、論理回路と制御すべきセルとの間に電力出
力回路が用いられ、低電圧制御信号を高電圧制御信号に
変換する。
【０００４】空洞内のガスのイオン化は、１００ボルト
の大きさのオーダの高電位を制御電極に適用することを
必要とする。他方で、数十ミリアンペアのオーダのかな
りの電流を（相関的に、これら電極から受信するため
に）電極に与えることができることを必要とする。実際
に、１００ピコファラッドのオーダの比較的高い等価キ
ャパシタンスによって（相関的に、数十ミリアンペアの
電流源によって）、概略的に電極を表すことができる。
従って、これら電極の制御は、キャパシタの充電又は放
電の制御と等しいものである。現在では、通常、プラズ
マスクリーンにおいて、急なエッジを有する信号を得る
ことが望まれる。これは、例えば１００ナノ秒のオーダ
の充電及び放電持続時間と理解されている。高電位に達
し及び高値の容量性負荷であるならば、これは、１００
ミリアンペアに達する非常に高い充電及び放電電流を供
給し且つ取り込む能力を必要とする。
の大きさのオーダの高電位を制御電極に適用することを
必要とする。他方で、数十ミリアンペアのオーダのかな
りの電流を（相関的に、これら電極から受信するため
に）電極に与えることができることを必要とする。実際
に、１００ピコファラッドのオーダの比較的高い等価キ
ャパシタンスによって（相関的に、数十ミリアンペアの
電流源によって）、概略的に電極を表すことができる。
従って、これら電極の制御は、キャパシタの充電又は放
電の制御と等しいものである。現在では、通常、プラズ
マスクリーンにおいて、急なエッジを有する信号を得る
ことが望まれる。これは、例えば１００ナノ秒のオーダ
の充電及び放電持続時間と理解されている。高電位に達
し及び高値の容量性負荷であるならば、これは、１００
ミリアンペアに達する非常に高い充電及び放電電流を供
給し且つ取り込む能力を必要とする。
【０００５】前述したように、プラズマスクリーン電極
の制御は、低電圧論理信号を受信し、且つこれら信号を
高電圧制御信号に変換する電力出力回路によって行われ
る。
の制御は、低電圧論理信号を受信し、且つこれら信号を
高電圧制御信号に変換する電力出力回路によって行われ
る。
【０００６】図１は、電極を制御できる出力回路１の実
施形態の従来の例を説明する。回路１は、制御入力部２
及び出力部４を含む。制御入力部２は、論理入力信号Ｉ
Ｎ１を受信する。この信号は、高電位状態及び低電位状
態の２状態を取ることができる低電圧信号であると考え
る。高電位状態は、例えばＶＣＣ＝５Ｖの正電位ＶＣＣ
を意味する。低電位状態は、グランド電位ＧＮＤ＝０Ｖ
を意味する。出力部４は、出力制御信号ＯＵＴ１を供給
する。この出力信号は、出力部４及びグランドの間に取
り付けられた等価キャパシタＣｏｕｔで表された電極へ
出力される。電極制御は、キャパシタＣｏｕｔを充電し
て、高電圧電位ＶＰＰにし、又は充電されたときにそれ
を放電することからなる。信号ＩＮ１が高電位状態であ
るときに充電が命令され、信号ＩＮ１が低電位状態であ
るときに放電が命令されると考える。
施形態の従来の例を説明する。回路１は、制御入力部２
及び出力部４を含む。制御入力部２は、論理入力信号Ｉ
Ｎ１を受信する。この信号は、高電位状態及び低電位状
態の２状態を取ることができる低電圧信号であると考え
る。高電位状態は、例えばＶＣＣ＝５Ｖの正電位ＶＣＣ
を意味する。低電位状態は、グランド電位ＧＮＤ＝０Ｖ
を意味する。出力部４は、出力制御信号ＯＵＴ１を供給
する。この出力信号は、出力部４及びグランドの間に取
り付けられた等価キャパシタＣｏｕｔで表された電極へ
出力される。電極制御は、キャパシタＣｏｕｔを充電し
て、高電圧電位ＶＰＰにし、又は充電されたときにそれ
を放電することからなる。信号ＩＮ１が高電位状態であ
るときに充電が命令され、信号ＩＮ１が低電位状態であ
るときに放電が命令されると考える。
【０００７】回路１は、パワートランジスタ８及び１０
の対６を含む。これらトランジスタは、通常、相補形の
ＶＤＭＯＳ型Ｎチャネルパワートランジスタと、厚い酸
化物ＨＶＭＯＳ型Ｐチャネルパワートランジスタとであ
る。ＶＤＭＯＳは、縦形ＮチャネルＭＯＳ型トランジス
タを示し、高ソース−ドレイン電位差に耐え、かなりの
電流を出力し又は取り込むことができる。厚い酸化物Ｈ
ＶＭＯＳは、高ソース−ドレイン及びソース−ゲート電
位差に耐えることができるＭＯＳ型Ｐチャネルトランジ
スタを示す。ＰチャネルＨＶＭＯＳ型のトランジスタ８
は、そのソースで電位ＶＰＰを受信する。そのドレイン
は出力部４に接続され、その制御ゲートは制御信号ＩＮ
Ｐを受信する。このトランジスタは、オンのとき、キャ
パシタＣｏｕｔを充電することができる。そのとき、ト
ランジスタ１０はオフになる。ＮチャネルＶＤＭＯＳ型
のトランジスタ１０は、そのソースで電位ＧＮＤを受信
する。そのドレインは出力部４に接続されており、その
制御ゲートは制御信号ＩＮＮを受信する。このトランジ
スタは、オンのとき、キャパシタＣｏｕｔを放電するこ
とができる。そのとき、トランジスタ８はオフになる。
放電トランジスタ１０の制御は、低電圧で実現可能とな
る。該トランジスタ１０は、ＩＮＮ＝ＶＣＣのときオン
になり、ＩＮＮ＝ＧＮＤのときオフになる。従って、回
路１において、信号ＩＮＮは、信号ＩＮ１を受信するイ
ンバータ１２から出力される。低電圧インバータが用い
られ、電位ＶＣＣ及びＧＮＤが給電される。このインバ
ータは、信号ＩＮ１の極性を反転することができ、従っ
て、充電がＩＮ１＝ＶＣＣによって制御され、放電がＩ
Ｎ１＝ＧＮＤによって制御される。充電トランジスタ８
の制御は、高電圧制御を必要とする。実際に、ＩＮＰ＝
ＧＮＤのとき、トランジスタ８はオンとなるが、それを
オフに切り替えるために、信号ＩＮＰは、少なくともＶ
ＰＰに等しい電位に達することができなければならな
い。このために、トランジスタ８の制御は、電位シフト
回路１４によって行われ、回路１４は入力信号ＩＮ１に
よってドライブされる。
の対６を含む。これらトランジスタは、通常、相補形の
ＶＤＭＯＳ型Ｎチャネルパワートランジスタと、厚い酸
化物ＨＶＭＯＳ型Ｐチャネルパワートランジスタとであ
る。ＶＤＭＯＳは、縦形ＮチャネルＭＯＳ型トランジス
タを示し、高ソース−ドレイン電位差に耐え、かなりの
電流を出力し又は取り込むことができる。厚い酸化物Ｈ
ＶＭＯＳは、高ソース−ドレイン及びソース−ゲート電
位差に耐えることができるＭＯＳ型Ｐチャネルトランジ
スタを示す。ＰチャネルＨＶＭＯＳ型のトランジスタ８
は、そのソースで電位ＶＰＰを受信する。そのドレイン
は出力部４に接続され、その制御ゲートは制御信号ＩＮ
Ｐを受信する。このトランジスタは、オンのとき、キャ
パシタＣｏｕｔを充電することができる。そのとき、ト
ランジスタ１０はオフになる。ＮチャネルＶＤＭＯＳ型
のトランジスタ１０は、そのソースで電位ＧＮＤを受信
する。そのドレインは出力部４に接続されており、その
制御ゲートは制御信号ＩＮＮを受信する。このトランジ
スタは、オンのとき、キャパシタＣｏｕｔを放電するこ
とができる。そのとき、トランジスタ８はオフになる。
放電トランジスタ１０の制御は、低電圧で実現可能とな
る。該トランジスタ１０は、ＩＮＮ＝ＶＣＣのときオン
になり、ＩＮＮ＝ＧＮＤのときオフになる。従って、回
路１において、信号ＩＮＮは、信号ＩＮ１を受信するイ
ンバータ１２から出力される。低電圧インバータが用い
られ、電位ＶＣＣ及びＧＮＤが給電される。このインバ
ータは、信号ＩＮ１の極性を反転することができ、従っ
て、充電がＩＮ１＝ＶＣＣによって制御され、放電がＩ
Ｎ１＝ＧＮＤによって制御される。充電トランジスタ８
の制御は、高電圧制御を必要とする。実際に、ＩＮＰ＝
ＧＮＤのとき、トランジスタ８はオンとなるが、それを
オフに切り替えるために、信号ＩＮＰは、少なくともＶ
ＰＰに等しい電位に達することができなければならな
い。このために、トランジスタ８の制御は、電位シフト
回路１４によって行われ、回路１４は入力信号ＩＮ１に
よってドライブされる。
【０００８】回路１４は、２つのＭＯＳ型Ｐチャネルパ
ワートランジスタ１６及び１８と、２つのＭＯＳ型Ｎチ
ャネルパワートランジスタ２０及び２２とを含む。例え
ばＮチャネルＶＤＭＯＳトランジスタ及び厚い酸化物Ｐ
チャネルＨＶＭＯＳトランジスタのような、高電圧に耐
えることができるトランジスタが用いられることにな
る。トランジスタ１６及び１８は、それらのソースで電
位ＶＰＰを受信する。トランジスタ２０及び２２は、そ
れらのソースで電位ＧＮＤを受信する。トランジスタ１
６のドレインは、トランジスタ１８の制御ゲートと、ト
ランジスタ２０のドレインとに接続される。トランジス
タ１８のドレインは、トランジスタ１６の制御ゲート
と、トランジスタ２２のドレインとに接続される。トラ
ンジスタ１８及び２２のドレインは、制御信号ＩＮＰを
出力する。トランジスタ２０は、その制御ゲートで信号
ＩＮＮを受信する。従って、トランジスタ２２は、その
制御ゲートで制御信号ＮＩＮを受信する。この信号ＮＩ
Ｎはインバータ２４から出力され、該インバータ２４
は、低電圧で給電され、入力として信号ＩＮＮを受信す
る。ＩＮＮ＝ＧＮＤのとき、トランジスタ２０はオフに
なり、トランジスタ２２はオンになる。それゆえ、トラ
ンジスタ１６はオンになり、トランジスタ１８はオフに
なる。そのとき、ＩＮＰ＝ＧＮＤになる。充電トランジ
スタ８はオンになり、放電トランジスタ１０はオフにな
る。従って、ＩＮＮ＝ＶＣＣのとき、トランジスタ２０
はオンになり、トランジスタ２２はオフになる。それゆ
え、トランジスタ１６はオフになり、トランジスタ１８
はオンになる。従って、ＩＮＰ＝ＶＰＰとなる。充電ト
ランジスタ８はオフを維持し、放電トランジスタ１０は
オンになる。
ワートランジスタ１６及び１８と、２つのＭＯＳ型Ｎチ
ャネルパワートランジスタ２０及び２２とを含む。例え
ばＮチャネルＶＤＭＯＳトランジスタ及び厚い酸化物Ｐ
チャネルＨＶＭＯＳトランジスタのような、高電圧に耐
えることができるトランジスタが用いられることにな
る。トランジスタ１６及び１８は、それらのソースで電
位ＶＰＰを受信する。トランジスタ２０及び２２は、そ
れらのソースで電位ＧＮＤを受信する。トランジスタ１
６のドレインは、トランジスタ１８の制御ゲートと、ト
ランジスタ２０のドレインとに接続される。トランジス
タ１８のドレインは、トランジスタ１６の制御ゲート
と、トランジスタ２２のドレインとに接続される。トラ
ンジスタ１８及び２２のドレインは、制御信号ＩＮＰを
出力する。トランジスタ２０は、その制御ゲートで信号
ＩＮＮを受信する。従って、トランジスタ２２は、その
制御ゲートで制御信号ＮＩＮを受信する。この信号ＮＩ
Ｎはインバータ２４から出力され、該インバータ２４
は、低電圧で給電され、入力として信号ＩＮＮを受信す
る。ＩＮＮ＝ＧＮＤのとき、トランジスタ２０はオフに
なり、トランジスタ２２はオンになる。それゆえ、トラ
ンジスタ１６はオンになり、トランジスタ１８はオフに
なる。そのとき、ＩＮＰ＝ＧＮＤになる。充電トランジ
スタ８はオンになり、放電トランジスタ１０はオフにな
る。従って、ＩＮＮ＝ＶＣＣのとき、トランジスタ２０
はオンになり、トランジスタ２２はオフになる。それゆ
え、トランジスタ１６はオフになり、トランジスタ１８
はオンになる。従って、ＩＮＰ＝ＶＰＰとなる。充電ト
ランジスタ８はオフを維持し、放電トランジスタ１０は
オンになる。
【０００９】
【発明が解決しようとする課題】図１の回路によって生
じる第１の問題は、充電トランジスタ８を実現するため
に必要とされる表面積にある。実際に、一方でＰチャネ
ルトランジスタ及びＮチャネルトランジスタの導電率の
差と、他方で充電及び放電電流の高値とを与えると、ト
ランジスタ８は、同じ電流の動作に対し、トランジスタ
１０で占有される表面積の２、３倍のオーダの表面積を
占有する。
じる第１の問題は、充電トランジスタ８を実現するため
に必要とされる表面積にある。実際に、一方でＰチャネ
ルトランジスタ及びＮチャネルトランジスタの導電率の
差と、他方で充電及び放電電流の高値とを与えると、ト
ランジスタ８は、同じ電流の動作に対し、トランジスタ
１０で占有される表面積の２、３倍のオーダの表面積を
占有する。
【００１０】図１の回路によって起こる第２の問題は、
入力信号ＩＮ１が状態を変更するとき、出力トランジス
タ８及び１０で同時に導通するリスクである。このよう
な同時の導通は、トランジスタ８及び１０の制御信号が
変更されるときに、これらトランジスタに関する与えら
れた電圧及び電流値に対して、高い電力損失を生じる。
入力信号ＩＮ１が状態を変更するとき、出力トランジス
タ８及び１０で同時に導通するリスクである。このよう
な同時の導通は、トランジスタ８及び１０の制御信号が
変更されるときに、これらトランジスタに関する与えら
れた電圧及び電流値に対して、高い電力損失を生じる。
【００１１】
【課題を解決するための手段】本発明の原理によれば、
出力回路構造は、充電トランジスタに対して必要とされ
る表面積を減らし、入力信号の状態切換において充電及
び放電トランジスタの同時の導通を避けることを可能に
することを提供する。このために、本発明の一実施形態
は、複合Ｐ型トランジスタを形成するように配置された
Ｎチャネル充電トランジスタにより、Ｐチャネル充電ト
ランジスタを置換しており、同時の導通を避けるような
大きさにされたインバータを用いてＮチャネル充電及び
放電トランジスタを制御する。
出力回路構造は、充電トランジスタに対して必要とされ
る表面積を減らし、入力信号の状態切換において充電及
び放電トランジスタの同時の導通を避けることを可能に
することを提供する。このために、本発明の一実施形態
は、複合Ｐ型トランジスタを形成するように配置された
Ｎチャネル充電トランジスタにより、Ｐチャネル充電ト
ランジスタを置換しており、同時の導通を避けるような
大きさにされたインバータを用いてＮチャネル充電及び
放電トランジスタを制御する。
【００１２】従って、本発明の実施形態は、低電圧論理
入力信号を受信する入力部と、高電圧出力制御信号を出
力する出力部と、ドレインが高電圧電位を受信し且つソ
ースが出力部に接続される充電トランジスタ、及びソー
スが基準電位を受信し且つドレインが出力部に接続され
る放電トランジスタを含む出力回路と、論理入力信号に
従って充電トランジスタ及び放電トランジスタを制御す
る制御信号をこれら該トランジスタへ出力する制御手段
とを含むプラズマスクリーンセルの制御のための電力出
力回路を提供する。充電トランジスタ及び放電トランジ
スタがＮチャネルＶＤＭＯＳ型であり、充電トランジス
タが複合Ｐ型トランジスタで形成されている。出力回路
は、電位シフト回路によって制御されるＰチャネルパワ
ートランジスタと、Ｎチャネルパワートランジスタとを
含んでおり、該Ｐチャネルトランジスタは、ソースが高
電圧電位を受信し且つドレインが充電トランジスタの制
御ゲートに接続されており、該Ｎチャネルパワートラン
ジスタは、ソースが基準電位を受信しており、Ｐチャネ
ルトランジスタ及びＮチャネルトランジスタは、充電ト
ランジスタをオンに切り替えたいときにＰチャネルパワ
ートランジスタがオンになり、充電トランジスタをオフ
に切り替えたいときにＮチャネルパワートランジスタが
オンになるように制御されている。制御手段は、Ｎチャ
ネルパワートランジスタ及び放電トランジスタを制御す
るために、単一の制御信号を入力する低電圧インバータ
を含んでおり、該インバータに含まれるトランジスタの
チャネル幅／チャネル長の比は、出力部の放電を命令し
たいときに、Ｎチャネルパワートランジスタがオンに切
り替えられた後に放電トランジスタがオンに切り替えら
れ、充電トランジスタを介して出力部の充電を命令した
いときに、放電トランジスタがオフとなった後にＮチャ
ネルトランジスタがオフになるように決定され、論理入
力信号が出力部の放電を制御する際に、充電トランジス
タのゲートの電位が出力部の電位よりも急速に降下する
ように構成される。
入力信号を受信する入力部と、高電圧出力制御信号を出
力する出力部と、ドレインが高電圧電位を受信し且つソ
ースが出力部に接続される充電トランジスタ、及びソー
スが基準電位を受信し且つドレインが出力部に接続され
る放電トランジスタを含む出力回路と、論理入力信号に
従って充電トランジスタ及び放電トランジスタを制御す
る制御信号をこれら該トランジスタへ出力する制御手段
とを含むプラズマスクリーンセルの制御のための電力出
力回路を提供する。充電トランジスタ及び放電トランジ
スタがＮチャネルＶＤＭＯＳ型であり、充電トランジス
タが複合Ｐ型トランジスタで形成されている。出力回路
は、電位シフト回路によって制御されるＰチャネルパワ
ートランジスタと、Ｎチャネルパワートランジスタとを
含んでおり、該Ｐチャネルトランジスタは、ソースが高
電圧電位を受信し且つドレインが充電トランジスタの制
御ゲートに接続されており、該Ｎチャネルパワートラン
ジスタは、ソースが基準電位を受信しており、Ｐチャネ
ルトランジスタ及びＮチャネルトランジスタは、充電ト
ランジスタをオンに切り替えたいときにＰチャネルパワ
ートランジスタがオンになり、充電トランジスタをオフ
に切り替えたいときにＮチャネルパワートランジスタが
オンになるように制御されている。制御手段は、Ｎチャ
ネルパワートランジスタ及び放電トランジスタを制御す
るために、単一の制御信号を入力する低電圧インバータ
を含んでおり、該インバータに含まれるトランジスタの
チャネル幅／チャネル長の比は、出力部の放電を命令し
たいときに、Ｎチャネルパワートランジスタがオンに切
り替えられた後に放電トランジスタがオンに切り替えら
れ、充電トランジスタを介して出力部の充電を命令した
いときに、放電トランジスタがオフとなった後にＮチャ
ネルトランジスタがオフになるように決定され、論理入
力信号が出力部の放電を制御する際に、充電トランジス
タのゲートの電位が出力部の電位よりも急速に降下する
ように構成される。
【００１３】本発明の他の実施形態によれば、制御手段
を構成するトランジスタのチャネル幅／チャネル長の比
は、出力回路のＰチャネルトランジスタ及びＮチャネル
トランジスタの一方がオンに切り替えられたときに、こ
れらトランジスタの他方がオンとなっていることを避け
るように事前にオフに切り替えられているように決定さ
れる。
を構成するトランジスタのチャネル幅／チャネル長の比
は、出力回路のＰチャネルトランジスタ及びＮチャネル
トランジスタの一方がオンに切り替えられたときに、こ
れらトランジスタの他方がオンとなっていることを避け
るように事前にオフに切り替えられているように決定さ
れる。
【００１４】
【００１５】本発明の他の実施形態によれば、所定の持
続時間よりも短い持続時間の寄生パルスが論理入力信号
で生じたとき、前記パワートランジスタの制御信号の変
更を避けるために論理入力信号を遅延させる論理遅延回
路を含む。
続時間よりも短い持続時間の寄生パルスが論理入力信号
で生じたとき、前記パワートランジスタの制御信号の変
更を避けるために論理入力信号を遅延させる論理遅延回
路を含む。
【００１６】
【発明の実施の形態】本発明の前述の内容、他の特徴及
び効果は、添付図面に関連した本発明の一実施形態にお
ける限定されない以下の記載の中で、詳細に説明してい
く。
び効果は、添付図面に関連した本発明の一実施形態にお
ける限定されない以下の記載の中で、詳細に説明してい
く。
【００１７】図２は、本発明の一実施形態に従って実現
された電力出力回路３０を説明する。
された電力出力回路３０を説明する。
【００１８】出力回路３０は、論理入力信号ＩＮ２を受
信する制御入力部３２と、高電圧出力信号ＯＵＴ２を出
力する出力部３４とを含む。論理信号ＩＮ２は低電圧信
号であり、その電位は所与の論理状態を表す。その論理
状態は、ＩＮ２＝ＶＣＣを高論理状態で、ＩＮ２＝ＧＮ
Ｄを低論理状態で表す。ＶＣＣは低電圧供給電位であ
り、ＧＮＤは基準電位（接地電位とも称される）であ
る。例えばＶＣＣ＝５Ｖ及びＧＮＤ＝０Ｖである。信号
ＩＮ２は、通常、図示されていない論理回路から出力さ
れており、その論理回路は、形成すべき映像によってそ
の論理状態を決定することになる。
信する制御入力部３２と、高電圧出力信号ＯＵＴ２を出
力する出力部３４とを含む。論理信号ＩＮ２は低電圧信
号であり、その電位は所与の論理状態を表す。その論理
状態は、ＩＮ２＝ＶＣＣを高論理状態で、ＩＮ２＝ＧＮ
Ｄを低論理状態で表す。ＶＣＣは低電圧供給電位であ
り、ＧＮＤは基準電位（接地電位とも称される）であ
る。例えばＶＣＣ＝５Ｖ及びＧＮＤ＝０Ｖである。信号
ＩＮ２は、通常、図示されていない論理回路から出力さ
れており、その論理回路は、形成すべき映像によってそ
の論理状態を決定することになる。
【００１９】出力回路３０は、回路３０の出力部３４を
高電圧供給電位ＶＰＰ又は接地電位ＧＮＤに接続するこ
とができる出力回路３６を含む。例えば１５０ボルトの
高電圧供給電位ＶＰＰが選択されることになる。図示さ
れていないプラズマスクリーンセルを制御するために、
この電極は、回路３０の出力部３４に接続される。この
電極は、図１に表されたように、充電又は放電できるキ
ャパシタとして動作することになる。
高電圧供給電位ＶＰＰ又は接地電位ＧＮＤに接続するこ
とができる出力回路３６を含む。例えば１５０ボルトの
高電圧供給電位ＶＰＰが選択されることになる。図示さ
れていないプラズマスクリーンセルを制御するために、
この電極は、回路３０の出力部３４に接続される。この
電極は、図１に表されたように、充電又は放電できるキ
ャパシタとして動作することになる。
【００２０】出力回路３６は、制御出力部３４の電位
を、電位ＶＰＰにもたらすことができるパワートランジ
スタ３８と、電位ＧＮＤにもたらすことができるパワー
トランジスタ４０とを含む。充電トランジスタと称され
るトランジスタ３８のドレインは、電位ＶＰＰを受信す
る。放電トランジスタと称されるトランジスタ４０のソ
ースは、電位ＧＮＤを受信する。トランジスタ４０のド
レインとトランジスタ３８のソースとが相互接続され、
出力部３４を形成する。充電トランジスタ３８は、信号
ＯＵＴ２の電位を実質的に電位ＶＰＰのレベルにもたら
すために、出力部３４へ充電電流を出力することができ
る。放電トランジスタ４０は、信号ＯＵＴ２の電位を実
質的に電位ＧＮＤのレベルにもたらすために、ソース３
４によって供給された放電電流を取り込むことができ
る。出力部３４における１００ピコファラッドの容量性
負荷と、１００〜２００ナノ秒のオーダの充電及び放電
時間とを考慮するならば、充電及び放電電流は８０ミリ
アンペアのオーダになる。
を、電位ＶＰＰにもたらすことができるパワートランジ
スタ３８と、電位ＧＮＤにもたらすことができるパワー
トランジスタ４０とを含む。充電トランジスタと称され
るトランジスタ３８のドレインは、電位ＶＰＰを受信す
る。放電トランジスタと称されるトランジスタ４０のソ
ースは、電位ＧＮＤを受信する。トランジスタ４０のド
レインとトランジスタ３８のソースとが相互接続され、
出力部３４を形成する。充電トランジスタ３８は、信号
ＯＵＴ２の電位を実質的に電位ＶＰＰのレベルにもたら
すために、出力部３４へ充電電流を出力することができ
る。放電トランジスタ４０は、信号ＯＵＴ２の電位を実
質的に電位ＧＮＤのレベルにもたらすために、ソース３
４によって供給された放電電流を取り込むことができ
る。出力部３４における１００ピコファラッドの容量性
負荷と、１００〜２００ナノ秒のオーダの充電及び放電
時間とを考慮するならば、充電及び放電電流は８０ミリ
アンペアのオーダになる。
【００２１】トランジスタ３８及び４０はＮチャネルＶ
ＤＭＯＳ型トランジスタであり、それは、かなりの電流
を提供し且つ吸収し、かなりのソース−ドレイン電圧に
耐える。例えば、９×１０及び５×１８の、それぞれ多
数の基本セルを有するトランジスタが選択される。更
に、出力回路３６は、充電トランジスタ３８に関連した
２つのＭＯＳ型パワートランジスタ４２及び４４を含
む。Ｐチャネルトランジスタ４２及びＮチャンネルトラ
ンジスタ４４は、トランジスタ３８と共に、複合Ｐ型ト
ランジスタを形成することができる。
ＤＭＯＳ型トランジスタであり、それは、かなりの電流
を提供し且つ吸収し、かなりのソース−ドレイン電圧に
耐える。例えば、９×１０及び５×１８の、それぞれ多
数の基本セルを有するトランジスタが選択される。更
に、出力回路３６は、充電トランジスタ３８に関連した
２つのＭＯＳ型パワートランジスタ４２及び４４を含
む。Ｐチャネルトランジスタ４２及びＮチャンネルトラ
ンジスタ４４は、トランジスタ３８と共に、複合Ｐ型ト
ランジスタを形成することができる。
【００２２】ＰチャネルＭＯＳ型トランジスタ４２は、
そのソースにおいて電位ＶＰＰを受信する。そのドレイ
ンは、充電トランジスタ３８の制御ゲートに接続され
る。そして、その制御ゲートにおいてＳ１０で示された
制御信号を受信する。ＮチャネルＭＯＳ型トランジスタ
４４は、そのソースで電位ＧＮＤを受信する。そのドレ
インは、トランジスタ４２のドレイン及び充電トランジ
スタ３８の制御ゲートに接続される。その制御ゲート
は、Ｓ９で示された制御信号を受信する。トランジスタ
４２及び４４から出力され、充電トランジスタ３８の制
御ゲートで受信される信号は、ＰＣＤＥで示されてい
る。ＭＯＳ型トランジスタ４２は、２９４／１８のＷ／
Ｌ比（Ｗ／Ｌはトランジスタチャネル幅／チャネル長の
比である）を有し、ＶＤＭＯＳ型トランジスタ４４は６
×２の基本セル数を有するのが好ましい。
そのソースにおいて電位ＶＰＰを受信する。そのドレイ
ンは、充電トランジスタ３８の制御ゲートに接続され
る。そして、その制御ゲートにおいてＳ１０で示された
制御信号を受信する。ＮチャネルＭＯＳ型トランジスタ
４４は、そのソースで電位ＧＮＤを受信する。そのドレ
インは、トランジスタ４２のドレイン及び充電トランジ
スタ３８の制御ゲートに接続される。その制御ゲート
は、Ｓ９で示された制御信号を受信する。トランジスタ
４２及び４４から出力され、充電トランジスタ３８の制
御ゲートで受信される信号は、ＰＣＤＥで示されてい
る。ＭＯＳ型トランジスタ４２は、２９４／１８のＷ／
Ｌ比（Ｗ／Ｌはトランジスタチャネル幅／チャネル長の
比である）を有し、ＶＤＭＯＳ型トランジスタ４４は６
×２の基本セル数を有するのが好ましい。
【００２３】パワートランジスタ４２は、充電トランジ
スタ３８をオンに切り替えることができる。このため
に、トランジスタ４２がオンになるように信号Ｓ１０を
供給することで十分である。例えばＳ１０＝ＧＮＤが選
択されることになる。従って、信号Ｓ９の電位は、トラ
ンジスタ４４がオフになるような値を有する。例えばＳ
９＝ＧＮＤが選択されることになる。トランジスタ４２
がオンであるとき、信号ＰＣＤＥの電位は、充電トラン
ジスタ３８の等価ゲートキャパシタの充電によって増加
する。一度ＰＣＤＥが充電トランジスタ３８のスレッシ
ョルド電圧Ｖｔに達したならば、充電トランジスタ３８
はオンに切り替わり、そのソースの電位は実質的にＶＰ
Ｐ−Ｖｔに達する。
スタ３８をオンに切り替えることができる。このため
に、トランジスタ４２がオンになるように信号Ｓ１０を
供給することで十分である。例えばＳ１０＝ＧＮＤが選
択されることになる。従って、信号Ｓ９の電位は、トラ
ンジスタ４４がオフになるような値を有する。例えばＳ
９＝ＧＮＤが選択されることになる。トランジスタ４２
がオンであるとき、信号ＰＣＤＥの電位は、充電トラン
ジスタ３８の等価ゲートキャパシタの充電によって増加
する。一度ＰＣＤＥが充電トランジスタ３８のスレッシ
ョルド電圧Ｖｔに達したならば、充電トランジスタ３８
はオンに切り替わり、そのソースの電位は実質的にＶＰ
Ｐ−Ｖｔに達する。
【００２４】充電トランジスタ３８をオフに切り替える
ために、トランジスタ４４が用いられる。このため、例
えばＳ９＝ＶＣＣ及びＳ１０＝ＶＰＰをかけることで十
分である。トランジスタ４４がオンに切り替わり、トラ
ンジスタ３８の等価ゲートキャパシタがグランドに放電
される。当然、この放電中に、トランジスタ４２がオフ
にされなければならない。従って、Ｎチャネルトランジ
スタ３８は、低電位（Ｓ１０＝ＧＮＤ）でオンに切り替
えられ、高電位（Ｓ９＝ＶＣＣ）でオフに切り替えられ
るように制御され、Ｐチャネルトランジスタの動作に対
応する。図１のトランジスタ８の大きさの２〜３分の１
の充電トランジスタを、同じ充電電流に対して用いるこ
とができる。
ために、トランジスタ４４が用いられる。このため、例
えばＳ９＝ＶＣＣ及びＳ１０＝ＶＰＰをかけることで十
分である。トランジスタ４４がオンに切り替わり、トラ
ンジスタ３８の等価ゲートキャパシタがグランドに放電
される。当然、この放電中に、トランジスタ４２がオフ
にされなければならない。従って、Ｎチャネルトランジ
スタ３８は、低電位（Ｓ１０＝ＧＮＤ）でオンに切り替
えられ、高電位（Ｓ９＝ＶＣＣ）でオフに切り替えられ
るように制御され、Ｐチャネルトランジスタの動作に対
応する。図１のトランジスタ８の大きさの２〜３分の１
の充電トランジスタを、同じ充電電流に対して用いるこ
とができる。
【００２５】制御信号Ｓ９は、２つの相補形ＭＯＳ型ト
ランジスタ４８及び５０から形成される低電圧インバー
タ４６によって出力される。Ｐチャネルトランジスタ４
８は、そのソースで電位ＶＣＣを受信する。Ｎチャネル
トランジスタ５０は、そのソースで電位ＧＮＤを受信す
る。これらトランジスタのドレインは、相互接続され、
信号Ｓ９を供給する。これらトランジスタの制御ゲート
は、論理制御信号Ｓ５を受信する。例えば、１００／５
のＷ／Ｌ比を有するトランジスタ４８と、５０／３のＷ
／Ｌ比を有するトランジスタ５０とが選択されることに
なる。
ランジスタ４８及び５０から形成される低電圧インバー
タ４６によって出力される。Ｐチャネルトランジスタ４
８は、そのソースで電位ＶＣＣを受信する。Ｎチャネル
トランジスタ５０は、そのソースで電位ＧＮＤを受信す
る。これらトランジスタのドレインは、相互接続され、
信号Ｓ９を供給する。これらトランジスタの制御ゲート
は、論理制御信号Ｓ５を受信する。例えば、１００／５
のＷ／Ｌ比を有するトランジスタ４８と、５０／３のＷ
／Ｌ比を有するトランジスタ５０とが選択されることに
なる。
【００２６】制御信号ＮＣＤＥは、２つの相補形ＭＯＳ
型トランジスタ５４及び５６から形成される低電圧イン
バータ５２によって出力される。Ｐチャネルトランジス
タ５４は、そのソースで電位ＶＣＣを受信する。Ｎチャ
ネルトランジスタ５６は、そのソースで電位ＧＮＤを受
信する。これらトランジスタのドレインは、相互接続さ
れ、信号ＮＣＤＥを供給する。これらトランジスタの制
御ゲートは、相互接続され、論理制御信号Ｓ５を受信す
る。例えば、２５０／５のＷ／Ｌ比を有するトランジス
タ５４と、１００／３のＷ／Ｌ比を有するトランジスタ
５６とが選択されることになる。
型トランジスタ５４及び５６から形成される低電圧イン
バータ５２によって出力される。Ｐチャネルトランジス
タ５４は、そのソースで電位ＶＣＣを受信する。Ｎチャ
ネルトランジスタ５６は、そのソースで電位ＧＮＤを受
信する。これらトランジスタのドレインは、相互接続さ
れ、信号ＮＣＤＥを供給する。これらトランジスタの制
御ゲートは、相互接続され、論理制御信号Ｓ５を受信す
る。例えば、２５０／５のＷ／Ｌ比を有するトランジス
タ５４と、１００／３のＷ／Ｌ比を有するトランジスタ
５６とが選択されることになる。
【００２７】制御信号Ｓ１０は、図１に記載されている
ものと同様に、電位シフト回路５８から出力される。回
路５８は、２つのＭＯＳ型Ｐチャネルパワートランジス
タ６０及び６２と、２つのＭＯＳ型Ｎチャネルパワート
ランジスタ６４及び６６とを含む。高電圧に耐えること
ができるトランジスタが選択されることになる。例え
ば、５０／１８のＷ／Ｌ比を有するトランジスタ６０
と、１００／１８のＷ／Ｌ比を有するトランジスタ６２
と、６×１の基本セル数を有するＶＤＭＯＳ型トランジ
スタ６４及び６６とが選択されることになる。
ものと同様に、電位シフト回路５８から出力される。回
路５８は、２つのＭＯＳ型Ｐチャネルパワートランジス
タ６０及び６２と、２つのＭＯＳ型Ｎチャネルパワート
ランジスタ６４及び６６とを含む。高電圧に耐えること
ができるトランジスタが選択されることになる。例え
ば、５０／１８のＷ／Ｌ比を有するトランジスタ６０
と、１００／１８のＷ／Ｌ比を有するトランジスタ６２
と、６×１の基本セル数を有するＶＤＭＯＳ型トランジ
スタ６４及び６６とが選択されることになる。
【００２８】トランジスタ６０及び６２は、それらソー
スにおいて電位ＶＰＰを受信する。トランジスタ６４及
び６６は、それらソースにおいて電位ＧＮＤを受信す
る。トランジスタ６０のドレインは、トランジスタ６２
の制御ゲートとトランジスタ６４のドレインとに接続さ
れる。トランジスタ６２のドレインは、トランジスタ６
０の制御ゲートとトランジスタ６６のドレインとに接続
される。トランジスタ６２及び６６のドレインは、制御
信号Ｓ１０を供給する。トランジスタ６６は、その制御
ゲートにおいて論理制御信号Ｓ７を受信する。従って、
トランジスタ６４は、その制御ゲートで制御信号Ｓ８を
受信する。この信号Ｓ８は、低電圧で供給され、入力と
して信号Ｓ７を受信するインバータ６８から供給され
る。Ｓ７＝ＧＮＤのとき、トランジスタ６６はオフにな
り、トランジスタ６４はオンになる。従って、トランジ
スタ６２はオンになり、トランジスタ６０はオフにな
る。そのとき、Ｓ１０＝ＶＰＰとなる。Ｓ７＝ＶＣＣの
とき、トランジスタ６６はオンになり、トランジスタ６
４はオフになる。従って、トランジスタ６０はオンにな
り、トランジスタ６２はオフになる。そのとき、Ｓ１０
＝ＧＮＤになる。
スにおいて電位ＶＰＰを受信する。トランジスタ６４及
び６６は、それらソースにおいて電位ＧＮＤを受信す
る。トランジスタ６０のドレインは、トランジスタ６２
の制御ゲートとトランジスタ６４のドレインとに接続さ
れる。トランジスタ６２のドレインは、トランジスタ６
０の制御ゲートとトランジスタ６６のドレインとに接続
される。トランジスタ６２及び６６のドレインは、制御
信号Ｓ１０を供給する。トランジスタ６６は、その制御
ゲートにおいて論理制御信号Ｓ７を受信する。従って、
トランジスタ６４は、その制御ゲートで制御信号Ｓ８を
受信する。この信号Ｓ８は、低電圧で供給され、入力と
して信号Ｓ７を受信するインバータ６８から供給され
る。Ｓ７＝ＧＮＤのとき、トランジスタ６６はオフにな
り、トランジスタ６４はオンになる。従って、トランジ
スタ６２はオンになり、トランジスタ６０はオフにな
る。そのとき、Ｓ１０＝ＶＰＰとなる。Ｓ７＝ＶＣＣの
とき、トランジスタ６６はオンになり、トランジスタ６
４はオフになる。従って、トランジスタ６０はオンにな
り、トランジスタ６２はオフになる。そのとき、Ｓ１０
＝ＧＮＤになる。
【００２９】更に、出力回路３０は、遅延をもたらす論
理回路を含む。これら遅延回路は、１つの入力及び１つ
の出力を有するインバータ７０、７２、７６、７８及び
８２と、２つの入力及び１つの出力を有するＮＡＮＤ型
の２つの論理ゲート７４及び８０とを含む。これら回路
は、例えば電位ＶＣＣ及びＧＮＤである低電圧で供給さ
れると考える。
理回路を含む。これら遅延回路は、１つの入力及び１つ
の出力を有するインバータ７０、７２、７６、７８及び
８２と、２つの入力及び１つの出力を有するＮＡＮＤ型
の２つの論理ゲート７４及び８０とを含む。これら回路
は、例えば電位ＶＣＣ及びＧＮＤである低電圧で供給さ
れると考える。
【００３０】インバータ７０は、入力として入力信号Ｉ
Ｎ２を受信しており、信号ＩＮ２を反転した論理信号Ｓ
１をその出力部に出力する。この信号Ｓ１は、ゲート８
０の第１の入力部とインバータ７２の入力部とへ供給さ
れる。このインバータ７２は、論理信号Ｓ２をその出力
部に出力する。この信号は、ゲート７４の第１の入力部
とインバータ７６の入力部とへ供給される。インバータ
７６は、論理信号Ｓ３をその出力部に出力する。信号Ｓ
３はインバータ７８の入力部へ供給され、該インバータ
７８の出力部で論理信号Ｓ４を出力する。信号Ｓ４は、
ゲート７４の第２の入力部に供給される。ゲート７４
は、インバータ４６及び５２に供給される論理信号Ｓ５
をその出力部に出力する。信号Ｓ５は、更に、ゲート８
０の第２の入力部へ供給される。このゲートは、インバ
ータ８２の入力部へ供給される論理信号Ｓ６をその出力
部に出力する。インバータ８２は、電位シフト回路５８
へ供給される論理信号Ｓ７をその出力部に出力する。
Ｎ２を受信しており、信号ＩＮ２を反転した論理信号Ｓ
１をその出力部に出力する。この信号Ｓ１は、ゲート８
０の第１の入力部とインバータ７２の入力部とへ供給さ
れる。このインバータ７２は、論理信号Ｓ２をその出力
部に出力する。この信号は、ゲート７４の第１の入力部
とインバータ７６の入力部とへ供給される。インバータ
７６は、論理信号Ｓ３をその出力部に出力する。信号Ｓ
３はインバータ７８の入力部へ供給され、該インバータ
７８の出力部で論理信号Ｓ４を出力する。信号Ｓ４は、
ゲート７４の第２の入力部に供給される。ゲート７４
は、インバータ４６及び５２に供給される論理信号Ｓ５
をその出力部に出力する。信号Ｓ５は、更に、ゲート８
０の第２の入力部へ供給される。このゲートは、インバ
ータ８２の入力部へ供給される論理信号Ｓ６をその出力
部に出力する。インバータ８２は、電位シフト回路５８
へ供給される論理信号Ｓ７をその出力部に出力する。
【００３１】ゲート７４並びにインバータ７６及び７８
によって形成された組立体は、以下で分かるように、入
力信号ＩＮ２の正パルスを遅延させることができる。イ
ンバータ７２及びゲート８０の組立体は、入力信号ＩＮ
２の負パルスを遅延させることができる。
によって形成された組立体は、以下で分かるように、入
力信号ＩＮ２の正パルスを遅延させることができる。イ
ンバータ７２及びゲート８０の組立体は、入力信号ＩＮ
２の負パルスを遅延させることができる。
【００３２】回路３０の動作は、論理入力信号ＩＮ２、
信号Ｓ１、信号Ｓ５、信号Ｓ２、信号Ｓ４、信号Ｓ３、
信号Ｓ６、信号Ｓ７、信号Ｓ８、信号ＮＣＤＥ、信号Ｓ
９、信号Ｓ１０、信号ＰＣＤＥ及び出力制御信号ＯＵＴ
２をそれぞれ表す図３を参照して、ここで説明されてい
る。
信号Ｓ１、信号Ｓ５、信号Ｓ２、信号Ｓ４、信号Ｓ３、
信号Ｓ６、信号Ｓ７、信号Ｓ８、信号ＮＣＤＥ、信号Ｓ
９、信号Ｓ１０、信号ＰＣＤＥ及び出力制御信号ＯＵＴ
２をそれぞれ表す図３を参照して、ここで説明されてい
る。
【００３３】最初に、Ｓ１＝Ｓ５＝Ｓ３＝Ｓ７＝ＶＣ
Ｃ、ＰＣＤＥ＝ＯＵＴ２＝ＶＰＰ及びＩＮ２＝Ｓ２＝Ｓ
４＝Ｓ６＝Ｓ８＝ＮＣＤＥ＝Ｓ９＝Ｓ１０＝ＧＮＤを考
える。言い換えれば、充電トランジスタ３８はオンであ
り、放電トランジスタ４０はオフである。従って、信号
ＯＵＴ２の電位は、トランジスタ３８のスレッショルド
電圧を無視すれば、電位ＶＰＰに実質的に等しくなる。
Ｃ、ＰＣＤＥ＝ＯＵＴ２＝ＶＰＰ及びＩＮ２＝Ｓ２＝Ｓ
４＝Ｓ６＝Ｓ８＝ＮＣＤＥ＝Ｓ９＝Ｓ１０＝ＧＮＤを考
える。言い換えれば、充電トランジスタ３８はオンであ
り、放電トランジスタ４０はオフである。従って、信号
ＯＵＴ２の電位は、トランジスタ３８のスレッショルド
電圧を無視すれば、電位ＶＰＰに実質的に等しくなる。
【００３４】放電トランジスタ４０を介して制御出力部
３４の放電を制御することを考える。このため、入力信
号ＩＮ２は高電位状態に位置付けられる。そのとき、Ｉ
Ｎ２＝ＶＣＣとなる。従って、信号Ｓ１は、低電位状態
に切り替えることになる。これは、一方で信号Ｓ６を高
電位状態に立ち上げ、他方で信号Ｓ２を高電位状態に立
ち上げる。続いて、信号Ｓ３は低電位状態に立ち下げら
れ、信号Ｓ４は高電位状態に立ち上げられる。信号Ｓ４
が高電位状態に立ち上げられると、信号Ｓ５は低電位状
態に切り替わる。
３４の放電を制御することを考える。このため、入力信
号ＩＮ２は高電位状態に位置付けられる。そのとき、Ｉ
Ｎ２＝ＶＣＣとなる。従って、信号Ｓ１は、低電位状態
に切り替えることになる。これは、一方で信号Ｓ６を高
電位状態に立ち上げ、他方で信号Ｓ２を高電位状態に立
ち上げる。続いて、信号Ｓ３は低電位状態に立ち下げら
れ、信号Ｓ４は高電位状態に立ち上げられる。信号Ｓ４
が高電位状態に立ち上げられると、信号Ｓ５は低電位状
態に切り替わる。
【００３５】インバータ７６及び７８は、信号ＩＮ２に
現れる正の寄生パルスを遅延させることができる。実
際、信号Ｓ２の高電位状態への移行がインバータ７６及
び７８に伝達されない限り、信号Ｓ５は高電位状態に維
持される。最小遅延を増加するために、インバータ７２
の出力とゲート７４の第２の入力との間に配置されたイ
ンバータの数を増すか、これらインバータを形成するト
ランジスタのサイズを変更することができる。また、キ
ャパシタをインバータ７６及び７８の間に配置すること
もできる。信号Ｓ９及びＮＣＤＥに対する信号ＩＮ２の
正エッジの遅延は、トランジスタ４２及び４４と、トラ
ンジスタ３８及び４０との同時導通を避けることができ
る。信号Ｓ７によって制御された電位シフト回路５８に
よってトランジスタ４２がオフに切り替わるまで、トラ
ンジスタ４０及び４４のオンへの切り替えが遅延され
る。
現れる正の寄生パルスを遅延させることができる。実
際、信号Ｓ２の高電位状態への移行がインバータ７６及
び７８に伝達されない限り、信号Ｓ５は高電位状態に維
持される。最小遅延を増加するために、インバータ７２
の出力とゲート７４の第２の入力との間に配置されたイ
ンバータの数を増すか、これらインバータを形成するト
ランジスタのサイズを変更することができる。また、キ
ャパシタをインバータ７６及び７８の間に配置すること
もできる。信号Ｓ９及びＮＣＤＥに対する信号ＩＮ２の
正エッジの遅延は、トランジスタ４２及び４４と、トラ
ンジスタ３８及び４０との同時導通を避けることができ
る。信号Ｓ７によって制御された電位シフト回路５８に
よってトランジスタ４２がオフに切り替わるまで、トラ
ンジスタ４０及び４４のオンへの切り替えが遅延され
る。
【００３６】信号Ｓ１の低電位状態への切換は、それに
続く信号Ｓ５のその後引き起こされた立ち下がりに加え
て、信号Ｓ６の高電位状態への切換を生じる。これは、
信号Ｓ７の低電位状態への切換えを生じ、その後信号Ｓ
８を高電位状態へ立ち上がる。これは、信号Ｓ１０の電
位ＶＰＰへの切換を生じ、トランジスタ４２をオフに切
り替える。そのとき、信号Ｓ９が低電位状態になると仮
定するならば、電位ＰＣＤＥは、容量性効果によって充
電トランジスタ３８のゲートのレベルに維持される。従
って、トランジスタ４２及び４４の同時導通が避けられ
る。
続く信号Ｓ５のその後引き起こされた立ち下がりに加え
て、信号Ｓ６の高電位状態への切換を生じる。これは、
信号Ｓ７の低電位状態への切換えを生じ、その後信号Ｓ
８を高電位状態へ立ち上がる。これは、信号Ｓ１０の電
位ＶＰＰへの切換を生じ、トランジスタ４２をオフに切
り替える。そのとき、信号Ｓ９が低電位状態になると仮
定するならば、電位ＰＣＤＥは、容量性効果によって充
電トランジスタ３８のゲートのレベルに維持される。従
って、トランジスタ４２及び４４の同時導通が避けられ
る。
【００３７】信号Ｓ５が低電位状態に切り換えるとき、
トランジスタ５０及び５６がオフに切り替わり、トラン
ジスタ４８及び５４がオンに切り替わる。トランジスタ
５０からみた容量性負荷はトランジスタ５４で耐えるそ
れよりも小さく、信号Ｓ９の電位は、信号ＮＣＤＥの電
位よりも急速に増加する。従って、充電トランジスタ３
８の制御ゲートは、出力部３４よりも急速に放電され、
トランジスタ３８が出力部３４の放電中にオフを維持す
ることを常に保証する。インバータ４６及び５２の出力
の電荷が分かれば、トランジスタ４８及び５４のサイズ
は、実際にそれに従って選択される。それらによってト
ランジスタ４０がオンに切り替わるとき、トランジスタ
３８はオフを維持し、これらトランジスタの同時導通現
象を抑制する。トランジスタ４０がオンになると、信号
ＯＵＴ２の電位が降下して、電位ＧＮＤに達する。
トランジスタ５０及び５６がオフに切り替わり、トラン
ジスタ４８及び５４がオンに切り替わる。トランジスタ
５０からみた容量性負荷はトランジスタ５４で耐えるそ
れよりも小さく、信号Ｓ９の電位は、信号ＮＣＤＥの電
位よりも急速に増加する。従って、充電トランジスタ３
８の制御ゲートは、出力部３４よりも急速に放電され、
トランジスタ３８が出力部３４の放電中にオフを維持す
ることを常に保証する。インバータ４６及び５２の出力
の電荷が分かれば、トランジスタ４８及び５４のサイズ
は、実際にそれに従って選択される。それらによってト
ランジスタ４０がオンに切り替わるとき、トランジスタ
３８はオフを維持し、これらトランジスタの同時導通現
象を抑制する。トランジスタ４０がオンになると、信号
ＯＵＴ２の電位が降下して、電位ＧＮＤに達する。
【００３８】続いて、出力部３４の充電を制御すること
が所望されると仮定する。このために、入力信号ＩＮ２
は低電位状態に位置付けられる。そのとき、ＩＮ２＝Ｇ
ＮＤになる。
が所望されると仮定する。このために、入力信号ＩＮ２
は低電位状態に位置付けられる。そのとき、ＩＮ２＝Ｇ
ＮＤになる。
【００３９】信号Ｓ１は、高電位状態に立ち上げられ
る。これは、信号Ｓ２の低電位状態への切り替えを生じ
る。従って、独立して信号Ｓ３を高電位状態へ且つ信号
Ｓ４を低電位状態へそれぞれ切り替えると同時に、信号
Ｓ５は高電位状態に立ち上げられる。従って、トランジ
スタ４８及び５４がオフに切り替わり、トランジスタ５
０及び５６がオンに切り替わる。信号ＮＣＤＥの電位が
信号Ｓ９の電位よりも急激に降下するようなトランジス
タ５０及び５６の大きさによって、トランジスタ４０
は、トランジスタ４４をオフに切り替わる前に、オフに
切り替えられる。
る。これは、信号Ｓ２の低電位状態への切り替えを生じ
る。従って、独立して信号Ｓ３を高電位状態へ且つ信号
Ｓ４を低電位状態へそれぞれ切り替えると同時に、信号
Ｓ５は高電位状態に立ち上げられる。従って、トランジ
スタ４８及び５４がオフに切り替わり、トランジスタ５
０及び５６がオンに切り替わる。信号ＮＣＤＥの電位が
信号Ｓ９の電位よりも急激に降下するようなトランジス
タ５０及び５６の大きさによって、トランジスタ４０
は、トランジスタ４４をオフに切り替わる前に、オフに
切り替えられる。
【００４０】信号Ｓ５の立ち上がりは、信号Ｓ６の立ち
下がりと同時に生じる。同じ方法で、前述したように、
正パルスがインバータ７６及び７８で遅延され、負パル
スがインバータ７２及びゲート７４で遅延される。この
遅延は、トランジスタ４０及び４４がトランジスタ３８
のオンへの切り替わりの前に有効にオフとなることを保
証することができる。前述したように、この遅延は、入
力部に位置付けられた低電圧論理回路内に実現され、パ
ワートランジスタの同時導通現象の発生を避けることが
できる。
下がりと同時に生じる。同じ方法で、前述したように、
正パルスがインバータ７６及び７８で遅延され、負パル
スがインバータ７２及びゲート７４で遅延される。この
遅延は、トランジスタ４０及び４４がトランジスタ３８
のオンへの切り替わりの前に有効にオフとなることを保
証することができる。前述したように、この遅延は、入
力部に位置付けられた低電圧論理回路内に実現され、パ
ワートランジスタの同時導通現象の発生を避けることが
できる。
【００４１】信号Ｓ６の高電位状態への切り替わりは、
信号Ｓ７の低電位状態への立ち下がりを生じ、従って信
号Ｓ８の高電位状態への立ち上がりを生じる。従って、
トランジスタ６６がオンに切り替わり、信号Ｓ１０の電
位がＧＮＤに立ち下がる。そのとき、トランジスタ４２
はオンに切り替わる。それがオンであるので、充電トラ
ンジスタ３８のゲートの電位が増加する。トランジスタ
４２及び４４の同時導通を避けるために、当然にトラン
ジスタ４４がオフとなる。このため、インバータ８２及
び６８は、トランジスタ５０で耐える負荷が分かれば、
それに従う大きさとなる。従って、トランジスタ３８が
オンに切り替わり、信号ＯＵＴ２の電位が増加する。こ
のとき、トランジスタ４０はオフであり、トランジスタ
３８及び４０の同時導通とならない。
信号Ｓ７の低電位状態への立ち下がりを生じ、従って信
号Ｓ８の高電位状態への立ち上がりを生じる。従って、
トランジスタ６６がオンに切り替わり、信号Ｓ１０の電
位がＧＮＤに立ち下がる。そのとき、トランジスタ４２
はオンに切り替わる。それがオンであるので、充電トラ
ンジスタ３８のゲートの電位が増加する。トランジスタ
４２及び４４の同時導通を避けるために、当然にトラン
ジスタ４４がオフとなる。このため、インバータ８２及
び６８は、トランジスタ５０で耐える負荷が分かれば、
それに従う大きさとなる。従って、トランジスタ３８が
オンに切り替わり、信号ＯＵＴ２の電位が増加する。こ
のとき、トランジスタ４０はオフであり、トランジスタ
３８及び４０の同時導通とならない。
【００４２】従って、本発明は、同時導通問題に関して
小型で且つ最適な大きさの出力回路を有することができ
る。
小型で且つ最適な大きさの出力回路を有することができ
る。
【００４３】以上のように、出力部３４の放電が制御さ
れるとき、放電トランジスタ４０がオンに切り替わる前
に、充電トランジスタ３８がオフになるように、回路が
最適化される。このために、信号ＯＵＴ２の電位降下よ
りも早い信号ＰＣＤＥの電位降下が保証されなければな
らない。実際に、逆の場合、特に、出力部３４に関連す
る容量性負荷が小さいならば、正ゲート−ドレイン電位
差が充電トランジスタ３８のレベルで現れるのも好まし
い。この場合、トランジスタ３８がＮチャネルトランジ
スタであるために、トランジスタ３８はオンに戻され、
同時導通現象となる。従って、この現象の発生を避ける
ために、トランジスタ４２は、トランジスタ４０が出力
部３４で放電するよりも早く、充電トランジスタ３８の
制御ゲートを放電するように制御される。
れるとき、放電トランジスタ４０がオンに切り替わる前
に、充電トランジスタ３８がオフになるように、回路が
最適化される。このために、信号ＯＵＴ２の電位降下よ
りも早い信号ＰＣＤＥの電位降下が保証されなければな
らない。実際に、逆の場合、特に、出力部３４に関連す
る容量性負荷が小さいならば、正ゲート−ドレイン電位
差が充電トランジスタ３８のレベルで現れるのも好まし
い。この場合、トランジスタ３８がＮチャネルトランジ
スタであるために、トランジスタ３８はオンに戻され、
同時導通現象となる。従って、この現象の発生を避ける
ために、トランジスタ４２は、トランジスタ４０が出力
部３４で放電するよりも早く、充電トランジスタ３８の
制御ゲートを放電するように制御される。
【００４４】Ｃｇｄはトランジスタのゲート−ドレイン
キャパシタンスであり、Ｃｓｄはそのソース−ドレイン
キャパシタンスであり、Ｃｇはゲートにおける等価キャ
パシタンスであり、Ｃｓｕｂはその基板キャパシタンス
であり、Ｃｓは出力部３４に接続された容量性負荷であ
り、Ｃ（３４）は出力３４の等価キャパシタンスであ
り、ＶｔはＮチャネルトランジスタのスレッショルド電
圧である。
キャパシタンスであり、Ｃｓｄはそのソース−ドレイン
キャパシタンスであり、Ｃｇはゲートにおける等価キャ
パシタンスであり、Ｃｓｕｂはその基板キャパシタンス
であり、Ｃｓは出力部３４に接続された容量性負荷であ
り、Ｃ（３４）は出力３４の等価キャパシタンスであ
り、ＶｔはＮチャネルトランジスタのスレッショルド電
圧である。
【００４５】出力の充電から放電への移行において、ト
ランジスタ５４及び４８によって出力された電流が、ト
ランジスタ４０及び４４のゲート−ドレインキャパシタ
ンスを充電する。信号ＯＵＴ２の電位の変化ｄＶ／ｄｔ
が大きいので、これら電流は大きい。これら電流は、ト
ランジスタ４０及び４４のゲート−ソース電位差を減少
する。トランジスタ４８のオン状態抵抗Ｒｏｎを減らす
ことによって、高ゲート−ソース電位差がトランジスタ
４４に対して印加される。それらによって、充電トラン
ジスタ３８のゲート電位の立ち下がりは、そのソースに
対して加速される。
ランジスタ５４及び４８によって出力された電流が、ト
ランジスタ４０及び４４のゲート−ドレインキャパシタ
ンスを充電する。信号ＯＵＴ２の電位の変化ｄＶ／ｄｔ
が大きいので、これら電流は大きい。これら電流は、ト
ランジスタ４０及び４４のゲート−ソース電位差を減少
する。トランジスタ４８のオン状態抵抗Ｒｏｎを減らす
ことによって、高ゲート−ソース電位差がトランジスタ
４４に対して印加される。それらによって、充電トラン
ジスタ３８のゲート電位の立ち下がりは、そのソースに
対して加速される。
【００４６】Ｃｇ（３８）＝Ｃｇｄ（３８）＋Ｃｓｄ
（４２）＋Ｃｓｕｂ（４４）及び Ｃ（３４）＝Ｃｓ＋Ｃｓｄ（３８）＋Ｃｓｕｂ（４０）
（４２）＋Ｃｓｕｂ（４４）及び Ｃ（３４）＝Ｃｓ＋Ｃｓｄ（３８）＋Ｃｓｕｂ（４０）
【００４７】更に、
Ｖｇｓ（４４）＝ＶＣＣ−Ｒｏｎ（４８）×Ｃｇｄ（４
４）×ｄＶ／ｄｔ（ＰＣＤＥ）及び Ｖｇｓ（４０）＝ＶＣＣ−Ｒｏｎ（５４）×Ｃｇｄ（４
０）×ｄＶ／ｄｔ（ＯＵＴ２）
４）×ｄＶ／ｄｔ（ＰＣＤＥ）及び Ｖｇｓ（４０）＝ＶＣＣ−Ｒｏｎ（５４）×Ｃｇｄ（４
０）×ｄＶ／ｄｔ（ＯＵＴ２）
【００４８】出力部３４の放電から充電への移行に関し
て、以下の状態が満足されることが分かる。
て、以下の状態が満足されることが分かる。
【００４９】Ｒｏｎ（５０）×Ｃｇｄ（４４）×ｄＶ／
ｄｔ（ＰＣＤＥ）＜Ｖｔ（４４）及び Ｒｏｎ（５６）×Ｃｇｄ（４０）×ｄＶ／ｄｔ（ＯＵＴ
２）＜Ｖｔ（４０）
ｄｔ（ＰＣＤＥ）＜Ｖｔ（４４）及び Ｒｏｎ（５６）×Ｃｇｄ（４０）×ｄＶ／ｄｔ（ＯＵＴ
２）＜Ｖｔ（４０）
【００５０】好ましくは、出力部３４の放電によって出
力回路３０の論理回路が狂わされることを避けるため
に、トランジスタ４０のソースは、この出力部３４から
供給された放電電流を吸収するためにアナロググランド
に接続されており、他方のグランドは出力回路の他の部
品に対して用いられることになる。
力回路３０の論理回路が狂わされることを避けるため
に、トランジスタ４０のソースは、この出力部３４から
供給された放電電流を吸収するためにアナロググランド
に接続されており、他方のグランドは出力回路の他の部
品に対して用いられることになる。
【００５１】出力回路３０において、トランジスタ３８
の出力部３４と制御ゲートとの間に接続されたツェナー
ダイオード８４によって表されたように、保安装置を備
える。このツェナーダイオードは、トランジスタ３８の
制御ゲートとソースとの間に生じる高すぎる電位差を避
ける。このダイオードの存在は、トランジスタ４４のソ
ースに向かって、出力部３４の起こりうる放電パスを生
成する。これは、トランジスタ４４及び４０の制御がイ
ンバータ４６及び５２のように同一タイプの装置によっ
て実現されれば欠点ではない。例えば製造方法又は動作
温度の変化によってこれら装置の特性が変化するなら
ば、これら変化はインバータ４６及び５２の両方に対し
て同じ特性の変化となる。それゆえ、出力回路の動作に
おけるこれらインバータの特性の変化の影響がかなり限
定されることになる。従って、トランジスタ３８の保護
と、回路の本来の動作とを同時に得ることは容易であ
る。これは、出力の放電電流の大部分が、放電トランジ
スタ４０によって吸収されるように、インバータ４６及
び５２の大きさを選択することによる。
の出力部３４と制御ゲートとの間に接続されたツェナー
ダイオード８４によって表されたように、保安装置を備
える。このツェナーダイオードは、トランジスタ３８の
制御ゲートとソースとの間に生じる高すぎる電位差を避
ける。このダイオードの存在は、トランジスタ４４のソ
ースに向かって、出力部３４の起こりうる放電パスを生
成する。これは、トランジスタ４４及び４０の制御がイ
ンバータ４６及び５２のように同一タイプの装置によっ
て実現されれば欠点ではない。例えば製造方法又は動作
温度の変化によってこれら装置の特性が変化するなら
ば、これら変化はインバータ４６及び５２の両方に対し
て同じ特性の変化となる。それゆえ、出力回路の動作に
おけるこれらインバータの特性の変化の影響がかなり限
定されることになる。従って、トランジスタ３８の保護
と、回路の本来の動作とを同時に得ることは容易であ
る。これは、出力の放電電流の大部分が、放電トランジ
スタ４０によって吸収されるように、インバータ４６及
び５２の大きさを選択することによる。
【００５２】当然に、本発明は、当業者によれば容易に
できるであろう種々の変更、修正及び改良を有するもの
である。従って、論理信号の極性が修正でき、及び／又
はこれら信号が異なる論理ゲートで発生できる。例えば
制御信号の極性を反転し、且つＮＡＮＤゲートの代わり
にＮＯＲ型のゲートを用いるように選択することができ
る。
できるであろう種々の変更、修正及び改良を有するもの
である。従って、論理信号の極性が修正でき、及び／又
はこれら信号が異なる論理ゲートで発生できる。例えば
制御信号の極性を反転し、且つＮＡＮＤゲートの代わり
にＮＯＲ型のゲートを用いるように選択することができ
る。
【００５３】このような変更、修正及び改良は、この開
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の記載は、例としてのみであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びその等価物
に規定されるものにのみ限定される。
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の記載は、例としてのみであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びその等価物
に規定されるものにのみ限定される。
【図面の簡単な説明】
【図１】従来技術による出力回路である。
【図２】本発明の実施形態による出力回路である。
【図３】図２に表された本発明の一実施形態による出力
回路によって生成され又は出力された信号及び電位のタ
イミング図である。
回路によって生成され又は出力された信号及び電位のタ
イミング図である。
１、３０、３６ 出力回路
２、３２ 制御入力部
４、３４ 出力部
６ パワートランジスタの対
８ ＰチャネルＨＶＭＯＳ型トランジスタ、充電トラン
ジスタ １０ ＮチャネルＨＶＭＯＳ型トランジスタ、放電トラ
ンジスタ １４、５８ 電位シフト回路 １６、１８、４２、４８、５４、６０、６２ Ｐチャネ
ルＭＯＳ型パワートランジスタ ２０、２２、４４、５０、５６ ＮチャネルＭＯＳ型パ
ワートランジスタ ２４ インバータ ３８ ＰチャネルＶＤＭＯＳ型トランジスタ、充電トラ
ンジスタ ４０、６４、６６ ＮチャネルＶＤＭＯＳ型トランジス
タ、放電トランジスタ ５２、７０、７２、７６、７８、８２ インバータ ７４、８０ ＮＡＮＤ型論理ゲート
ジスタ １０ ＮチャネルＨＶＭＯＳ型トランジスタ、放電トラ
ンジスタ １４、５８ 電位シフト回路 １６、１８、４２、４８、５４、６０、６２ Ｐチャネ
ルＭＯＳ型パワートランジスタ ２０、２２、４４、５０、５６ ＮチャネルＭＯＳ型パ
ワートランジスタ ２４ インバータ ３８ ＰチャネルＶＤＭＯＳ型トランジスタ、充電トラ
ンジスタ ４０、６４、６６ ＮチャネルＶＤＭＯＳ型トランジス
タ、放電トランジスタ ５２、７０、７２、７６、７８、８２ インバータ ７４、８０ ＮＡＮＤ型論理ゲート
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−119824（ＪＰ，Ａ)
特開 平７−66704（ＪＰ，Ａ)
特開 平４−181809（ＪＰ，Ａ)
特開 平５−313597（ＪＰ，Ａ)
特開 平４−301676（ＪＰ，Ａ)
特開 平８−106267（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/28
G09G 3/20 621
G09G 3/20 670
Claims (3)
- 【請求項１】 低電圧論理入力信号（ＩＮ２）を受信す
る入力部（３２）と、高電圧出力制御信号（ＯＵＴ２）
を出力する出力部（３４）と、ドレインが高電圧電位
（ＶＰＰ）を受信し且つソースが前記出力部（３４）に
接続される充電トランジスタ（３８）、及びソースが基
準電位（ＧＮＤ）を受信し且つドレインが前記出力部
（３４）に接続される放電トランジスタ（４０）を含む
出力回路（３６）と、前記論理入力信号に従って前記充
電トランジスタ及び前記放電トランジスタを制御する制
御信号（ＰＣＤＥ、ＮＣＤＥ）をこれらトランジスタへ
出力する制御手段（４２、４４、４６、５２、５８）と
を含むプラズマスクリーンセルの制御のための電力出力
回路（３０）において、 前記充電トランジスタ（３８）及び放電トランジスタ
（４０）がＮチャネルＶＤＭＯＳ型であり、該充電トラ
ンジスタ（３８）が複合Ｐ型トランジスタの一部を形成
しており、 前記出力回路（３６）は、電位シフト回路（５８）によ
って制御されるＰチャネルパワートランジスタ（４２）
と、Ｎチャネルパワートランジスタ（４４）とを含んで
おり、該Ｐチャネルトランジスタは、ソースが高電圧電
位（ＶＰＰ）を受信し且つドレインが前記充電トランジ
スタ（３８）の制御ゲートに接続されており、該Ｎチャ
ネルパワートランジスタは、ソースが前記基準電位（Ｇ
ＮＤ）を受信しており、前記Ｐチャネルトランジスタ及
び前記Ｎチャネルトランジスタは、前記充電トランジス
タ（３８）をオンに切り替えたいときに前記Ｐチャネル
パワートランジスタ（４２）がオンになり、前記充電ト
ランジスタ（３８）をオフに切り替えたいときに前記Ｎ
チャネルパワートランジスタがオンになるように制御さ
れており、 前記制御手段は、前記Ｎチャネルパワートランジスタ及
び前記放電トランジスタ（４０）を制御するために、単
一の制御信号を入力する低電圧インバータ（４６、５
２）を含んでおり、該インバータに含まれるトランジス
タのチャネル幅／チャネル長の比は、前記出力部の放電
を命令したいときに、前記Ｎチャネルパワートランジス
タ（４４）がオンに切り替えられた後に前記放電トラン
ジスタ（４０）がオンに切り替えられ、前記充電トラン
ジスタ（３８）を介して前記出力部の充電を命令したい
ときに、前記放電トランジスタ（４０）がオフとなった
後に前記Ｎチャネルトランジスタ（４４）がオフになる
ように決定され、前記論理入力信号が前記出力部の放電
を制御する際に、前記充電トランジスタのゲートの電位
が前記出力部の電位よりも急速に降下するように構成さ
れることを特徴とする回路。 - 【請求項２】 前記制御手段を構成するトランジスタの
チャネル幅／チャネル長の比は、前記出力回路の前記Ｐ
チャネルトランジスタ（４２）及び前記Ｎチャネルトラ
ンジスタ（４４）の一方がオンに切り替えられたとき
に、これらトランジスタの他方がオンとなっていること
を避けるように事前にオフに切り替えられているように
決定されることを特徴とする請求項１に記載の回路。 - 【請求項３】 所定の持続時間よりも短い持続時間の寄
生パルスが前記論理入力信号に生じたとき、前記パワー
トランジスタの制御信号（ＰＣＤＥ、ＮＣＤＥ）の変更
を避けるために前記論理入力信号（ＩＮ２）を遅延させ
る論理遅延回路（７２、７４、７６、７８、８０）を含
むことを特徴とする請求項１又は２に記載の回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9706498A FR2763735B1 (fr) | 1997-05-22 | 1997-05-22 | Etage de sortie de puissance pour la commande de cellules d'ecran a plasma |
| FR9706498 | 1997-05-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143427A JPH11143427A (ja) | 1999-05-28 |
| JP3365310B2 true JP3365310B2 (ja) | 2003-01-08 |
Family
ID=9507299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17794098A Expired - Fee Related JP3365310B2 (ja) | 1997-05-22 | 1998-05-22 | プラズマスクリーンセルの制御のための電力出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6097214A (ja) |
| EP (1) | EP0880124B1 (ja) |
| JP (1) | JP3365310B2 (ja) |
| DE (1) | DE69833741T2 (ja) |
| FR (1) | FR2763735B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100358698B1 (ko) * | 1999-09-21 | 2002-10-30 | 엘지전자주식회사 | 플라즈마 디스플레이 패널의 저전압 구동장치 및 방법 |
| JP3644867B2 (ja) | 2000-03-29 | 2005-05-11 | 富士通日立プラズマディスプレイ株式会社 | プラズマディスプレイ装置及びその製造方法 |
| US6262599B1 (en) * | 2000-04-06 | 2001-07-17 | International Business Machines Corporation | Level shifting CMOS I/O buffer |
| FR2812963B1 (fr) * | 2000-08-11 | 2003-07-25 | St Microelectronics Sa | Procede et circuit de commande de cellules d'un ecran a plasma |
| JP2002215087A (ja) * | 2001-01-19 | 2002-07-31 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置およびその制御方法 |
| US20040129996A1 (en) * | 2001-05-03 | 2004-07-08 | Hong Jae Shin | High-voltage output circuit for a driving circuit of a plasma |
| KR100786667B1 (ko) * | 2001-05-04 | 2007-12-21 | 오리온피디피주식회사 | 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로 |
| JP3853195B2 (ja) * | 2001-10-29 | 2006-12-06 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6838905B1 (en) * | 2002-10-15 | 2005-01-04 | National Semiconductor Corporation | Level translator for high voltage digital CMOS process |
| CN1275388C (zh) * | 2004-07-30 | 2006-09-13 | 东南大学 | 低功耗cmos型高压驱动电路 |
| FR2878065A1 (fr) * | 2004-11-18 | 2006-05-19 | St Microelectronics Sa | Circuit de decharge d'une charge electrique, et etage de sortie de puissance comprenant un tel circuit de decharge pour la commande de cellules d'ecran plasma |
| KR100678458B1 (ko) * | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | 레벨 쉬프트 회로 및 이의 동작 방법 |
| JP2006235512A (ja) * | 2005-02-28 | 2006-09-07 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
| FR2884078A1 (fr) * | 2005-04-04 | 2006-10-06 | St Microelectronics Sa | Dispositif de decalage de niveau de tension |
| JP2009017276A (ja) * | 2007-07-05 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
| JP2010145802A (ja) * | 2008-12-19 | 2010-07-01 | Panasonic Corp | 駆動装置及び表示装置 |
| US9349795B2 (en) * | 2014-06-20 | 2016-05-24 | Infineon Technologies Austria Ag | Semiconductor switching device with different local threshold voltage |
| US9293533B2 (en) | 2014-06-20 | 2016-03-22 | Infineon Technologies Austria Ag | Semiconductor switching devices with different local transconductance |
| US9231049B1 (en) * | 2014-06-20 | 2016-01-05 | Infineon Technologies Austria Ag | Semiconductor switching device with different local cell geometry |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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