JP2005176298A - 表示装置駆動回路 - Google Patents

Abstract

【課題】 アドレス放電時の出力波形の立ち下がりを緩やかにし、ノイズ及び出力短絡時の過電流による素子の破壊を防止する。
【解決手段】 アドレス放電時の出力波形の立ち下がり時には、バッファ回路２０のＮＭＯＳ２１がオンすることで、低電圧電源端子ＶＤＬからの低電圧（ＶＤＬ）はバックゲート効果により抑制され、ＩＧＢＴ１３のゲートには、ＶＤＬよりも低い電位の信号が入力される。これによって、ＩＧＢＴ１３の出力波形の立ち下がりが緩やかになり、ノイズの発生が防止される。また、ＩＧＢＴ１３のゲート電圧を低くするので、電流供給能力を抑制し、出力短絡時などの過電流による素子の破壊が防止される。
【選択図】 図１

Description

本発明は表示装置駆動回路に関し、特にプラズマディスプレイパネルを駆動する表示装置駆動回路に関する。

近年、テレビジョン放送受信機やパーソナルコンピュータなどにおける表示装置として、大型化、薄型軽量化が実現可能なプラズマディスプレイパネル（以下ＰＤＰと称する）が脚光を浴びている。

図９は、ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。
なお、ここでは簡単のため、２電極のＰＤＰの例を示している。
ＰＤＰ１００の駆動装置は複数のスキャンドライバＩＣ（Integrated Circuit）１０１−１、１０１−２、１０１−３、…、１０１−ｎと、データ（アドレス）ドライバＩＣ１０２−１、１０２−２、１０２−３、…、１０２−ｍなど（ここでｎ，ｍは任意の数である）から構成される。

スキャンドライバＩＣ１０１−１〜１０１−ｎは、それぞれ複数本の走査・維持電極１１１を駆動し、データ（アドレス）ドライバＩＣ１０２〜１０２−ｍは、それぞれ、Ｒ、Ｇ、Ｂの各色に対応する複数本のデータ電極１１２を駆動する。この走査・維持電極１１１と、データ電極１１２とは互いに垂直になるように格子状に配置され、その交点に放電セル（図示せず）が配置される。

スキャンドライバＩＣ１０１−１〜１０１−ｎの数は、例えば、それぞれ６４本の走査・維持電極１１１を駆動可能とすると、ＰＤＰ１００の画素数がＸＧＡ（eXtended video Graphics Array）である場合、画素数は１０２４×７６８であるので、１２個配置されることになる。

画像の表示の際には、これらのスキャンドライバＩＣ１０１−１〜１０１−ｎ、データ（アドレス）ドライバＩＣ１０２−１〜１０２−ｍによって、データ電極１１２からのデータを、放電セルに走査・維持電極１１１ごとにスキャンして書き込み、走査・維持電極１１１に放電維持パルスを出力して放電維持期間だけ放電を維持し、画像の表示を行う。

ここで、従来のスキャンドライバＩＣ（なお、以下では表示装置駆動回路と呼ぶことにする）において、１本の走査線を駆動する部分の出力段の回路について説明する。
図１０は、従来のＰＤＰの表示装置駆動回路における出力段の回路図である。

図１０の回路は、レベルシフタ回路１２１と、バッファ回路１３０と、単位面積で多くの電流を流せる素子である２つのＩＧＢＴ（Insulated Gate Bipolar Transistor）１２２、１２３を有している。

レベルシフタ回路１２１は、図示を省略するが高耐圧のＰＭＯＳ、ＮＭＯＳから構成される回路である。また、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子１４１と接続されており、この信号を０〜１００Ｖの信号に変換して、ＩＧＢＴ１２２のゲートに入力する。

バッファ回路１３０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子１４２と接続されており、バッファ回路の出力はＩＧＢＴ１２３のゲートに出力される。

従来のバッファ回路１３０は、ｐチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下単にＰＭＯＳと称する）１３１、ｎチャンネル型ＭＯＳＦＥＴ（以下単にＮＭＯＳと称する）１３２とからなるＣＭＯＳ（Complementary MOS）により構成される。ＰＭＯＳ１３１と、ＮＭＯＳ１３２のゲートは共に、入力端子１４２と接続されており、ＰＭＯＳ１３１のソースは、ロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬと接続されており、ドレインはＩＧＢＴ１２３のゲート及びＮＭＯＳ１３２のドレインと接続されている。ＮＭＯＳ１３２のソースは、基準電源端子ＧＮＤ（以下単にＧＮＤと表記する）に接続（接地）されている。

ＩＧＢＴ１２２のコレクタ端子は、０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨと接続されており、エミッタは出力端子ＯＵＴ及びＩＧＢＴ１２３のコレクタと接続されている。また、ＩＧＢＴ１２３のエミッタはＧＮＤに接続（接地）されている。

出力端子ＯＵＴは、図９で示したような走査・維持電極１１１と接続され、さらには放電セル（コンデンサＣとみなせる）と接続されている。
なお、以下では、高電圧電源端子ＶＤＨによって供給される１００Ｖの電圧を単にＶＤＨ、低電圧電源端子ＶＤＬによって供給される５Ｖの電圧を単にＶＤＬと表記する場合もある。

このような回路において、例えば、０〜５Ｖの信号が入力端子１４１に入力され、入力端子１４１が『Ｈ』になると、レベルシフタ回路１２１より０Ｖ〜１００Ｖの信号に変換され、ＩＧＢＴ１２２のゲートを『Ｈ』にし、ＩＧＢＴ１２２をオンにして、出力端子ＯＵＴに１００Ｖの高電圧の信号を出力する。

アドレス放電時（前述したデータ電極１１２による書き込み）には、ＩＧＢＴ１２３をオンにして、出力端子ＯＵＴの電位を０Ｖに下げる必要がある。このため、入力端子１４１を『Ｌ』、入力端子１４２の０〜５Ｖの信号を『Ｌ』にしてＣＭＯＳのバッファ回路１３０で、ＩＧＢＴ１２３のゲートを『Ｈ』（ＶＤＬ）にしてオンにする。これにより、出力端子ＯＵＴには基準電源端子ＧＮＤと同じ０Ｖが出力される。

ここで、図１０で示した従来のＰＤＰを駆動する表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示す。
図１１は、従来のＰＤＰを駆動する表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。

ここでは、出力端子ＯＵＴの電位Ｖｏと、ＩＧＢＴ１２３のコレクタに流れる電流Ｉｃの関係を示している。
時刻ｔ１で、ＩＧＢＴ１２３がオンすると、電位Ｖｏは０になるが、その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって電流Ｉ_PがＩＧＢＴ１２３のエミッタに接続されたＧＮＤに流れる。時刻ｔ２で電位Ｖｏが０に下がると電流Ｉ_Pが流れ終わり、図９に示したようにデータ電極１１２に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流Ｉ_Hが流れる。放電電流Ｉ_Hは時刻ｔ４で流れ終わる。

このようなＰＤＰを駆動する表示駆動回路における出力段の回路として、例えば、チャネルを形成しない絶縁ゲート型の横型サイリスタを用いて、回路の部品点数を減少させたものなどもある（例えば特許文献１参照）。
特開２００２−１７６１６８号公報（段落番号〔００２１〕〜〔００２６〕、第３図）

しかし、従来の表示装置駆動回路において、アドレス放電時の電流を多く流せるように、特にＩＧＢＴなどの電流駆動能力の大きい素子を用いた場合、駆動能力が大きすぎて、出力の電位の立ち下がり波形（図１１の時刻ｔ１〜ｔ２）が急峻なものになりノイズが発生しやすいという問題があった。

また、出力端子の短絡時に過電流が流れ破壊しやすいという問題があった。
本発明はこのような点に鑑みてなされたものであり、アドレス放電時の出力波形の立ち下がりを緩やかにし、ノイズの防止、出力短絡時の過電流による素子破壊の防止が可能な表示装置駆動回路を提供することを目的とする。

本発明では上記問題を解決するために、ディスプレイパネルを駆動する表示装置駆動回路において、出力端子と、高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、前記第２のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタの前記ゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、を有することを特徴とする表示装置駆動回路が提供される。

上記の構成によれば、高電圧印加時には、第１のトランジスタをオンすることによって高電圧電源端子からの高電圧が出力端子に供給される。アドレス放電時には、バッファ回路の第１のｎチャンネル型ＭＯＳ電界効果トランジスタがオンすることで、低電圧電源端子からの低電圧はバックゲート効果により抑制され、第２のトランジスタのゲートには、前記の低電圧よりも低い電位の信号が入力される。これによって、第２のトランジスタの出力波形の立ち下がりは緩やかなものになり、ノイズの発生を防止する。

また、ディスプレイパネルを駆動する表示装置駆動回路において、出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、ロジック用の第１の低電圧を供給する第１の低電圧電源端子に電気的に接続された第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、第２の低電圧を供給する第２の低電圧電源端子に電気的に接続された第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタのドレイン及び前記第２のｐチャンネル型ＭＯＳ電界効果トランジスタのドレインと前記第２のトランジスタのゲートとの間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、を有することを特徴とする表示装置駆動回路が提供される。

上記の構成によれば、高電圧印加時には、第１のトランジスタをオンすることによって高電圧電源端子からの高電圧が出力端子に供給される。アドレス放電時には、バッファ回路の第１のｎチャンネル型ＭＯＳ電界効果トランジスタがオンし、第１のｐチャンネル型ＭＯＳ電界効果トランジスタまたは第２のｐチャンネル型ＭＯＳ電界効果トランジスタのいずれかがオンすることによって、バックゲート効果によって抑制された第１の低電圧または第２の低電圧のいずれかが選択されて、第２のトランジスタのゲートに入力される。

本発明は、ＰＤＰの表示装置駆動回路の、出力端子と基準電源端子との間に接続されたトランジスタをロジック用の低電圧より低い電圧でオンするようにしたので、アドレス放電時の出力波形の立ち下がりを緩やかにし、ノイズの発生を防止することができる。また、電流供給能力を抑制するので、出力短絡時の過電流による素子の破壊を防止することができる。

以下、本願発明の実施の形態を図面を参照して詳細に説明する。
図１は本願発明の第１の実施の形態の表示装置駆動回路の回路図である。
表示装置駆動回路は、レベルシフタ回路１１と、バッファ回路２０と、２つのＩＧＢＴ１２、１３を有している。

レベルシフタ回路１１は、図示を省略するが高耐圧のＰＭＯＳ、ＮＭＯＳから構成される回路である。また、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子３１と接続されており、この信号を０〜１００Ｖの信号に変換して、ＩＧＢＴ１２のゲートに出力する。

バッファ回路２０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子３２と接続されており、バッファ回路の出力はＩＧＢＴ１３のゲートに供給される。
第１の実施の形態の表示装置駆動回路におけるバッファ回路２０は、２つのＮＭＯＳ２１、２２と、インバータ回路２３により構成される。入力端子３２は、ＮＭＯＳ２２のゲートと接続されており、ＮＭＯＳ２１のゲートへはインバータ回路２３を介して接続される。また、ＮＭＯＳ２１は、ＩＧＢＴ１３のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ２２のドレインと接続されている。ＮＭＯＳ２２は、ＩＧＢＴ１３のゲートと基準電源端子ＧＮＤとの間に電気的に接続（接地）されている。

ＩＧＢＴ１２は、出力端子ＯＵＴと０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨとの間に電気的に接続されている。また、エミッタはさらにＩＧＢＴ１３のコレクタと電気的に接続されている。ＩＧＢＴ１３は、出力端子ＯＵＴと、基準電源端子ＧＮＤとの間に電気的に接続（接地）されている。

出力端子ＯＵＴは、例えば、図９で示したような走査・維持電極１１１と接続され、さらには放電セル（コンデンサＣとみなせる）と接続されている。
このような回路において、０Ｖ〜５Ｖの信号が入力端子３１に入力され、入力端子３１が『Ｈ』になると、レベルシフタ回路１１より０Ｖ〜１００Ｖの信号に変換され、ＩＧＢＴ１２のゲートを『Ｈ』にし、ＩＧＢＴ１２をオンにして、出力端子ＯＵＴに１００Ｖの高電圧の信号を出力する。

アドレス放電時には、ＩＧＢＴ１３をオンにして、出力端子ＯＵＴの電位を０Ｖに下げる必要がある。このため、入力端子３１を『Ｌ』、入力端子３２の０〜５Ｖの信号を『Ｌ』にしてバッファ回路２０で、ＩＧＢＴ１３のゲートを『Ｈ』にしてオンにする。これにより、出力端子ＯＵＴにはＧＮＤと同じ０Ｖが出力される。

このとき、本発明の第１の実施の形態の表示装置駆動回路においては、ＩＧＢＴ１３のゲートには、従来と異なり低電圧電源端子ＶＤＬに供給された低電圧より低い電圧（約３Ｖ）が印加される。

以下この理由を説明する。
図２は、バッファ回路の低電圧電源端子ＶＤＬに接続されたＮＭＯＳの概略の断面構成図である。

図２のように、図１で示したようなＮＭＯＳ２１は、基板９０上に形成されるｐウェル９１と、ｐウェル９１の表面からｎ＋型の不純物を注入することによって形成されるドレイン９２及びソース９３と、ｐウェル９１上に形成されたゲート酸化膜９４と、ゲート酸化膜９４上に形成されたゲート電極９５とからなる。

このようなＮＭＯＳ２１において、ゲート電極９５に５Ｖが印加されるとチャネル（図示せず）が形成され、ＮＭＯＳ２１がオン状態となる。このとき、ｐウェル９１は０Ｖであり、図１に示した低電圧電源端子ＶＤＬによって、ドレイン９２に５Ｖ（ＶＤＬ）が印加されると、バックゲート効果（基板効果とも呼ばれる）によって、ソース９３側では電位が下がり約３Ｖとなる。ＮＭＯＳ２１のソース９３は図１のようにＩＧＢＴ１３のゲートと接続されているので、ＩＧＢＴ１３のゲートにはＶＤＬより低い、約３Ｖの電圧が供給されることになる。

図３は、本願発明の第１の実施の形態に係るＰＤＰの表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。
ここでは、図１で示したＮＭＯＳ２２のゲート電圧、ＩＧＢＴ１２、１３のゲート電圧、出力端子ＯＵＴの電位ＶｏおよびＩＧＢＴ１３のコレクタに流れる電流Ｉｃの波形を示している。

アドレス放電時、入力端子３１、３２をともに『Ｌ』にすると、ＩＧＢＴ１２のゲート電圧がＶＤＨからＧＮＤに立ち下がる。バッファ回路２０のＮＭＯＳ２２のゲート電圧もＧＮＤに立ち下がり、ＩＧＢＴ１３のゲート電圧は、ＶＤＬより低い約３Ｖの電圧に立ち上がりオン状態となる（時刻ｔ１）。ＩＧＢＴ１３がオンすると、電位ＶｏはＶＤＬ（５Ｖ）でオンさせた場合と比べ、緩やかな立ち下り波形となり、時刻ｔ２で０Ｖになる。その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって流れる電流Ｉ_Pは、従来のように急激には流れず、抑えられて電位Ｖｏが０になる時刻ｔ２までの期間に応じて、ＩＧＢＴ１３のエミッタに接続されたＧＮＤに流れる。電位Ｖｏが０になり、図９に示したようなデータ電極１１２に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流Ｉ_Hが流れる。放電電流Ｉ_Hは時刻ｔ４で流れ終わる。このときの放電電流Ｉ_Hは従来と同じように急激に多くの電流が流れる。

放電電流Ｉ_Hが抑制されない理由を説明する。アドレス放電時には、急激に放電電流Ｉ_HがＩＧＢＴ１３のコレクタに流れるので、ＩＧＢＴ１３の寄生容量であるドレイン−ゲート容量により、図３のようにゲート電圧が上がり、電位Ｖｏが図３のように持ち上げられる。これによって、ＩＧＢＴ１３のゲートが約５Ｖ（ＶＤＬ）に上がり、瞬間的に多くの電流が流れ、安定した表示が可能となる。

このようにして、放電電流Ｉ_Hを抑制することなく、アドレス放電時の出力波形の立ち下がりを緩やかにすることで、ノイズを防止することができる。また、電流供給能力が抑制されるので、出力短絡時の過電流による素子の破壊を防止することができる。

次に本発明の第２の実施の形態の表示装置駆動回路を説明する。
図４は、本願発明の第２の実施の形態の表示装置駆動回路の回路図である。
ここで示す第２の実施の形態の表示装置駆動回路は、第１の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。

第２の実施の形態の表示装置駆動回路におけるバッファ回路４０は、第１の実施の形態と同様に、ＮＭＯＳ４１、４２と、インバータ回路４３を有している（それぞれ、図１のＮＭＯＳ２１、２２、インバータ回路２３と対応している）。入力端子３２は、ＮＭＯＳ４２のゲートと接続されており、ＮＭＯＳ４１のゲートへはインバータ回路４３を介して接続される。また、ＮＭＯＳ４１は、ＩＧＢＴ１３のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ４２のドレインと接続されている。ＮＭＯＳ４２は、ＩＧＢＴ１３のゲートとＧＮＤとの間に電気的に接続（接地）されている。第２の実施の形態のバッファ回路４０においては、さらに、ＮＭＯＳ４１の基板（図２では、ｐウェル９１に対応）と低電圧電源端子ＶＤＬとの間に電気的に接続されたＮＭＯＳ４４と、ＮＭＯＳ４１の基板とＧＮＤとの間に電気的に接続されたＮＭＯＳ４５と、を有する。

入力端子３２が『Ｈ』の場合は、インバータ回路４３によって反転され、ＮＭＯＳ４１のゲートは『Ｌ』となり、ＮＭＯＳ４１はオフする。このときさらに、ＮＭＯＳ４５はオンするので、ＮＭＯＳ４１の基板電位は０Ｖとなる。これによって、バッファ回路４０の出力は、ＮＭＯＳ４２がオンすることにより０Ｖとなり、ＩＧＢＴ１３のゲートに０Ｖが入力される。

アドレス放電時、入力端子３２が『Ｌ』になると、インバータ回路４３によって反転され、ＮＭＯＳ４１のゲートは『Ｈ』となり、ＮＭＯＳ４１はオンする。このときさらに、ＮＭＯＳ４４もオンし、ソースの電位はバックゲート効果により、約３Ｖの電位となり、これによって、ＮＭＯＳ４１の基板電位が約３Ｖに上がる。よって、ＮＭＯＳ４１の出力が引き上げられ、約４Ｖの電位が出力され、ＩＧＢＴ１３のゲートに供給し、ＩＧＢＴ１３をオンすることができる。

このように第２の実施の形態の表示装置駆動回路によれば、アドレス放電時の出力波形の立ち下がり時にＩＧＢＴ１３のゲートに入力する電圧を約４Ｖに引き上げることができる。第１の実施の形態のように３Ｖまで引き下げずに済ませたい場合には効果的である。

次に本発明の第３の実施の形態の表示装置駆動回路を説明する。
図５は、本願発明の第３の実施の形態の表示装置駆動回路の回路図である。
ここで示す第３の実施の形態の表示装置駆動回路は、第１の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。

第３の実施の形態の表示装置駆動回路におけるバッファ回路５０は、第１の実施の形態のバッファ回路２０と同様に、ＮＭＯＳ５１、５２、インバータ回路５３（それぞれ、図１のＮＭＯＳ２１、ＮＭＯＳ２２、インバータ回路２３と対応している）を有し、入力端子３２は、ＮＭＯＳ５２のゲートと接続されており、ＮＭＯＳ５１のゲートへはインバータ回路５３を介して接続される。また、ＮＭＯＳ５１は、ＩＧＢＴ１３のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ５２のドレインと接続されている。ＮＭＯＳ５２は、ＩＧＢＴ１３のゲートとＧＮＤとの間に電気的に接続（接地）されている。さらに、第２の実施の形態と同様に、ＮＭＯＳ５１の基板（図２では、ｐウェル９１に対応）と低電圧電源端子ＶＤＬとの間に電気的に接続されたＮＭＯＳ５４と、ＮＭＯＳ５１の基板とＧＮＤとの間に電気的に接続されたＮＭＯＳ５５と、を有する。

但し、第３の実施の形態のバッファ回路５０では、第２の実施の形態のバッファ回路４０と異なり、ＮＭＯＳ５４の基板は自身のソースと電気的に接続されており、自身の基板電位を引き上げる。基板電位は、ゲート電位が５Ｖなので、約０．６Ｖの閾値以上となる４．４Ｖ程度まで引き上げられる。第３の実施の形態のバッファ回路５０においては、ＮＭＯＳ５４の基板電位までＮＭＯＳ５１の基板電位が引き上げられ、ＮＭＯＳ５２のソース電位は４．４Ｖ程度以上の電位となり、５Ｖ（ＶＤＬ）以下の電圧をＩＧＢＴ１３に入力することができる。

このように、第３の実施の形態の表示装置駆動回路によれば、アドレス放電時の出力波形の立ち下がり時にＩＧＢＴ１３のゲートに入力する電圧を約４．４Ｖに引き上げられる。

なお、図５では、ツェナーダイオード５６をＩＧＢＴ１３のゲートと、ＧＮＤ間に接続してＩＧＢＴ１３のゲートに５Ｖ以上の電圧がかからないように保護している。ツェナーダイオード５６は、図１及び図４で示した第１及び第２の実施の形態の表示装置駆動回路で用いてもよい。また、ＩＧＢＴ１２のゲートを保護するために、ＩＧＢＴ１２のゲートとエミッタ間に接続するようにしてもよい。

このように、本発明の第２、第３の実施の形態では、ＩＧＢＴ１３のゲートに印加する電圧を第１の実施の形態より引き上げることができ、約３Ｖまで下げる必要がないときには有効である。

以上説明してきたように、本願発明の第１〜第３の実施の形態における表示装置駆動回路では、バックゲート効果を利用して、ＩＧＢＴ１３のオン時のゲート電位をＶＤＬより引き下げるとして説明したが、ＶＤＬより低い電圧を供給する第２の低電圧電源端子ＶＤＬ２を設けて、オン時のゲート電位を所定のタイミングで引き下げるようにしてもよい。これを、本発明の第４の実施の形態として以下に説明する。

図６は、本願発明の第４の実施の形態の表示装置駆動回路の回路図である。
ここで示す第４の実施の形態の表示装置駆動回路は、第１の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。

第４の実施の形態のバッファ回路６０は、第１〜第３の実施の形態と異なり、２種類の低電圧電源端子ＶＤＬ１、ＶＤＬ２から電源が供給される。
なお、以下では低電圧電源端子ＶＤＬ１によって供給されるロジック用の低電圧を第１〜第３の実施の形態の低電圧と同じとしてＶＤＬと表記し、低電圧電源端子ＶＤＬ２によって供給される電圧をＶＤＬ２と表記する。ＶＤＬ２は、たとえば０．５ＶＤＬである。

また、図６のバッファ回路６０では、低電圧電源端子ＶＤＬ２が供給する電圧は、ＶＤＬと基準電圧を抵抗Ｒ１、Ｒ２によって分割して発生させる場合について示している。なお、ＶＤＬ２を外部より供給するようにしてもよい。

第４の実施の形態の表示装置駆動回路におけるバッファ回路６０は、第１の実施の形態のバッファ回路２０と同様に、ＮＭＯＳ６１、６２、インバータ回路６３（それぞれ、図１のＮＭＯＳ２１、２２、インバータ回路２３と対応している）を有している。バッファ回路６０は、さらに、低電圧電源端子ＶＤＬ１に電気的に接続されたＰＭＯＳ６４と、低電圧電源端子ＶＤＬ２に電気的に接続されたＰＭＯＳ６５とを有する。

ＮＭＯＳ６１は、ＰＭＯＳ６４、６５のドレインと、ＩＧＢＴ１３のゲートとの間に電気的に接続される。また、ＮＭＯＳ６１のソースはさらにＮＭＯＳ６２のドレインと接続されている。

ＮＭＯＳ６２は、ＩＧＢＴ１３のゲートとＧＮＤとの間に電気的に接続される。
入力端子３２は、ＮＭＯＳ６２のゲートと接続されており、ＮＭＯＳ６１のゲートとはインバータ回路６３を介して接続される。また、入力端子３２は、インバータ回路６３と遅延回路６６を介してＮＡＮＤ回路６７の一方の入力端子、インバータ回路６３のみを介してＮＡＮＤ回路６７の他方の入力端子と接続される。ＮＡＮＤ回路６７の出力端子は、ＰＭＯＳ６５のゲート及び、インバータ回路６８を介してＰＭＯＳ６４のゲートに接続される。

以下、タイミング図を用いて第４の実施の形態の表示装置駆動回路のアドレス放電時の動作を説明する。
図７は、本願発明の第４の実施の形態に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。

ここでは、ＰＭＯＳ６４のゲート電圧、ＮＭＯＳ６２のゲート電圧、ＩＧＢＴ１２、１３のゲート電圧、出力端子ＯＵＴの電位ＶｏおよびＩＧＢＴ１３のコレクタに流れる電流Ｉｃの波形を示している。

アドレス放電時、入力端子３１、３２をともに『Ｌ』にすると、ＩＧＢＴ１２のゲート電圧がＶＤＨからＧＮＤに立ち下がり、バッファ回路６０のＮＭＯＳ６２のゲート電圧もＧＮＤに立ち下がりオフし、ＮＭＯＳ６１がオンする。このとき、ＮＡＮＤ回路６７において、一方の入力端子は遅延回路６６によって、たとえば、１００ｎｓｅｃ程度遅延されるので『Ｌ』であり、他方の入力端子は『Ｈ』であるので、出力は『Ｈ』となる。これにより、ＰＭＯＳ６４のゲート電圧は図のようにＧＮＤのままであり、オン状態を保ち、ＶＤＬをＮＭＯＳ６１のドレインに供給する。ＩＧＢＴ１３のゲートは、バックゲート効果によりＶＤＬより低い約３Ｖの電圧に立ち上がりオン状態となる（時刻ｔ１）。

ＩＧＢＴ１３がオンすると、第１〜第３の実施の形態において説明したように、電位ＶｏはＶＤＬ（５Ｖ）でオンさせた場合と比べ、緩やかな立ち下り波形となり、時刻ｔ２で０Ｖになる。その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって流れる電流Ｉ_Pは、電位Ｖｏが０になる時刻ｔ２までの期間に応じてＩＧＢＴ１３のエミッタに接続されたＧＮＤに流れる。

電位Ｖｏが０になり、図９に示したようなデータ電極１１２に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流Ｉ_Hが流れる。放電電流Ｉ_Hは時刻ｔ４で流れ終わる。

遅延回路６６による遅延が終わる時刻ｔ５では、ＮＡＮＤ回路６７の出力は『Ｌ』となる。このとき、ＰＭＯＳ６４のゲート電圧がＶＤＬに立ち上がり、ＰＭＯＳ６４はオフし、ＶＤＬより低いＶＤＬ２をソースに入力するＰＭＯＳ６５がオンする。これによって、ＮＭＯＳ６１のドレインにはＶＤＬより低い電圧であるＶＤＬ２が供給され、ＩＧＢＴ１３のゲート電圧はＶＤＬ２以下の電圧に立ち下がり、３Ｖよりも低い、例えば２．５Ｖになる。

このように、２種類の低電圧電源端子ＶＤＬ１、ＶＤＬ２と接続する２つのＰＭＯＳ６４、６５を有することによって、ＩＧＢＴ１３に供給するゲート電圧を可変することができる。また、遅延回路６６によって、電流を流す必要がある電位Ｖｏの立ち下がりと、放電電流Ｉ_Hが流れる期間には、ゲート電圧を高め（ＶＤＬよりは低い）にして、その後はゲート電圧をさらに低くするように調整することによって、出力端子ＯＵＴがＶＤＨ（１００Ｖ）に短絡するようなことがあっても、ＩＧＢＴ１３の電流供給能力が抑えられているため、ラッチアップは起こらず素子破壊を防止することができる。

次に、第４の実施の形態の表示装置駆動回路を応用したものを第５の実施の形態として説明する。
図８は、本願発明の第５の実施の形態の表示装置駆動回路の回路図である。

ここで示す第５の実施の形態の表示装置駆動回路は、第１〜第４の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。
第５の実施の形態のバッファ回路７０は、第４の実施の形態と同様に、ＮＭＯＳ７１、ＮＭＯＳ７２、インバータ回路７３、ＰＭＯＳ７４、ＰＭＯＳ７５、遅延回路７６、ＮＡＮＤ回路７７、インバータ７８を有する。

第５の実施の形態のバッファ回路７０は、ツェナーダイオード７９をＩＧＢＴ１３のゲートと、ＧＮＤ間に接続してＩＧＢＴ１３のゲートに５Ｖ以上の電圧がかからないように保護している。

さらに、バッファ回路７０は、ＮＭＯＳ７１の基板電位を可変するためのＮＭＯＳ８０、８１を有している。ＮＭＯＳ８０は、ＮＭＯＳ７１の基板とＧＮＤとの間に電気的に接続され、ゲートは入力端子３２に接続される。一方、ＮＭＯＳ８１は、ＮＭＯＳ７１の基板とＩＧＢＴ１３のゲートとの間に電気的に接続され、ゲートはインバータ回路７３を介して入力端子３２と接続される。

このようなＮＭＯＳ８０、８１を配置することにより、ＮＭＯＳ７１の基板の電位は、ＮＭＯＳ７１がオフの時はＮＭＯＳ８０がオンするのでＧＮＤレベルになり、ＮＭＯＳ７１がオンの時はＮＭＯＳ８１がオンするのでＩＧＢＴ１３のゲートに印加される電位レベルとなる。これによって、ＮＭＯＳ７１のオン抵抗を向上することができ、ＩＧＢＴ１３のオン動作を高速にすることができる。

また、図７で示すバッファ回路７０において、低電圧電源端子ＶＤＬ２が供給する電圧として、直列に接続してＧＮＤに接続するようにした複数（たとえば４つ）のダイオードＤを用いることによって、ＶＤＬよりも低い、たとえば、２．４Ｖ程度の電圧を生成することができる。なお、ＶＤＬ２を外部より供給するようにしてもよい。

また、ＶＤＬ２はＧＮＤへ直接接続するようにしてもよい。
なお、以上の第１〜第５の実施の形態の説明では、出力段のスイッチは、トーテムポールで形成したが、プッシュプルにしてもよい。

また、出力段のスイッチとして、ＩＧＢＴ１２、１３を用いたが、ＭＯＳＦＥＴなど、絶縁ゲートを有する素子を用いてもよい。
また、上記で説明した電圧値などの数値はあくまで一例であり、この値に限定されることはない。

本発明は、情報端末機器やパーソナルコンピュータのディスプレイデバイス、あるいはテレビジョンの画像表示装置などに用いられるプラズマディスプレイパネルの駆動装置に適用される。

本願発明の第１の実施の形態の表示装置駆動回路の回路図である。 バッファ回路の低電圧電源端子ＶＤＬに接続されたＮＭＯＳの概略の断面構成図である。 本願発明の第１の実施の形態に係るＰＤＰの表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。 本願発明の第２の実施の形態の表示装置駆動回路の回路図である。 本願発明の第３の実施の形態の表示装置駆動回路の回路図である。 本願発明の第４の実施の形態の表示装置駆動回路の回路図である。 本願発明の第４の実施の形態に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。 本願発明の第５の実施の形態の表示装置駆動回路の回路図である。 ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。 従来のＰＤＰの表示装置駆動回路における出力段の回路図である。 従来のＰＤＰを駆動する表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。

符号の説明

１１ レベルシフタ回路
１２、１３ ＩＧＢＴ
２０ バッファ回路
２１、２２ ＮＭＯＳ
２３ インバータ回路
３１、３２ 入力端子

Claims (12)

1. ディスプレイパネルを駆動する表示装置駆動回路において、
   出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
   前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
   前記第２のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタの前記ゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、
   を有することを特徴とする表示装置駆動回路。
2. 前記バッファ回路は、さらに、前記第１のｎチャンネル型ＭＯＳ電界効果トランジスタの基板と前記低電圧電源端子との間に電気的に接続された第３のｎチャンネル型ＭＯＳ電界効果トランジスタと、
   前記基板と、前記基準電源端子との間に電気的に接続された第４のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有し、
   前記基板の電位を切り替えることを特徴とする請求項１記載の表示装置駆動回路。
3. 前記バッファ回路において、前記第３のｎチャンネル型ＭＯＳ電界効果トランジスタの基板が、前記第３のｎチャンネル型ＭＯＳ電界効果トランジスタのソースと電気的に接続し、前記第１のｎチャンネル型ＭＯＳ電界効果トランジスタの前記基板の前記電位を引き上げることを特徴とする請求項２記載の表示装置駆動回路。
4. 前記第２のトランジスタの前記ゲートと前記基準電源端子との間に、前記ゲートを保護するためのツェナーダイオードを有したことを特徴とする請求項１記載の表示装置駆動回路。
5. 前記第１及び第２のトランジスタはＩＧＢＴであることを特徴とする請求項１記載の表示装置駆動回路。
6. ディスプレイパネルを駆動する表示装置駆動回路において、
   出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
   前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
   ロジック用の第１の低電圧を供給する第１の低電圧電源端子に電気的に接続された第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、第２の低電圧を供給する第２の低電圧電源端子に電気的に接続された第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタのドレイン及び前記第２のｐチャンネル型ＭＯＳ電界効果トランジスタのドレインと前記第２のトランジスタのゲートとの間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、
   を有することを特徴とする表示装置駆動回路。
7. 前記バッファ回路は、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のｐチャンネル型ＭＯＳ電界効果トランジスタの、いずれか一方をオン、他方をオフにすることで、前記第２のトランジスタのゲート電圧を可変することを特徴とする請求項６記載の表示装置駆動回路。
8. 前記バッファ回路は、前記オン、オフの期間を調整する遅延回路を有することを特徴とする請求項７記載の表示装置駆動回路。
9. 前記第２のトランジスタの前記ゲートと前記基準電源端子との間に、前記ゲートを保護するためのツェナーダイオードを有したことを特徴とする請求項６記載の表示装置駆動回路。
10. 前記第２の低電圧は、前記第１の低電圧をもとに生成されることを特徴とする請求項６記載の表示装置駆動回路。
11. 前記第１及び第２のトランジスタはＩＧＢＴであることを特徴とする請求項６記載の表示装置駆動回路。
12. ディスプレイパネルを駆動する表示装置駆動回路において、
    出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
    前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
    前記第２のトランジスタのゲートにロジック用の低電圧より低い電圧を供給するバッファ回路と、
    を有することを特徴とする表示装置駆動回路。
    

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