JP3360774B2 - 高電子移動度電界効果トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速・高周波動作に
適する高電子移動度電界効果トランジスタ（ＨＥＭＴ）
に関するものである。

【０００２】

【従来の技術】近年、素子の高速化・高周波化に対する
ニーズが高まりつつある。高電子移動度電界効果トラン
ジスタ（ＨＥＭＴ）は、電子を供給するための電子供給
層（ドープ層）と、電子が走行するチャネル層とをバン
ドギャップの異なる材料で作製し、電子を不純物の少な
いチャネル層の量子効果により閉じ込めることにより、
ドープ層に添加されているドナー不純物から電子を分離
して、散乱を防止し動作速度を向上できるという特徴が
ある。尚、電子の蓄積されるチャネル層部分を量子井戸
と呼ぶこともある。

【０００３】ＨＥＭＴを高速化するためには、チャネル
層に電子移動度の高い材料を用いることが有効である。
このため、チャネル層の材質には例えばＧａＡｓよりも
ＩｎＧａＡｓが適しており、特にＩｎＧａＡｓはＩｎの
含有率が高いほど移動度が高くなるため、基板材料のＩ
ｎＰと等しい格子定数を持つＩｎ_0.53Ｇａ_0.47Ａｓや、
さらにＩｎの含有率を高めたＩｎ_0.8 Ｇａ_0.2 Ａｓがチ
ャネル層に用いられている。

【０００４】このようなＩｎＧａＡｓと組み合わせて用
いられるドープ層の材質はＩｎＡｌＡｓが一般的であ
る。図１４にこのようなＨＥＭＴの具体的な構造を示
す。半導体膜は、ＩｎＰ基板４１上に、ＩｎＡｌＡｓバ
ッファ層４２、ＩｎＧａＡｓチャネル層４３、ＩｎＡｌ
Ａｓスペーサ層４４、ｎ⁺ ＩｎＡｌＡｓドープ層４５、
ＩｎＡｌＡｓゲートコンタクト層４６、ｎ⁺ ＩｎＧａＡ
ｓキャップ層４７を順次積層した構造をとる。又、ｎ⁺
ＩｎＡｌＡｓドープ層４５の代わりに、１原子層に電子
を集中してドープしたプレーナドープ層を用いる場合も
ある。ソース電極４８およびドレイン電極４９はｎ⁺ Ｉ
ｎＧａＡｓキャップ層４７に形成され、ゲート電極５０
はｎ⁺ ＩｎＧａＡｓキャップ層４７をエッチング除去
し、ＩｎＡｌＡｓゲートコンタクト層４６を露出させた
のちに形成する。尚、このゲート形成時のエッチングを
リセスエッチングと呼んでいる。

【０００５】ところが、図１４に示した従来構造では、
ドープ濃度を高めて導電率を上げたｎ⁺ ＩｎＧａＡｓキ
ャップ層４７がゲート電極５０の近傍に位置するため、
ゲート電極５０に加える電圧を高めた場合に、キャップ
層４７とゲート電極５０との間に加わる電界が増大し、
ゲートの耐圧が低くなるという問題がある。

【０００６】そこで、ゲート耐圧の改善を行うために
は、例えば、図１４において破線で示すように、リセス
エッチングの時間を長くし、横方向にもエッチング（サ
イドエッチング）を行ってｎ⁺ ＩｎＧａＡｓキャップ層
４７をゲート電極５０から遠ざければよい。

【０００７】

【発明が解決しようとする課題】しかしながら、ゲート
電極５０の周辺において広範囲にわたりエッチングを行
うと、サイドエッチングによってゲート電極５０の周辺
の広範囲にわたりＩｎＡｌＡｓゲートコンタクト層４６
が露出することとなる。その結果、以下のような問題が
生じる。

【０００８】一般に、ＩｎＡｌＡｓは、その表面（半導
体表面）が空気中に晒されると酸化され易く、この酸化
膜中に負の電荷を蓄積してしまうという特性を持つ。こ
の蓄積された負の電荷（固定電荷）はＨＥＭＴの電流電
圧特性にキンクという急激な曲がり（電流増加現象）を
発生させる要因となることが報告されている。例えば、
１９９４年第５５回応用物理学会学術講演会講演予稿集
Ｎｏ．３、ｐ．１０６９には次の３つことが報告されて
いる。（１）露出したＩｎＡｌＡｓ表面に蓄積された負
の固定電荷が表面空乏層を形成し、ソース抵抗（寄生抵
抗）増加となる。（２）ドレイン電圧の印加とともに、
衝突イオン化により生じた正孔（ホール）が負の固定電
荷を打ち消し、表面空乏層を小さくし、寄生抵抗を減ら
してキンクを発生させる。（３）リセスエッチングの横
方向のエッチング量（サイドエチング量）が大きいとキ
ンクが顕著になる。

【０００９】尚、ゲート耐圧を確保する方法として、東
芝レビュー１９９２年、Ｖｏｌ．４７，Ｎｏ．１、ｐ．
１５〜１８には２段リセス（ダブルリセス）構造が示さ
れている。つまり、図１５に示すように、ｎ⁺ ＩｎＧａ
Ａｓ層５８を二段階に分けてエッチングしている。しか
しながら、依然としてゲート電極５９の近傍には一段目
のエッチングで除去されないｎ⁺ ＩｎＧａＡｓが残って
おり、ｎ⁺ ＩｎＧａＡｓをゲート電極５９に近づける
と、やはりゲート耐圧は低下する傾向にある。

【００１０】この発明は上記のような点を鑑みてなされ
たものであり、その目的は耐圧を確保しつつキンクを最
小限に抑制することができ、さらに、実用上好ましい高
電子移動度電界効果トランジスタを提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明者らは、まずはじ
めに、キンクの原因の一つであるＩｎＡｌＡｓの表面酸
化層について分析を行った。具体的には、空気中に数時
間以上晒したＩｎＡｌＡｓ膜の表面を、Ａｒイオンで除
々にスパッタリング（イオンによるエッチング）しなが
らオージェ電子分光法により分析した。この結果、Ｉｎ
ＡｌＡｓの酸化層の厚さは約５ｎｍ程度であることが判
明した。尚、同様の手法によりＩｎＧａＡｓの酸化層の
厚さについても分析を行った結果、約２ｎｍとＩｎＡｌ
Ａｓに比べて薄いことが分かった。

【００１２】上記の分析結果をもとに、従来構造（図１
４に示した構造）の半導体のバンド構造と量子井戸に蓄
積された電子の分布とを計算した。計算は、ポアソンの
式とシュレディンガー波動方程式とを自己無撞着に解く
手法を用いており、この計算法は量子井戸の電子解析に
用いられる一般的手法である。前述したようにＨＥＭＴ
構造では、チャネル層に極めて移動度の高い材質を用い
ており、チャネル層すなわち量子井戸部分により多くの
電子を蓄積させることで半導体層の抵抗を下げることが
できる。従って、量子井戸に蓄積される電子量を計算す
ることで、寄生抵抗の大小を推測することができる。

【００１３】図１１には、バンド形状と電子分布の計算
に用いた構造を、図１２，１３には計算結果をそれぞれ
示す。この計算例では、図１１に示すように、ＩｎＧａ
Ａｓチャネル層５１は２０ｎｍ、ＩｎＡｌＡｓスペーサ
層５２は５ｎｍ、ｎ⁺ ＩｎＡｌＡｓドープ層５３は１０
ｎｍ、ＩｎＡｌＡｓゲートコンタクト層５４は１０ｎ
ｍ、ｎ⁺ ＩｎＧａＡｓキャップ層５５は２０ｎｍとし
た。ＩｎＧａＡｓチャネル層５１におけるＩｎ含有率は
８０％とし、他の層におけるＩｎＧａＡｓのＩｎ含有率
は５３％とし、ＩｎＡｌＡｓにおけるＩｎ含有率は５２
％とＩｎＰ基板と格子定数が等しくした。又、ｎ⁺ 層の
ドープ濃度はｎ＝５×１０¹⁸ｃｍ^-3とした。

【００１４】図１２には、図１１のＡ−Ａ断面での計算
結果を示す。ここで、図１１に示すように、エッチング
により露出したＩｎＡｌＡｓゲートコンタクト層５４に
おいては、その膜厚１０ｎｍのうち、表面の５ｎｍは酸
化されて酸化層５６が形成されており、実質的なＩｎＡ
ｌＡｓゲートコンタクト層５４の膜厚は５ｎｍと考え
た。又、酸化層５６と半導体部分の界面がＩｎＡｌＡｓ
の真性準位にピニングされていると仮定した。このよう
な前提での計算の結果、図１２の実線にて示すように、
量子井戸すなわちＩｎＧａＡｓチャネル層５１には電子
が最大量の半分程度（１．５×１０¹⁸ｃｍ^-3）しか蓄積
されていないことが分かった。

【００１５】一方、図１１での、エッチングされずに残
っているｎ⁺ ＩｎＧａＡｓキャップ層５５におけるＢ−
Ｂ断面での計算結果を図１３に示す。ここで、図１１に
示すように、ｎ⁺ ＩｎＧａＡｓキャップ層５５の酸化層
５７は２ｎｍと仮定した。図１３に実線で示すように表
面から４５ｎｍ〜６５ｎｍの部分に位置する量子井戸す
なわちＩｎＧａＡｓチャネル層５１にはほぼ最大量の
２．６×１０¹⁸ｃｍ^-3の電子が蓄積されている。尚、表
面から２０ｎｍ以下の領域のｎ⁺ ＩｎＧａＡｓキャップ
層５５内にも電子が蓄積されているが、キャップ層５５
の電子の移動度は量子井戸（チャネル層）の移動度に比
べて１／５以下なので、膜全体の抵抗にはあまり影響し
ない。

【００１６】以上の結果から、ＩｎＡｌＡｓゲートコン
タクト層５４の露出部分（図１１のＡ−Ａ断面部分）は
ｎ⁺ ＩｎＧａＡｓキャップ層５５の配置部分（図１１の
Ｂ−Ｂ断面部分）に比べて抵抗が高く、寄生抵抗として
作用していると考えられる。

【００１７】ところが、酸化膜中の負の固定電荷が打ち
消されると、酸化膜と半導体との界面の電位は正の側に
シフトする。例えば、界面の電位が＋０．５ボルト程度
変動したと仮定すると、図１２において破線にて併せて
示したように、量子井戸に蓄積される電子はほぼ最大量
の２．６×１０¹⁸ｃｍ^-3程度まで増加する。この場合に
は、膜の抵抗はキャップ層５５の配置部分（図１３に示
す状態）と同程度まで緩和される。

【００１８】以上の解析から従来構造では、固定電荷を
緩和すると寄生抵抗が減少することが確認できた。寄生
抵抗が小さくなるとドレイン電流は増大するため、これ
がキンクの原因であると推測できる。尚、この固定電荷
の緩和現象は前述したようにドレインバイアスを増した
時に発生する衝突電離によるホールがＩｎＡｌＡｓ露出
部分に達することによると考えられる。今回は図１１に
示した構造で行ったが、他の膜構造でも一段リセスにお
いて、ゲートバイアスが０ボルト近傍でゲートが作用す
るように、言い換えればゲートバイアスを変えた時にド
レイン電流が変動するようにリセスエッチング深さを設
計する限り、ゲート近傍のＩｎＡｌＡｓ露出部分でも同
様の抵抗変動が発生することになる。

【００１９】そこで、以上に述べた分析と数値解析の結
果に基づいて、以下のような構成を採ることとした。図
１６に示すように、請求項１に記載の発明は、半絶縁性
基板の上に、電子移動領域である第１のアンドープ半導
体層と、電子供給層である第１のドープ半導体層と、ゲ
ート電極とコンタクトをとるための第２のアンドープ半
導体層と、ソース・ドレイン電極とコンタクトをとるた
めの第２のドープ半導体層とが積層された構造をなす高
電子移動度電界効果トランジスタであって、前記第２の
アンドープ半導体層の厚さを、量子井戸を電子で満たす
に十分な厚さとし、前記第２のドープ半導体層の広範囲
において当該第２のドープ半導体層を選択的にリセスエ
ッチングして前記第２のアンドープ半導体層を露出させ
るとともに、その第２のアンドープ半導体層の露出部の
うちの一部領域において当該第２のアンドープ半導体層
を、ピンチオフ電圧の印加にてドレイン電流が流れない
厚さまでリセスエッチングした高電子移動度電界効果ト
ランジスタをその要旨とする。

【００２０】請求項２に記載の発明は、請求項１に記載
の発明における前記第２のアンドープ半導体層は単層構
造をなすものである高電子移動度電界効果トランジスタ
をその要旨とする。

【００２１】請求項３に記載の発明は、請求項１に記載
の発明における前記第２のアンドープ半導体層は、上側
層と下側層との２層構造をなし、前記一段目のリセスエ
ッチングにより上側層が露出するとともに二段目のリセ
スエッチングにより下側層が露出するものである高電子
移動度電界効果トランジスタをその要旨とする。

【００２２】請求項４に記載の発明は、請求項３に記載
の発明における前記第２のアンドープ半導体層の上側層
の材料は下側層の材料よりも、空気との接触により形成
される酸化層の厚さが薄いものである高電子移動度電界
効果トランジスタをその要旨とする。

【００２３】請求項５に記載の発明は、請求項１に記載
の発明における前記一段目のリセスエッチングの深さ
を、高電子移動度電界効果トランジスタを作製するため
の半導体積層体上にソース及びドレイン電極を形成した
状態でリセスエッチングを行った際の両電極間の抵抗値
の変化が大きくなるまでの低変化領域でのエッチング深
さとしたものである高電子移動度電界効果トランジスタ
をその要旨とする。

【００２４】

【作用】請求項１に記載の発明によれば、一段目のリセ
スエッチングによる凹部の下方における第１のアンドー
プ半導体層には量子井戸を電子で満たすに十分な状態と
なっている。又、二段目のリセスエッチングにより凹部
が形成され、ピンチオフ電圧の印加にてドレイン電流が
流れなくなる。

【００２５】よって、第２のアンドープ半導体層におけ
る一段目のリセスエッチングにて露出した部分の下方で
の第１のアンドープ半導体層では、量子井戸にほぼ最大
量の電子が蓄積されているため、寄生抵抗成分とはなら
ない。しかも、表面の酸化層内の負の固定電荷が緩和さ
れたとしても、量子井戸の電子の量はそれ以上増えるこ
とはなく、従って寄生抵抗成分も変動せず、キンクの発
生を防止することができる。又、耐圧に関しては、一段
目のエッチングを広範囲とすることによりゲート電極と
ソース・ドレイン領域との距離（図１６でＷで示す）を
長くでき耐圧が向上するとともに、一段目のリセスエッ
チングで露出する第２のアンドープ半導体層が、ゲート
電極の近傍に存在してもリークは発生しにくく、耐圧を
高く保つことができる。

【００２６】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、第２のアンドープ半導体層
は単層構造をなしているので、層の数が最小になる。請
求項３に記載の発明によれば、請求項１に記載の発明の
作用に加え、第２のアンドープ半導体層において一段目
のリセスエッチングにより上側層が露出するとともに二
段目のリセスエッチングにより下側層が露出する。つま
り、機能別の２層構造としたので確実にキンクの減少と
ゲート耐圧とを両立できる。

【００２７】請求項４に記載の発明によれば、請求項３
に記載の発明の作用に加え、第２のアンドープ半導体層
の上側層の材料は下側層の材料よりも、空気との接触に
より形成される酸化層の厚さが薄いものである。よっ
て、一段目のリセスエッチングにより露出される半導体
層の表面酸化膜の厚さを極力薄くできる。

【００２８】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、一段目のリセスエッチング
の深さが、高電子移動度電界効果トランジスタを作製す
るための半導体積層体上にソース及びドレイン電極を形
成した状態で、リセスエッチングを行った際の両電極間
の抵抗値の変化が大きくなるまでの低変化領域でのエッ
チング深さとなる。このようにして、確実に、一段目の
リセスエッチングによる凹部の下方における第１のアン
ドープ半導体層には量子井戸を電子で満たすに十分な状
態となる。

【００２９】

【実施例】

（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。

【００３０】尚、以下の説明ではＦＥＴの一般的な呼称
の原則に従い、図面の左右方向であるソースからドレイ
ン電極の方向を長さと呼ぶことにする。図１には、本実
施例におけるＨＥＭＴの断面図を示す。

【００３１】半絶縁性のＩｎＰ基板１上に、ＩｎＡｌＡ
ｓバッファ層２が１００ｎｍ、電子移動領域であるＩｎ
ＧａＡｓチャネル層３（但しＩｎの含有率８０％）が２
０ｎｍ、ＩｎＡｌＡｓスペーサ層４が５ｎｍ、電子供給
層であるｎ⁺ ＩｎＡｌＡｓドープ層５が１０ｎｍ、Ｉｎ
ＡｌＡｓゲートコンタクト層６が１７ｎｍ、ｎ⁺ ＩｎＧ
ａＡｓキャップ層７が２０ｎｍ積層されている。尚、こ
こで、ｎ⁺ の層はｎ＝５×１０¹⁸ｃｍ^-3となるようにＳ
ｉがドープされており、特に記述の無い層はアンドープ
層である。又、Ｉｎの含有率は、チャネル層３を除き、
ＩｎＧａＡｓが５３％、ＩｎＡｌＡｓが５２％とＩｎＰ
基板１と格子定数が等しくなるように設定されている。

【００３２】ＩｎＡｌＡｓゲートコンタクト層６の厚さ
ｔ１（＝１７ｎｍ）は、電子移動領域であるＩｎＧａＡ
ｓチャネル層３において量子井戸を電子で満たすに十分
な厚さである。ｎ⁺ ＩｎＧａＡｓキャップ層７の広範囲
において凹部８が形成され、ＩｎＡｌＡｓゲートコンタ
クト層６が露出している。又、ＩｎＡｌＡｓゲートコン
タクト層６の露出部のうちの中央部分において凹部９が
形成されている。ここで、凹部９の底面におけるＩｎＡ
ｌＡｓゲートコンタクト層６の厚さは、ピンチオフ電圧
の印加にてドレイン電流が流れない厚さとなっている。

【００３３】ｎ⁺ ＩｎＧａＡｓキャップ層７の上にはソ
ース電極１０およびドレイン電極１１が配置されてい
る。又、凹部９の底面にはゲート電極１２が配置されて
いる。次に、製造方法を説明する。

【００３４】まず、図２に示すように、ＩｎＰ基板１の
上に各半導体層２，３，４，５，６，７を積層する。そ
して、ＡｕＧｅ／Ｎｉ／Ａｕの積層構造からなるソース
電極１０とドレイン電極１１とを真空蒸着し、３６０
℃，２分間の熱処理を行ってオーミック接合する。

【００３５】引き続き、図３に示すように、ソース電極
１０とドレイン電極１１のほぼ中央部分に長さ０．８μ
ｍの領域にわたって一段目のリセスエッチングを行い一
段目の凹部（リセス）８を形成する。詳しくは、一段目
の凹部８は、例えば５０％クエン酸水溶液：３０％過酸
化水素水＝１：１の混合液で１０秒間エッチングするこ
とにより、ｎ⁺ ＩｎＧａＡｓキャップ層７のみを選択的
に除去することで形成する。その結果、ＩｎＡｌＡｓゲ
ートコンタクト層６が露出する。

【００３６】続いて、図４に示すように、電子ビーム描
画法を用いてレジストパターンを形成した後に、一段目
のリセスエッチングの時に用いたものと同一のエッチン
グ液で３０秒間エッチングすることにより、一段目の凹
部８の中央部に、二段目の凹部（リセス）９を形成す
る。この際、ゲート電極１２の接触する極く近傍のみ
を、ＩｎＡｌＡｓゲートコンタクト層６の表面に形成さ
れる酸化層の膜厚である５ｎｍ以上の深さでエッチング
する。さらに、図１に示すように、Ｔｉ／Ｐｔ／Ａｕを
真空蒸着を行うことによりＴ型ゲート電極１２を形成す
る。

【００３７】尚、本実施例では、二段目の凹部９の長さ
は約０．２μｍ、深さは７ｎｍ、Ｔ型ゲート電極１２の
上部の長さは約０．５μｍ、Ｔ型ゲート脚部の長さは
０．１μｍとした。

【００３８】本実施例に示したキャリア濃度、Ｉｎ含有
量などはすべて一例であり、目的によって異なるキャリ
ア濃度を用いる。この場合に、一段目の凹部（リセス）
８の深さは、直下の量子井戸に電子をほぼ最大量蓄積で
きるように設計する必要があり、二段目の凹部（リセ
ス）９の深さは所望のピンチオフ電圧が得られるように
設計する必要がある。これらエッチング深さを決める方
法は２種類あるが、以下にその具体的手法を説明する。

【００３９】第１の方法は理論計算によるものである。
前述したようなポアソンの式とシュレディンガー波動方
程式とを自己無撞着に解く解析手法によれば、量子井戸
に蓄積される電子の量（シートキャリア濃度Ｎｓ）を計
算することができる。

【００４０】つまり、一段目の凹部（リセス）８の深さ
は、表面に露出した層の種類に応じた酸化膜の厚さ（Ｉ
ｎＧａＡｓの場合２ｎｍ、ＩｎＡｌＡｓの場合５ｎｍ）
を考慮して、エッチングされずに残った膜構造について
解析を行うことにより、量子井戸に電子をほぼ最大量近
く蓄積しうる値を決定することができる。

【００４１】二段目の凹部（リセス）９の深さは、素子
が所望のピンチオフ電圧になるように設計すればよい。
ＨＥＭＴにおいては量子井戸に蓄積される電子の量と、
飽和ドレイン電流とは比例する。ピンチオフ電圧とは、
ドレイン電流がゼロになる場合のゲートバイアス電圧の
ことであるから、ゲート電極１２が接触する直下の膜構
造に対して、半導体とゲート電極１２との界面にピンチ
オフ電圧が加わったとして解析を行い、量子井戸内に蓄
積される電子が丁度ゼロになるように決めればよい。

【００４２】第２の方法はテスト用の試料を作製し、そ
の特性を測定する方法である。ドープ層のキャリア濃度
やＩｎ含有率等のＨＥＭＴに用いる膜構造を決めた後
に、図５のような構造体を作製する。即ち、ＨＥＭＴ用
膜構造体（半導体積層体）３１の表面に一対のＡｕＧｅ
／Ｎｉ／Ａｕからなる電極３２および３３を形成し、熱
処理によってオーミック接合を得た後、中央部に凹部
（リセス）３４を形成する。ここで、リセスエッチング
の時間を調整して、凹部（リセス）３４の深さｔを変え
た試料を幾つか用意する。次に各々の試料に対し、電極
３２および３３間の抵抗値を図のように配線した電源３
５、電流計３６および電圧計３７を用いて測定する。
尚、このテスト用試料の電極間の距離が、実際のＨＥＭ
Ｔのソースドレイン間のように数μｍ程度の狭い場合に
は、電極間の電流・電圧特性が非線形になるので、抵抗
測定時に加える電圧は、測定精度に問題が無い範囲でな
るべく小さいことが望ましい。

【００４３】テスト用試料の電極間の抵抗値を、凹部
（リセス）３４の深さｔに対してプロットすると図６の
ような特性になる。即ち、凹部（リセス）３４の深さｔ
が小さい場合には、量子井戸の容量最大に電子が蓄積さ
れており、残りの電子は量子井戸に比べて電子が流れに
くい、即ち、移動度の低い部分に溢れだしているため、
ｔを変えても抵抗はほとんど変化しない。一方、凹部
（リセス）３４の深さｔが膜構造で決まるある一定値ｔ
ａよりも大きくなると、凹部（リセス）３４の深さｔを
大きくするにつれ、量子井戸に蓄積される電子が最大値
よりも少なくなって減少しはじめるため、抵抗は増大す
る。

【００４４】以上のような実験結果をもとに、ＨＥＭＴ
の一段目の凹部（リセス）の深さを図６に示す抵抗変化
の少ない領域Ｚ１に設定すればよい。より詳しくは、ｎ
⁺ ＩｎＧａＡｓキャップ層の厚さ以上で、かつ、領域Ｚ
１内となるように設定する。

【００４５】二段目の凹部（リセス）の深さに関して
は、理論計算を用いない場合には実際に凹部（リセス）
の深さを変えてテスト用トランジスタを試作し評価する
必要がある。しかしながら、二段目の凹部（リセス）の
深さの決定方法は一段リセスＨＥＭＴのリセス深さ決定
方法と同様であり、本方法を用いることにより特に設計
が困難になるわけではない。

【００４６】このように本実施例では、ＩｎＡｌＡｓゲ
ートコンタクト層６（第２のアンドープ半導体層）の厚
さを、量子井戸を電子で満たすに十分な厚さとし、ｎ⁺
ＩｎＧａＡｓキャップ層７（第２のドープ半導体層）の
広範囲においてキャップ層７を選択的にリセスエッチン
グしてゲートコンタクト層６を露出させるとともに、そ
のゲートコンタクト層６の露出部のうちの一部領域にお
いてゲートコンタクト層６を、ピンチオフ電圧の印加に
てドレイン電流が流れない厚さまでリセスエッチングし
た。よって、ＩｎＡｌＡｓゲートコンタクト層６におけ
る一段目のリセスエッチングにて露出した部分の下方で
のＩｎＧａＡｓチャネル層３（第１のアントープ半導体
層）では、量子井戸にほぼ最大量の電子が蓄積されてい
るため、寄生抵抗成分とはならない。しかも、表面の酸
化層内の負の固定電荷が緩和されたとしても、量子井戸
の電子の量はそれ以上増えることはなく、従って寄生抵
抗成分も変動せず、キンクの発生を防止することができ
る。又、耐圧に関しては、一段目のエッチングを広範囲
とすることによりゲート電極とソース・ドレイン領域と
の距離（図１でＷで示す）を長くでき耐圧が向上すると
ともに、一段目のリセスエッチングで露出するＩｎＡｌ
Ａｓゲートコンタクト層６が、ゲート電極の近傍に存在
してもリークは発生しにくく、耐圧を高く保つことがで
きる。さらに、ゲートコンタクト層６をピンチオフ電圧
の印加にてドレイン電流が流れない厚さまでリセスエッ
チングしたので、実用上好ましいものとなる。

【００４７】このように、実用上問題のない耐圧を確保
しつつキンクを最小限に抑制することにより、例えば高
周波の微小信号を歪みなく増幅させる低雑音・低歪み増
幅器などに適したＨＥＭＴとして使用できる。

【００４８】又、ＩｎＡｌＡｓゲートコンタクト層６は
単層構造をなすものとしたので、層の数が最小になる。
又、図５，６に示すように、一段目のリセスエッチング
の深さを、高電子移動度電界効果トランジスタを作製す
るための半導体積層体３１上にソース及びドレイン電極
３２，３３を形成した状態でリセスエッチングを行った
際の両電極間の抵抗値の変化が大きくなるまでの低変化
領域Ｚ１でのエッチング深さとした。このようにして、
確実に、一段目のリセスエッチングによる凹部の下方に
おけるＩｎＧａＡｓチャネル層３には量子井戸が電子で
満たすに十分な状態となる。又、ドープ濃度やＩｎ含有
量が異なる膜構造についても本方法を適用することがで
きる。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。

【００４９】図７には、本実施例におけるＨＥＭＴの断
面図を示す。本実施例は、第１実施例における第２のア
ンドープ半導体層（６）を、上側層のＩｎＧａＡｓ表面
保護層１９と、下側層とＩｎＡｌＡｓゲートコンタクト
層１８との２層構造としたものである。つまり、二段リ
セスのうちの一段目リセスによる露出部分をアンドープ
のＩｎＧａＡｓ（１９）で覆った構造としたものであ
る。又、ＩｎＡｌＡｓゲートコンタクト層１８とＩｎＧ
ａＡｓ表面保護層１９の合計の厚さｔ１は、量子井戸を
電子で満たすに十分な厚さとなっている。

【００５０】以下、製造工程に従って説明する。図８に
示すように、半絶縁性のＩｎＰ基板１３上に、ＩｎＡｌ
Ａｓバッファ層１４を１００ｎｍ、ＩｎＧａＡｓチャネ
ル層１５（但しＩｎの含有率８０％）を２０ｎｍ、Ｉｎ
ＡｌＡｓスペーサ層１６を５ｎｍ、ｎ⁺ ＩｎＡｌＡｓド
ープ層１７を１０ｎｍ、ＩｎＡｌＡｓゲートコンタクト
層１８を１０ｎｍ、ＩｎＧａＡｓ表面保護層１９を５ｎ
ｍ、ｎ⁺ ＩｎＧａＡｓキャップ層２０を２０ｎｍ積層す
る。尚、ドープ濃度、Ｉｎの含有率などは第１実施例と
同じである。

【００５１】そして、第１の実施例と同様の製造工程を
用いてソース電極２１とドレイン電極２２とを形成す
る。その後、図９に示すように、一段目の凹部（リセ
ス）２３を形成する。この際、このリセスエッチング
は、例えば５０％クエン酸水溶液：３０％過酸化水素水
＝１：１０の混合液で２５秒間エッチングすることによ
り、所定領域におけるｎ⁺ ＩｎＧａＡｓキャップ層２０
をすべて除去し、ＩｎＧａＡｓ表面保護層１９を露出さ
せる。前述したとおり、ＩｎＧａＡｓはＩｎＡｌＡｓに
比べて酸化しにくいため、表面の劣化を抑えることがで
きる。つまり、表面に露出したＩｎＧａＡｓ表面保護層
１９の酸化層は発明者等の分析によれば２ｎｍ程度であ
り、酸化をＩｎＧａＡｓ内にとどめることができる。

【００５２】引き続いて、図１０に示すように、二段目
の凹部（リセス）２４を形成する。さらに、図７に示す
ように、Ｔ型ゲート電極２５を形成する。ここで、二段
目の凹部（リセス）２４の形成の際に、例えば５０％ク
エン酸水溶液：３０％過酸化水素水＝１：１の混合液で
５秒間エッチングすることにより、ＩｎＧａＡｓ表面保
護層１９を除去し、ＩｎＡｌＡｓゲートコンタクト層１
８を露出させる。この実施例に示した組成１：１の混合
液は、ＩｎＧａＡｓのエッチング速度がＩｎＡｌＡｓの
エッチング速度に比べて１０倍程度早いため、二段目の
凹部２４の形成時にＩｎＧａＡｓのみを選択的に除去
し、ＩｎＡｌＡｓをほとんど溶かさずに残すことがで
き、ゲート電極２５の直下の膜厚のばらつきを無くし、
特性を均一に保つことができる。このように、二段目の
リセスエッチング時にＩｎＧａＡｓのみを選択的に除去
できるエッチング液を用いることにより、素子のピンチ
オフ電圧（ドレイン電流が流れなくなる、即ちトランジ
スタがオフとなるゲートバイアス電圧）を決める要因と
なる、ゲート電極直下の膜厚を正確に制御できる。

【００５３】このように本実施例では、第２のアンドー
プ半導体層として、上側層としてのＩｎＧａＡｓ表面保
護層１９と下側層としてのＩｎＡｌＡｓゲートコンタク
ト層１８との２層構造を採用し、一段目のリセスエッチ
ングにより上側層が露出するとともに二段目のリセスエ
ッチングにより下側層が露出するようにした。つまり、
機能別に二層構造としたので、確実にキンクの減少と、
ゲート耐圧の確保とを両立させることができる。

【００５４】又、第２のアンドープ半導体層の上側層の
材料ＩｎＧａＡｓは下側層の材料ＩｎＡｌＡｓよりも、
空気との接触により形成される酸化層の厚さが薄いもの
である。よって、一段目のリセスエッチングにより露出
される半導体層の表面酸化膜の厚さを極力薄くできる。

【００５５】尚、この発明の他の態様として、ドープ層
の代わりに１原子層に不純物を集中してドーピングす
る、いわゆるデルタドープを用いた膜構造の場合にも同
様の手法で適用可能である。

【００５６】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、耐圧を確保しつつキンクを最小限に抑制す
ることができ、さらに実用上好ましいものとすることが
できる優れた効果を発揮する。

【００５７】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、第２のアンドープ半導体層
の層数を最小にすることができる。請求項３に記載の発
明によれば、請求項１に記載の発明の効果に加え、確実
にキンクの減少と、ゲート耐圧の確保とを両立させるこ
とができる。

【００５８】請求項４に記載の発明によれば、請求項３
に記載の発明の効果に加え、一段目のリセスエッチング
により露出される半導体層の表面酸化膜の厚さを極力薄
くできる。

【００５９】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、確実に、一段目のリセスエ
ッチングによる凹部の下方における第１のアンドープ半
導体層には量子井戸を電子で満たすに十分な状態とする
ことができる。

【図面の簡単な説明】

【図１】 第１実施例のＨＥＭＴの構造を示す模式図

【図２】 ＨＥＭＴの製造工程を説明するための模式図

【図３】 ＨＥＭＴの製造工程を説明するための模式図

【図４】 ＨＥＭＴの製造工程を説明するための模式図

【図５】 リセスエッチングの深さの決定手法を説明す
るための模式図

【図６】 リセスエッチングの深さの決定手法を説明す
るための特性図

【図７】 第２実施例のＨＥＭＴの構造を示す模式図

【図８】 ＨＥＭＴの製造工程を説明するための模式図

【図９】 ＨＥＭＴの製造工程を説明するための模式図

【図１０】 ＨＥＭＴの製造工程を説明するための模式
図

【図１１】 バンド形状と電子分布の計算に用いたモデ
ルの構造図

【図１２】 バンド形状と電子分布の計算結果を示す図

【図１３】 バンド形状と電子分布の計算結果を示す図

【図１４】 従来のＨＥＭＴの構造を示す模式図

【図１５】 従来のＨＥＭＴの構造を示す模式図

【図１６】 本発明を説明するための説明図

【符号の説明】

１…半絶縁性基板としてのＩｎＰ基板、３…第１のアン
ドープ半導体層としてのＩｎＧａＡｓチャネル層、５…
第１のドープ半導体層としてのｎ⁺ ＩｎＡｌＡｓドープ
層、６…第２のアンドープ半導体層としてのＩｎＡｌＡ
ｓゲートコンタクト層、７…第２のドープ半導体層とし
てのｎ⁺ ＩｎＧａＡｓキャップ層、８…凹部、９…凹
部、１０…ソース電極、１１…ドレイン電極、１２…ゲ
ート電極、１８…ＩｎＡｌＡｓゲートコンタクト層、１
９…ＩｎＧａＡｓ表面保護層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 仁 愛知県刈谷市昭和町１丁目１番地 日本 電装 株式会社 内 (56)参考文献 特開 平６−252176（ＪＰ，Ａ) 特開 平６−120258（ＪＰ，Ａ) 特開 平４−159730（ＪＰ，Ａ) 特開 昭59−35480（ＪＰ，Ａ) 特開 昭58−147123（ＪＰ，Ａ) 特開 平５−291305（ＪＰ，Ａ) 特開 平７−161972（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半絶縁性基板の上に、電子移動領域であ
   る第１のアンドープ半導体層と、電子供給層である第１
   のドープ半導体層と、ゲート電極とコンタクトをとるた
   めの第２のアンドープ半導体層と、ソース・ドレイン電
   極とコンタクトをとるための第２のドープ半導体層とが
   積層された構造をなす高電子移動度電界効果トランジス
   タであって、 前記第２のアンドープ半導体層の厚さを、量子井戸を電
   子で満たすに十分な厚さとし、 前記第２のドープ半導体層の広範囲において当該第２の
   ドープ半導体層を選択的にリセスエッチングして前記第
   ２のアンドープ半導体層を露出させるとともに、 その第２のアンドープ半導体層の露出部のうちの一部領
   域において当該第２のアンドープ半導体層を、ピンチオ
   フ電圧の印加にてドレイン電流が流れない厚さまでリセ
   スエッチングしたことを特徴とする高電子移動度電界効
   果トランジスタ。
2. 【請求項２】 前記第２のアンドープ半導体層は単層構
   造をなすものである請求項１に記載の高電子移動度電界
   効果トランジスタ。
3. 【請求項３】 前記第２のアンドープ半導体層は、上側
   層と下側層との２層構造をなし、前記一段目のリセスエ
   ッチングにより上側層が露出するとともに二段目のリセ
   スエッチングにより下側層が露出するものである請求項
   １に記載の高電子移動度電界効果トランジスタ。
4. 【請求項４】 前記第２のアンドープ半導体層の上側層
   の材料は下側層の材料よりも、空気との接触により形成
   される酸化層の厚さが薄いものである請求項３に記載の
   高電子移動度電界効果トランジスタ。
5. 【請求項５】 前記一段目のリセスエッチングの深さ
   を、高電子移動度電界効果トランジスタを作製するため
   の半導体積層体上にソース及びドレイン電極を形成した
   状態でリセスエッチングを行った際の両電極間の抵抗値
   の変化が大きくなるまでの低変化領域でのエッチング深
   さとしたものである請求項１に記載の高電子移動度電界
   効果トランジスタ。