JPH03155169A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速で制御可能な食性微分抵抗を持つ半導体
装置に関するものである。

（従来技術及び発明が解決しようとする課題）先ず第４
及び５図を用いて、制御可能な負性微分抵抗をもつ半導
体装置について従来知られている構造の例を説明する（
例えば　Ｆ、　Ｃａｐａｓｓｏ、　Ｇ。

Ｈａｒｇａｒｉｔｏｎｄｏｅｄ、　Ｈｅｔｅｒｏｊｕｎ
ｃｔｉｏｎ　Ｂａｎｄ　ｄｉｓｃｏｎｔｉｎｕｉｔｉｅ
ｓ＋　９．５１３．　　Ｎｏｒｔｈ−Ｈｏｌｌａｎｄ　
Ｐｈｙｓｉｃｓ　Ｐｕｂｌｉｓｈｉｎｇ＋　１９８７参
照） 第４図は素子の断面図で、図において１は半絶縁性Ｇａ
Ａｓ基板、２はｎ型の不純物を含むＧａＡｓ第二伝導層
（８６００人）、３は不純物を添加していないＡｌｅ、
　ａＧａｏ、　６Ａｓ下部バリア層（１４００人）、４
は不純物が添加されていないＧａＡｓチャネル層（１７
００人）、５．６．７はそれぞれ基板、ソース、ドレイ
ンのオーミック電極である。

第５図は、第４図に示す従来構造の第一の例におけるエ
ネルギーバンド構造を、平衡状態（破線）と半導体チャ
ネル層中に電子が蓄積された状態（実線）において示し
ている０本図において、８は電子のフェルミエネルギー
位置を示す、ソース電極を接地し、基板電極に正の電圧
をかけることにより、チャネル層最下部の伝導帯下端は
、フェルミエネルギーの下部に位置し、この部分に二次
元電子ガスが蓄積される。この状態でドレイン電極に正
の電圧を印加するとドレイン電流が流れる。

この時、基板電圧がある程度大きいと第３図に示すよう
にドレイン電流に負性微分抵抗が現れる。

これはドレイン電圧で加速された電子がエネルギーを得
てホットになり、ＡｌＧａＡｓ層３へあふれ出すことに
よる。あふれた電子は基板電極に印加された正の電圧に
よって第二導電層に注入されるためドレイン電流には寄
与しない、そのためドレイン電圧を大きくすると、ドレ
イン電流は減少することになる。この負性微分抵抗は基
板電極（制御電極）に印加する電圧によってその大きさ
を変化させることができる。この素子はＮＥＲＦＥＴ　
（ＮｅｇａｔｉｖｅＲｅｓｉｓｔａｎｃｅ　ＦＥＴ）と
呼ばれている。

この素子の動作スピードは原理的には電子がエネルギー
を得てホットになる時間によって決まるので非常に高速
な動作が期待できる。しかしながら、この構造ではドレ
イン電流の減少に、基板電流の増大が必然的にともなう
、したがって、入出力の分離ができず、回路への応用に
はかなりの困難がある。

そのほか、第６図に示すように、第４図の上下を逆にし
、基板（ゲート）電極−ソース電極、基板（ゲート）電
極−ドレイン電極間の重なりを無くし、寄生容量を低減
した構造のＮＥｌ？ＦＥＴが知られている（　Ｍ、　Ｓ
、　５ｈｕｒ　ｅｔ　ａｔ、　ＴＲＥＥ　　Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅ　Ｌｅｔｔ、、　ＶＯＬ、　ＥＤＬ
−７，ｐ、７８．１９８６　）。この場合も入出力の分
離ができないという上記欠点は解決されていない。

本発明は上記の欠点を改善するために提案されたもので
、その目的は、入出力が分離され、集積化に適した、高
速で制御可能な負性微分抵抗三端子素子を提供すること
にある。

（課題を解決するための手段） 本発明は第一チャネル層上に、前記チャネル層に対して
ポテンシャルバリアとなるような伝導帯不連続を持ち、
かつチャネル層より電子速度の低い半導体材料からなる
第二チャネル層を設け、その上部に第二チャネル層に対
してポテンシャルバリアとなるような半導体、あるいは
絶縁体よりなるバリア層を設け、その上部にゲート電極
を持ち、その脇にソース、ドレインのオーミック電極を
設けたことを特徴とする。

（作用） したがって、本発明による半導体装置は、ゲート電圧に
よって、第一から第二チャネル層への電子の実空間遷移
量を変化させ、各チャネル層間の電子速度の違いにより
負性微分抵抗を生じさせるという作用がある。従来例の
ようにゲート電極へチャネル内の電子が流れ込むことに
よって負性微分抵抗を生じさせるのではない、よってゲ
ートの人力インピーダンスは十分大きくすることができ
、入出力が分離できるため、回路への応用において著し
く有利である。

（実施例） 次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行い得ることは言うまでも
ない。

以下これらの特徴を、添付図面に示す具体例に基づき明
らかにする。

第１図に本発明の第一の実施例を示す０図において、１
０１は半絶縁性ＧａＡｓ基板、１０２は６０００人のア
ンドープＧａＡｓバッファー層、１０３はアンドープＡ
ｌｘＧａ＋−ｘ＾Ｓグレーディング層（５００人）で組
成はχ＝０からｘ　−０，３へ線形的に組成を変化させ
たもの、１０４は３００人のＳｉドープ＾ｌｏ、　３Ｇ
ａｏ、　Ｊｓ電子供給層でドーピング濃度は例えば２　
ＸＩＯ”ｃ＋ｗ−’とする。、　１０５はアンドープ＾
ｌｅ、　３Ｇａｏ、　Ｊｓ　（５０人）からなるスペー
サー層、１０６はアンドープＧａＡｓ　（１５０人）か
らなる第一チャネル層、１０７は５００人のアンドープ
ＡｌＡｓからなる第二チャネル層、１０８はアンドープ
Ａｌｅ、　４ｓＧａ＊、　５ｓＡｓバリア層で厚さは例
えば３００人とする。１０９は、例えばＷＳｉよりなる
ゲート電極、１１０．１１１はＡｕＧｅ／Ｎｉの蒸着と
熱処理によって形成されたソース、ドレインのオーミッ
ク電極である。ここでソース電極１１０は表面のバリア
層１０８、あるいはバリア層１０８と第二チャネル層１
０７の一部をエツチングによって取り去った後に形成し
、ゲート直下のＡｌＡｓ第二チャネル層と直接オーム性
の接触をしないように形成する。

まずゲート電圧が十分低い場合を考える。ソース電極１
１０を接地し、ドレイン電極１１１に正の電圧を印加す
るとドレイン電流が流れるが、この場合、電流は第２図
の破線に示すように第一チャネル層中の電子によって担
われる０次にゲートに正の電圧をかけて行くと最初は第
一チャネル層に蓄積される電子量が増加するため、ドレ
イン電流は増加する。その後、さらに電圧を加えて行く
と、伝導帯下端は第２図実線のようになり、第一チャネ
ル層から、第二チャネル層への実空間遷移が起こり易く
なる。従って、この条件でドレイン電圧を大きくして行
くと、エネルギーを得た電子は第二チャネル層へ遷移し
、ドレイン電流はおもに第二チャネル層によって運ばれ
るようになる。ここで第二チャネル層は＾ＩＡｓからな
るため伝導帯下端はＸバレーであり、その有効買置は０
．５　ｍｅ　（ｍ・は電子質量）と重い、したがって電
子速度は小さく、ドレイン電流は減少し、負性微分抵抗
および負性相互コンダクタンスを示すことになる。ドレ
イン電流−ドレイン電圧特性を第３図に示す、これはゲ
ート電圧によって、ドレイン電流の負性微分抵抗を制御
できることを示している。この素子の最高動作速度を決
める要因は従来例と同じく、電子がエネルギーを得てホ
ットになる時間であり、非常に高速な動作が可能である
。

ここまでの説明でわかるように本発明の半導体装置は従
来例と異なり、第一、第二の二つのチャネル間での電子
速度の違いによって負性微分抵抗を生じさせている。し
たがって、ゲート電流は従来例のように本質的なもので
はなく、入出力分離が可能である。このことは回路構成
上、非常に有利である。

さて、本実施例では第一チャネル層の下側に電子供給の
ためにグレーティング層１０３．電子供給層１０４．ス
ペーサー層１０５の各層を設けているが、これはＦＥＴ
としてのしきい値を下げること及びソース、ドレインと
ゲート直下の第一チャネル層との導通を得るためで、本
発明に本質的なものではない０例えばイオン注入とアニ
ールによって形成されるソース、ドレインのｎ“層を設
けることにより、省略も可能である。

また、本実施例ではソース電極部の表面を一部エッチン
グすることにより、ソースと第二チャネル層が直接オー
ミックに接触しないようにしている。これは、ゲートに
高い正の電圧をかけたときに、ソースから直接第二チャ
ネル層へ電子が注入され、ドレイン電流が増大すること
を防ぎ、大きな負性微分抵抗を得るためである。しかし
、第二チャネル層の電子速度が十分小さければ、この分
の影響は小さくできるのでこのエツチングも省略は可能
である。

本発明の第二の実施例としては第一の実施例で第一チャ
ネル層１０６を１ｎｘＧａＩ−ｘＡｓとしたものが挙げ
られる。ここでＩｎ＆］１ｔｔｘはＯ＜ｘ≦０．２程度
とし、ミスフィツト転位が発生しない程度にする。

こうすることによりチャネル層の電子質量を小さくし、
電子の実空間遷移を起こり易くし、かつゲート電圧を大
きくしたときに第二チャネル層中を流れるリーク電流を
小さくすることが可能になる。

また存効質量の差が大きくなることによって第一第二チ
ャネル層間の電子速度差が太き（なり、負性微分抵抗が
大きくなるという利点もある。

第三の実施例としては第一、第二の実施例で第二チャネ
ル層１０７に不純物を添加し、移動度を低下させたもの
が挙げられる。つまり、第二チャネル層の一部、または
全部にｐ型、ｎ型の不純物を同じ程度、例えば５　ＸＩ
Ｏ”ｃｍ、添加し、相互に補償させ移動度を下げたもの
である。この場合、第二チャネル層にＧａＡｓや＾ｌ＆
ｌｌ成の小さいＡｌＧａＡｓを使い、ゲートバリア層１
０８のバリア高さを高くし、ゲートリーク電流を制御す
ることができる。ここで第二チャネル層は完全に補償さ
れていなくても良い、補償されずに残る不純物量を変化
させることによりしきい値を調整することができる。

第四の実施例としては、第一、第二、第三の実施例にお
いて、第二チャネル層を低温で成長し、多数の欠陥を含
んだ層にしたものが挙げられる。

第五の実施例としては酸化し易いＡｌＧａＡｓ層を保護
するためにＧａＡｓキャップ層を１０８上に設けた構造
がある。

ここまでＧａＡｓ１板上で本発明を実施した例について
述べたが、他の材料系にも本発明が適用できるのはもち
ろんである０例えば基板にＩｎＰを用い、第一チャネル
層にＩｎｏ、　５ｓＧａｏ１Ｊｓ＋第二チャネル層にＡ
ｌｘＧａ＋−＋＋５ｂｙＡＳ１−ｙ＋バリア層にＩｎｎ
、　５ｘＡＩｏ、　ａ＠Ａｓを用いる例がある。

換言すれば、第一チャネル層の上部に形成された第二チ
ャネル層は、第一チャネル層に対してポテンシャルバリ
アとなるような伝導帯不連続を形成し、かつ第一チャネ
ル層より電子速度の小さい半導体より形成され、また第
二チャネル層上に、第二チャネル層に対し、ポテンシャ
ルバリアを形成するような半導体あるいは絶縁体よりな
るゲートバリア層が形成されている。

また第一チャネル層の下部に同半導体チャネル層中の電
子に対して、ポテンシャルバリアとなるような伝導帯不
連続を形成する半導体材料からなる下部バリア層が形成
されている。

さらに下部バリア層は、その下部バリア層の一部または
全部にｎ型の不純物が添加されている。

（発明の効果） 本発明は層上のように、第一チャネル層上に、前記チャ
ネル層に対して、ポテンシャルバリアとなるような伝導
帯不連続を持ち、かつ前記チャネル層より電子速度の低
い半導体材料からなる第二チャネル層を形成し、その上
部に前記第二チャネル層に対してポテンシャルバリアと
なるような半導体あるいは絶縁体よりなるバリア層を設
け、その上部にゲート電極を設け、その脇にソース、ド
レインのオーミック電極を設けたことによって、第一チ
ャネル層から第二チャネル層への電子の実空間遷移量を
変化させ、各チャネル層間の電子速度の違いにより負性
微分抵抗を生じさせるので、従来例のようにゲート電極
へチャネル内の電子が流れ込むことによって負性微分抵
抗を生じさせるのではないため、ゲートの入力インピー
ダンスを十分大きくすることができ、人出力が分離でき
るため、各種回路への応用が広い効果を有する。

【図面の簡単な説明】

第１図は本発明の半導体装置の実施例、第２図は第１図
の半導体装置のエネルギーバンド構造、第３図はドレイ
ン電流−ドレイン電圧特性を示し、。 第４図は従来例、第５１！ｌは第４図の半導体装置のエ
ネルギーバンド構造を示す。 ｌ・・・・半絶縁性ＧａＡｓ基板 ２・・・・ｎ”　−ＧａＡａ第二導電層３・・・・アン
ド−プルｌＧａＡｓ８９フ層４・・・・アンドープＧａ
Ａｓチャネル層５・・・・基板電極 ６・・・・ソース電極 ７・・・・ドレイン電極 ８・・・・フェルミ準位 ９・・・・ソースｎ０領域 １０・・・・ドレイン電圧特性 １１・・・・ゲート電極 １０１　　・・・半絶縁性ＧａＡｓ基板・・・アンドー
プＧａＡｓ式２２１層 ・・・アンドープＡ１１１Ｇａ＋−ｙＡｓスペーサー層
・・・ｎ’　Ａｌｏ、ｓＧａ＠、Ｊｓ電子供給層・・・
アンドープＡ１゜、　３Ｇａ６．　、Ａｓスペーサー層
・・・アンドープＧａＡｓ第一チャネル層・・・アンド
ープ＾ＩＡｓ第二チャネル層・・・アンドープＡＩ６．
　ｎ５Ｇａｏ、　５ＳＡｓバリア層・・・−８Ｉゲート
電極 ・・・ソース電極 ・・・ドレイン電極 第 １ 図 ０９ Ｗ５ｉグー１１と壬を 第 図 第６図 第 図 第 図 第 図 手続補正書 １゜ 事件の表示 平成１年 特許用 第２９４５９９号 ２゜ 発明の名称 半導体装置 ３゜ 補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 半導体よりなる第一チャネル層の上部に、 前記半導体チャネル層に対して、ポテンシャルバリアと
   なるような伝導帯不連続を形成し、かつ前記半導体チャ
   ネル層より電子速度の小さい半導体よりなる第二チャネ
   ル層を設け、 前記第二チャネル層上に同第二チャネル層に対し、ポテ
   ンシャルバリアを形成するような半導体あるいは絶縁体
   よりなるゲートバリア層を持つ積層体上に、ゲート電極
   を設け、 前記第一チャネル層及び第二チャネル層とオーム性の接
   触をしたソース、ドレイン電極を設けると共に両電極を
   ゲート電極をはさんだ配置にすることを特徴とする半導
   体装置。