JP3357501B2 - フリップフロップ回路及びこれを含む同期型半導体記憶装置 - Google Patents
フリップフロップ回路及びこれを含む同期型半導体記憶装置Info
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Description
特に同期型ダイナミックランダムアクセスメモリ(SD
RAM)のようなダイナミックランダムアクセスメモリ
(DRAM)に入力されるデータを捕捉するために使用
するラッチに関する。
納セルキャパシタに格納する前にデータを受信するべき
ビットラインがプリチャージされる間に、一時的に格納
されるラッチにおいて典型的には捕捉される。近年のD
RAMでは、電流引出しを最小にすることが望ましく、
また費やされた電流の源の1つは、そのラッチにある。
チブルな入力を有するCMOS回路は、入力が静的な論
理レベルに保持されているとき、実質的に静的な電力を
消費する。TTLの場合では、論理“1”入力は2.4
Vまで低くすることができ、一方5V−CMOS部品で
は、その入力は典型的には中間電圧レールに位置し、結
果的に電流を費やす状態となる。
のチップは典型的に多くのメモリバンクを必要とするた
め、重要である。例えば、4MbのDRAMは、11の
アドレス入力とメモリサイクルの開始においてラッチさ
れなければならない幾つかの他の入力とを有する。静的
なラッチを使用する代わりに、DRAM回路は典型的に
は、実際のラッチシーケンースの間だけ電流が流れるダ
イナミックラッチを使用している。
おり、これは従来技術によるダイナミックラッチ回路の
電気回路系統図である。この回路は、IEEE Jou
rnal of Solid State Circu
its,4/90のミヤモト等の論文に示されている。
フリップフロップ1が使用されており、ビットを格納し
てそれを、出力リード/Ai及びAiに供給するため出
力インバータ3及び5に提供する。電界効果トランジス
タ(FET)6及び7は、フリップフロップ1の出力F
ETと並列にソース−ドレイン回路を有し、クロック源
RA1によって駆動される。一連の3つのFETよりそ
れぞれなる2つの回路8及び9は、フリップフロップ1
の出力とグランドとの間にそれぞれ接続されている。両
方の一連の回路のうち2つの対向するFETは、それら
のゲートに供給されるクロック源/RA3を有し、また
両方の一連の回路のうち2つの対向するFETは、それ
らのゲートに供給されるクロック源RA1を有する。デ
ータ入力端子は、データパルスを受信し、またそれらを
前記一連の回路のうちの1つにおいて3番目のFET1
1のゲートに供給する。別の一連の回路の3番目のFE
T13のゲートは、電圧基準に接続されている。
プ1の共通端子に供給される。図1(B)は、マスタク
ロック信号/RASから抽出されたクロック信号RA
1、/RA2及び/RA3のタイミング図である。入力
FET11がハイ論理レベルの入力データ信号の存在に
よって導通であるとき、それは、最小と最大のTTL入
力論理レベルとの間に好適に設定された整合された基準
FETにおける電流と比較され、その基準レベルはFE
T13のゲートにおいて基準電圧Vrefとして示され
ている。入力データが1つの極性方向において基準を越
えたとき、フリップフロップは、1つの極性の入力デー
タパルスを格納し、また、別の極性方向において基準を
越えたときに、フリップフロップは別の極性の入力デー
タパルスを格納する。
いる。一対の相補的なFET15及び16は、電流源I
とグランドとの間に一連的に接続されたソース−ドレイ
ン回路を有している。両者のトランジスタのゲート及び
ドレインは、共に接続されている。
静的な電力を消費している間、基準電圧発生器は、スタ
ンバイ電力を消費する。加えて、それはSRAMでは使
用することができない、なぜなら、データをラッチに提
供する前にデータ及びクロックを同期させる必要がある
ためで、一方SRAMにはデータがクロックよりも先が
或いは遅いかの不確定性があるからである。
待ち時間モード(CAS latency mode
s)を利用することができる。例えば、1のCAS待ち
時間(CAS latency)では、データバス読み
取り増幅器によって読まれたデータが、クロックの後に
その出力バッファに到着する。3のCAS待ち時間で
は、データは、出力バッファより前の段においてクロッ
ク分待つ。2の待ち時間では、出力バッファへのデータ
とクロックとの間に競争状態が存在する。 SDRAM
の説明は、MICRON Design Line,v
olume2,Issue2,No2Q93の“Syn
chronous DRAMs: Designing
to the JEDEC Standard”なる
論文において知ることができる。
を使用し、従って近年のDRAM、特にSDRAMにお
いて使用するために非常に望ましい静的なフリップフロ
ップである。加えて、本発明は、高速で、かつエッジト
リガされ、また捕捉するデータをクロックの活性化エッ
ジに同期し、従ってSDRAMに対して非常に有用とな
る。その伝搬遅延及びその伝搬遅延のばらつきは、非常
に低くなることがわかった。それは、低いダイナミック
電力消費を有し、一方両方のQ及びQ* の出力に対して
高いエッジ駆動をさらに供給する。本発明は、長い経
年、温度及び電圧変動に対して、安定でありかつ機能的
であることがわかった。
と、同期型ダイナミックランダムアクセスメモリ(SD
RAM)の入力回路を駆動するフリップフロップ回路
は、データパルス或いは基準電圧を受信する相補的なデ
ータ入力と、クロックパルスを受信するクロック入力
と、一対の相補的な入力と一対の相補的な出力とを有
し、ビットを一時的に格納するキャプチャラッチ回路
と、データパルスを前記データ入力から前記キャプチャ
ラッチの入力に供給する装置と、前記キャプチャラッチ
を前記クロックパルスによってイネーブル及びディスイ
ネーブルする装置と、前記キャプチャラッチをプリチャ
ージする装置と、前記相補的出力を強く駆動する装置
と、前記相補的な出力を双方向保持ラッチを介して互い
に接続する装置とよりなり、クロックパルスのリーディ
ングエッジと1つの極性のデータパルスの存在とが一致
している間、前記キャプチャラッチは前記データパルス
に対応するビットを格納し、また前記一対の相補的な出
力を強く駆動するためにイネーブルされ、クロックパル
スの前記リーディングエッジと前記データパルスの前記
1つの極性に続いて、前記キャプチャラッチはプリチャ
ージ及びディスエーブルされ、それによって前記保持ラ
ッチによって駆動されたままの前記相補的な出力に対す
る強い駆動を除去する。
ナミックランダムアクセスメモリ(SDRAM)の入力
回路を駆動するフリップフロップ回路は、データパルス
を受信する相補的な一対のデータ入力と、クロックパル
スを受信するクロック入力と、一対の相補的な入力と一
対の相補的な出力とを有し、ビットを捕捉するキャプチ
ャラッチ回路と、データパルスを前記相補的なデータ入
力から前記キャプチャラッチの入力へ供給する手段と、
前記キャプチャラッチを前記クロックパルスでトリガす
る手段と、前記相補的な出力を双方向保持ラッチを介し
て互いに接続する手段とよりなり、クロックパルスのリ
ーディングエッジと1つの極性のデータパルスの存在と
が一致している間、前記キャプチャラッチは前記データ
パルスに対応するビットを格納し、また前記一対の相補
的な出力を駆動するためにイネーブルされ、クロックパ
ルスの前記リーディングエッジと前記データパルスの前
記1つの極性に続いて前記相補的な出力が前記保持ラッ
チによって駆動されたままである。
ッジと1つの極性のデータパルスの存在とが一致してい
る間、前記キャプチャラッチは前記データパルスに対応
するビットを格納し、また前記一対の相補的な出力を強
く駆動するためにイネーブルされ、クロックパルスの前
記リーディングエッジと前記データパルスの前記1つの
極性に続いて、前記キャプチャラッチはプリチャージ及
びディスエーブルされ、それによって前記保持ラッチに
よって駆動されたままの前記相補的な出力に対する強い
駆動を除去する。
電力となる。
照して検討することにより、本発明をより理解すること
ができる。図2では、キャプチャラッチ21は、共通リ
ードAと一対の相補的出力リードC及びBとを、前述し
た従来技術のミヤモト等の回路として有している。ま
た、ミヤモト等では、一対の電界効果トランジスタ(F
ETs)23、24は、電圧源Vddに接続されている
キャプチャラッチ21における2つのFET25及び2
6にタイプが類似であり、FET25及び26と並列に
接続されたソース−ドレイン回路と、さらに互いに接続
されクロック信号CLKの受信のためのゲートとを有し
ている。FET23と逆極性の3つのFET27、28
及び29のソース−ドレイン回路は、FET23と25
の接合点とグランドとの間で、直列に接続されており、
また、FET24と逆極性の3つのFET30、31及
び32のソース−ドレイン回路は、FET24と26の
接合点とグランドとの間で、直列に接続されている。F
ET23、24、27及び30のゲートは共に接続され
ており、またFET28と31のゲートは共に接続され
ておりさらにキャプチャラッチ21の交差結合されたF
ET33及び34のソースに接続されている。
FET37は、FET33及び34のソースとグランド
との間に接続されたドレイン−ソース回路を有してい
る。クロック入力CLKは、FET23、27、24及
び30のゲートに接続され、また、一連の組のインバー
タ19及び20を介してFET37のゲートに接続され
ている。
ータ入力Dは、FET32のゲートに接続され、また、
相補的なデータ入力D* はFET29のゲートに接続さ
れている。キャプチャラッチ21の出力C及びBは、F
ET23及び24と同じ極性のタイプである出力ドライ
ブFET44及び45のゲートにそれぞれ接続されてい
る。FET44及び45のソース−ドレイン回路は、電
圧源Vddから逆極性のタイプのFET46及び47の
ドレイン−ソース回路を介して、グランドにそれぞれ接
続されている。出力信号は、相補的な出力端子Q* 及び
Qにおいてそれぞれ得られる。
9を介してFET46のゲートに接続されており、また
キャプチャラッチ出力Cは、インバータ48を介してF
ET47のゲートに接続されている。双方向保持ラッチ
121は、交差結合されたインバータ50及び51で形
成されており、出力端子Q* とQとの間に接続されてい
る。
(A)及び図3(B)のタイミング図も参照する。クロ
ックパルスが、クロック入力CLKにおいて受信され
る。これは、FET23、27、24及び30のゲート
に供給され、さらにインバータ19及び20を通過する
ことによって生じた短い遅延の後に、FET37のゲー
トに供給される。このようにして、フリップフロップが
イネーブルされ、データビットを捕捉しかつ格納する。
D及びD* の設定に続いて、クロックパルスのリーディ
ングエッジ55が、FET23、27、24及び30に
おいて受信される。従来技術のミヤモト等では、VRE
FはFET29のゲートに供給でき、上述した閾値回路
によって論理中間点レベルに保たれる。しかしながら、
本発明の好適な実施例においては、データパルスD* が
FET29のゲートに供給される。どのような極性でも
データパルスを構成できるので、相補的な極性がFET
29及び32のゲートに供給されたとき、FET29か
或いはFET32のどちらかが導通となり、他のFET
は非導通となる。遅延に続いて、共通端子Aが、(示さ
れたFETの極性に対して)ハイ論理レベルのクロック
パルスによってFET37を介して、グランドに接続さ
れ、従ってこのとき、リードAに生じる付加的な影響は
ない。しかしながら、FET29或いは32のどちらか
1つは導通になり、それによってFET28或いは31
のどちかのソースが、グランドに接続される。
ってFET28及び31は、FET29及び32を介し
てD及びD* のブロッキング効果を止められる。キャプ
チャラッチノードB及びCのどちらでも、リードAがグ
ランドに遷移したとき、キャプチャラッチのバランスを
崩すために、FET27及び30を介して瞬時にローに
パルス化される。キャプチャラッチは、データを捕捉す
るためにリードCとBとの間の僅かな電圧差を増幅す
る。
理レベルの信号を運び、これらの信号の逆の論理レベル
が、FET46及び47のゲートにそれぞれ現れる。従
って、FET46は導通となり、またFET47は非導
通となる。FET45は導通となり、またFET44は
非導通となる。その結果、(FET45を介してVdd
から導通された)ハイ論理レベルの信号が、出力リード
Qに供給され、また(FET46を介してグランドから
導通された)ロー論理レベルの信号が、出力リードQ*
に供給される。
ルへの遷移で終了し、それによってFET27及び30
は非導通となり、FET23及び24は導通となり、ま
た短い遅延の後でFET37は非導通となる。FET2
7、30及び37は非導通で、FET23及び24は導
通であることにより、キャプチャラッチの出力リードB
及びCはソースVddに「プリチャージ」し、それによ
って出力ドライブFET44、45、46及び47は非
導通にされ、さらに共通リードAはソースフォロワをし
て動作するFET33及び34を介して、Vddに向け
て変更される。共通リードAは、最終的にはVdd−F
ET33及び34の閾値電圧に変化し、それによってF
ET28及び31は、導通にさせられる。ここで、同期
化フリップフロップは完全にリチャージされ、また次の
クロックパルスの立ち上がりエッジでデータを捕捉する
用意ができる。
る保持ラッチに現れる相補的な論理レベルは、クロック
がローになりFET44、45、46及び47がオフで
あるときに、そのラッチに格納される。従って、相補的
な論理レベルの出現の結果、クロックパルスのタイミン
グがハイ論理レベルを設定することで、データは出力リ
ードQ及びQ* に強く駆動されるのがわかる。これは、
リードQにおけるハイ論理レベルのリーディングエッジ
59とリードQ* 上のその補と共に、図3(A)に示さ
れている。
1つ或いは他の極性方向で、安定状態にフリッピングさ
れる間のスイッチング時間の間に起こる。クロックパル
スがロー或いはハイ論理レベルのときは、非常に低い電
流が引き出される。FET44と46或いはFET45
と47が同時に導通となる時間はない。その結果、「ク
ローバ(crawbar)」電流は、出力段Q及びQ*
によって引き出されない。回路が安定状態に達し、保持
ラッチがデータビットを格納した後、回路によって引き
出される電流量が、再び非常に低いレベルに降下する。
は、電流が引き出されることなしに、いつでもローレベ
ルに降下するが、これはこのときキャプチャラッチの共
通リードAがグランド電位にありFET28及び31が
非導通であるからである。出力Qにおけるハイ論理レベ
ルは、ハイ論理レベルに維持され、また出力Q* におけ
るロー論理レベルは、ロー論理レベルに維持される。
及び出力の間、初期の論理レベルの格納を参照して上述
したように、回路は一時的に最大電流を流す。従って、
回路は、ビット論理レベルの格納間隔の間のみの最大電
流を用いて、受信し、格納し、またビットを相補的な出
力リードQ及びQ* へ提供するが、一度格納されると、
FET23及び24が導通となってキャプチャラッチが
プリチャージングするクロック信号のハイ論理レベルの
部分のトレーリングエッジでの短い中間の期間を除い
て、最小の電流のみが流れる。キャプチャラッチがプリ
チャージングする間、動作電流が、前述した非常に低い
レベルより高いローレベルに一時的に増加する。
されるのに必要な要求条件であるデータをクロックと同
期させる利点を有することは注意すべきである。図4
(A)、(B)、(C)及び(D)は、(要素60とし
て示されている)上述した同期回路へ接続される最適な
入力を表している。図4(A)では、インバータ62
は、DIN* 入力データをDIN入力データへ反転し、
両者が回路のD* 及びD入力に供給される。図4(B)
では、相補的データDIN及びDIN * が、回路のD及
びD* 入力に入力される。図4(C)では、DINデー
タはD入力に、VREFはD* 入力に供給され、一方図
4(D)では、VREFがD入力に、DIN* データが
D* 入力に入力され、VREFは正確なTTL閾値電圧
である。
けて補正のための一群の同期回路の使用を、そこへの同
期化の命令及びアドレス入力を提供するために示してい
る。種々のSDRAMの命令アドレス入力が、TTL入
力バッファ64を介して、DIN入力として同期回路へ
供給される。インバータ62は、図4(A)を参照して
説明したように、DIN* 入力をDIN入力から供給す
る。各同期回路60のための共通クロック信号は、入力
バッファ66を介して得られる。
わりの実施例や変更を、ここで示した原理を用いて設定
することができる。ここに添付された特許請求の範囲内
にある全ての物は、本発明の部分であると考えられる。
バイ電力を使用し、従って近年のDRAM、特にSDR
AMにおいて使用するために非常に望ましい静的なフリ
ップフロップが提供できる。加えて、本発明は、高速
で、かつエッジトリガされ、また捕捉するデータをクロ
ックの活性化エッジに同期し、従ってSDRAMに対し
て非常に有用となる。その伝搬遅延及びその伝搬遅延の
ばらつきは、非常に低くなることが証明されている。そ
れによって、低いダイナミック電力消費を有し、一方両
方のQ及びQ*の出力に対して高いエッジ駆動をさらに
供給できる。
は、長い経年、温度及び電圧変動に対して、安定であり
かつ機能的である。
回路の電気回路系統図である。(B)は、(A)の回路
において使用されるクロック信号のタイミング図であ
る。(C)は、(A)で示される回路と関連して用いら
れる基準回路の電気回路系統図である。
ロップの電気回路系統図である。
すタイミング図である。
入力の同期化フリップフロップの応用のブロック系統図
である。
かの同期化フリップフロップのブロック系統図である。
Claims (16)
- 【請求項1】 a)データパルスを受信する相補的な一
対のデータ入力と、 b)クロックパルスを受信するクロック入力と、 c)一対の相補的な入力と一対の相補的な出力とを有
し、ビットを捕捉するキャプチャラッチ回路と、 d)データパルスを前記相補的なデータ入力から前記キ
ャプチャラッチの入力へ供給する手段と、 e)前記キャプチャラッチを前記クロックパルスでトリ
ガする手段と、 f)前記相補的な出力を双方向保持ラッチを介して互い
に接続する手段とを含み、 クロックパルスのリーディングエッジと1つの極性のデ
ータパルスの存在とが一致している間、前記キャプチャ
ラッチは前記データパルスに対応するビットを格納し、
また前記一対の相補的な出力を駆動するためにイネーブ
ルされ、クロックパルスの前記リーディングエッジと前
記データパルスの前記1つの極性に続いて前記相補的な
出力が前記保持ラッチによって駆動されたままであるこ
とを特徴とするフリップフロップ回路。 - 【請求項2】 前記出力のドライブ電流は、前記保持ラ
ッチによって駆動されたとき、フリップフロップ出力ド
ライバによって駆動されたときよりも低いことを特徴と
する請求項1記載の回路。 - 【請求項3】 前記保持ラッチは、一対の交差結合型イ
ンバータよりなることを特徴とする請求項2記載の回
路。 - 【請求項4】 前記相補的データ入力のうち1つは電圧
基準に接続され、さらにデータパルスの1つの極性を前
記フリップフロップ回路の前記相補的データ入力のうち
他へ供給する手段を含むことを特徴とする請求項1記載
の回路。 - 【請求項5】 前記電圧基準は、互いに接続されかつ前
記相補的なデータ入力に接続されたゲート及びドレイン
を有する相補的な一対の電界効果トランジスタよりな
り、前記トランジスタのうち1つは電圧源に接続された
ソースを有し、残りの1つはグランドに接続されたソー
スを有することを特徴とする請求項4記載の回路。 - 【請求項6】 前記データパルスのうち1つは、実質的
に無限に長く、一定の基準電圧として形成されているこ
とを特徴とする請求項1記載の回路。 - 【請求項7】 外部信号を請求項1記載の前記フリップ
フロップ回路を介して内部へ伝える入力回路を具備する
ことを特徴とする同期型半導体記憶装置。 - 【請求項8】 第1及び第2の入力信号を夫々受ける第
1及び第2の入力部と、 第1及び第2の入出力端子を有し、クロック信号に応答
して動作するラッチ回路と、 前記第1の入出力端子からの出力に応答した第1の出力
信号を受ける第1の出力信号線、及び前記第2の入出力
端子からの出力に応答した第2の出力信号を受ける第2
の出力信号線と、 前記クロック信号に応答して、前記第1及び第2の入力
部を夫々前記第1及び第2の入出力端子に接続する第1
の接続手段及び第2の接続手段と、 前記第1の出力信号線と第2の出力信号線との間に設け
られた出力信号保持手段とを有することを特徴とする半
導体記憶装置。 - 【請求項9】 前記クロック信号に応答して、前記第1
及び第2の入出力端子をプリチャージする手段を更に有
することを特徴とする請求項8記載の半導体記憶装置。 - 【請求項10】 前記第1及び第2の入力信号は、相補
信号であることを特徴とする請求項8記載の半導体記憶
装置。 - 【請求項11】 前記接続手段及び前記プリチャージ手
段は、前記クロック信号に応答して動作し、前記ラッチ
回路は該クロック信号を所定時間遅延した遅延クロック
信号に応答して動作することを特徴とする請求項9記載
の半導体記憶装置。 - 【請求項12】 前記第1及び第2の入力部と、前記第
1及び第2の入出力端子との間に夫々設けられ、前記ク
ロック信号が活性化されてから前記遅延クロック信号が
活性化されるまでの間、前記第1及び第2の入力部が受
けた前記第1及び第2の入力信号に基づいた信号を、前
記第1及び第2の入出力端子に供給する第3及び第4の
接続手段を更に有することを特徴とする請求項11記載
の半導体記憶装置。 - 【請求項13】 前記第1及び第2の入出力端子と前記
第1及び第2の出力信号線との間に夫々設けられた第1
及び第2のドライブ回路を更に有することを特徴とする
請求項8記載の半導体記憶装置。 - 【請求項14】 前記第1及び第2のドライブ回路の出
力は、前記第1及び第2の入出力端子をプリチャージし
ている期間中、ハイインピーダンス状態になっているこ
とを特徴とする請求項13記載の半導体記憶装置。 - 【請求項15】 前記第1のドライブ回路は、 電源線と前記第1の出力信号線との間に設けられ、前記
第1の入出力端子の電位によって制御される第1のPM
OSトランジスタと、 該第1の出力信号線と接地線との間に設けられ、前記第
2の入出力端子の反転信号によって制御されるNMOS
トランジスタとからなることを特徴とする請求項14記
載の半導体記憶装置。 - 【請求項16】 電源線と第1及び第2の入出力ノード
との間に夫々設けられ、互いに交差接続された第1及び
第2のPMOSトランジスタ、並びに、該第1及び第2
の入出力ノードと共通ノードとの間に夫々設けられ、互
いに交差接続された第1及び第2のNMOSトランジス
タからなるラッチ回路と、 前記第1の入出力ノードと接地線との間に直列接続され
た第3、第4及び第5のNMOSトランジスタ、並び
に、前記第2の入出力ノードと接地線との間に直列接続
された第6、第7及び第8のNMOSトランジスタであ
って、該第3及び第6のNMOSトランジスタはクロッ
ク信号によって制御され、該第4及び第7のNMOSト
ランジスタのゲートは前記共通ノードに接続され、該第
5及び第8のトランジスタは夫々第1及び第2の入力信
号を受けるように構成され、さらに、 前記共通ノードと接地線との間に設けられ、ゲートに前
記クロック信号を所定時間遅延した遅延クロック信号を
受ける第9のNMOSトランジスタと、 前記電源線と前記第1及び第2の入出力ノードとの間に
夫々設けられ、前記クロック信号に応答して動作する第
3及び第4のPMOSトランジスタと、 前記電源線と第1及び第2の出力信号線との間に夫々設
けられ、ゲートが夫々前記第1及び第2の入出力ノード
に夫々接続された第5及び第6のPMOSトラ ンジスタ
と、 前記第1の出力信号線と接地線との間に設けられ、前記
第2の入出力ノードの信号の反転信号によって制御され
る第10のNMOSトランジスタと、 前記第2の出力信号線と接地線との間に設けられ、前記
第1の入出力ノードの信号の反転信号によって制御され
る第11のNMOSトランジスタと、 前記第1の出力信号線と前記第2の出力信号線との間に
設けられた出力信号保持回路とを有することを特徴とす
る半導体記憶装置。
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