JP3356211B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にワード線駆動回路に関する。
し、特にワード線駆動回路に関する。
【０００２】
【従来の技術】図６は半導体記憶装置の従来例を示す回
路配置図、図７は図６中Ａの部分を示す回路図、図８
（Ａ）は図７中ＳＷＤの内容を示す回路図、図８（Ｂ）
は図７中ＲＡＩＤの内容を示す回路図、図９は従来例を
示す動作波形図である。なお、ここでは便宜上、図７中
のＳＷＬ００ｍおよびＢＬＴ０ｎｍに接続されるメモリ
セルＭ０ｎｍのデータを出力する過程を説明するが、他
のメモリセルデータの出力またはメモリセルデータの入
力の場合でも、本発明に関する動作に本質的な相違はな
い。
路配置図、図７は図６中Ａの部分を示す回路図、図８
（Ａ）は図７中ＳＷＤの内容を示す回路図、図８（Ｂ）
は図７中ＲＡＩＤの内容を示す回路図、図９は従来例を
示す動作波形図である。なお、ここでは便宜上、図７中
のＳＷＬ００ｍおよびＢＬＴ０ｎｍに接続されるメモリ
セルＭ０ｎｍのデータを出力する過程を説明するが、他
のメモリセルデータの出力またはメモリセルデータの入
力の場合でも、本発明に関する動作に本質的な相違はな
い。
【０００３】図６は、階層化ワード線方式を用いたメモ
リセルアレイの回路配置図である。ＸＤＥＣは複数の行
デコーダの配置される領域を示し、ＹＤＥＣは複数の列
デコーダの配置される領域を示す。各々の行デコーダは
外部から入力される行アドレス信号にしたがって主ワー
ド線ＭＷＬを選択、駆動する。各々の列デコーダは外部
から入力される列アドレス信号にしたがって列選択線Ｙ
ＳＷを選択、駆動する。ＳＡは複数のセンスアンプが配
置される領域を示し、ＳＷＤは複数のサブワード駆動回
路の配置される領域を示し、ＣＥＬＬはメモリセルが格
子状に配置される領域を示す。各々のセンスアンプには
相補のビット線ＢＬＴおよびＢＬＮが接続され、ＳＷＤ
にはサブワード線ＳＷＬが接続され、各々の交点にメモ
リセルが接続されている。
リセルアレイの回路配置図である。ＸＤＥＣは複数の行
デコーダの配置される領域を示し、ＹＤＥＣは複数の列
デコーダの配置される領域を示す。各々の行デコーダは
外部から入力される行アドレス信号にしたがって主ワー
ド線ＭＷＬを選択、駆動する。各々の列デコーダは外部
から入力される列アドレス信号にしたがって列選択線Ｙ
ＳＷを選択、駆動する。ＳＡは複数のセンスアンプが配
置される領域を示し、ＳＷＤは複数のサブワード駆動回
路の配置される領域を示し、ＣＥＬＬはメモリセルが格
子状に配置される領域を示す。各々のセンスアンプには
相補のビット線ＢＬＴおよびＢＬＮが接続され、ＳＷＤ
にはサブワード線ＳＷＬが接続され、各々の交点にメモ
リセルが接続されている。
【０００４】図６の内、Ａで示される部分の回路図を図
７に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域ＸＤＥＣに配置された行デコー
ダの内、一台が選択され、主ワード線ＭＷＬ０を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路ＳＷＤ列に含
まれるサブワード線駆動信号ＲＡＩ０〜３の内、ＲＡＩ
０を活性化する。この時、活性化されるサブワード線駆
動回路ＳＷＤ列はＡを含む一列おきであり、他の一列お
きのＳＷＤ列に接続されるサブワード線駆動信号ＲＡＩ
０〜３はいずれも活性化されない。ＳＷＤ０からＳＷＤ
ｎはそれぞれサブワード線駆動回路であり、行デコーダ
ＸＤＥＣによって選択、駆動される主ワード線ＭＷＬ０
とサブワード線電源供給信号ＲＡＩ０ｍの双方によって
選択されたサブワード線ＳＷＬ００ｍを活性化する。サ
ブワード線ＳＷＬ００ｍはサブワード線駆動回路ＳＷＤ
０の両端に隣接する２つのセル領域に配置される。
７に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域ＸＤＥＣに配置された行デコー
ダの内、一台が選択され、主ワード線ＭＷＬ０を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路ＳＷＤ列に含
まれるサブワード線駆動信号ＲＡＩ０〜３の内、ＲＡＩ
０を活性化する。この時、活性化されるサブワード線駆
動回路ＳＷＤ列はＡを含む一列おきであり、他の一列お
きのＳＷＤ列に接続されるサブワード線駆動信号ＲＡＩ
０〜３はいずれも活性化されない。ＳＷＤ０からＳＷＤ
ｎはそれぞれサブワード線駆動回路であり、行デコーダ
ＸＤＥＣによって選択、駆動される主ワード線ＭＷＬ０
とサブワード線電源供給信号ＲＡＩ０ｍの双方によって
選択されたサブワード線ＳＷＬ００ｍを活性化する。サ
ブワード線ＳＷＬ００ｍはサブワード線駆動回路ＳＷＤ
０の両端に隣接する２つのセル領域に配置される。
【０００５】なお、図７中、ＹＤＥＣ０ｍ〜ＹＤＥＣｉ
−１ｍは列選択回路、ＹＳＷ０ｍ〜ＹＳＷｉ−１ｍは列
選択線、ＳＡ００ｍ〜ＳＡｉｎ＋１ｍはセンスアンプ、
ＳＷＬ００ｍ〜ＳＷＬ３ｎｍはサブワード線、ＲＡＩ０
ｍ〜ＲＡＩ３ｍはサブワード線、ＲＡＩＢ０ｍ〜ＲＡＩ
Ｂ、ＲＡＩＢｎはサブワード線非活性化信号、ＲＡＩＤ
はサブワード線駆動回路、ＢＬＴ０ｎｍ〜ＢＬＴｉｎ＋
１ｍ，ＢＬＮ０ｍｍ〜ＢＬＮｉｎ＋１ｍはビット線、Ｌ
ＩＯＴ００ｍ〜ＬＩＯＴ１ｎ＋１ｍ、ＬＩＯＮ００ｍ〜
ＬＩＯＮ１ｎ＋１ｍは局所データ入出力線、ＧＩＯＴ０
ｍ〜ＧＩ０３ｍ、ＧＩＯＮ０ｍ〜ＧＩＯＮ３ｍは広域デ
ータ入出力線である。
−１ｍは列選択回路、ＹＳＷ０ｍ〜ＹＳＷｉ−１ｍは列
選択線、ＳＡ００ｍ〜ＳＡｉｎ＋１ｍはセンスアンプ、
ＳＷＬ００ｍ〜ＳＷＬ３ｎｍはサブワード線、ＲＡＩ０
ｍ〜ＲＡＩ３ｍはサブワード線、ＲＡＩＢ０ｍ〜ＲＡＩ
Ｂ、ＲＡＩＢｎはサブワード線非活性化信号、ＲＡＩＤ
はサブワード線駆動回路、ＢＬＴ０ｎｍ〜ＢＬＴｉｎ＋
１ｍ，ＢＬＮ０ｍｍ〜ＢＬＮｉｎ＋１ｍはビット線、Ｌ
ＩＯＴ００ｍ〜ＬＩＯＴ１ｎ＋１ｍ、ＬＩＯＮ００ｍ〜
ＬＩＯＮ１ｎ＋１ｍは局所データ入出力線、ＧＩＯＴ０
ｍ〜ＧＩ０３ｍ、ＧＩＯＮ０ｍ〜ＧＩＯＮ３ｍは広域デ
ータ入出力線である。
【０００６】図７の内、サブワード線駆動回路ＳＷＤ０
からＳＷＤｎの内容を図８（Ａ）示す。これらはＮＭＯ
Ｓトランジスタのみで構成されるサブワード線駆動回路
であって、ＰＭＯＳトランジスタを含んでいないため
に、半導体基板上にＰ−Ｎ素子分離領域が不要なため、
少ない面積で実現が可能である。この回路は例えば特開
平９−６３２６１で開示されている。
からＳＷＤｎの内容を図８（Ａ）示す。これらはＮＭＯ
Ｓトランジスタのみで構成されるサブワード線駆動回路
であって、ＰＭＯＳトランジスタを含んでいないため
に、半導体基板上にＰ−Ｎ素子分離領域が不要なため、
少ない面積で実現が可能である。この回路は例えば特開
平９−６３２６１で開示されている。
【０００７】また、図７の内サブワード線駆動回路ＲＡ
ＩＤの内容を図８（Ｂ）に示す。この回路はサブワード
線駆動信号ＲＡＩ０〜ＲＡＩ３の内、外部アドレスの内
の３ビットＸ０〜Ｘ２と一致するＲＡＩ信号をサブワー
ド線駆動タイミング信号ＲＡＥがハイレベルである期間
活性化する。ここでは、Ｘ０がロウレベルの時、つまり
行アドレスが偶数のときＲＡＩ信号を活性化する回路を
記述したが、隣接するＳＷＤ列に対しては、Ｘ０がハイ
レベルのときＲＡＩ信号を活性化する回路が接続され
る。ＲＡＩＢ０〜ＲＡＩＢ３はそれぞれサブワード線駆
動信号ＲＡＩ０〜ＲＡＩ３の相補信号である。
ＩＤの内容を図８（Ｂ）に示す。この回路はサブワード
線駆動信号ＲＡＩ０〜ＲＡＩ３の内、外部アドレスの内
の３ビットＸ０〜Ｘ２と一致するＲＡＩ信号をサブワー
ド線駆動タイミング信号ＲＡＥがハイレベルである期間
活性化する。ここでは、Ｘ０がロウレベルの時、つまり
行アドレスが偶数のときＲＡＩ信号を活性化する回路を
記述したが、隣接するＳＷＤ列に対しては、Ｘ０がハイ
レベルのときＲＡＩ信号を活性化する回路が接続され
る。ＲＡＩＢ０〜ＲＡＩＢ３はそれぞれサブワード線駆
動信号ＲＡＩ０〜ＲＡＩ３の相補信号である。
【０００８】次に、サブワード線駆動回路ＳＷＤの動作
を説明する。図９はサブワード線駆動回路ＳＷＤの動作
波形図である。初期状態、サブワード線駆動回路ＳＷＤ
にすべての主ワード線ＭＷＬ０〜３の電位はロウレベル
である。したがって、ゲートをハイレベルに固定された
トランジスタＴ００〜Ｔ３０を経由して主ワード線ＭＷ
Ｌに接続された節点Ｎ０〜３の電位もロウレベルとな
り、ドライブトランジスタＴ０１〜Ｔ０３はすべてオフ
状態となっている。また、サブワード線駆動信号ＲＡＩ
０〜３も初期状態においてはロウレベルとなっているの
でトランジスタＴ０１〜Ｔ３３もすべてオフ状態であ
る。一方、それぞれサブワード線駆動信号ＲＡＩ０〜Ｒ
ＡＩ３の相補信号であるＲＡＩＢ０〜ＲＡＩＢ３の電位
はすべてハイレベルとなっており、サブワード線ＳＷＬ
０〜３の電位はトランジスタＴ０２〜Ｔ３２によってロ
ウレベルに保持されている。
を説明する。図９はサブワード線駆動回路ＳＷＤの動作
波形図である。初期状態、サブワード線駆動回路ＳＷＤ
にすべての主ワード線ＭＷＬ０〜３の電位はロウレベル
である。したがって、ゲートをハイレベルに固定された
トランジスタＴ００〜Ｔ３０を経由して主ワード線ＭＷ
Ｌに接続された節点Ｎ０〜３の電位もロウレベルとな
り、ドライブトランジスタＴ０１〜Ｔ０３はすべてオフ
状態となっている。また、サブワード線駆動信号ＲＡＩ
０〜３も初期状態においてはロウレベルとなっているの
でトランジスタＴ０１〜Ｔ３３もすべてオフ状態であ
る。一方、それぞれサブワード線駆動信号ＲＡＩ０〜Ｒ
ＡＩ３の相補信号であるＲＡＩＢ０〜ＲＡＩＢ３の電位
はすべてハイレベルとなっており、サブワード線ＳＷＬ
０〜３の電位はトランジスタＴ０２〜Ｔ３２によってロ
ウレベルに保持されている。
【０００９】サブワード線ＳＷＬ０を選択し活性化する
際には、まず、主ワード線ＭＷＬの電位をハイレベルと
する。これにより、節点Ｎ０〜Ｎ３の電位はそれぞれ主
ワード線にＭＷＬのハイレベル電位よりトランジスタＴ
００〜Ｔ３０のしきい値電圧だけ低い電位になる。次に
サブワード線駆動信号ＲＡＩ１〜３の電位をロウレベル
に固定したまま、サブワード線駆動信号ＲＡＩ０で電位
をハイレベルに駆動する。トランジスタＴ０１はソース
電極であるサブワード線駆動信号ＲＡＩ０とゲート電極
である節点Ｎ０の間に容量を持つので、サブワード線駆
動信号ＲＡＩ０の電位変化に伴って容量結合により節点
Ｎ０の電位も変化する。このとき、変化後の節点Ｎ０の
電位と主ワード線ＭＷＬの電位差がトランジスタＴ００
のしきい値電圧を越えない限り、節点Ｎ０から主ワード
線ＭＷＬへ電流が流れることはない。結果的に、節点Ｎ
０の電位はサブワード線駆動信号ＲＡＩ０のハイレベル
電位よりもトランジスタＴ０１のしきい値電圧以上高く
なり、サブワード線駆動信号ＲＡＩ０のハイレベル電位
がサブワード線ＳＷＬ０に伝達される。また、この時サ
ブワード線駆動信号ＲＡＩ０の相補信号であるＲＡＩＢ
０はハイレベルからロウレベルに駆動されトランジスタ
Ｔ０２はオフとなっている。
際には、まず、主ワード線ＭＷＬの電位をハイレベルと
する。これにより、節点Ｎ０〜Ｎ３の電位はそれぞれ主
ワード線にＭＷＬのハイレベル電位よりトランジスタＴ
００〜Ｔ３０のしきい値電圧だけ低い電位になる。次に
サブワード線駆動信号ＲＡＩ１〜３の電位をロウレベル
に固定したまま、サブワード線駆動信号ＲＡＩ０で電位
をハイレベルに駆動する。トランジスタＴ０１はソース
電極であるサブワード線駆動信号ＲＡＩ０とゲート電極
である節点Ｎ０の間に容量を持つので、サブワード線駆
動信号ＲＡＩ０の電位変化に伴って容量結合により節点
Ｎ０の電位も変化する。このとき、変化後の節点Ｎ０の
電位と主ワード線ＭＷＬの電位差がトランジスタＴ００
のしきい値電圧を越えない限り、節点Ｎ０から主ワード
線ＭＷＬへ電流が流れることはない。結果的に、節点Ｎ
０の電位はサブワード線駆動信号ＲＡＩ０のハイレベル
電位よりもトランジスタＴ０１のしきい値電圧以上高く
なり、サブワード線駆動信号ＲＡＩ０のハイレベル電位
がサブワード線ＳＷＬ０に伝達される。また、この時サ
ブワード線駆動信号ＲＡＩ０の相補信号であるＲＡＩＢ
０はハイレベルからロウレベルに駆動されトランジスタ
Ｔ０２はオフとなっている。
【００１０】この時、非選択の主ワード線ＭＷＬに接続
され、非選択のサブワード線駆動信号ＲＡＩに接続され
ているすべてのサブワード線ＳＷＬ、たとえばＳＷＬ１
ｎｍはセルアレイが非活性状態にあるときと同様の経路
によってロウレベルを保つ。また、選択された主ワード
線ＭＷＬに接続され、非選択のサブワード線駆動信号Ｒ
ＡＩに接続されているすべてのサブワード線ＳＷＬ、た
とえばＳＷＬ１０ｎｍもセルアレイが非活性化状態にあ
るときと同様の経路と、ドライブトランジスタＴ１１を
経由して非選択のサブワード線駆動信号ＲＡＩ１に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線ＭＷＬに接続され、選択されたサブワード線
駆動信号ＲＡＩに接続されているすべてのサブワード線
ＳＷＬ、たとえばＳＷＬ０ｎｍはトランジスタＴ０３に
よって非選択の主ワード線ＭＷＬｎに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線Ｓ
ＷＬ００ｍ以外はロウレベル電位を保ち非選択となる。
され、非選択のサブワード線駆動信号ＲＡＩに接続され
ているすべてのサブワード線ＳＷＬ、たとえばＳＷＬ１
ｎｍはセルアレイが非活性状態にあるときと同様の経路
によってロウレベルを保つ。また、選択された主ワード
線ＭＷＬに接続され、非選択のサブワード線駆動信号Ｒ
ＡＩに接続されているすべてのサブワード線ＳＷＬ、た
とえばＳＷＬ１０ｎｍもセルアレイが非活性化状態にあ
るときと同様の経路と、ドライブトランジスタＴ１１を
経由して非選択のサブワード線駆動信号ＲＡＩ１に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線ＭＷＬに接続され、選択されたサブワード線
駆動信号ＲＡＩに接続されているすべてのサブワード線
ＳＷＬ、たとえばＳＷＬ０ｎｍはトランジスタＴ０３に
よって非選択の主ワード線ＭＷＬｎに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線Ｓ
ＷＬ００ｍ以外はロウレベル電位を保ち非選択となる。
【００１１】活性化されたサブワード線ＳＷＬ００ｍは
接続されたメモリセルＭ０ｎｍ〜Ｍｉｎｍの内容をそれ
ぞれが接続されるビット線ＢＬＴ０ｎｍ〜ＢＬＴｉｎｍ
に読み出し、初期には同電位であった相補ビット線ＢＬ
Ｔ０ｎｍ〜ＢＬＴｉｎｍおよびＢＬＮ０ｎｍ〜ＢＬＮｉ
ｎｍに電位差を生じさせる。ＳＡ０ｎｍ〜ＳＡｉｎｍお
よびＳＡ０ｎ＋１ｍ〜ＳＡｉｎ＋１ｍはそれぞれセンス
アンプであり、相補ビット線ＢＬＴ０ｎｍ〜ＢＬＴｉｎ
ｍ、ＢＬＴ０ｎ＋１ｍ〜ＢＬＴｉｎ＋１ｍおよびＢＬＮ
０ｎｍ〜ＢＬＮｉｎｍ、ＢＬＮ０ｎ＋１ｍ〜ＢＬＮｉｎ
＋１ｍの差電位信号を増幅する。次に、相補ビット線Ｂ
ＬＴ０ｎｍ〜ＢＬＴ１ｎｍ、ＢＬＴ０ｎ＋１ｍ〜ＢＬＴ
１ｎ＋１ｍおよびＢＬＮ０ｎｍ〜ＢＬＮ１ｎｍ、ＢＬＮ
０ｎ＋１ｍ〜ＢＬＮ１ｎ＋１ｍは、列選択回路ＹＤＥＣ
０ｍによって選択された列選択線ＹＳＷ０ｍによってそ
れぞれ局所入出力線ＬＩＯＴ０ｎｍ〜ＬＩＯＴ１ｎｍ、
ＬＩＯＴ０ｎ＋１ｍ〜ＬＩＯＴ１ｎ＋１ｍおよびＬＩＯ
Ｎ０ｎｍ〜ＬＩＯＮ１ｎｍ、ＬＩＯＮ０ｎ＋１ｍ〜ＬＩ
ＯＮ１＋１ｎｍに接続され、増幅された信号を出力す
る。信号が出力された各ＬＩＯＴ、ＬＩＯＮはＩＯＳＷ
ｎおよびＩＯＳＷｎ＋１によって、ＳＷＤ領域上にサブ
ワード線駆動信号ＲＡＩおよびサブワード線非活性化信
号ＲＡＩＢと平行に配置される広域データ入出力線ＧＩ
ＯＴ０ｍ〜ＧＩＯＴ３ｍ、ＧＩＯＮ０ｍ〜ＧＩＯＮ３ｍ
に選択的に接続され、データアンプＤＡに信号を伝達す
る。データアンプＤＡは各々に接続されたＧＩＯＮとＧ
ＩＯＴの差電位を増幅し、図には明示されていない出力
制御回路を経由してチップ外部にデータが出力される。
接続されたメモリセルＭ０ｎｍ〜Ｍｉｎｍの内容をそれ
ぞれが接続されるビット線ＢＬＴ０ｎｍ〜ＢＬＴｉｎｍ
に読み出し、初期には同電位であった相補ビット線ＢＬ
Ｔ０ｎｍ〜ＢＬＴｉｎｍおよびＢＬＮ０ｎｍ〜ＢＬＮｉ
ｎｍに電位差を生じさせる。ＳＡ０ｎｍ〜ＳＡｉｎｍお
よびＳＡ０ｎ＋１ｍ〜ＳＡｉｎ＋１ｍはそれぞれセンス
アンプであり、相補ビット線ＢＬＴ０ｎｍ〜ＢＬＴｉｎ
ｍ、ＢＬＴ０ｎ＋１ｍ〜ＢＬＴｉｎ＋１ｍおよびＢＬＮ
０ｎｍ〜ＢＬＮｉｎｍ、ＢＬＮ０ｎ＋１ｍ〜ＢＬＮｉｎ
＋１ｍの差電位信号を増幅する。次に、相補ビット線Ｂ
ＬＴ０ｎｍ〜ＢＬＴ１ｎｍ、ＢＬＴ０ｎ＋１ｍ〜ＢＬＴ
１ｎ＋１ｍおよびＢＬＮ０ｎｍ〜ＢＬＮ１ｎｍ、ＢＬＮ
０ｎ＋１ｍ〜ＢＬＮ１ｎ＋１ｍは、列選択回路ＹＤＥＣ
０ｍによって選択された列選択線ＹＳＷ０ｍによってそ
れぞれ局所入出力線ＬＩＯＴ０ｎｍ〜ＬＩＯＴ１ｎｍ、
ＬＩＯＴ０ｎ＋１ｍ〜ＬＩＯＴ１ｎ＋１ｍおよびＬＩＯ
Ｎ０ｎｍ〜ＬＩＯＮ１ｎｍ、ＬＩＯＮ０ｎ＋１ｍ〜ＬＩ
ＯＮ１＋１ｎｍに接続され、増幅された信号を出力す
る。信号が出力された各ＬＩＯＴ、ＬＩＯＮはＩＯＳＷ
ｎおよびＩＯＳＷｎ＋１によって、ＳＷＤ領域上にサブ
ワード線駆動信号ＲＡＩおよびサブワード線非活性化信
号ＲＡＩＢと平行に配置される広域データ入出力線ＧＩ
ＯＴ０ｍ〜ＧＩＯＴ３ｍ、ＧＩＯＮ０ｍ〜ＧＩＯＮ３ｍ
に選択的に接続され、データアンプＤＡに信号を伝達す
る。データアンプＤＡは各々に接続されたＧＩＯＮとＧ
ＩＯＴの差電位を増幅し、図には明示されていない出力
制御回路を経由してチップ外部にデータが出力される。
【００１２】活性化されたサブワード線ＳＷＬ０を非活
性とするためには、まず、サブワード線駆動信号ＲＡＩ
０をハイレベルからロウレベルとする。ドライブトラン
ジスタＴ０１を通してサブワード線ＳＷＬ０の電荷がＲ
ＡＩ０に引き抜かれロウレベルとなる。ＳＷＬ０の電位
が不十分に下がったら、ＭＷＬをロウレベルとして、ト
ランジスタＴ０１を完全にオフとする。ＲＡＩ０がロウ
レベルとなるのと実質的に同時に、その相補信号ＲＡＩ
Ｂ０はハイレベルとなるので、以降、トランジスタＴ０
２を通じてＳＷＬ０はロウレベルを保持する。
性とするためには、まず、サブワード線駆動信号ＲＡＩ
０をハイレベルからロウレベルとする。ドライブトラン
ジスタＴ０１を通してサブワード線ＳＷＬ０の電荷がＲ
ＡＩ０に引き抜かれロウレベルとなる。ＳＷＬ０の電位
が不十分に下がったら、ＭＷＬをロウレベルとして、ト
ランジスタＴ０１を完全にオフとする。ＲＡＩ０がロウ
レベルとなるのと実質的に同時に、その相補信号ＲＡＩ
Ｂ０はハイレベルとなるので、以降、トランジスタＴ０
２を通じてＳＷＬ０はロウレベルを保持する。
【００１３】既に説明したとおり、サブワード線ＳＷＬ
を活性化する際も、非活性化する際も、サブワード線駆
動回路ＳＷＤの中で主な役割を担うのはドライブトラン
ジスタＴ０１〜Ｔ０３である。他のトランジスタは、非
活性状態においてサブワード線ＳＷＬからの微小なリー
ク電流による電位変動を補償する機能を持つに過ぎない
ので、その大きさはドライブトランジスタに比較してき
わめて小さい。
を活性化する際も、非活性化する際も、サブワード線駆
動回路ＳＷＤの中で主な役割を担うのはドライブトラン
ジスタＴ０１〜Ｔ０３である。他のトランジスタは、非
活性状態においてサブワード線ＳＷＬからの微小なリー
ク電流による電位変動を補償する機能を持つに過ぎない
ので、その大きさはドライブトランジスタに比較してき
わめて小さい。
【００１４】なお、ここでは１本の主ワード線ＭＷＬに
対し、４本のサブワード線ＳＷＬが接続される構成のサ
ブワード線駆動回路ＳＷＤを説明したが、サブワード線
ＳＷＬの本数が変更されても問題はない。その場合に
は、サブワード線ＳＷＬの本数に応じてサブワード線駆
動信号ＲＡＩおよびサブワード線非活性化信号ＲＡＩＢ
の本数も変更になる。
対し、４本のサブワード線ＳＷＬが接続される構成のサ
ブワード線駆動回路ＳＷＤを説明したが、サブワード線
ＳＷＬの本数が変更されても問題はない。その場合に
は、サブワード線ＳＷＬの本数に応じてサブワード線駆
動信号ＲＡＩおよびサブワード線非活性化信号ＲＡＩＢ
の本数も変更になる。
【００１５】
【発明が解決しようとする課題】従来例にあげたよう
な、ワード線駆動回路ＳＷＤでは、各サブワード線駆動
信号ＲＡＩに対して一対一に相補信号ＲＡＩＢを必要と
する。ワード線駆動回路ＳＷＤ領域の面積は限られてい
るのと、他の配線、例えば広域データ入出力線ＧＩＯ
Ｔ、ＧＩＯＮ等も配置する必要があるので、これらの配
線を必要な配線幅を確保した上ですべて配置できないお
それがある。
な、ワード線駆動回路ＳＷＤでは、各サブワード線駆動
信号ＲＡＩに対して一対一に相補信号ＲＡＩＢを必要と
する。ワード線駆動回路ＳＷＤ領域の面積は限られてい
るのと、他の配線、例えば広域データ入出力線ＧＩＯ
Ｔ、ＧＩＯＮ等も配置する必要があるので、これらの配
線を必要な配線幅を確保した上ですべて配置できないお
それがある。
【００１６】本発明の目的は、ワード線駆動信号の数が
従来よりも少なく、したがって小面積の半導体記憶装置
を提供することにある。
従来よりも少なく、したがって小面積の半導体記憶装置
を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の主ワード線と、前記複数の主ワード線に直交
して配置された複数のサブワード線駆動信号線と、前記
主ワード線に対して平行に配置され、複数のメモリセル
のデータ入出力を制御するサブワード線と、前記主ワー
ド線と前記サブワード線駆動信号線によって、前記サブ
ワード線を選択的に駆動する第１の駆動手段と、前記複
数の主ワード線に直交して配置されたサブワード線非活
性化信号線と、前記サブワード線非活性化信号線に直交
する前記複数のサブワード線すべての非活性化電位を保
持する第２の駆動手段と、前記サブワード線駆動信号線
が前記第１の駆動手段によって駆動する前記サブワード
線以外の前記サブワード線を非活性電位に保持する第３
の駆動手段とを有する。
は、複数の主ワード線と、前記複数の主ワード線に直交
して配置された複数のサブワード線駆動信号線と、前記
主ワード線に対して平行に配置され、複数のメモリセル
のデータ入出力を制御するサブワード線と、前記主ワー
ド線と前記サブワード線駆動信号線によって、前記サブ
ワード線を選択的に駆動する第１の駆動手段と、前記複
数の主ワード線に直交して配置されたサブワード線非活
性化信号線と、前記サブワード線非活性化信号線に直交
する前記複数のサブワード線すべての非活性化電位を保
持する第２の駆動手段と、前記サブワード線駆動信号線
が前記第１の駆動手段によって駆動する前記サブワード
線以外の前記サブワード線を非活性電位に保持する第３
の駆動手段とを有する。
【００１８】本発明は、該当サブワード線駆動回路ＳＷ
Ｄに接続されるサブワード線駆動信号ＲＡＩのすべてが
非活性化状態にある場合には、該当サブワード線駆動回
路ＳＷＤに接続されるサブワード線駆動信号ＲＡＩのＮ
ＯＲ論理により各々のサブワード線を非活性化状態に保
つ。また、該当サブワード線駆動回路ＳＷＤに接続され
るサブワード線駆動信号ＲＡＩのいずれかが活性化状態
にあるときは、活性化されたサブワード線駆動信号ＲＡ
Ｉによって非活性化状態にあるサブワード線駆動信号Ｒ
ＡＩに接続されたサブワード線を非活性化状態に保つ。
Ｄに接続されるサブワード線駆動信号ＲＡＩのすべてが
非活性化状態にある場合には、該当サブワード線駆動回
路ＳＷＤに接続されるサブワード線駆動信号ＲＡＩのＮ
ＯＲ論理により各々のサブワード線を非活性化状態に保
つ。また、該当サブワード線駆動回路ＳＷＤに接続され
るサブワード線駆動信号ＲＡＩのいずれかが活性化状態
にあるときは、活性化されたサブワード線駆動信号ＲＡ
Ｉによって非活性化状態にあるサブワード線駆動信号Ｒ
ＡＩに接続されたサブワード線を非活性化状態に保つ。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は本発明の第１の実施形態を示す回路
図、図２（Ａ）は図１中ＳＷＤの内容を示す回路図、図
２（Ｂ）は図１中ＲＡＩＤの内容を示す回路図、図３は
本発明の第１の実施例を示す動作波形図である。各々の
回路配置に関しては従来例と同じく図６で示され、ま
た、特に明記しない信号等の機能についても、従来例と
同一である。以降、図に基づいて説明をする。
図、図２（Ａ）は図１中ＳＷＤの内容を示す回路図、図
２（Ｂ）は図１中ＲＡＩＤの内容を示す回路図、図３は
本発明の第１の実施例を示す動作波形図である。各々の
回路配置に関しては従来例と同じく図６で示され、ま
た、特に明記しない信号等の機能についても、従来例と
同一である。以降、図に基づいて説明をする。
【００２１】図６の内、Ａで示される部分の回路図を図
１に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域ＸＤＥＣに配置された行デコー
ダの内、一台が選択され、主ワード線ＭＷＬ０を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路ＳＷＤ列に含
まれるサブワード線駆動信号ＲＡＩ０〜３の内、１本が
活性化される。この時、他の一つおきのサブワード線駆
動回路ＳＷＤ列に接続されるサブワード駆動信号ＲＡＩ
０〜３はいずれも活性化されない。ＳＷＤ０からＳＷＤ
ｎはそれぞれサブワード線駆動回路であり、行デコーダ
ＸＤＥＣによって選択、駆動される主ワード線ＭＷＬ０
とサブワード線電源供給信号ＲＡＩ０ｍの双方によって
選択されたサブワード線ＳＷＬ００ｍを活性化する。
１に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域ＸＤＥＣに配置された行デコー
ダの内、一台が選択され、主ワード線ＭＷＬ０を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路ＳＷＤ列に含
まれるサブワード線駆動信号ＲＡＩ０〜３の内、１本が
活性化される。この時、他の一つおきのサブワード線駆
動回路ＳＷＤ列に接続されるサブワード駆動信号ＲＡＩ
０〜３はいずれも活性化されない。ＳＷＤ０からＳＷＤ
ｎはそれぞれサブワード線駆動回路であり、行デコーダ
ＸＤＥＣによって選択、駆動される主ワード線ＭＷＬ０
とサブワード線電源供給信号ＲＡＩ０ｍの双方によって
選択されたサブワード線ＳＷＬ００ｍを活性化する。
【００２２】図１の内、サブワード線駆動回路ＳＷＤ０
またはＳＷＤｎの内容を図２（Ａ）に示す。これらは、
従来例と同じくＮＭＯＳトランジスタのみで構成される
サブワード線駆動回路であって、ＰＭＯＳトランジスタ
を含んでいないために、半導体基板上にＰ−Ｎ素子分離
領域が不要なため、少ない面積で実現が可能である。従
来例に比較してトランジスタ数は増加するが、後述する
ようにドライブトランジスタＴ０１〜Ｔ３１以外は、微
少なリーク電流を補償するためのきわめて小さなトラン
ジスタであるため、全体的な面積増加は大きくない。
またはＳＷＤｎの内容を図２（Ａ）に示す。これらは、
従来例と同じくＮＭＯＳトランジスタのみで構成される
サブワード線駆動回路であって、ＰＭＯＳトランジスタ
を含んでいないために、半導体基板上にＰ−Ｎ素子分離
領域が不要なため、少ない面積で実現が可能である。従
来例に比較してトランジスタ数は増加するが、後述する
ようにドライブトランジスタＴ０１〜Ｔ３１以外は、微
少なリーク電流を補償するためのきわめて小さなトラン
ジスタであるため、全体的な面積増加は大きくない。
【００２３】また、図１の内ＲＡＩＤの内容を図２
（Ｂ）に示す。この回路はサブワード線駆動信号ＲＡＩ
０〜ＲＡＩ３の内、外部アドレスの内の３ビットＸ０〜
Ｘ２と一致するサブワード線駆動信号ＲＡＩをサブワー
ド線駆動タイミング信号ＲＡＥがハイレベルである期間
活性化する。ここでは、Ｘ０がロウレベルの時、つまり
行アドレスが偶数のときサブワード線駆動信号ＲＡＩ信
号を活性化する回路を記述したが、隣接するサブワード
線駆動回路ＳＷＤ列に対しては、Ｘ０がハイレベルのと
きサブワード線駆動信号ＲＡＩを活性化する回路が接続
される。信号ＲＡＩＢはＮＯＲ回路ＮＯＲによるＲＡＩ
０〜ＲＡＩ３のＮＯＲ論理信号であり、ＡＮＤ回路ＡＤ
１〜ＡＤ４の出力ＲＡＩ０〜ＲＡＩ３のすべてがロウレ
ベルである場合にハイレベルとなる。
（Ｂ）に示す。この回路はサブワード線駆動信号ＲＡＩ
０〜ＲＡＩ３の内、外部アドレスの内の３ビットＸ０〜
Ｘ２と一致するサブワード線駆動信号ＲＡＩをサブワー
ド線駆動タイミング信号ＲＡＥがハイレベルである期間
活性化する。ここでは、Ｘ０がロウレベルの時、つまり
行アドレスが偶数のときサブワード線駆動信号ＲＡＩ信
号を活性化する回路を記述したが、隣接するサブワード
線駆動回路ＳＷＤ列に対しては、Ｘ０がハイレベルのと
きサブワード線駆動信号ＲＡＩを活性化する回路が接続
される。信号ＲＡＩＢはＮＯＲ回路ＮＯＲによるＲＡＩ
０〜ＲＡＩ３のＮＯＲ論理信号であり、ＡＮＤ回路ＡＤ
１〜ＡＤ４の出力ＲＡＩ０〜ＲＡＩ３のすべてがロウレ
ベルである場合にハイレベルとなる。
【００２４】次に、本実施例のサブワード線駆動回路Ｓ
ＷＤの回路動作を説明する。図３はサブワード線駆動回
路ＳＷＤの動作波形図である。初期状態、サブワード線
駆動回路ＳＷＤにすべての主ワード線ＭＷＬ０〜３の電
位はロウレベルである。したがって、ゲートをハイレベ
ルに固定されたトランジスタＴ００〜Ｔ３０を経由して
主ワード線ＭＷＬに接続された節点Ｎ０〜３の電位もロ
ウレベルとなり、ドライブトランジスタＴ０１〜Ｔ０３
はすべてオフ状態となっている。また、サブワード線駆
動信号ＲＡＩ０〜３も初期状態においてはロウレベルと
なっているのでトランジスタＴ０３〜Ｔ３３、Ｔ１４〜
Ｔ３４、Ｔ０５、Ｔ２５〜Ｔ３５、Ｔ０６〜Ｔ１６、Ｔ
３６、Ｔ０７〜Ｔ２７もすべてオフ状態である。一方、
ＲＡＩ０〜ＲＡＩ３のＮＯＲ論理信号であるＲＡＩＢの
電位はハイレベルとなっており、サブワード線ＳＷＬ０
〜３の電位はトランジスタＴ０２〜Ｔ３２によってロウ
レベルに保持されている。
ＷＤの回路動作を説明する。図３はサブワード線駆動回
路ＳＷＤの動作波形図である。初期状態、サブワード線
駆動回路ＳＷＤにすべての主ワード線ＭＷＬ０〜３の電
位はロウレベルである。したがって、ゲートをハイレベ
ルに固定されたトランジスタＴ００〜Ｔ３０を経由して
主ワード線ＭＷＬに接続された節点Ｎ０〜３の電位もロ
ウレベルとなり、ドライブトランジスタＴ０１〜Ｔ０３
はすべてオフ状態となっている。また、サブワード線駆
動信号ＲＡＩ０〜３も初期状態においてはロウレベルと
なっているのでトランジスタＴ０３〜Ｔ３３、Ｔ１４〜
Ｔ３４、Ｔ０５、Ｔ２５〜Ｔ３５、Ｔ０６〜Ｔ１６、Ｔ
３６、Ｔ０７〜Ｔ２７もすべてオフ状態である。一方、
ＲＡＩ０〜ＲＡＩ３のＮＯＲ論理信号であるＲＡＩＢの
電位はハイレベルとなっており、サブワード線ＳＷＬ０
〜３の電位はトランジスタＴ０２〜Ｔ３２によってロウ
レベルに保持されている。
【００２５】サブワード線ＳＷＬ０を選択し活性化する
際には、まず、主ワード線ＭＷＬの電位をハイレベルと
する。これにより、節点Ｎ０〜Ｎ３の電位はそれぞれ主
ワード線ＭＷＬのハイレベル電位よりトランジスタＴ０
０〜Ｔ３０のしきい値電圧だけ低い電位になる。次に、
サブワード線駆動信号ＲＡＩ１〜３の電位をロウレベル
に固定したまま、サブワード線駆動信号ＲＡＩ０で電位
をハイレベルに駆動する。トランジスタＴ０１はソース
電極であるサブワード線駆動信号ＲＡＩ０とゲート電極
であるＮ０の間に容量を持つので、サブワード線駆動信
号ＲＡＩ０の電位変化に伴って容量結合によりＮ０の電
位も変化する。このとき、変化後のＮ０の電位と主ワー
ド線ＭＷＬの電位差がトランジスタＴ００のしきい値電
圧を越えない限り、節点Ｎ０から主ワード線ＭＷＬへ電
流が流れることはない。結果的に、節点Ｎ０の電位はサ
ブワード線駆動信号ＲＡＩ０のハイレベル電位よりもト
ランジスタＴ０１のしきい値電圧以上高くなり、サブワ
ード線駆動信号ＲＡＩ０のハイレベル電位がサブワード
線ＳＷＬ０に伝達される。また、この時サブワード線駆
動信号ＲＡＩ０〜ＲＡＩ３のＮＯＲ論理信号であるＲＡ
ＩＢはハイレベルからロウレベルに駆動され、トランジ
スタＴ０２〜Ｔ３２はオフとなる。一方、サブワード線
駆動信号ＲＡＩ０にトランジスタＴ１４、Ｔ２４、Ｔ３
４はそれぞれオンとなる。
際には、まず、主ワード線ＭＷＬの電位をハイレベルと
する。これにより、節点Ｎ０〜Ｎ３の電位はそれぞれ主
ワード線ＭＷＬのハイレベル電位よりトランジスタＴ０
０〜Ｔ３０のしきい値電圧だけ低い電位になる。次に、
サブワード線駆動信号ＲＡＩ１〜３の電位をロウレベル
に固定したまま、サブワード線駆動信号ＲＡＩ０で電位
をハイレベルに駆動する。トランジスタＴ０１はソース
電極であるサブワード線駆動信号ＲＡＩ０とゲート電極
であるＮ０の間に容量を持つので、サブワード線駆動信
号ＲＡＩ０の電位変化に伴って容量結合によりＮ０の電
位も変化する。このとき、変化後のＮ０の電位と主ワー
ド線ＭＷＬの電位差がトランジスタＴ００のしきい値電
圧を越えない限り、節点Ｎ０から主ワード線ＭＷＬへ電
流が流れることはない。結果的に、節点Ｎ０の電位はサ
ブワード線駆動信号ＲＡＩ０のハイレベル電位よりもト
ランジスタＴ０１のしきい値電圧以上高くなり、サブワ
ード線駆動信号ＲＡＩ０のハイレベル電位がサブワード
線ＳＷＬ０に伝達される。また、この時サブワード線駆
動信号ＲＡＩ０〜ＲＡＩ３のＮＯＲ論理信号であるＲＡ
ＩＢはハイレベルからロウレベルに駆動され、トランジ
スタＴ０２〜Ｔ３２はオフとなる。一方、サブワード線
駆動信号ＲＡＩ０にトランジスタＴ１４、Ｔ２４、Ｔ３
４はそれぞれオンとなる。
【００２６】この時、非選択の主ワード線ＭＷＬに接続
され、非選択のサブワード線駆動信号ＲＡＩに接続され
ているすべてのサブワード線ＳＷＬ、たとえば、ＳＷＬ
１ｎｍはサブワード線駆動信号ＲＡＩ０がハイレベルに
なったことによってオンとなったトランジスタＴ１４に
よってロウレベルを保たれる。また、選択された主ワー
ド線ＭＷＬに接続され、非選択のサブワード線駆動信号
ＲＡＩに接続されているすべてのサブワード線ＳＷＬ、
たとえばＳＷＬ１０ｍはドライブトランジスタＴ１１を
経由して非選択のサブワード線駆動信号ＲＡＩ１に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線ＭＷＬに接続され、選択されたサブワード線
駆動信号ＲＡＩに接続されているすべてのサブワード線
ＳＷＬ、たとえばＳＷＬ０ｎｍはトランジスタＴ０３に
よって非選択の主ワード線ＭＷＬｎに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線Ｓ
ＷＬ００ｍ以外はロウレベル電位を保ち非選択となる。
され、非選択のサブワード線駆動信号ＲＡＩに接続され
ているすべてのサブワード線ＳＷＬ、たとえば、ＳＷＬ
１ｎｍはサブワード線駆動信号ＲＡＩ０がハイレベルに
なったことによってオンとなったトランジスタＴ１４に
よってロウレベルを保たれる。また、選択された主ワー
ド線ＭＷＬに接続され、非選択のサブワード線駆動信号
ＲＡＩに接続されているすべてのサブワード線ＳＷＬ、
たとえばＳＷＬ１０ｍはドライブトランジスタＴ１１を
経由して非選択のサブワード線駆動信号ＲＡＩ１に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線ＭＷＬに接続され、選択されたサブワード線
駆動信号ＲＡＩに接続されているすべてのサブワード線
ＳＷＬ、たとえばＳＷＬ０ｎｍはトランジスタＴ０３に
よって非選択の主ワード線ＭＷＬｎに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線Ｓ
ＷＬ００ｍ以外はロウレベル電位を保ち非選択となる。
【００２７】活性化されたサブワード線ＳＷＬ００ｍは
接続されたメモリセルＭ０ｎｍ〜Ｍｉｎｍの内容をそれ
ぞれが接続されるビット線ＢＬＴ０ｎｍ〜ＢＬＴＲｉｎ
ｍに読み出し、従来例と同様に図には明示されていない
出力制御回路を経由してチップ外部にデータが出力され
る。
接続されたメモリセルＭ０ｎｍ〜Ｍｉｎｍの内容をそれ
ぞれが接続されるビット線ＢＬＴ０ｎｍ〜ＢＬＴＲｉｎ
ｍに読み出し、従来例と同様に図には明示されていない
出力制御回路を経由してチップ外部にデータが出力され
る。
【００２８】活性化されたサブワード線ＳＷＬ０を非活
性とするためには、まず、サブワード線駆動信号ＲＡＩ
０をハイレベルからロウレベルとする。ドライブトラン
ジスタＴ０１を通してサブワード駆動信号ＳＷＬ０の電
荷がサブワード線駆動信号ＲＡＩ０に引き抜かれロウレ
ベルとなる。サブワード線駆動信号ＳＷＬ０の電位が十
分に下がったら、主ワード線ＭＷＬをロウレベルとし
て、トランジスタＴ０１を完全にオフとする。サブワー
ド線駆動信号ＲＡＩ０がロウレベルとなるのと実質的に
同時に、サブワード線駆動信号ＲＡＩ０〜ＲＡＩ３のＮ
ＯＲ論理信号ＲＡＩＢはハイレベルとなるので、以降、
トランジスタＴ０２を通じてサブワード線ＳＷＬ０はロ
ウレベルを保持する。同時にサブワード線ＳＷＬ１〜Ｓ
ＷＬ３もトランジスタＴ１２〜Ｔ３２を通じてロウレベ
ルに保持されるようになる。
性とするためには、まず、サブワード線駆動信号ＲＡＩ
０をハイレベルからロウレベルとする。ドライブトラン
ジスタＴ０１を通してサブワード駆動信号ＳＷＬ０の電
荷がサブワード線駆動信号ＲＡＩ０に引き抜かれロウレ
ベルとなる。サブワード線駆動信号ＳＷＬ０の電位が十
分に下がったら、主ワード線ＭＷＬをロウレベルとし
て、トランジスタＴ０１を完全にオフとする。サブワー
ド線駆動信号ＲＡＩ０がロウレベルとなるのと実質的に
同時に、サブワード線駆動信号ＲＡＩ０〜ＲＡＩ３のＮ
ＯＲ論理信号ＲＡＩＢはハイレベルとなるので、以降、
トランジスタＴ０２を通じてサブワード線ＳＷＬ０はロ
ウレベルを保持する。同時にサブワード線ＳＷＬ１〜Ｓ
ＷＬ３もトランジスタＴ１２〜Ｔ３２を通じてロウレベ
ルに保持されるようになる。
【００２９】本実施形態においては、サブワード線駆動
回路ＳＷＤ上に配置されるサブワード線駆動信号ＲＡＩ
の本数にかかわらず、サブワード線駆動信号ＲＡＩＢは
１本だけでよいので、配置に要する領域が縮小できる。
回路ＳＷＤ上に配置されるサブワード線駆動信号ＲＡＩ
の本数にかかわらず、サブワード線駆動信号ＲＡＩＢは
１本だけでよいので、配置に要する領域が縮小できる。
【００３０】図４は本発明の第２の実施形態を示す回路
図である。また、図５（Ａ）は図４中のＲＡＩＤを示す
回路図、図５（Ｂ）は図４中のＲＡＩＢＤを示す回路図
である。特に明記しない信号等については、従来例また
は本発明の第１の実施例と同一である。
図である。また、図５（Ａ）は図４中のＲＡＩＤを示す
回路図、図５（Ｂ）は図４中のＲＡＩＢＤを示す回路図
である。特に明記しない信号等については、従来例また
は本発明の第１の実施例と同一である。
【００３１】第１の実施形態では、サブワード線非活性
化信号ＲＡＩＢはそれが接続されるサブワード線駆動回
路ＳＷＤに入力されているサブワード線駆動信号ＲＡＩ
のＮＯＲ論理として生成されていたが、本実施形態で
は、サブワード線非選択回路ＲＡＩＢＤによってサブワ
ード線駆動タイミング信号ＲＡＥと外部から入力される
行アドレス信号の内サブワード線ＳＷＬ０ｎｍとＳＷＬ
０ｎｍ＋１を峻別するビット、この場合にはＸ０によっ
て直接生成する。
化信号ＲＡＩＢはそれが接続されるサブワード線駆動回
路ＳＷＤに入力されているサブワード線駆動信号ＲＡＩ
のＮＯＲ論理として生成されていたが、本実施形態で
は、サブワード線非選択回路ＲＡＩＢＤによってサブワ
ード線駆動タイミング信号ＲＡＥと外部から入力される
行アドレス信号の内サブワード線ＳＷＬ０ｎｍとＳＷＬ
０ｎｍ＋１を峻別するビット、この場合にはＸ０によっ
て直接生成する。
【００３２】結果として生成されるサブワード線非活性
化信号ＲＡＩＢは、第１の実施形態と同様であり、他の
動作も第１の実施形態に一致する。
化信号ＲＡＩＢは、第１の実施形態と同様であり、他の
動作も第１の実施形態に一致する。
【００３３】
【発明の効果】以上説明したように本発明によれば、ワ
ード線駆動信号の数を減らすことができ、小面積の半導
体記憶装置を提供することができる。
ード線駆動信号の数を減らすことができ、小面積の半導
体記憶装置を提供することができる。
【図１】本発明の第１の実施形態の半導体記憶装置を示
す回路図である。
す回路図である。
【図２】図１、図４中のＳＷＤを示す回路図（図２
（Ａ））と、図１中のＲＡＩＤを示す回路図（図２
（Ｂ））である。
（Ａ））と、図１中のＲＡＩＤを示す回路図（図２
（Ｂ））である。
【図３】本発明の第１の実施形態を示す動作波形図であ
る。
る。
【図４】本発明の第２の実施形態の半導体記憶装置を示
す回路図である。
す回路図である。
【図５】図４中のＲＡＩＤを示す回路図（図５（Ａ））
と図４中のＲＡＩＢＤを示す回路図（図５（Ｂ））であ
る。
と図４中のＲＡＩＢＤを示す回路図（図５（Ｂ））であ
る。
【図６】従来例および本発明の第１および第２の実施形
態を示す回路配置図である。
態を示す回路配置図である。
【図７】従来例を示す回路図である。
【図８】図７中のＳＷＤを示す動作波形図（図８
（Ａ））と図７中のＲＡＩＤを示す動作波形図（図８
（Ｂ））である。
（Ａ））と図７中のＲＡＩＤを示す動作波形図（図８
（Ｂ））である。
【図９】従来を示す動作波形図である。
ＸＤＥＣ 行選択回路領域 ＭＷＬ０〜ＭＷＬｍ 主ワード線 ＹＤＥＣ 列選択回路領域 ＹＤＥＣ０ｍ〜ＹＤＥＣｉ−１ｍ 列選択回路 ＹＳＷ０ｍ〜ＹＳＷｉ−１ｍ 列選択線 ＳＡ センスアンプ領域 ＳＡ００ｍ〜ＳＡｉｎ＋１ｍ センスアンプ ＳＷＤ００ｍ〜ＳＷＤｎｍ サブワード線駆動回路 ＳＷＤ 駆動回路領域 ＳＷＬ００〜ＳＷＬ３ｎｍ サブワード線 ＲＡＩ０ｍ〜ＲＡＩ３ｍ サブワード線駆動信号 ＲＡＩＢ０ｍ〜ＲＡＩＢ３、ＲＡＩＢｍ サブワード
線非活性化信号 ＲＡＩＤ サブワード駆動回路 ＲＡＩＢＤ サブワード線非選択回路 Ｘ０〜Ｘ２ 行アドレス信号の一部 ＲＡＥ サブワード線駆動タイミング信号 Ｍ０ｎｍ〜Ｍｉｎｍ メモリセル ＢＬＴ０ｎｍ〜ＢＬＴｉｎ＋１ｍ、ＢＬＮ０ｎｍ〜ＢＬ
Ｎｉｎ＋１ｍ ビット線 ＬＩＯＴ００ｍ〜ＬＩＯＴ１ｎ＋１ｍ、ＬＩＯＮ００ｍ
〜ＬＩＯＮ１ｎ＋１ｍ局所データ入出力線 ＧＩＯＴ０ｍ〜ＧＩＯ３ｍ、ＧＩＯＮ０ｍ〜ＧＩＯＮ３
ｍ 広域データ入出力線 ＤＡ 差動増幅回路 ＡＤ１〜ＡＤ４ ＡＮＤ回路 ＮＯＲ ＮＯＲ回路
線非活性化信号 ＲＡＩＤ サブワード駆動回路 ＲＡＩＢＤ サブワード線非選択回路 Ｘ０〜Ｘ２ 行アドレス信号の一部 ＲＡＥ サブワード線駆動タイミング信号 Ｍ０ｎｍ〜Ｍｉｎｍ メモリセル ＢＬＴ０ｎｍ〜ＢＬＴｉｎ＋１ｍ、ＢＬＮ０ｎｍ〜ＢＬ
Ｎｉｎ＋１ｍ ビット線 ＬＩＯＴ００ｍ〜ＬＩＯＴ１ｎ＋１ｍ、ＬＩＯＮ００ｍ
〜ＬＩＯＮ１ｎ＋１ｍ局所データ入出力線 ＧＩＯＴ０ｍ〜ＧＩＯ３ｍ、ＧＩＯＮ０ｍ〜ＧＩＯＮ３
ｍ 広域データ入出力線 ＤＡ 差動増幅回路 ＡＤ１〜ＡＤ４ ＡＮＤ回路 ＮＯＲ ＮＯＲ回路
Claims (4)
- 【請求項１】 複数の主ワード線と、 前記複数の主ワード線に直交して配置された複数のサブ
ワード線駆動信号線と、 前記主ワード線に対して平行に配置され、複数のメモリ
セルのデータ入出力を制御するサブワード線と、 前記主ワード線と前記サブワード線駆動信号線によっ
て、前記サブワード線を選択的に駆動する第１の駆動手
段と、 前記複数の主ワード線に直交して配置されたサブワード
線非活性化信号線と、 前記サブワード線非活性化信号線に直交する前記複数の
サブワード線すべての非活性化電位を保持する第２の駆
動手段と、 前記サブワード線駆動信号線が前記第１の駆動手段によ
って駆動する前記サブワード線以外の前記サブワード線
を非活性電位に保持する第３の駆動手段と、を有する半
導体記憶装置。 - 【請求項２】 前記サブワード線非活性化信号が前記サ
ブワード線駆動信号線の論理和の反転信号によって生成
される、請求項１記載の半導体記憶装置。 - 【請求項３】 前記サブワード線非活性化信号が、行ア
ドレス信号の内、前記サブワード線駆動信号線を選択す
る行アドレス信号のビットの内、一部のビットによって
生成される、請求項１記載の半導体記憶装置。 - 【請求項４】 前記第１の駆動手段、前記第２の駆動手
段、前記第３の駆動手段が同一極性のトランジスタのみ
で構成される、請求項１から３のいずれか１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24549299A JP3356211B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24549299A JP3356211B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001067869A JP2001067869A (ja) | 2001-03-16 |
| JP3356211B2 true JP3356211B2 (ja) | 2002-12-16 |
Family
ID=17134478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24549299A Expired - Fee Related JP3356211B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3356211B2 (ja) |
-
1999
- 1999-08-31 JP JP24549299A patent/JP3356211B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001067869A (ja) | 2001-03-16 |
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| LAPS | Cancellation because of no payment of annual fees |