JP3356211B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にワード線駆動回路に関する。
し、特にワード線駆動回路に関する。
【0002】
【従来の技術】図6は半導体記憶装置の従来例を示す回
路配置図、図7は図6中Aの部分を示す回路図、図8
(A)は図7中SWDの内容を示す回路図、図8(B)
は図7中RAIDの内容を示す回路図、図9は従来例を
示す動作波形図である。なお、ここでは便宜上、図7中
のSWL00mおよびBLT0nmに接続されるメモリ
セルM0nmのデータを出力する過程を説明するが、他
のメモリセルデータの出力またはメモリセルデータの入
力の場合でも、本発明に関する動作に本質的な相違はな
い。
路配置図、図7は図6中Aの部分を示す回路図、図8
(A)は図7中SWDの内容を示す回路図、図8(B)
は図7中RAIDの内容を示す回路図、図9は従来例を
示す動作波形図である。なお、ここでは便宜上、図7中
のSWL00mおよびBLT0nmに接続されるメモリ
セルM0nmのデータを出力する過程を説明するが、他
のメモリセルデータの出力またはメモリセルデータの入
力の場合でも、本発明に関する動作に本質的な相違はな
い。
【0003】図6は、階層化ワード線方式を用いたメモ
リセルアレイの回路配置図である。XDECは複数の行
デコーダの配置される領域を示し、YDECは複数の列
デコーダの配置される領域を示す。各々の行デコーダは
外部から入力される行アドレス信号にしたがって主ワー
ド線MWLを選択、駆動する。各々の列デコーダは外部
から入力される列アドレス信号にしたがって列選択線Y
SWを選択、駆動する。SAは複数のセンスアンプが配
置される領域を示し、SWDは複数のサブワード駆動回
路の配置される領域を示し、CELLはメモリセルが格
子状に配置される領域を示す。各々のセンスアンプには
相補のビット線BLTおよびBLNが接続され、SWD
にはサブワード線SWLが接続され、各々の交点にメモ
リセルが接続されている。
リセルアレイの回路配置図である。XDECは複数の行
デコーダの配置される領域を示し、YDECは複数の列
デコーダの配置される領域を示す。各々の行デコーダは
外部から入力される行アドレス信号にしたがって主ワー
ド線MWLを選択、駆動する。各々の列デコーダは外部
から入力される列アドレス信号にしたがって列選択線Y
SWを選択、駆動する。SAは複数のセンスアンプが配
置される領域を示し、SWDは複数のサブワード駆動回
路の配置される領域を示し、CELLはメモリセルが格
子状に配置される領域を示す。各々のセンスアンプには
相補のビット線BLTおよびBLNが接続され、SWD
にはサブワード線SWLが接続され、各々の交点にメモ
リセルが接続されている。
【0004】図6の内、Aで示される部分の回路図を図
7に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域XDECに配置された行デコー
ダの内、一台が選択され、主ワード線MWL0を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路SWD列に含
まれるサブワード線駆動信号RAI0〜3の内、RAI
0を活性化する。この時、活性化されるサブワード線駆
動回路SWD列はAを含む一列おきであり、他の一列お
きのSWD列に接続されるサブワード線駆動信号RAI
0〜3はいずれも活性化されない。SWD0からSWD
nはそれぞれサブワード線駆動回路であり、行デコーダ
XDECによって選択、駆動される主ワード線MWL0
とサブワード線電源供給信号RAI0mの双方によって
選択されたサブワード線SWL00mを活性化する。サ
ブワード線SWL00mはサブワード線駆動回路SWD
0の両端に隣接する2つのセル領域に配置される。
7に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域XDECに配置された行デコー
ダの内、一台が選択され、主ワード線MWL0を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路SWD列に含
まれるサブワード線駆動信号RAI0〜3の内、RAI
0を活性化する。この時、活性化されるサブワード線駆
動回路SWD列はAを含む一列おきであり、他の一列お
きのSWD列に接続されるサブワード線駆動信号RAI
0〜3はいずれも活性化されない。SWD0からSWD
nはそれぞれサブワード線駆動回路であり、行デコーダ
XDECによって選択、駆動される主ワード線MWL0
とサブワード線電源供給信号RAI0mの双方によって
選択されたサブワード線SWL00mを活性化する。サ
ブワード線SWL00mはサブワード線駆動回路SWD
0の両端に隣接する2つのセル領域に配置される。
【0005】なお、図7中、YDEC0m〜YDECi
−1mは列選択回路、YSW0m〜YSWi−1mは列
選択線、SA00m〜SAin+1mはセンスアンプ、
SWL00m〜SWL3nmはサブワード線、RAI0
m〜RAI3mはサブワード線、RAIB0m〜RAI
B、RAIBnはサブワード線非活性化信号、RAID
はサブワード線駆動回路、BLT0nm〜BLTin+
1m,BLN0mm〜BLNin+1mはビット線、L
IOT00m〜LIOT1n+1m、LION00m〜
LION1n+1mは局所データ入出力線、GIOT0
m〜GI03m、GION0m〜GION3mは広域デ
ータ入出力線である。
−1mは列選択回路、YSW0m〜YSWi−1mは列
選択線、SA00m〜SAin+1mはセンスアンプ、
SWL00m〜SWL3nmはサブワード線、RAI0
m〜RAI3mはサブワード線、RAIB0m〜RAI
B、RAIBnはサブワード線非活性化信号、RAID
はサブワード線駆動回路、BLT0nm〜BLTin+
1m,BLN0mm〜BLNin+1mはビット線、L
IOT00m〜LIOT1n+1m、LION00m〜
LION1n+1mは局所データ入出力線、GIOT0
m〜GI03m、GION0m〜GION3mは広域デ
ータ入出力線である。
【0006】図7の内、サブワード線駆動回路SWD0
からSWDnの内容を図8(A)示す。これらはNMO
Sトランジスタのみで構成されるサブワード線駆動回路
であって、PMOSトランジスタを含んでいないため
に、半導体基板上にP−N素子分離領域が不要なため、
少ない面積で実現が可能である。この回路は例えば特開
平9−63261で開示されている。
からSWDnの内容を図8(A)示す。これらはNMO
Sトランジスタのみで構成されるサブワード線駆動回路
であって、PMOSトランジスタを含んでいないため
に、半導体基板上にP−N素子分離領域が不要なため、
少ない面積で実現が可能である。この回路は例えば特開
平9−63261で開示されている。
【0007】また、図7の内サブワード線駆動回路RA
IDの内容を図8(B)に示す。この回路はサブワード
線駆動信号RAI0〜RAI3の内、外部アドレスの内
の3ビットX0〜X2と一致するRAI信号をサブワー
ド線駆動タイミング信号RAEがハイレベルである期間
活性化する。ここでは、X0がロウレベルの時、つまり
行アドレスが偶数のときRAI信号を活性化する回路を
記述したが、隣接するSWD列に対しては、X0がハイ
レベルのときRAI信号を活性化する回路が接続され
る。RAIB0〜RAIB3はそれぞれサブワード線駆
動信号RAI0〜RAI3の相補信号である。
IDの内容を図8(B)に示す。この回路はサブワード
線駆動信号RAI0〜RAI3の内、外部アドレスの内
の3ビットX0〜X2と一致するRAI信号をサブワー
ド線駆動タイミング信号RAEがハイレベルである期間
活性化する。ここでは、X0がロウレベルの時、つまり
行アドレスが偶数のときRAI信号を活性化する回路を
記述したが、隣接するSWD列に対しては、X0がハイ
レベルのときRAI信号を活性化する回路が接続され
る。RAIB0〜RAIB3はそれぞれサブワード線駆
動信号RAI0〜RAI3の相補信号である。
【0008】次に、サブワード線駆動回路SWDの動作
を説明する。図9はサブワード線駆動回路SWDの動作
波形図である。初期状態、サブワード線駆動回路SWD
にすべての主ワード線MWL0〜3の電位はロウレベル
である。したがって、ゲートをハイレベルに固定された
トランジスタT00〜T30を経由して主ワード線MW
Lに接続された節点N0〜3の電位もロウレベルとな
り、ドライブトランジスタT01〜T03はすべてオフ
状態となっている。また、サブワード線駆動信号RAI
0〜3も初期状態においてはロウレベルとなっているの
でトランジスタT01〜T33もすべてオフ状態であ
る。一方、それぞれサブワード線駆動信号RAI0〜R
AI3の相補信号であるRAIB0〜RAIB3の電位
はすべてハイレベルとなっており、サブワード線SWL
0〜3の電位はトランジスタT02〜T32によってロ
ウレベルに保持されている。
を説明する。図9はサブワード線駆動回路SWDの動作
波形図である。初期状態、サブワード線駆動回路SWD
にすべての主ワード線MWL0〜3の電位はロウレベル
である。したがって、ゲートをハイレベルに固定された
トランジスタT00〜T30を経由して主ワード線MW
Lに接続された節点N0〜3の電位もロウレベルとな
り、ドライブトランジスタT01〜T03はすべてオフ
状態となっている。また、サブワード線駆動信号RAI
0〜3も初期状態においてはロウレベルとなっているの
でトランジスタT01〜T33もすべてオフ状態であ
る。一方、それぞれサブワード線駆動信号RAI0〜R
AI3の相補信号であるRAIB0〜RAIB3の電位
はすべてハイレベルとなっており、サブワード線SWL
0〜3の電位はトランジスタT02〜T32によってロ
ウレベルに保持されている。
【0009】サブワード線SWL0を選択し活性化する
際には、まず、主ワード線MWLの電位をハイレベルと
する。これにより、節点N0〜N3の電位はそれぞれ主
ワード線にMWLのハイレベル電位よりトランジスタT
00〜T30のしきい値電圧だけ低い電位になる。次に
サブワード線駆動信号RAI1〜3の電位をロウレベル
に固定したまま、サブワード線駆動信号RAI0で電位
をハイレベルに駆動する。トランジスタT01はソース
電極であるサブワード線駆動信号RAI0とゲート電極
である節点N0の間に容量を持つので、サブワード線駆
動信号RAI0の電位変化に伴って容量結合により節点
N0の電位も変化する。このとき、変化後の節点N0の
電位と主ワード線MWLの電位差がトランジスタT00
のしきい値電圧を越えない限り、節点N0から主ワード
線MWLへ電流が流れることはない。結果的に、節点N
0の電位はサブワード線駆動信号RAI0のハイレベル
電位よりもトランジスタT01のしきい値電圧以上高く
なり、サブワード線駆動信号RAI0のハイレベル電位
がサブワード線SWL0に伝達される。また、この時サ
ブワード線駆動信号RAI0の相補信号であるRAIB
0はハイレベルからロウレベルに駆動されトランジスタ
T02はオフとなっている。
際には、まず、主ワード線MWLの電位をハイレベルと
する。これにより、節点N0〜N3の電位はそれぞれ主
ワード線にMWLのハイレベル電位よりトランジスタT
00〜T30のしきい値電圧だけ低い電位になる。次に
サブワード線駆動信号RAI1〜3の電位をロウレベル
に固定したまま、サブワード線駆動信号RAI0で電位
をハイレベルに駆動する。トランジスタT01はソース
電極であるサブワード線駆動信号RAI0とゲート電極
である節点N0の間に容量を持つので、サブワード線駆
動信号RAI0の電位変化に伴って容量結合により節点
N0の電位も変化する。このとき、変化後の節点N0の
電位と主ワード線MWLの電位差がトランジスタT00
のしきい値電圧を越えない限り、節点N0から主ワード
線MWLへ電流が流れることはない。結果的に、節点N
0の電位はサブワード線駆動信号RAI0のハイレベル
電位よりもトランジスタT01のしきい値電圧以上高く
なり、サブワード線駆動信号RAI0のハイレベル電位
がサブワード線SWL0に伝達される。また、この時サ
ブワード線駆動信号RAI0の相補信号であるRAIB
0はハイレベルからロウレベルに駆動されトランジスタ
T02はオフとなっている。
【0010】この時、非選択の主ワード線MWLに接続
され、非選択のサブワード線駆動信号RAIに接続され
ているすべてのサブワード線SWL、たとえばSWL1
nmはセルアレイが非活性状態にあるときと同様の経路
によってロウレベルを保つ。また、選択された主ワード
線MWLに接続され、非選択のサブワード線駆動信号R
AIに接続されているすべてのサブワード線SWL、た
とえばSWL10nmもセルアレイが非活性化状態にあ
るときと同様の経路と、ドライブトランジスタT11を
経由して非選択のサブワード線駆動信号RAI1に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線MWLに接続され、選択されたサブワード線
駆動信号RAIに接続されているすべてのサブワード線
SWL、たとえばSWL0nmはトランジスタT03に
よって非選択の主ワード線MWLnに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線S
WL00m以外はロウレベル電位を保ち非選択となる。
され、非選択のサブワード線駆動信号RAIに接続され
ているすべてのサブワード線SWL、たとえばSWL1
nmはセルアレイが非活性状態にあるときと同様の経路
によってロウレベルを保つ。また、選択された主ワード
線MWLに接続され、非選択のサブワード線駆動信号R
AIに接続されているすべてのサブワード線SWL、た
とえばSWL10nmもセルアレイが非活性化状態にあ
るときと同様の経路と、ドライブトランジスタT11を
経由して非選択のサブワード線駆動信号RAI1に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線MWLに接続され、選択されたサブワード線
駆動信号RAIに接続されているすべてのサブワード線
SWL、たとえばSWL0nmはトランジスタT03に
よって非選択の主ワード線MWLnに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線S
WL00m以外はロウレベル電位を保ち非選択となる。
【0011】活性化されたサブワード線SWL00mは
接続されたメモリセルM0nm〜Minmの内容をそれ
ぞれが接続されるビット線BLT0nm〜BLTinm
に読み出し、初期には同電位であった相補ビット線BL
T0nm〜BLTinmおよびBLN0nm〜BLNi
nmに電位差を生じさせる。SA0nm〜SAinmお
よびSA0n+1m〜SAin+1mはそれぞれセンス
アンプであり、相補ビット線BLT0nm〜BLTin
m、BLT0n+1m〜BLTin+1mおよびBLN
0nm〜BLNinm、BLN0n+1m〜BLNin
+1mの差電位信号を増幅する。次に、相補ビット線B
LT0nm〜BLT1nm、BLT0n+1m〜BLT
1n+1mおよびBLN0nm〜BLN1nm、BLN
0n+1m〜BLN1n+1mは、列選択回路YDEC
0mによって選択された列選択線YSW0mによってそ
れぞれ局所入出力線LIOT0nm〜LIOT1nm、
LIOT0n+1m〜LIOT1n+1mおよびLIO
N0nm〜LION1nm、LION0n+1m〜LI
ON1+1nmに接続され、増幅された信号を出力す
る。信号が出力された各LIOT、LIONはIOSW
nおよびIOSWn+1によって、SWD領域上にサブ
ワード線駆動信号RAIおよびサブワード線非活性化信
号RAIBと平行に配置される広域データ入出力線GI
OT0m〜GIOT3m、GION0m〜GION3m
に選択的に接続され、データアンプDAに信号を伝達す
る。データアンプDAは各々に接続されたGIONとG
IOTの差電位を増幅し、図には明示されていない出力
制御回路を経由してチップ外部にデータが出力される。
接続されたメモリセルM0nm〜Minmの内容をそれ
ぞれが接続されるビット線BLT0nm〜BLTinm
に読み出し、初期には同電位であった相補ビット線BL
T0nm〜BLTinmおよびBLN0nm〜BLNi
nmに電位差を生じさせる。SA0nm〜SAinmお
よびSA0n+1m〜SAin+1mはそれぞれセンス
アンプであり、相補ビット線BLT0nm〜BLTin
m、BLT0n+1m〜BLTin+1mおよびBLN
0nm〜BLNinm、BLN0n+1m〜BLNin
+1mの差電位信号を増幅する。次に、相補ビット線B
LT0nm〜BLT1nm、BLT0n+1m〜BLT
1n+1mおよびBLN0nm〜BLN1nm、BLN
0n+1m〜BLN1n+1mは、列選択回路YDEC
0mによって選択された列選択線YSW0mによってそ
れぞれ局所入出力線LIOT0nm〜LIOT1nm、
LIOT0n+1m〜LIOT1n+1mおよびLIO
N0nm〜LION1nm、LION0n+1m〜LI
ON1+1nmに接続され、増幅された信号を出力す
る。信号が出力された各LIOT、LIONはIOSW
nおよびIOSWn+1によって、SWD領域上にサブ
ワード線駆動信号RAIおよびサブワード線非活性化信
号RAIBと平行に配置される広域データ入出力線GI
OT0m〜GIOT3m、GION0m〜GION3m
に選択的に接続され、データアンプDAに信号を伝達す
る。データアンプDAは各々に接続されたGIONとG
IOTの差電位を増幅し、図には明示されていない出力
制御回路を経由してチップ外部にデータが出力される。
【0012】活性化されたサブワード線SWL0を非活
性とするためには、まず、サブワード線駆動信号RAI
0をハイレベルからロウレベルとする。ドライブトラン
ジスタT01を通してサブワード線SWL0の電荷がR
AI0に引き抜かれロウレベルとなる。SWL0の電位
が不十分に下がったら、MWLをロウレベルとして、ト
ランジスタT01を完全にオフとする。RAI0がロウ
レベルとなるのと実質的に同時に、その相補信号RAI
B0はハイレベルとなるので、以降、トランジスタT0
2を通じてSWL0はロウレベルを保持する。
性とするためには、まず、サブワード線駆動信号RAI
0をハイレベルからロウレベルとする。ドライブトラン
ジスタT01を通してサブワード線SWL0の電荷がR
AI0に引き抜かれロウレベルとなる。SWL0の電位
が不十分に下がったら、MWLをロウレベルとして、ト
ランジスタT01を完全にオフとする。RAI0がロウ
レベルとなるのと実質的に同時に、その相補信号RAI
B0はハイレベルとなるので、以降、トランジスタT0
2を通じてSWL0はロウレベルを保持する。
【0013】既に説明したとおり、サブワード線SWL
を活性化する際も、非活性化する際も、サブワード線駆
動回路SWDの中で主な役割を担うのはドライブトラン
ジスタT01〜T03である。他のトランジスタは、非
活性状態においてサブワード線SWLからの微小なリー
ク電流による電位変動を補償する機能を持つに過ぎない
ので、その大きさはドライブトランジスタに比較してき
わめて小さい。
を活性化する際も、非活性化する際も、サブワード線駆
動回路SWDの中で主な役割を担うのはドライブトラン
ジスタT01〜T03である。他のトランジスタは、非
活性状態においてサブワード線SWLからの微小なリー
ク電流による電位変動を補償する機能を持つに過ぎない
ので、その大きさはドライブトランジスタに比較してき
わめて小さい。
【0014】なお、ここでは1本の主ワード線MWLに
対し、4本のサブワード線SWLが接続される構成のサ
ブワード線駆動回路SWDを説明したが、サブワード線
SWLの本数が変更されても問題はない。その場合に
は、サブワード線SWLの本数に応じてサブワード線駆
動信号RAIおよびサブワード線非活性化信号RAIB
の本数も変更になる。
対し、4本のサブワード線SWLが接続される構成のサ
ブワード線駆動回路SWDを説明したが、サブワード線
SWLの本数が変更されても問題はない。その場合に
は、サブワード線SWLの本数に応じてサブワード線駆
動信号RAIおよびサブワード線非活性化信号RAIB
の本数も変更になる。
【0015】
【発明が解決しようとする課題】従来例にあげたよう
な、ワード線駆動回路SWDでは、各サブワード線駆動
信号RAIに対して一対一に相補信号RAIBを必要と
する。ワード線駆動回路SWD領域の面積は限られてい
るのと、他の配線、例えば広域データ入出力線GIO
T、GION等も配置する必要があるので、これらの配
線を必要な配線幅を確保した上ですべて配置できないお
それがある。
な、ワード線駆動回路SWDでは、各サブワード線駆動
信号RAIに対して一対一に相補信号RAIBを必要と
する。ワード線駆動回路SWD領域の面積は限られてい
るのと、他の配線、例えば広域データ入出力線GIO
T、GION等も配置する必要があるので、これらの配
線を必要な配線幅を確保した上ですべて配置できないお
それがある。
【0016】本発明の目的は、ワード線駆動信号の数が
従来よりも少なく、したがって小面積の半導体記憶装置
を提供することにある。
従来よりも少なく、したがって小面積の半導体記憶装置
を提供することにある。
【0017】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の主ワード線と、前記複数の主ワード線に直交
して配置された複数のサブワード線駆動信号線と、前記
主ワード線に対して平行に配置され、複数のメモリセル
のデータ入出力を制御するサブワード線と、前記主ワー
ド線と前記サブワード線駆動信号線によって、前記サブ
ワード線を選択的に駆動する第1の駆動手段と、前記複
数の主ワード線に直交して配置されたサブワード線非活
性化信号線と、前記サブワード線非活性化信号線に直交
する前記複数のサブワード線すべての非活性化電位を保
持する第2の駆動手段と、前記サブワード線駆動信号線
が前記第1の駆動手段によって駆動する前記サブワード
線以外の前記サブワード線を非活性電位に保持する第3
の駆動手段とを有する。
は、複数の主ワード線と、前記複数の主ワード線に直交
して配置された複数のサブワード線駆動信号線と、前記
主ワード線に対して平行に配置され、複数のメモリセル
のデータ入出力を制御するサブワード線と、前記主ワー
ド線と前記サブワード線駆動信号線によって、前記サブ
ワード線を選択的に駆動する第1の駆動手段と、前記複
数の主ワード線に直交して配置されたサブワード線非活
性化信号線と、前記サブワード線非活性化信号線に直交
する前記複数のサブワード線すべての非活性化電位を保
持する第2の駆動手段と、前記サブワード線駆動信号線
が前記第1の駆動手段によって駆動する前記サブワード
線以外の前記サブワード線を非活性電位に保持する第3
の駆動手段とを有する。
【0018】本発明は、該当サブワード線駆動回路SW
Dに接続されるサブワード線駆動信号RAIのすべてが
非活性化状態にある場合には、該当サブワード線駆動回
路SWDに接続されるサブワード線駆動信号RAIのN
OR論理により各々のサブワード線を非活性化状態に保
つ。また、該当サブワード線駆動回路SWDに接続され
るサブワード線駆動信号RAIのいずれかが活性化状態
にあるときは、活性化されたサブワード線駆動信号RA
Iによって非活性化状態にあるサブワード線駆動信号R
AIに接続されたサブワード線を非活性化状態に保つ。
Dに接続されるサブワード線駆動信号RAIのすべてが
非活性化状態にある場合には、該当サブワード線駆動回
路SWDに接続されるサブワード線駆動信号RAIのN
OR論理により各々のサブワード線を非活性化状態に保
つ。また、該当サブワード線駆動回路SWDに接続され
るサブワード線駆動信号RAIのいずれかが活性化状態
にあるときは、活性化されたサブワード線駆動信号RA
Iによって非活性化状態にあるサブワード線駆動信号R
AIに接続されたサブワード線を非活性化状態に保つ。
【0019】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0020】図1は本発明の第1の実施形態を示す回路
図、図2(A)は図1中SWDの内容を示す回路図、図
2(B)は図1中RAIDの内容を示す回路図、図3は
本発明の第1の実施例を示す動作波形図である。各々の
回路配置に関しては従来例と同じく図6で示され、ま
た、特に明記しない信号等の機能についても、従来例と
同一である。以降、図に基づいて説明をする。
図、図2(A)は図1中SWDの内容を示す回路図、図
2(B)は図1中RAIDの内容を示す回路図、図3は
本発明の第1の実施例を示す動作波形図である。各々の
回路配置に関しては従来例と同じく図6で示され、ま
た、特に明記しない信号等の機能についても、従来例と
同一である。以降、図に基づいて説明をする。
【0021】図6の内、Aで示される部分の回路図を図
1に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域XDECに配置された行デコー
ダの内、一台が選択され、主ワード線MWL0を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路SWD列に含
まれるサブワード線駆動信号RAI0〜3の内、1本が
活性化される。この時、他の一つおきのサブワード線駆
動回路SWD列に接続されるサブワード駆動信号RAI
0〜3はいずれも活性化されない。SWD0からSWD
nはそれぞれサブワード線駆動回路であり、行デコーダ
XDECによって選択、駆動される主ワード線MWL0
とサブワード線電源供給信号RAI0mの双方によって
選択されたサブワード線SWL00mを活性化する。
1に示す。セルアレイが不活性状態から活性化状態に移
行する場合には、図には明示されていない外部アドレス
によって行選択回路領域XDECに配置された行デコー
ダの内、一台が選択され、主ワード線MWL0を活性化
する。次に同じく図には明示されていない外部アドレス
によって一つおきのサブワード線駆動回路SWD列に含
まれるサブワード線駆動信号RAI0〜3の内、1本が
活性化される。この時、他の一つおきのサブワード線駆
動回路SWD列に接続されるサブワード駆動信号RAI
0〜3はいずれも活性化されない。SWD0からSWD
nはそれぞれサブワード線駆動回路であり、行デコーダ
XDECによって選択、駆動される主ワード線MWL0
とサブワード線電源供給信号RAI0mの双方によって
選択されたサブワード線SWL00mを活性化する。
【0022】図1の内、サブワード線駆動回路SWD0
またはSWDnの内容を図2(A)に示す。これらは、
従来例と同じくNMOSトランジスタのみで構成される
サブワード線駆動回路であって、PMOSトランジスタ
を含んでいないために、半導体基板上にP−N素子分離
領域が不要なため、少ない面積で実現が可能である。従
来例に比較してトランジスタ数は増加するが、後述する
ようにドライブトランジスタT01〜T31以外は、微
少なリーク電流を補償するためのきわめて小さなトラン
ジスタであるため、全体的な面積増加は大きくない。
またはSWDnの内容を図2(A)に示す。これらは、
従来例と同じくNMOSトランジスタのみで構成される
サブワード線駆動回路であって、PMOSトランジスタ
を含んでいないために、半導体基板上にP−N素子分離
領域が不要なため、少ない面積で実現が可能である。従
来例に比較してトランジスタ数は増加するが、後述する
ようにドライブトランジスタT01〜T31以外は、微
少なリーク電流を補償するためのきわめて小さなトラン
ジスタであるため、全体的な面積増加は大きくない。
【0023】また、図1の内RAIDの内容を図2
(B)に示す。この回路はサブワード線駆動信号RAI
0〜RAI3の内、外部アドレスの内の3ビットX0〜
X2と一致するサブワード線駆動信号RAIをサブワー
ド線駆動タイミング信号RAEがハイレベルである期間
活性化する。ここでは、X0がロウレベルの時、つまり
行アドレスが偶数のときサブワード線駆動信号RAI信
号を活性化する回路を記述したが、隣接するサブワード
線駆動回路SWD列に対しては、X0がハイレベルのと
きサブワード線駆動信号RAIを活性化する回路が接続
される。信号RAIBはNOR回路NORによるRAI
0〜RAI3のNOR論理信号であり、AND回路AD
1〜AD4の出力RAI0〜RAI3のすべてがロウレ
ベルである場合にハイレベルとなる。
(B)に示す。この回路はサブワード線駆動信号RAI
0〜RAI3の内、外部アドレスの内の3ビットX0〜
X2と一致するサブワード線駆動信号RAIをサブワー
ド線駆動タイミング信号RAEがハイレベルである期間
活性化する。ここでは、X0がロウレベルの時、つまり
行アドレスが偶数のときサブワード線駆動信号RAI信
号を活性化する回路を記述したが、隣接するサブワード
線駆動回路SWD列に対しては、X0がハイレベルのと
きサブワード線駆動信号RAIを活性化する回路が接続
される。信号RAIBはNOR回路NORによるRAI
0〜RAI3のNOR論理信号であり、AND回路AD
1〜AD4の出力RAI0〜RAI3のすべてがロウレ
ベルである場合にハイレベルとなる。
【0024】次に、本実施例のサブワード線駆動回路S
WDの回路動作を説明する。図3はサブワード線駆動回
路SWDの動作波形図である。初期状態、サブワード線
駆動回路SWDにすべての主ワード線MWL0〜3の電
位はロウレベルである。したがって、ゲートをハイレベ
ルに固定されたトランジスタT00〜T30を経由して
主ワード線MWLに接続された節点N0〜3の電位もロ
ウレベルとなり、ドライブトランジスタT01〜T03
はすべてオフ状態となっている。また、サブワード線駆
動信号RAI0〜3も初期状態においてはロウレベルと
なっているのでトランジスタT03〜T33、T14〜
T34、T05、T25〜T35、T06〜T16、T
36、T07〜T27もすべてオフ状態である。一方、
RAI0〜RAI3のNOR論理信号であるRAIBの
電位はハイレベルとなっており、サブワード線SWL0
〜3の電位はトランジスタT02〜T32によってロウ
レベルに保持されている。
WDの回路動作を説明する。図3はサブワード線駆動回
路SWDの動作波形図である。初期状態、サブワード線
駆動回路SWDにすべての主ワード線MWL0〜3の電
位はロウレベルである。したがって、ゲートをハイレベ
ルに固定されたトランジスタT00〜T30を経由して
主ワード線MWLに接続された節点N0〜3の電位もロ
ウレベルとなり、ドライブトランジスタT01〜T03
はすべてオフ状態となっている。また、サブワード線駆
動信号RAI0〜3も初期状態においてはロウレベルと
なっているのでトランジスタT03〜T33、T14〜
T34、T05、T25〜T35、T06〜T16、T
36、T07〜T27もすべてオフ状態である。一方、
RAI0〜RAI3のNOR論理信号であるRAIBの
電位はハイレベルとなっており、サブワード線SWL0
〜3の電位はトランジスタT02〜T32によってロウ
レベルに保持されている。
【0025】サブワード線SWL0を選択し活性化する
際には、まず、主ワード線MWLの電位をハイレベルと
する。これにより、節点N0〜N3の電位はそれぞれ主
ワード線MWLのハイレベル電位よりトランジスタT0
0〜T30のしきい値電圧だけ低い電位になる。次に、
サブワード線駆動信号RAI1〜3の電位をロウレベル
に固定したまま、サブワード線駆動信号RAI0で電位
をハイレベルに駆動する。トランジスタT01はソース
電極であるサブワード線駆動信号RAI0とゲート電極
であるN0の間に容量を持つので、サブワード線駆動信
号RAI0の電位変化に伴って容量結合によりN0の電
位も変化する。このとき、変化後のN0の電位と主ワー
ド線MWLの電位差がトランジスタT00のしきい値電
圧を越えない限り、節点N0から主ワード線MWLへ電
流が流れることはない。結果的に、節点N0の電位はサ
ブワード線駆動信号RAI0のハイレベル電位よりもト
ランジスタT01のしきい値電圧以上高くなり、サブワ
ード線駆動信号RAI0のハイレベル電位がサブワード
線SWL0に伝達される。また、この時サブワード線駆
動信号RAI0〜RAI3のNOR論理信号であるRA
IBはハイレベルからロウレベルに駆動され、トランジ
スタT02〜T32はオフとなる。一方、サブワード線
駆動信号RAI0にトランジスタT14、T24、T3
4はそれぞれオンとなる。
際には、まず、主ワード線MWLの電位をハイレベルと
する。これにより、節点N0〜N3の電位はそれぞれ主
ワード線MWLのハイレベル電位よりトランジスタT0
0〜T30のしきい値電圧だけ低い電位になる。次に、
サブワード線駆動信号RAI1〜3の電位をロウレベル
に固定したまま、サブワード線駆動信号RAI0で電位
をハイレベルに駆動する。トランジスタT01はソース
電極であるサブワード線駆動信号RAI0とゲート電極
であるN0の間に容量を持つので、サブワード線駆動信
号RAI0の電位変化に伴って容量結合によりN0の電
位も変化する。このとき、変化後のN0の電位と主ワー
ド線MWLの電位差がトランジスタT00のしきい値電
圧を越えない限り、節点N0から主ワード線MWLへ電
流が流れることはない。結果的に、節点N0の電位はサ
ブワード線駆動信号RAI0のハイレベル電位よりもト
ランジスタT01のしきい値電圧以上高くなり、サブワ
ード線駆動信号RAI0のハイレベル電位がサブワード
線SWL0に伝達される。また、この時サブワード線駆
動信号RAI0〜RAI3のNOR論理信号であるRA
IBはハイレベルからロウレベルに駆動され、トランジ
スタT02〜T32はオフとなる。一方、サブワード線
駆動信号RAI0にトランジスタT14、T24、T3
4はそれぞれオンとなる。
【0026】この時、非選択の主ワード線MWLに接続
され、非選択のサブワード線駆動信号RAIに接続され
ているすべてのサブワード線SWL、たとえば、SWL
1nmはサブワード線駆動信号RAI0がハイレベルに
なったことによってオンとなったトランジスタT14に
よってロウレベルを保たれる。また、選択された主ワー
ド線MWLに接続され、非選択のサブワード線駆動信号
RAIに接続されているすべてのサブワード線SWL、
たとえばSWL10mはドライブトランジスタT11を
経由して非選択のサブワード線駆動信号RAI1に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線MWLに接続され、選択されたサブワード線
駆動信号RAIに接続されているすべてのサブワード線
SWL、たとえばSWL0nmはトランジスタT03に
よって非選択の主ワード線MWLnに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線S
WL00m以外はロウレベル電位を保ち非選択となる。
され、非選択のサブワード線駆動信号RAIに接続され
ているすべてのサブワード線SWL、たとえば、SWL
1nmはサブワード線駆動信号RAI0がハイレベルに
なったことによってオンとなったトランジスタT14に
よってロウレベルを保たれる。また、選択された主ワー
ド線MWLに接続され、非選択のサブワード線駆動信号
RAIに接続されているすべてのサブワード線SWL、
たとえばSWL10mはドライブトランジスタT11を
経由して非選択のサブワード線駆動信号RAI1に接続
されることによってロウレベルを保つ。一方、非選択の
主ワード線MWLに接続され、選択されたサブワード線
駆動信号RAIに接続されているすべてのサブワード線
SWL、たとえばSWL0nmはトランジスタT03に
よって非選択の主ワード線MWLnに接続されロウレベ
ルを保つ。いずれにしても、選択されたサブワード線S
WL00m以外はロウレベル電位を保ち非選択となる。
【0027】活性化されたサブワード線SWL00mは
接続されたメモリセルM0nm〜Minmの内容をそれ
ぞれが接続されるビット線BLT0nm〜BLTRin
mに読み出し、従来例と同様に図には明示されていない
出力制御回路を経由してチップ外部にデータが出力され
る。
接続されたメモリセルM0nm〜Minmの内容をそれ
ぞれが接続されるビット線BLT0nm〜BLTRin
mに読み出し、従来例と同様に図には明示されていない
出力制御回路を経由してチップ外部にデータが出力され
る。
【0028】活性化されたサブワード線SWL0を非活
性とするためには、まず、サブワード線駆動信号RAI
0をハイレベルからロウレベルとする。ドライブトラン
ジスタT01を通してサブワード駆動信号SWL0の電
荷がサブワード線駆動信号RAI0に引き抜かれロウレ
ベルとなる。サブワード線駆動信号SWL0の電位が十
分に下がったら、主ワード線MWLをロウレベルとし
て、トランジスタT01を完全にオフとする。サブワー
ド線駆動信号RAI0がロウレベルとなるのと実質的に
同時に、サブワード線駆動信号RAI0〜RAI3のN
OR論理信号RAIBはハイレベルとなるので、以降、
トランジスタT02を通じてサブワード線SWL0はロ
ウレベルを保持する。同時にサブワード線SWL1〜S
WL3もトランジスタT12〜T32を通じてロウレベ
ルに保持されるようになる。
性とするためには、まず、サブワード線駆動信号RAI
0をハイレベルからロウレベルとする。ドライブトラン
ジスタT01を通してサブワード駆動信号SWL0の電
荷がサブワード線駆動信号RAI0に引き抜かれロウレ
ベルとなる。サブワード線駆動信号SWL0の電位が十
分に下がったら、主ワード線MWLをロウレベルとし
て、トランジスタT01を完全にオフとする。サブワー
ド線駆動信号RAI0がロウレベルとなるのと実質的に
同時に、サブワード線駆動信号RAI0〜RAI3のN
OR論理信号RAIBはハイレベルとなるので、以降、
トランジスタT02を通じてサブワード線SWL0はロ
ウレベルを保持する。同時にサブワード線SWL1〜S
WL3もトランジスタT12〜T32を通じてロウレベ
ルに保持されるようになる。
【0029】本実施形態においては、サブワード線駆動
回路SWD上に配置されるサブワード線駆動信号RAI
の本数にかかわらず、サブワード線駆動信号RAIBは
1本だけでよいので、配置に要する領域が縮小できる。
回路SWD上に配置されるサブワード線駆動信号RAI
の本数にかかわらず、サブワード線駆動信号RAIBは
1本だけでよいので、配置に要する領域が縮小できる。
【0030】図4は本発明の第2の実施形態を示す回路
図である。また、図5(A)は図4中のRAIDを示す
回路図、図5(B)は図4中のRAIBDを示す回路図
である。特に明記しない信号等については、従来例また
は本発明の第1の実施例と同一である。
図である。また、図5(A)は図4中のRAIDを示す
回路図、図5(B)は図4中のRAIBDを示す回路図
である。特に明記しない信号等については、従来例また
は本発明の第1の実施例と同一である。
【0031】第1の実施形態では、サブワード線非活性
化信号RAIBはそれが接続されるサブワード線駆動回
路SWDに入力されているサブワード線駆動信号RAI
のNOR論理として生成されていたが、本実施形態で
は、サブワード線非選択回路RAIBDによってサブワ
ード線駆動タイミング信号RAEと外部から入力される
行アドレス信号の内サブワード線SWL0nmとSWL
0nm+1を峻別するビット、この場合にはX0によっ
て直接生成する。
化信号RAIBはそれが接続されるサブワード線駆動回
路SWDに入力されているサブワード線駆動信号RAI
のNOR論理として生成されていたが、本実施形態で
は、サブワード線非選択回路RAIBDによってサブワ
ード線駆動タイミング信号RAEと外部から入力される
行アドレス信号の内サブワード線SWL0nmとSWL
0nm+1を峻別するビット、この場合にはX0によっ
て直接生成する。
【0032】結果として生成されるサブワード線非活性
化信号RAIBは、第1の実施形態と同様であり、他の
動作も第1の実施形態に一致する。
化信号RAIBは、第1の実施形態と同様であり、他の
動作も第1の実施形態に一致する。
【0033】
【発明の効果】以上説明したように本発明によれば、ワ
ード線駆動信号の数を減らすことができ、小面積の半導
体記憶装置を提供することができる。
ード線駆動信号の数を減らすことができ、小面積の半導
体記憶装置を提供することができる。
【図1】本発明の第1の実施形態の半導体記憶装置を示
す回路図である。
す回路図である。
【図2】図1、図4中のSWDを示す回路図(図2
(A))と、図1中のRAIDを示す回路図(図2
(B))である。
(A))と、図1中のRAIDを示す回路図(図2
(B))である。
【図3】本発明の第1の実施形態を示す動作波形図であ
る。
る。
【図4】本発明の第2の実施形態の半導体記憶装置を示
す回路図である。
す回路図である。
【図5】図4中のRAIDを示す回路図(図5(A))
と図4中のRAIBDを示す回路図(図5(B))であ
る。
と図4中のRAIBDを示す回路図(図5(B))であ
る。
【図6】従来例および本発明の第1および第2の実施形
態を示す回路配置図である。
態を示す回路配置図である。
【図7】従来例を示す回路図である。
【図8】図7中のSWDを示す動作波形図(図8
(A))と図7中のRAIDを示す動作波形図(図8
(B))である。
(A))と図7中のRAIDを示す動作波形図(図8
(B))である。
【図9】従来を示す動作波形図である。
XDEC 行選択回路領域 MWL0〜MWLm 主ワード線 YDEC 列選択回路領域 YDEC0m〜YDECi−1m 列選択回路 YSW0m〜YSWi−1m 列選択線 SA センスアンプ領域 SA00m〜SAin+1m センスアンプ SWD00m〜SWDnm サブワード線駆動回路 SWD 駆動回路領域 SWL00〜SWL3nm サブワード線 RAI0m〜RAI3m サブワード線駆動信号 RAIB0m〜RAIB3、RAIBm サブワード
線非活性化信号 RAID サブワード駆動回路 RAIBD サブワード線非選択回路 X0〜X2 行アドレス信号の一部 RAE サブワード線駆動タイミング信号 M0nm〜Minm メモリセル BLT0nm〜BLTin+1m、BLN0nm〜BL
Nin+1m ビット線 LIOT00m〜LIOT1n+1m、LION00m
〜LION1n+1m局所データ入出力線 GIOT0m〜GIO3m、GION0m〜GION3
m 広域データ入出力線 DA 差動増幅回路 AD1〜AD4 AND回路 NOR NOR回路
線非活性化信号 RAID サブワード駆動回路 RAIBD サブワード線非選択回路 X0〜X2 行アドレス信号の一部 RAE サブワード線駆動タイミング信号 M0nm〜Minm メモリセル BLT0nm〜BLTin+1m、BLN0nm〜BL
Nin+1m ビット線 LIOT00m〜LIOT1n+1m、LION00m
〜LION1n+1m局所データ入出力線 GIOT0m〜GIO3m、GION0m〜GION3
m 広域データ入出力線 DA 差動増幅回路 AD1〜AD4 AND回路 NOR NOR回路
Claims (4)
- 【請求項1】 複数の主ワード線と、 前記複数の主ワード線に直交して配置された複数のサブ
ワード線駆動信号線と、 前記主ワード線に対して平行に配置され、複数のメモリ
セルのデータ入出力を制御するサブワード線と、 前記主ワード線と前記サブワード線駆動信号線によっ
て、前記サブワード線を選択的に駆動する第1の駆動手
段と、 前記複数の主ワード線に直交して配置されたサブワード
線非活性化信号線と、 前記サブワード線非活性化信号線に直交する前記複数の
サブワード線すべての非活性化電位を保持する第2の駆
動手段と、 前記サブワード線駆動信号線が前記第1の駆動手段によ
って駆動する前記サブワード線以外の前記サブワード線
を非活性電位に保持する第3の駆動手段と、を有する半
導体記憶装置。 - 【請求項2】 前記サブワード線非活性化信号が前記サ
ブワード線駆動信号線の論理和の反転信号によって生成
される、請求項1記載の半導体記憶装置。 - 【請求項3】 前記サブワード線非活性化信号が、行ア
ドレス信号の内、前記サブワード線駆動信号線を選択す
る行アドレス信号のビットの内、一部のビットによって
生成される、請求項1記載の半導体記憶装置。 - 【請求項4】 前記第1の駆動手段、前記第2の駆動手
段、前記第3の駆動手段が同一極性のトランジスタのみ
で構成される、請求項1から3のいずれか1項記載の半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24549299A JP3356211B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24549299A JP3356211B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001067869A JP2001067869A (ja) | 2001-03-16 |
JP3356211B2 true JP3356211B2 (ja) | 2002-12-16 |
Family
ID=17134478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24549299A Expired - Fee Related JP3356211B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3356211B2 (ja) |
-
1999
- 1999-08-31 JP JP24549299A patent/JP3356211B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001067869A (ja) | 2001-03-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |