JP3355839B2 - 対数変換回路 - Google Patents
対数変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、対数変換回路、特にト
ランジスタのコレクタ電流（Ｉｃ）と順方向電圧
（ＶBE）との間に成り立つ対数関係を利用して対数変換
を行う対数変換回路に関する。
ランジスタのコレクタ電流（Ｉｃ）と順方向電圧
（ＶBE）との間に成り立つ対数関係を利用して対数変換
を行う対数変換回路に関する。
【０００２】
【従来の技術】音声出力やセンサの出力等のアナログ信
号はその出力範囲が広い場合、対数圧縮して表示等する
場合が多く、その対数圧縮をするのが対数変換回路であ
り、そして、対数変換回路は一般に半導体のＰＮ接合の
順方向電流と順方向電圧とが対数関係を有することを利
用しており、図４は対数変換回路の最も基本的な従来例
を示す回路図である。この回路は、入力電圧Ｖｉｎをオ
ペアンプＯＰの反転入力端子に抵抗Ｒを介して入力する
ようにし、上記オペアンプＯＰの非反転端子を接地し、
上記反転端子に対数変換用トランジスタＱのコレクタ
を、出力端子にそのトランジスタＱのエミッタを接続
し、そのベースに基準電位Ｖ１を与えるようにしたもの
である。
号はその出力範囲が広い場合、対数圧縮して表示等する
場合が多く、その対数圧縮をするのが対数変換回路であ
り、そして、対数変換回路は一般に半導体のＰＮ接合の
順方向電流と順方向電圧とが対数関係を有することを利
用しており、図４は対数変換回路の最も基本的な従来例
を示す回路図である。この回路は、入力電圧Ｖｉｎをオ
ペアンプＯＰの反転入力端子に抵抗Ｒを介して入力する
ようにし、上記オペアンプＯＰの非反転端子を接地し、
上記反転端子に対数変換用トランジスタＱのコレクタ
を、出力端子にそのトランジスタＱのエミッタを接続
し、そのベースに基準電位Ｖ１を与えるようにしたもの
である。
【０００３】図４に示す対数変換回路においては、抵抗
Ｒに、Ｖｉｎ／Ｒの電流Ｉａが流れる。トランジスタＱ
に流れる電流ＩｂはトランジスタＱに流れる電流Ｉａと
等しい。ところで、トランジスタＱに流れる電流Ｉｂは
下記の数式数１で表される。
Ｒに、Ｖｉｎ／Ｒの電流Ｉａが流れる。トランジスタＱ
に流れる電流ＩｂはトランジスタＱに流れる電流Ｉａと
等しい。ところで、トランジスタＱに流れる電流Ｉｂは
下記の数式数１で表される。
【０００４】
【数１】
【０００５】そして、Ｉａ＝Ｉｂなので、下記の数式数
２が成立する。
２が成立する。
【０００６】
【数２】
【０００７】そして、上記数式数２から出力電圧Ｖｏｕ
ｔを求める下記の数式数３を得ることができる。
ｔを求める下記の数式数３を得ることができる。
【０００８】
【数３】
【０００９】ところで、図４に示す従来の対数変換回路
においては、出力電圧Ｖｏｕｔを求める数式数３中にト
ランジスタのＩｓが存在し、このＩｓにトランジスタに
よるバラツキがあるので、出力電圧Ｖｏｕｔに誤差が生
じるという欠点があった。そこで、図５（Ａ）に示すよ
うに二つのトランジスタＱａ、ＱｂのＶBEの差ΔＶBEを
利用してかかる誤差を小さくした対数変換回路の改良が
試みられている。Ｑａはコレクタとベースが接続され、
エミッタが基準電圧Ｖ１を受け、ベースとエミッタが接
続され、そして、入力電圧と比例した電流（入力電流）
Ｉｉｎがコレクタ電流として流れるようにされたトラン
ジスタ、ＱｂはトランジスタＱａのベース及びエミッタ
にベースが接続されたトランジスタで、このエミッタか
ら対数変換回路の出力が取り出されるようになってい
る。そして、トランジスタＱｂのエミッタには一定の電
流Ｉ１が流れるように定電流源（Ｉ１）が接続されてい
る。
においては、出力電圧Ｖｏｕｔを求める数式数３中にト
ランジスタのＩｓが存在し、このＩｓにトランジスタに
よるバラツキがあるので、出力電圧Ｖｏｕｔに誤差が生
じるという欠点があった。そこで、図５（Ａ）に示すよ
うに二つのトランジスタＱａ、ＱｂのＶBEの差ΔＶBEを
利用してかかる誤差を小さくした対数変換回路の改良が
試みられている。Ｑａはコレクタとベースが接続され、
エミッタが基準電圧Ｖ１を受け、ベースとエミッタが接
続され、そして、入力電圧と比例した電流（入力電流）
Ｉｉｎがコレクタ電流として流れるようにされたトラン
ジスタ、ＱｂはトランジスタＱａのベース及びエミッタ
にベースが接続されたトランジスタで、このエミッタか
ら対数変換回路の出力が取り出されるようになってい
る。そして、トランジスタＱｂのエミッタには一定の電
流Ｉ１が流れるように定電流源（Ｉ１）が接続されてい
る。
【００１０】この対数変換回路の出力電圧Ｖｏｕｔは下
記の数式数４で表される。
記の数式数４で表される。
【００１１】
【数４】
【００１２】図５（Ｂ）は図５（Ａ）に示す対数変換回
路の入出力特性図である。この入出力特性図から明らか
なように、入力電流Ｉｉｎが定電流源Ｉ１を１＋電流増
幅率ｈfeで除算した値よりも小さくなるとトランジスタ
Ｑｂがオフするので、出力電圧Ｖｏｕｔが０になる。す
なわち、対数変換回路のダイナミックレンジはその下限
がＩ１を１＋ｈfeで除算した値により決まる。
路の入出力特性図である。この入出力特性図から明らか
なように、入力電流Ｉｉｎが定電流源Ｉ１を１＋電流増
幅率ｈfeで除算した値よりも小さくなるとトランジスタ
Ｑｂがオフするので、出力電圧Ｖｏｕｔが０になる。す
なわち、対数変換回路のダイナミックレンジはその下限
がＩ１を１＋ｈfeで除算した値により決まる。
【００１３】また、二つのトランジスタＱａ、ＱｂのＶ
BEの差ΔＶBEを利用してかかる誤差を小さくした対数変
換回路の別の改良例として、図６（Ａ）に示すものがあ
る。本対数変換回路は、図５（Ａ）の対数変換回路と
は、トランジスタＱａのコレクタ側に定電流源Ｉ１を接
続し、そして、トランジスタＱｂにエミッタ電流として
入力電流Ｉｉｎが流れるようになっている点でのみ相違
する。この図６（Ａ）に示す対数変換回路の出力電圧Ｖ
ｏｕｔは下記の数式数５で表される。
BEの差ΔＶBEを利用してかかる誤差を小さくした対数変
換回路の別の改良例として、図６（Ａ）に示すものがあ
る。本対数変換回路は、図５（Ａ）の対数変換回路と
は、トランジスタＱａのコレクタ側に定電流源Ｉ１を接
続し、そして、トランジスタＱｂにエミッタ電流として
入力電流Ｉｉｎが流れるようになっている点でのみ相違
する。この図６（Ａ）に示す対数変換回路の出力電圧Ｖ
ｏｕｔは下記の数式数５で表される。
【００１４】
【数５】
【００１５】この図６（Ｂ）は図５（Ａ）に示す対数変
換回路の入出力特性図である。この入出力特性図から明
らかなように、入力電流Ｉｉｎが定電流源の電流Ｉ１と
ｈfe＋１との積よりも大きくなるとトランジスタＱａに
流れる電流がなくなり、つまり電流Ｉ１が総てトランジ
スタＱｂにベース電流として横取りされてしまい、出力
電圧Ｖｏｕｔがグランドレベルに落ちてしまう。即ち、
対数変換回路のダイナミックレンジはその上限が１＋ｈ
feと定電流源の電流Ｉ１との積により決まる。
換回路の入出力特性図である。この入出力特性図から明
らかなように、入力電流Ｉｉｎが定電流源の電流Ｉ１と
ｈfe＋１との積よりも大きくなるとトランジスタＱａに
流れる電流がなくなり、つまり電流Ｉ１が総てトランジ
スタＱｂにベース電流として横取りされてしまい、出力
電圧Ｖｏｕｔがグランドレベルに落ちてしまう。即ち、
対数変換回路のダイナミックレンジはその上限が１＋ｈ
feと定電流源の電流Ｉ１との積により決まる。
【００１６】
【発明が解決しようとする課題】ところで、図５及び図
６の（Ａ）に示した各対数変換回路は、共に、図４に示
した対数変換回路よりも誤差が小さいが、しかし、上述
したようにダイナミックレンジが狭いという問題があっ
た。即ち、図５（Ａ）の対数変換回路は、定電流源の電
流Ｉ１を１＋ｈfeで除算した値によりダイナミックレン
ジの下限が規定され、また、図５（Ｂ）の対数変換回路
は、ｈfe＋１と定電流源の電流値Ｉ１との積により上限
が規定されてしまう。
６の（Ａ）に示した各対数変換回路は、共に、図４に示
した対数変換回路よりも誤差が小さいが、しかし、上述
したようにダイナミックレンジが狭いという問題があっ
た。即ち、図５（Ａ）の対数変換回路は、定電流源の電
流Ｉ１を１＋ｈfeで除算した値によりダイナミックレン
ジの下限が規定され、また、図５（Ｂ）の対数変換回路
は、ｈfe＋１と定電流源の電流値Ｉ１との積により上限
が規定されてしまう。
【００１７】本発明はこのような問題点を解決すべく為
されたものであり、トランジスタのコレクタ電流（Ｉ
ｃ）と順方向電圧（ＶBE）との間に成り立つ対数関係を
利用して対数変換を行う対数変換回路において、Ｉｓの
バラツキによる誤差をなくしつつダイナミックレンジを
広くすることを目的とする。
されたものであり、トランジスタのコレクタ電流（Ｉ
ｃ）と順方向電圧（ＶBE）との間に成り立つ対数関係を
利用して対数変換を行う対数変換回路において、Ｉｓの
バラツキによる誤差をなくしつつダイナミックレンジを
広くすることを目的とする。
【００１８】
【課題を解決するための手段】請求項１の対数変換回路
は、入力電流Ｉｉｎがエミッタ電流として流れるトラン
ジスタＱ１と、これとベースどうしが接続されたトラン
ジスタＱ２と、トランジスタＱ１のエミッタにベースが
接続され、エミッタに基準電位が与えられトランジスタ
Ｑ１及びＱ２に供給されるベース電流を一定を保つよう
にコントロールする帰還用のトランジスタＱ３と、トラ
ンジスタＱ２のエミッタにベースが接続されてそのエミ
ッタ電位をトランジスタのＶＢＥをキャンセルする方向
にシフトするトランジスタＱ４と、上記トランジスタＱ
１及びＱ２に対してベース電流を供給するトランジスタ
Ｑ５と、上記トランジスタＱ３のコレクタ電流とトラン
ジスタＱ３のベース電流を供給する一つの定電流源Ｉ１
とからなることを特徴とする。
は、入力電流Ｉｉｎがエミッタ電流として流れるトラン
ジスタＱ１と、これとベースどうしが接続されたトラン
ジスタＱ２と、トランジスタＱ１のエミッタにベースが
接続され、エミッタに基準電位が与えられトランジスタ
Ｑ１及びＱ２に供給されるベース電流を一定を保つよう
にコントロールする帰還用のトランジスタＱ３と、トラ
ンジスタＱ２のエミッタにベースが接続されてそのエミ
ッタ電位をトランジスタのＶＢＥをキャンセルする方向
にシフトするトランジスタＱ４と、上記トランジスタＱ
１及びＱ２に対してベース電流を供給するトランジスタ
Ｑ５と、上記トランジスタＱ３のコレクタ電流とトラン
ジスタＱ３のベース電流を供給する一つの定電流源Ｉ１
とからなることを特徴とする。
【００１９】請求項２の対数変換回路は、請求項１記載
の対数変換回路において、トランジスタＱ１のコレクタ
の電位をＶＢＥシフトするトランジスタＱ６と、該トラ
ンジスタＱ６とべースどうしが接続され、トランジスタ
Ｑ２のコレクタの電位をＶＢＥシフトするトランジスタ
Ｑ７を有することを特徴とする。請求項３の対数変換回
路は、請求項２の対数変換回路において、トランジスタ
Ｑ２のコレクタにベースが、トランジスタＱ４のコレク
タにエミッタが接続されたトランジスタＱ８を有するこ
とを特徴とする。
の対数変換回路において、トランジスタＱ１のコレクタ
の電位をＶＢＥシフトするトランジスタＱ６と、該トラ
ンジスタＱ６とべースどうしが接続され、トランジスタ
Ｑ２のコレクタの電位をＶＢＥシフトするトランジスタ
Ｑ７を有することを特徴とする。請求項３の対数変換回
路は、請求項２の対数変換回路において、トランジスタ
Ｑ２のコレクタにベースが、トランジスタＱ４のコレク
タにエミッタが接続されたトランジスタＱ８を有するこ
とを特徴とする。
【００２０】
【作用】請求項１の対数変換回路によれば、トランジス
タＱ１とＱ２とのＶBEの差ΔＶBEを対数変換に利用する
ので、トランジスタのＶBE・ベース電流特性のバラツキ
に起因する誤差をなくすことができ、図４に示す対数変
換回路よりも誤差を小さくすることができる。そして、
帰還用のトランジスタＱ３により出力電圧がそのトラン
ジスタＱ３のＶBE分シフトするが、しかし、トランジス
タＱ４を出力側に設けてそのＶBEによりシフトしたＶBE
をキャンセルするので、帰還用のトランジスタＱ３によ
り出力電圧がそのＶBE分オフセットするおそれはない。
更に、トランジスタＱ１、Ｑ２のベース電流を帰還用ト
ランジスタＱ３により帰還をかけて同じ入力電流に対し
ては常に一定の値を保つようにしており、それによりベ
ース電流の変動による出力電圧の誤差を小さくできると
共に、変換できる入力電流Ｉｉｎのダイナミックレンジ
の下限を従来の図５に示した回路と比較して広くでき
る。
タＱ１とＱ２とのＶBEの差ΔＶBEを対数変換に利用する
ので、トランジスタのＶBE・ベース電流特性のバラツキ
に起因する誤差をなくすことができ、図４に示す対数変
換回路よりも誤差を小さくすることができる。そして、
帰還用のトランジスタＱ３により出力電圧がそのトラン
ジスタＱ３のＶBE分シフトするが、しかし、トランジス
タＱ４を出力側に設けてそのＶBEによりシフトしたＶBE
をキャンセルするので、帰還用のトランジスタＱ３によ
り出力電圧がそのＶBE分オフセットするおそれはない。
更に、トランジスタＱ１、Ｑ２のベース電流を帰還用ト
ランジスタＱ３により帰還をかけて同じ入力電流に対し
ては常に一定の値を保つようにしており、それによりベ
ース電流の変動による出力電圧の誤差を小さくできると
共に、変換できる入力電流Ｉｉｎのダイナミックレンジ
の下限を従来の図５に示した回路と比較して広くでき
る。
【００２１】更に、請求項１の対数変換回路によれば、
帰還用トランジスタＱ３によるトランジスタＱ１、Ｑ２
のベース電流のコントロールをトランジスタＱ５を介し
て行うので、ダイナミックレンジの上限を請求項１のも
のよりそのトランジスタＱ５のｈｆｅ＋１倍に大きくす
ることができ、よりダイナミックを広くすることができ
る。請求項２の対数変換回路によれば、トランジスタＱ
１とＱ２のコレクタどうしをトランジスタＱ６、Ｑ７に
より同電位にすることができ、延いてはトランジスタＱ
１、Ｑ２のコレクタ・エミッタ間電圧を共にＶＢＥにす
ることにより等しくすることができ、その電圧の変動に
よるｈｆｅの変動に起因する出力電圧の誤差を略なくす
ことができる。即ち、アーリー効果による誤差をなくす
ことができる。
帰還用トランジスタＱ３によるトランジスタＱ１、Ｑ２
のベース電流のコントロールをトランジスタＱ５を介し
て行うので、ダイナミックレンジの上限を請求項１のも
のよりそのトランジスタＱ５のｈｆｅ＋１倍に大きくす
ることができ、よりダイナミックを広くすることができ
る。請求項２の対数変換回路によれば、トランジスタＱ
１とＱ２のコレクタどうしをトランジスタＱ６、Ｑ７に
より同電位にすることができ、延いてはトランジスタＱ
１、Ｑ２のコレクタ・エミッタ間電圧を共にＶＢＥにす
ることにより等しくすることができ、その電圧の変動に
よるｈｆｅの変動に起因する出力電圧の誤差を略なくす
ことができる。即ち、アーリー効果による誤差をなくす
ことができる。
【００２２】請求項３の対数変換回路によれば、信号を
出力するトランジスタＱ４のコレクタをトランジスタＱ
８によりトランジスタＱ２のコレクタからＶＢＥシフト
した値に固定してそのトランジスタＱ４のコレクタ・エ
ミッタ間電圧を略一定に保持することができ、従って、
トランジスタＱ４のアーリー効果をもキャンセルするこ
とができる。
出力するトランジスタＱ４のコレクタをトランジスタＱ
８によりトランジスタＱ２のコレクタからＶＢＥシフト
した値に固定してそのトランジスタＱ４のコレクタ・エ
ミッタ間電圧を略一定に保持することができ、従って、
トランジスタＱ４のアーリー効果をもキャンセルするこ
とができる。
【００２３】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１は本発明対数変換回路の一つの実施例を示
す回路図である。対数変換回路の前段には入力電圧Ｖｉ
ｎをそれに比例した電流（入力電流）Ｉｉｎに変換する
電圧・電流変換回路がある。この電圧・電流変換回路は
オペアンプＯＰ１を利用し、入力電圧Ｖｉｎを入力抵抗
Ｒで除算した電流Ｉｉｎ（＝Ｖｉｎ／Ｒ）をそのまま出
力として流れるようにし、この電流が本対数変換回路に
とっての入力電流となる。
明する。図１は本発明対数変換回路の一つの実施例を示
す回路図である。対数変換回路の前段には入力電圧Ｖｉ
ｎをそれに比例した電流（入力電流）Ｉｉｎに変換する
電圧・電流変換回路がある。この電圧・電流変換回路は
オペアンプＯＰ１を利用し、入力電圧Ｖｉｎを入力抵抗
Ｒで除算した電流Ｉｉｎ（＝Ｖｉｎ／Ｒ）をそのまま出
力として流れるようにし、この電流が本対数変換回路に
とっての入力電流となる。
【００２４】次に、対数変換回路について説明する。Ｑ
１は第１のトランジスタで、ｎｐｎ型（図１、図３の実
施例のトランジスタは総てｎｐｎ型である。）であり、
それに上記入力電流Ｉｉｎがエミッタ電流として流れる
ようになっている。そのコレクタは電源電圧端子（プラ
ス）に接続されている。Ｑ２は第２のトランジスタで、
そのベースが第１のトランジスタＱ１のベースに接続さ
れ、そのエミッタが定電流源Ｉ２を介して接地されてい
る。Ｑ３は第３のトランジスタで、ベースがトランジス
タＱ１のエミッタに接続され、エミッタに所定の基準電
位Ｖ１を受けており、そして、定電流源Ｉ１からコレク
タ電流の供給を受ける。このトランジスタＱ３は後述す
る第５のトランジスタＱ５と共に、上記トランジスタＱ
１及びＱ２のベース電流を同じ入力電流に対しては常に
一定に保つよう帰還をかけてコントロールする帰還用ト
ランジスタとしての役割を果たす。
１は第１のトランジスタで、ｎｐｎ型（図１、図３の実
施例のトランジスタは総てｎｐｎ型である。）であり、
それに上記入力電流Ｉｉｎがエミッタ電流として流れる
ようになっている。そのコレクタは電源電圧端子（プラ
ス）に接続されている。Ｑ２は第２のトランジスタで、
そのベースが第１のトランジスタＱ１のベースに接続さ
れ、そのエミッタが定電流源Ｉ２を介して接地されてい
る。Ｑ３は第３のトランジスタで、ベースがトランジス
タＱ１のエミッタに接続され、エミッタに所定の基準電
位Ｖ１を受けており、そして、定電流源Ｉ１からコレク
タ電流の供給を受ける。このトランジスタＱ３は後述す
る第５のトランジスタＱ５と共に、上記トランジスタＱ
１及びＱ２のベース電流を同じ入力電流に対しては常に
一定に保つよう帰還をかけてコントロールする帰還用ト
ランジスタとしての役割を果たす。
【００２５】Ｑ４は第４のトランジスタで、ベースが第
２のトランジスタＱ２のエミッタに接続され、コレクタ
が電源端子に接続され、エミッタが定電流源Ｉ３を介し
て接地されており、そして、このエミッタがこの対数変
換回路の出力点となる。このトランジスタＱ４はトラン
ジスタＱ３のＶBEにより出力電圧Ｖｏｕｔがシフトした
分をキャンセルするためのトランジスタである。Ｑ５は
第５のトランジスタで、ベースがトランジスタＱ３と定
電流源Ｉ１との接続点に接続され、コレクタが電源端子
に接続され、エミッタがトランジスタＱ２のエミッタ及
びトランジスタＱ１及びＱ２のベースに接続されてい
る。
２のトランジスタＱ２のエミッタに接続され、コレクタ
が電源端子に接続され、エミッタが定電流源Ｉ３を介し
て接地されており、そして、このエミッタがこの対数変
換回路の出力点となる。このトランジスタＱ４はトラン
ジスタＱ３のＶBEにより出力電圧Ｖｏｕｔがシフトした
分をキャンセルするためのトランジスタである。Ｑ５は
第５のトランジスタで、ベースがトランジスタＱ３と定
電流源Ｉ１との接続点に接続され、コレクタが電源端子
に接続され、エミッタがトランジスタＱ２のエミッタ及
びトランジスタＱ１及びＱ２のベースに接続されてい
る。
【００２６】トランジスタＱ３はトランジスタＱ５と共
に、トランジスタＱ１、Ｑ２の同じ入力電流に対するベ
ース電流を一定に保つ役割を果たす。即ち、仮に入力電
流に対するトランジスタＱ１のベース電流が大きくなっ
たとすると、それによりトランジスタＱ３のベース電位
が上がる。すると、トランジスタＱ３のコレクタ電流が
増える。すると、その増えた分トランジスタＱ５のベー
ス電流が減り、延いてはトランジスタＱ５を介してトラ
ンジスタＱ１に供給されるベース電流が減少する。この
ように、トランジスタＱ３はトランジスタＱ１のベース
電位を検出し、それを負帰還して同じ入力電流に対する
ベース電流を一定に保つ帰還用トランジスタとして機能
するのである。
に、トランジスタＱ１、Ｑ２の同じ入力電流に対するベ
ース電流を一定に保つ役割を果たす。即ち、仮に入力電
流に対するトランジスタＱ１のベース電流が大きくなっ
たとすると、それによりトランジスタＱ３のベース電位
が上がる。すると、トランジスタＱ３のコレクタ電流が
増える。すると、その増えた分トランジスタＱ５のベー
ス電流が減り、延いてはトランジスタＱ５を介してトラ
ンジスタＱ１に供給されるベース電流が減少する。この
ように、トランジスタＱ３はトランジスタＱ１のベース
電位を検出し、それを負帰還して同じ入力電流に対する
ベース電流を一定に保つ帰還用トランジスタとして機能
するのである。
【００２７】次に、対数変換回路の出力電圧Ｖｏｕｔを
増幅する非反転増幅回路を説明する。ＯＰ２はオペアン
プで、非反転入力端子が対数変換回路の出力点であるト
ランジスタＱ４のエミッタに接続され、反転入力端子に
基準電位Ｖ１を受ける。Ｒ１は反転入力端子に接続され
た入力抵抗、Ｒ２は出力端子と反転入力端子との間に接
続された帰還抵抗である。Ｖｏｕｔ’が非反転増幅回路
の出力電圧である。
増幅する非反転増幅回路を説明する。ＯＰ２はオペアン
プで、非反転入力端子が対数変換回路の出力点であるト
ランジスタＱ４のエミッタに接続され、反転入力端子に
基準電位Ｖ１を受ける。Ｒ１は反転入力端子に接続され
た入力抵抗、Ｒ２は出力端子と反転入力端子との間に接
続された帰還抵抗である。Ｖｏｕｔ’が非反転増幅回路
の出力電圧である。
【００２８】この対数変換回路においては、電圧がトラ
ンジスタＱ３、Ｑ１で基準電圧よりも２ＶBEアップし、
そして、トランジスタＱ２、Ｑ４で２ＶBEダウンしてΔ
ＶBEを得て対数変換している。ところで、対数変換回路
の出力電圧Ｖｏｕｔは下記の数式数６により求められ
る。
ンジスタＱ３、Ｑ１で基準電圧よりも２ＶBEアップし、
そして、トランジスタＱ２、Ｑ４で２ＶBEダウンしてΔ
ＶBEを得て対数変換している。ところで、対数変換回路
の出力電圧Ｖｏｕｔは下記の数式数６により求められ
る。
【００２９】
【数６】
【００３０】尚、数６中のＶBE１、ＶBE２、ＶBE３、Ｖ
BE４はトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のＶBE、Ｉ
１、Ｉ２、Ｉ３は定電流源Ｉ１、Ｉ２、Ｉ３の電流値で
ある。そして、数６中において、Ｉ２とＩ３とは逆でも
良い。数６中において、第１項（１）は基準電圧、第２
項（２）は対数変換値、第３項（３）はオフセットとな
る。この式から明らかなように、式中にはトランジスタ
によるバラツキの大きなＩｓがない。従って、図４の対
数変換回路のようなＩｓによる誤差がない。
BE４はトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のＶBE、Ｉ
１、Ｉ２、Ｉ３は定電流源Ｉ１、Ｉ２、Ｉ３の電流値で
ある。そして、数６中において、Ｉ２とＩ３とは逆でも
良い。数６中において、第１項（１）は基準電圧、第２
項（２）は対数変換値、第３項（３）はオフセットとな
る。この式から明らかなように、式中にはトランジスタ
によるバラツキの大きなＩｓがない。従って、図４の対
数変換回路のようなＩｓによる誤差がない。
【００３１】そして、同じ入力電流に対するトランジス
タＱ１、Ｑ２のベース電流を上述したようにトランジス
タＱ３、Ｑ５により帰還をかけて一定になるようにコン
トロールしているので、出力電圧Ｖｏｕｔに入力電流Ｉ
ｉｎの変化によって生じる誤差はＩｉｎ／（ｈfe＋１）
2 となり、非常に小さくできる。また、この対数変換回
路のダイナミックレンジは、誤差６ｄＢを基準とする
と、Ｉ１／ｈfe＜Ｉｉｎ＜（ｈfe＋１）2 ・Ｉ１とな
る。即ち、帰還用トランジスタＱ３のベース電流が入力
電流Ｉｉｎと等しく誤差が６ｄＢとなる点が下限とな
り、トランジスタＱ５のベース電流がＩ１と等しくな
り、帰還が切れ動作しなくなる点が上限となる。
タＱ１、Ｑ２のベース電流を上述したようにトランジス
タＱ３、Ｑ５により帰還をかけて一定になるようにコン
トロールしているので、出力電圧Ｖｏｕｔに入力電流Ｉ
ｉｎの変化によって生じる誤差はＩｉｎ／（ｈfe＋１）
2 となり、非常に小さくできる。また、この対数変換回
路のダイナミックレンジは、誤差６ｄＢを基準とする
と、Ｉ１／ｈfe＜Ｉｉｎ＜（ｈfe＋１）2 ・Ｉ１とな
る。即ち、帰還用トランジスタＱ３のベース電流が入力
電流Ｉｉｎと等しく誤差が６ｄＢとなる点が下限とな
り、トランジスタＱ５のベース電流がＩ１と等しくな
り、帰還が切れ動作しなくなる点が上限となる。
【００３２】この対数変換回路のダイナミックレンジを
図２に示す。このダイナミックレンジと、図５（Ａ）に
示す対数変換回路のそれと比較すると、下限が広がって
いる。勿論、下限近くでは誤差が大きくなっているが、
この誤差は較正等により小さくすることが可能である。
また、図６（Ａ）に示す対数変換回路のそれと比較する
と、上限が広がっている。このように、本対数変換回路
によれば、出力電圧ＶｏｕｔにＩｓ依存性がなく、且つ
Ｖｉｎの変化による誤差もなく、しかも、ダイナミック
レンジを広くすることができる。
図２に示す。このダイナミックレンジと、図５（Ａ）に
示す対数変換回路のそれと比較すると、下限が広がって
いる。勿論、下限近くでは誤差が大きくなっているが、
この誤差は較正等により小さくすることが可能である。
また、図６（Ａ）に示す対数変換回路のそれと比較する
と、上限が広がっている。このように、本対数変換回路
によれば、出力電圧ＶｏｕｔにＩｓ依存性がなく、且つ
Ｖｉｎの変化による誤差もなく、しかも、ダイナミック
レンジを広くすることができる。
【００３３】図３は本発明対数変換回路の別の実施例を
示す回路図である。本回路は、トランジスタＱ６、Ｑ
７、Ｑ８をトランジスタＱ１、Ｑ２、Ｑ４のコレクタ側
に設けて、該各トランジスタＱ１、Ｑ２、Ｑ４のコレク
タ・エミッタ間の電圧をＶBEと略等しくすることによ
り、そのコレクタ・エミッタ間の電圧を一定に保ち、延
いてはｈfeが変動しないようにしたものである。即ち、
コレクタ・エミッタ間の電圧の変動によるｈfeの変動
（アーリー効果）を防止してｈfeの変動を防止すること
によって誤差を小さくするようにしたのである。
示す回路図である。本回路は、トランジスタＱ６、Ｑ
７、Ｑ８をトランジスタＱ１、Ｑ２、Ｑ４のコレクタ側
に設けて、該各トランジスタＱ１、Ｑ２、Ｑ４のコレク
タ・エミッタ間の電圧をＶBEと略等しくすることによ
り、そのコレクタ・エミッタ間の電圧を一定に保ち、延
いてはｈfeが変動しないようにしたものである。即ち、
コレクタ・エミッタ間の電圧の変動によるｈfeの変動
（アーリー効果）を防止してｈfeの変動を防止すること
によって誤差を小さくするようにしたのである。
【００３４】具体的には、トランジスタＱ６はそのエミ
ッタがトランジスタＱ１のコレクタに接続され、コレク
タが電源端子に接続され、ベースがトランジスタＱ７の
ベースに接続されている。トランジスタＱ７はエミッタ
がトランジスタＱ２のコレクタに接続され、コレクタが
トランジスタＱ５のエミッタに接続され、そして、トラ
ンジスタＱ５のエミッタがトランジスタＱ６、Ｑ７のベ
ースに接続されている。これにより、トランジスタＱ
１、Ｑ２のコレクタどうしが略同電位にされ、延いては
コレクタ・エミッタ間電圧が略等しくされ、アーリー効
果を抑止することができる。また、トランジスタＱ８
は、エミッタがトランジスタＱ４のコレクタに接続さ
れ、コレクタが電源端子に接続され、ベースがトランジ
スタＱ２のコレクタ、ベースに接続されている。従っ
て、トランジスタＱ４のコレクタ・エミッタ間の電圧は
ＶBEに保たれ、アーリー効果が抑止される。
ッタがトランジスタＱ１のコレクタに接続され、コレク
タが電源端子に接続され、ベースがトランジスタＱ７の
ベースに接続されている。トランジスタＱ７はエミッタ
がトランジスタＱ２のコレクタに接続され、コレクタが
トランジスタＱ５のエミッタに接続され、そして、トラ
ンジスタＱ５のエミッタがトランジスタＱ６、Ｑ７のベ
ースに接続されている。これにより、トランジスタＱ
１、Ｑ２のコレクタどうしが略同電位にされ、延いては
コレクタ・エミッタ間電圧が略等しくされ、アーリー効
果を抑止することができる。また、トランジスタＱ８
は、エミッタがトランジスタＱ４のコレクタに接続さ
れ、コレクタが電源端子に接続され、ベースがトランジ
スタＱ２のコレクタ、ベースに接続されている。従っ
て、トランジスタＱ４のコレクタ・エミッタ間の電圧は
ＶBEに保たれ、アーリー効果が抑止される。
【００３５】上記対数変換回路は、４個のトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４を用いてΔＶBEをつくり対数変
換していたが、しかし、４個より多い偶数個のトランジ
スタの組み合わせによりΔＶBEをつくって対数変換をす
るようにしても良い。尚、上記実施例は、対数変換回路
の各トランジスタがｎｐｎ型トランジスタであったが、
ｐｎｐ型トランジスタで対数変換回路を構成しても良い
ことはいうまでもない。
Ｑ１、Ｑ２、Ｑ３、Ｑ４を用いてΔＶBEをつくり対数変
換していたが、しかし、４個より多い偶数個のトランジ
スタの組み合わせによりΔＶBEをつくって対数変換をす
るようにしても良い。尚、上記実施例は、対数変換回路
の各トランジスタがｎｐｎ型トランジスタであったが、
ｐｎｐ型トランジスタで対数変換回路を構成しても良い
ことはいうまでもない。
【００３６】
【発明の効果】請求項１の対数変換回路によれば、トラ
ンジスタＱ１とＱ２とのＶBEの差ΔＶBEを対数変換に利
用するので、トランジスタのＶBE・ベース電流特性のバ
ラツキに起因する誤差をなくすことができ、図４に示す
対数変換回路よりも誤差を小さくすることができる。そ
して、帰還用のトランジスタＱ３により出力電圧がその
トランジスタＱ３のＶBE分シフトするが、しかし、トラ
ンジスタＱ４を出力側に設けてそのＶBEによってそのシ
フトしたＶBEをキャンセルするので、帰還用のトランジ
スタＱ３により出力電圧がそのＶBE分オフセットするお
それはない。更に、同じ入力電流に対するトランジスタ
Ｑ１、Ｑ２のベース電流を帰還用トランジスタＱ３によ
り帰還をかけて一定に保つようにしており、それにより
ベース電流の変動による出力電圧の誤差を小さくできる
と共に、変換できる入力電流Ｉｉｎのダイナミックレン
ジの下限を小さくできる。
ンジスタＱ１とＱ２とのＶBEの差ΔＶBEを対数変換に利
用するので、トランジスタのＶBE・ベース電流特性のバ
ラツキに起因する誤差をなくすことができ、図４に示す
対数変換回路よりも誤差を小さくすることができる。そ
して、帰還用のトランジスタＱ３により出力電圧がその
トランジスタＱ３のＶBE分シフトするが、しかし、トラ
ンジスタＱ４を出力側に設けてそのＶBEによってそのシ
フトしたＶBEをキャンセルするので、帰還用のトランジ
スタＱ３により出力電圧がそのＶBE分オフセットするお
それはない。更に、同じ入力電流に対するトランジスタ
Ｑ１、Ｑ２のベース電流を帰還用トランジスタＱ３によ
り帰還をかけて一定に保つようにしており、それにより
ベース電流の変動による出力電圧の誤差を小さくできる
と共に、変換できる入力電流Ｉｉｎのダイナミックレン
ジの下限を小さくできる。
【００３７】更に、請求項１の対数変換回路によれば、
帰還用トランジスタＱ３によるトランジスタＱ１、Ｑ２
のベース電流のコントロールをトランジスタＱ５を介し
て行うので、ダイナミックレンジの上限をそのトランジ
スタＱ５のｈｆｅ倍に大きくすることができ、よりダイ
ナミックレンジの上限を大きくすることができる。請求
項２の対数変換回路によれば、トランジスタＱ１とＱ２
のコレクタどうしをトランジスタＱ６、Ｑ７により同電
位にすることができ、延いてはトランジスタＱ１、Ｑ２
のコレクタ・エミッタ間電圧を等しくすることができ、
その電圧の変動によるｈｆｅの変動に起因する出力電圧
の誤差を略なくすことができる。即ち、アーリー効果に
よる誤差をなくすことができる。
帰還用トランジスタＱ３によるトランジスタＱ１、Ｑ２
のベース電流のコントロールをトランジスタＱ５を介し
て行うので、ダイナミックレンジの上限をそのトランジ
スタＱ５のｈｆｅ倍に大きくすることができ、よりダイ
ナミックレンジの上限を大きくすることができる。請求
項２の対数変換回路によれば、トランジスタＱ１とＱ２
のコレクタどうしをトランジスタＱ６、Ｑ７により同電
位にすることができ、延いてはトランジスタＱ１、Ｑ２
のコレクタ・エミッタ間電圧を等しくすることができ、
その電圧の変動によるｈｆｅの変動に起因する出力電圧
の誤差を略なくすことができる。即ち、アーリー効果に
よる誤差をなくすことができる。
【００３８】請求項３の対数変換回路によれば、信号を
出力するトランジスタＱ４のコレクタをトランジスタＱ
８によりトランジスタＱ２のコレクタかＶＢＥシフトし
た値に固定してそのトランジスタＱ４のコレクタ・エミ
ッタ間電圧を略一定に保持することができ、従って、ト
ランジスタＱ４のアーリー効果をもキャンセルすること
ができる。
出力するトランジスタＱ４のコレクタをトランジスタＱ
８によりトランジスタＱ２のコレクタかＶＢＥシフトし
た値に固定してそのトランジスタＱ４のコレクタ・エミ
ッタ間電圧を略一定に保持することができ、従って、ト
ランジスタＱ４のアーリー効果をもキャンセルすること
ができる。
【図１】本発明対数変換回路の一つの実施例を示す回路
図である。
図である。
【図２】上記実施例の入出力特性図である。
【図３】本発明対数変換回路の別の実施例を示す回路図
である。
である。
【図４】対数変換回路の基本的従来例を示す回路図であ
る。
る。
【図５】（Ａ）、（Ｂ）は図４に示した対数変換回路に
対する一つの改良例を示すもので、（Ａ）は回路図、
（Ｂ）は入出力特性図である。
対する一つの改良例を示すもので、（Ａ）は回路図、
（Ｂ）は入出力特性図である。
【図６】（Ａ）、（Ｂ）は図４に示した対数変換回路に
対する別の改良例を示すもので、（Ａ）は回路図、
（Ｂ）は入出力特性図である。
対する別の改良例を示すもので、（Ａ）は回路図、
（Ｂ）は入出力特性図である。
Ｑ１〜Ｑ８ トランジスタ Ｉ１〜Ｉ３ 定電流源 Ｉｉｎ 入力電流 Ｖ１ 基準電位 Ｖｏｕｔ 出力電圧 ＶBE ベース・エミッタ間電圧
フロントページの続き (56)参考文献 特開 平１−303807（ＪＰ，Ａ) 特開 昭57−206107（ＪＰ，Ａ) 特開 昭61−16312（ＪＰ，Ａ) 特開 昭56−137717（ＪＰ，Ａ) 特開 昭56−144612（ＪＰ，Ａ) 特開 平５−37260（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 11/08 H03F 3/343
Claims (3)
- 【請求項１】 入力電圧に比例した電流（入力電流）が
エミッタ電流として流れるようにされた第１のトランジ
スタと、 上記第１のトランジスタのベースとベースが接続された
第２のトランジスタと、 上記第１のトランジスタのエミッタにベースが接続さ
れ、エミッタに基準電位が与えられ、同じ入力電流に対
する第１及び第２のトランジスタに供給されるベース電
流を一定を保つように帰還をかけてコントロールする第
３のトランジスタと、 上記第２のトランジスタのエミッタにベースが接続され
てそのエミッタ電位を、上記第３のトランジスタのベー
ス・エミッタ間電圧をキャンセルする方向にシフトする
第４のトランジスタと、上記第１及び第２のトランジスタに対してベース電流を
供給する第５のトランジスタと、 上記第３のトランジスタのコレクタ電流と上記第５のト
ランジスタのベース電流を供給する一つの定電流源と、 を有することを特徴とする対数変換回路 - 【請求項２】 第１のトランジスタのコレクタの電位を
ベース・エミッタ間電圧分シフトする第６のトランジス
タと、 上記第６のトランジスタとべースどうしが接続され、上
記第２のトランジスタのコレクタの電位をベース・エミ
ッタ間電圧分シフトする第７のトランジスタと、 を有
することを特徴とする請求項１記載の対数変換回路 - 【請求項３】 第２のトランジスタのコレクタにベース
が、第４のトランジスタのコレクタにエミッタが接続さ
れた第８のトランジスタを、 有することを特徴とする請求項２記載の対数変換回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33191694A JP3355839B2 (ja) | 1994-12-09 | 1994-12-09 | 対数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33191694A JP3355839B2 (ja) | 1994-12-09 | 1994-12-09 | 対数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162869A JPH08162869A (ja) | 1996-06-21 |
| JP3355839B2 true JP3355839B2 (ja) | 2002-12-09 |
Family
ID=18249073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33191694A Expired - Fee Related JP3355839B2 (ja) | 1994-12-09 | 1994-12-09 | 対数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355839B2 (ja) |
-
1994
- 1994-12-09 JP JP33191694A patent/JP3355839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162869A (ja) | 1996-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |