JP3353331B2 - クロック抽出方法及びクロック抽出回路 - Google Patents
クロック抽出方法及びクロック抽出回路Info
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- Japan
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- clock
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【0001】
【産業上の利用分野】本発明は、QPSK変調信号のよ
うに位相変調された信号よりクロック成分を抽出するク
ロック抽出方法及びクロック抽出回路に関する。
うに位相変調された信号よりクロック成分を抽出するク
ロック抽出方法及びクロック抽出回路に関する。
【0002】
【従来の技術】移動体用電話システム等の通信システム
において、π/4シフトDQPSK変調(π/4シフト
・Differencial・QPSK変調)などの位
相変調されたデジタルデータの伝送により通信を行うも
のが提案されている。
において、π/4シフトDQPSK変調(π/4シフト
・Differencial・QPSK変調)などの位
相変調されたデジタルデータの伝送により通信を行うも
のが提案されている。
【0003】このπ/4シフトDQPSK変調は、微分
された2系列のデータを、複素演算により位相情報と
し、この位相情報を合成して変調信号とするものであ
る。即ち、例えば図4に示すように、2系列のデータ
(Xk ,Yk )を4値位相変換器で位相データθk に変
換して伝送するものである。このようなπ/4シフトD
QPSK変調を行うことで、効率の良いデジタルデータ
の伝送ができる。
された2系列のデータを、複素演算により位相情報と
し、この位相情報を合成して変調信号とするものであ
る。即ち、例えば図4に示すように、2系列のデータ
(Xk ,Yk )を4値位相変換器で位相データθk に変
換して伝送するものである。このようなπ/4シフトD
QPSK変調を行うことで、効率の良いデジタルデータ
の伝送ができる。
【0004】このようなπ/4シフトDQPSK変調波
を検波する従来の構成の一例を図5に示すと、入力端子
1に得られるπ/4シフトDQPSK変調信号を、遅延
検波器などの検波回路2に供給し、この検波回路2で検
波されたデータを出力端子3に得る。この場合、入力端
子1に得られる例えば図6のAに示す変調信号を、エン
ベロープ検出器4に供給して、図6のBに示すようにエ
ンベロープを検出し、検出したエンベロープ情報をPL
L回路(フェーズ・ロックド・ループ回路)5に供給
し、このPLL回路5で図6のCに示すようにクロック
成分を抽出し、抽出したクロック成分を検波回路2に供
給し、この供給されるクロックに基づいて検波を行うよ
うにしている。このようなクロック抽出は、シンボルレ
ート毎に変調信号のエンベロープが変化することを利用
して行うものである。なお、PLL回路の代わりに、バ
ンドパスフィルタを使用することも可能である。
を検波する従来の構成の一例を図5に示すと、入力端子
1に得られるπ/4シフトDQPSK変調信号を、遅延
検波器などの検波回路2に供給し、この検波回路2で検
波されたデータを出力端子3に得る。この場合、入力端
子1に得られる例えば図6のAに示す変調信号を、エン
ベロープ検出器4に供給して、図6のBに示すようにエ
ンベロープを検出し、検出したエンベロープ情報をPL
L回路(フェーズ・ロックド・ループ回路)5に供給
し、このPLL回路5で図6のCに示すようにクロック
成分を抽出し、抽出したクロック成分を検波回路2に供
給し、この供給されるクロックに基づいて検波を行うよ
うにしている。このようなクロック抽出は、シンボルレ
ート毎に変調信号のエンベロープが変化することを利用
して行うものである。なお、PLL回路の代わりに、バ
ンドパスフィルタを使用することも可能である。
【0005】
【発明が解決しようとする課題】このようなクロック抽
出では、検波回路と別のエンベロープ検出回路が必要
で、回路規模が大きくなってしまうと共に、リミッタア
ンプを通過した後の変調波が入力した場合には、エンベ
ロープ検出が正確にできず、クロック抽出を行うのが困
難になる不都合があった。
出では、検波回路と別のエンベロープ検出回路が必要
で、回路規模が大きくなってしまうと共に、リミッタア
ンプを通過した後の変調波が入力した場合には、エンベ
ロープ検出が正確にできず、クロック抽出を行うのが困
難になる不都合があった。
【0006】本発明はかかる点に鑑み、簡単な構成で位
相変調された信号のクロック抽出ができるようにするこ
とを目的とする。
相変調された信号のクロック抽出ができるようにするこ
とを目的とする。
【0007】
【課題を解決するための手段】本発明は、例えば図1に
示すように、入力された位相変調信号の位相を、この位
相変調信号の変調クロックのn倍の周波数の信号を用い
て検出し、この位相検出信号と前回の位相検出信号との
mod2πでの差分を減算器25で検出し、この検出し
た差分信号の絶対値を絶対値検出回路26で検出するこ
とでクロック成分を抽出するようにしたものである。
示すように、入力された位相変調信号の位相を、この位
相変調信号の変調クロックのn倍の周波数の信号を用い
て検出し、この位相検出信号と前回の位相検出信号との
mod2πでの差分を減算器25で検出し、この検出し
た差分信号の絶対値を絶対値検出回路26で検出するこ
とでクロック成分を抽出するようにしたものである。
【0008】また、この場合に絶対値から直流成分を除
去した後、正負判別を行ってクロック成分を抽出するよ
うにしたものである。
去した後、正負判別を行ってクロック成分を抽出するよ
うにしたものである。
【0009】
【作用】本発明によると、デジタル的な演算処理による
簡単な構成で、クロックの抽出ができる。
簡単な構成で、クロックの抽出ができる。
【0010】
【実施例】以下、本発明の一実施例を図1〜図3を参照
して説明する。
して説明する。
【0011】本例においては、π/4シフトDQPSK
変調されたデータを受信する受信機のクロック抽出回路
に適用したもので、まず図2に本例のクロック抽出回路
の周辺の構成を示すと、入力端子11に得られるπ/4
シフトDQPSK変調された変調信号を位相検出回路1
2に供給し、この位相検出回路12で4相の位相情報θ
k0,θk1,θk2,θk3とする。このとき、後述するタイ
ミング生成回路15から供給されるシンボルクロックの
4倍の周波数のタイミング信号に同期して、位相情報θ
k0,θk1,θk2,θk3を検出する。そして、検出した位
相情報を遅延検波回路13に供給し、この遅延検波回路
13で直前の位相情報との差Δθk を求める遅延検波を
行う。この場合、タイミング生成回路15から供給され
るシンボルクロック周波数のタイミング信号に同期し
て、遅延検波を行う。そして、遅延検波された差情報Δ
θk をデータ判定回路16に供給して、2系列のデータ
(X k ,Yk )を復調し、このデータ(Xk ,Yk )を
出力端子17に供給する。
変調されたデータを受信する受信機のクロック抽出回路
に適用したもので、まず図2に本例のクロック抽出回路
の周辺の構成を示すと、入力端子11に得られるπ/4
シフトDQPSK変調された変調信号を位相検出回路1
2に供給し、この位相検出回路12で4相の位相情報θ
k0,θk1,θk2,θk3とする。このとき、後述するタイ
ミング生成回路15から供給されるシンボルクロックの
4倍の周波数のタイミング信号に同期して、位相情報θ
k0,θk1,θk2,θk3を検出する。そして、検出した位
相情報を遅延検波回路13に供給し、この遅延検波回路
13で直前の位相情報との差Δθk を求める遅延検波を
行う。この場合、タイミング生成回路15から供給され
るシンボルクロック周波数のタイミング信号に同期し
て、遅延検波を行う。そして、遅延検波された差情報Δ
θk をデータ判定回路16に供給して、2系列のデータ
(X k ,Yk )を復調し、このデータ(Xk ,Yk )を
出力端子17に供給する。
【0012】そして、位相検出回路12が出力する位相
情報を、クロック成分抽出回路20に供給し、タイミン
グ生成回路15から供給されるシンボルクロックの4倍
の周波数のタイミング信号に同期して、クロック成分の
抽出を行う。このクロック成分抽出回路20の構成は後
述する。そして、クロック成分抽出回路20が出力する
クロックを、クロック位相検出回路14に供給し、数ク
ロックの位相の平均値をとる処理を行う。この平均化処
理により、一時的なクロックの乱れに対処させる。そし
て、クロック位相検出回路14が出力するクロック情報
を、タイミング生成回路15に供給し、供給されるクロ
ック情報に基づいたクロック周期のタイミング信号を生
成させ、このタイミング信号を位相検出回路12と遅延
検波回路13とクロック成分抽出回路20とに供給す
る。但し、位相検出回路12とクロック成分抽出回路2
0に供給するタイミング信号は、シンボルクロック周波
数の4倍の周波数とする。
情報を、クロック成分抽出回路20に供給し、タイミン
グ生成回路15から供給されるシンボルクロックの4倍
の周波数のタイミング信号に同期して、クロック成分の
抽出を行う。このクロック成分抽出回路20の構成は後
述する。そして、クロック成分抽出回路20が出力する
クロックを、クロック位相検出回路14に供給し、数ク
ロックの位相の平均値をとる処理を行う。この平均化処
理により、一時的なクロックの乱れに対処させる。そし
て、クロック位相検出回路14が出力するクロック情報
を、タイミング生成回路15に供給し、供給されるクロ
ック情報に基づいたクロック周期のタイミング信号を生
成させ、このタイミング信号を位相検出回路12と遅延
検波回路13とクロック成分抽出回路20とに供給す
る。但し、位相検出回路12とクロック成分抽出回路2
0に供給するタイミング信号は、シンボルクロック周波
数の4倍の周波数とする。
【0013】次に、クロック成分抽出回路20の構成を
図1に示すと、位相情報入力端子21に位相検出回路1
2から供給される位相情報を、2段接続されたDフリッ
プフロップ23,24に供給する。この場合、タイミン
グ信号入力端子22に得られるシンボルクロックの4倍
の周波数のタイミング信号を、両Dフリップフロップ2
3,24のクロック入力端に供給する。このような接続
で、Dフリップフロップ23により、位相情報をタイミ
ング信号の1周期分(即ち1/4クロック分)遅延させ
る処理が行われる。また、Dフリップフロップ24によ
り、さらに1周期分遅延させる処理が行われ、結局Dフ
リップフロップ24の出力は、入力位相情報に対して1
/2クロック分遅延されたことになる。
図1に示すと、位相情報入力端子21に位相検出回路1
2から供給される位相情報を、2段接続されたDフリッ
プフロップ23,24に供給する。この場合、タイミン
グ信号入力端子22に得られるシンボルクロックの4倍
の周波数のタイミング信号を、両Dフリップフロップ2
3,24のクロック入力端に供給する。このような接続
で、Dフリップフロップ23により、位相情報をタイミ
ング信号の1周期分(即ち1/4クロック分)遅延させ
る処理が行われる。また、Dフリップフロップ24によ
り、さらに1周期分遅延させる処理が行われ、結局Dフ
リップフロップ24の出力は、入力位相情報に対して1
/2クロック分遅延されたことになる。
【0014】そして、両Dフリップフロップ23,24
の出力を減算器25に供給し、1/4クロック分遅延さ
れたDフリップフロップ23の出力から、1/2クロッ
ク分遅延されたDフリップフロップ24の出力を減算す
る。このとき、mod2πでの差分を求める減算処理、
即ち0を中心にして+πと−πの間でmod2πの差分
をとる減算処理を行う。
の出力を減算器25に供給し、1/4クロック分遅延さ
れたDフリップフロップ23の出力から、1/2クロッ
ク分遅延されたDフリップフロップ24の出力を減算す
る。このとき、mod2πでの差分を求める減算処理、
即ち0を中心にして+πと−πの間でmod2πの差分
をとる減算処理を行う。
【0015】そして、減算器25の減算出力を絶対値検
出回路26に供給する。この絶対値検出回路26では、
減算出力の絶対値を検出する処理が行われ、検出した絶
対値情報を2段接続されたDフリップフロップ27,2
8に供給する。この場合にも、タイミング信号入力端子
22に得られるシンボルクロックの4倍の周波数のタイ
ミング信号を、両Dフリップフロップ27,28のクロ
ック入力端に供給し、各Dフリップフロップ27,28
で1/4周期ずつ遅延させる。そして、絶対値検出回路
26の出力とDフリップフロップ28の出力とを減算器
29に供給し、絶対値検出回路26の出力から、Dフリ
ップフロップ28の出力を減算する処理を行う。そし
て、この減算器29の減算出力を正負判定回路30に供
給し、正負の極性の判定結果により2値化し、この2値
化データをクロック成分出力端子31に供給する。そし
て、このクロック成分出力端子31に得られるデータ
を、クロック成分抽出回路20の出力として後段の回路
(図2のクロック位相検出回路14)に供給する。
出回路26に供給する。この絶対値検出回路26では、
減算出力の絶対値を検出する処理が行われ、検出した絶
対値情報を2段接続されたDフリップフロップ27,2
8に供給する。この場合にも、タイミング信号入力端子
22に得られるシンボルクロックの4倍の周波数のタイ
ミング信号を、両Dフリップフロップ27,28のクロ
ック入力端に供給し、各Dフリップフロップ27,28
で1/4周期ずつ遅延させる。そして、絶対値検出回路
26の出力とDフリップフロップ28の出力とを減算器
29に供給し、絶対値検出回路26の出力から、Dフリ
ップフロップ28の出力を減算する処理を行う。そし
て、この減算器29の減算出力を正負判定回路30に供
給し、正負の極性の判定結果により2値化し、この2値
化データをクロック成分出力端子31に供給する。そし
て、このクロック成分出力端子31に得られるデータ
を、クロック成分抽出回路20の出力として後段の回路
(図2のクロック位相検出回路14)に供給する。
【0016】次に、このクロック成分抽出回路20の動
作を、図3を参照して説明する。まず、位相検出回路1
2で検出されるπ/4シフトDQPSK変調されたデー
タの位相情報が、図3のAに示すような信号であるとす
る。ここで、この位相情報はシンボルクロックの4倍の
周波数のタイミング信号でサンプリングされた信号であ
るので、図3のAに白丸又は黒丸で示す位置でサンプリ
ングされた信号になり、4周期に1回シンボルクロック
近傍のサンプリング点(図3のAに黒丸で示すサンプリ
ング点)が存在する。但し、このままの状態では、この
シンボルクロックを検出するのが困難である。
作を、図3を参照して説明する。まず、位相検出回路1
2で検出されるπ/4シフトDQPSK変調されたデー
タの位相情報が、図3のAに示すような信号であるとす
る。ここで、この位相情報はシンボルクロックの4倍の
周波数のタイミング信号でサンプリングされた信号であ
るので、図3のAに白丸又は黒丸で示す位置でサンプリ
ングされた信号になり、4周期に1回シンボルクロック
近傍のサンプリング点(図3のAに黒丸で示すサンプリ
ング点)が存在する。但し、このままの状態では、この
シンボルクロックを検出するのが困難である。
【0017】ここで本例においては、この位相情報をm
od2πでの差分を求める減算処理を行うのであるが、
図3のAに示す位相情報の変化に注目すると、黒丸で示
すサンプリング点の近傍の区間aでは、位相の変化が少
ない係留状態になり、サンプリング点から離れた区間b
では、比較的位相の変化が多い状態になっている。そし
て、減算器25による減算処理を行うことで、図3のB
に示すように、この係留点を中心にした変化状態が示さ
れるようになる。
od2πでの差分を求める減算処理を行うのであるが、
図3のAに示す位相情報の変化に注目すると、黒丸で示
すサンプリング点の近傍の区間aでは、位相の変化が少
ない係留状態になり、サンプリング点から離れた区間b
では、比較的位相の変化が多い状態になっている。そし
て、減算器25による減算処理を行うことで、図3のB
に示すように、この係留点を中心にした変化状態が示さ
れるようになる。
【0018】そして、この係留点を中心にした変化状態
を示す減算信号の絶対値を、絶対値検出回路26で検出
することで、図3のCに示すように、シンボルクロック
周期で値が上下するデータが得られる。そして、この絶
対値検出回路26の出力と遅延信号との減算処理を行う
ことで、減算器29の出力として直流成分が除去され
て、図3のDに示すように0レベルを中心にして値が上
下するデータになり、このデータを正負判定回路30で
極性の判定結果により2値化することで、図3のEに示
すシンボルクロック周期のデータが得られる。
を示す減算信号の絶対値を、絶対値検出回路26で検出
することで、図3のCに示すように、シンボルクロック
周期で値が上下するデータが得られる。そして、この絶
対値検出回路26の出力と遅延信号との減算処理を行う
ことで、減算器29の出力として直流成分が除去され
て、図3のDに示すように0レベルを中心にして値が上
下するデータになり、このデータを正負判定回路30で
極性の判定結果により2値化することで、図3のEに示
すシンボルクロック周期のデータが得られる。
【0019】このようにして検出されるシンボルクロッ
クは、ゲート回路などのデジタル処理回路による少ない
処理量で簡単に検出されるので、π/4シフトDQPS
K変調されたデータのクロック成分抽出回路が簡単な回
路で構成される。特に、従来のようにエンベロープ検出
などのアナログ処理回路が必要ないと共に、リミッタア
ンプ通過後のデータからクロック検出を行うことも可能
である。また、本例の回路は調整が必要なく、常時精度
の高いクロック検出が行え、さらにデジタル処理である
のでクロック検出に要する消費電力も少なくなる。
クは、ゲート回路などのデジタル処理回路による少ない
処理量で簡単に検出されるので、π/4シフトDQPS
K変調されたデータのクロック成分抽出回路が簡単な回
路で構成される。特に、従来のようにエンベロープ検出
などのアナログ処理回路が必要ないと共に、リミッタア
ンプ通過後のデータからクロック検出を行うことも可能
である。また、本例の回路は調整が必要なく、常時精度
の高いクロック検出が行え、さらにデジタル処理である
のでクロック検出に要する消費電力も少なくなる。
【0020】なお、上述実施例においては、絶対値検出
回路26で検出された絶対値から直流成分を除去した
後、正負判別を行ってクロック成分を抽出するようにし
たが、絶対値検出回路26での絶対値検出データに明確
なクロック成分が含まれているので、絶対値検出回路2
6から後の処理は必要により省略しても良い。
回路26で検出された絶対値から直流成分を除去した
後、正負判別を行ってクロック成分を抽出するようにし
たが、絶対値検出回路26での絶対値検出データに明確
なクロック成分が含まれているので、絶対値検出回路2
6から後の処理は必要により省略しても良い。
【0021】また、上述実施例においては、π/4シフ
トDQPSK変調されたデジタルデータを受信する受信
装置に適用したが、他の位相変調されたデジタルデータ
からクロック成分を抽出する回路にも適用できる。
トDQPSK変調されたデジタルデータを受信する受信
装置に適用したが、他の位相変調されたデジタルデータ
からクロック成分を抽出する回路にも適用できる。
【0022】
【発明の効果】本発明によると、デジタル的な演算処理
による簡単な構成で、位相変調されたデータのクロック
成分の抽出が精度良くできる。
による簡単な構成で、位相変調されたデータのクロック
成分の抽出が精度良くできる。
【図1】本発明の一実施例を示す構成図である。
【図2】一実施例のクロック成分抽出回路が適用される
回路を示す構成図である。
回路を示す構成図である。
【図3】一実施例の説明に供する波形図である。
【図4】π/4シフトDQPSK変調を示す説明図であ
る。
る。
【図5】従来のクロック抽出回路の一例を示す構成図で
ある。
ある。
【図6】図5の例の説明に供する波形図である。
12 位相検出回路 20 クロック成分抽出回路 21 位相情報入力端子 22 タイミング信号入力端子 25,29 減算器 26 絶対値検出回路 30 正負判定回路 31 クロック成分出力端子
Claims (4)
- 【請求項1】 入力された位相変調信号の位相を、この
位相変調信号の変調クロックのn倍の周波数の信号を用
いて検出するステップと、 このステップで検出された位相検出信号と、前回の同じ
ステップで検出された 位相検出信号とのmod2πでの
差分を検出するステップと、 この検出した差分信号の絶対値を検出することでクロッ
ク成分を抽出するステップと、 を有することを特徴とするクロック抽出方法。 - 【請求項2】 前記絶対値から直流成分を除去した後、
正負判別を行ってクロック成分を抽出するようにした請
求項1記載のクロック抽出方法。 - 【請求項3】 入力された位相変調信号の変調クロック
のn倍の周波数の信号を生成するタイミング生成回路
と、 前記位相変調信号の位相情報を前記タイミングに応じて
遅延させる連結された第1及び第2のフリップフロップ
と、 前記第1及び第2のフリップフロップの出力のmod2
πでの差分をとる第1の差分回路と、 前記第1の差分回路の出力の絶対値を検出する絶対値検
出回路と、 を備えることを特徴とするクロック抽出回路。 - 【請求項4】 請求項3記載のクロック抽出回路であっ
て、 さらに、前記絶対値検出回路の出力である絶対値情報を
前記タイミングに応じて遅延させる第3のフリップフロ
ップと、 前記絶対値検出回路の出力と前記第3のフリップフロッ
プの出力の差分をとる第2の差分回路と、 前記第2の差分回路の出力の極性の正負を判定する正負
判定回路と、 を備えることを特徴とするクロック抽出回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13936492A JP3353331B2 (ja) | 1992-05-29 | 1992-05-29 | クロック抽出方法及びクロック抽出回路 |
EP93108374A EP0576826B1 (en) | 1992-05-29 | 1993-05-24 | A demodulator for a phase shift keying (PSK) signal |
DE69329960T DE69329960T2 (de) | 1992-05-29 | 1993-05-24 | Demodulator für phasensprungmodulierte (PSK) Signale |
US08/068,326 US5506873A (en) | 1992-05-29 | 1993-05-27 | Demodulator for a phase shift keying (PSK) signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13936492A JP3353331B2 (ja) | 1992-05-29 | 1992-05-29 | クロック抽出方法及びクロック抽出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05336183A JPH05336183A (ja) | 1993-12-17 |
JP3353331B2 true JP3353331B2 (ja) | 2002-12-03 |
Family
ID=15243613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13936492A Expired - Fee Related JP3353331B2 (ja) | 1992-05-29 | 1992-05-29 | クロック抽出方法及びクロック抽出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3353331B2 (ja) |
-
1992
- 1992-05-29 JP JP13936492A patent/JP3353331B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05336183A (ja) | 1993-12-17 |
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