JP3350345B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3350345B2 JP3350345B2 JP08686496A JP8686496A JP3350345B2 JP 3350345 B2 JP3350345 B2 JP 3350345B2 JP 08686496 A JP08686496 A JP 08686496A JP 8686496 A JP8686496 A JP 8686496A JP 3350345 B2 JP3350345 B2 JP 3350345B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の電源
系統の改良に関し、特に、ＰＬＬ回路を用いた半導体装
置の電源電圧の安定化に関する。
系統の改良に関し、特に、ＰＬＬ回路を用いた半導体装
置の電源電圧の安定化に関する。
【０００２】
【従来の技術】従来の半導体装置の例を図１４に概略的
に示す。半導体基板に形成された論理回路は、図示しな
い外部電源から電源電圧ＶDD及び接地電圧ＧＮＤが供給
される。高速に動作するＬＳＩの論理回路では内部にお
ける信号相互間の遅延が問題となる。論理回路の遅延時
間は、製造プロセス、動作温度、電源電圧により変動す
る。
に示す。半導体基板に形成された論理回路は、図示しな
い外部電源から電源電圧ＶDD及び接地電圧ＧＮＤが供給
される。高速に動作するＬＳＩの論理回路では内部にお
ける信号相互間の遅延が問題となる。論理回路の遅延時
間は、製造プロセス、動作温度、電源電圧により変動す
る。
【０００３】このため、回路設計する際には遅延時間が
変動しても、安定に動作するように十分に回路設計のマ
ージンを取ることか必要となる。例えば、ディジタル回
路の場合には、ロジックシミュレーションにて設計の確
認を行っているが、ロジックシミュレーションでは、論
理回路を構成するＩＶ（インバータ）、ＮＡＮＤ等の、
基本的な回路のティピカル条件での遅延時間の特性を予
めライブラリに登録しておき、製造プロセス、動作温
度、電源電圧の変動による遅延時間のバラツキをマージ
ン係数Ｋをかけることによりシミュレーションを行って
いる。
変動しても、安定に動作するように十分に回路設計のマ
ージンを取ることか必要となる。例えば、ディジタル回
路の場合には、ロジックシミュレーションにて設計の確
認を行っているが、ロジックシミュレーションでは、論
理回路を構成するＩＶ（インバータ）、ＮＡＮＤ等の、
基本的な回路のティピカル条件での遅延時間の特性を予
めライブラリに登録しておき、製造プロセス、動作温
度、電源電圧の変動による遅延時間のバラツキをマージ
ン係数Ｋをかけることによりシミュレーションを行って
いる。
【０００４】
【発明が解決しようとする課題】このため、全ての条件
で動作する半導体装置を設計するためには、マージン係
数Ｋをかけても動作するように回路を設計することか必
要となる。しかしながら、マージン係数Ｋは通常の場合
大きいため、ティピカル条件で動作してもマージン係数
を変えてシミュレーションすると動作しないということ
が起こり得、回路修正とシミュレーションを何度も繰り
返す必要が生じ得る。
で動作する半導体装置を設計するためには、マージン係
数Ｋをかけても動作するように回路を設計することか必
要となる。しかしながら、マージン係数Ｋは通常の場合
大きいため、ティピカル条件で動作してもマージン係数
を変えてシミュレーションすると動作しないということ
が起こり得、回路修正とシミュレーションを何度も繰り
返す必要が生じ得る。
【０００５】また、ＭＯＳＬＳＩの飽和領域でのドレイ
ン電流ＩD は、トランジスタのチャネル幅Ｗ、チャネル
長Ｌとして、Ｗ／Ｌ＊（ＶDD−Ｖth）2 に比例するの
で、微細化が進みチャネル長Ｌが細くなり電源電圧ＶDD
が小さくなる程、チャネル長Ｌと電源電圧ＶDDと閾値Ｖ
thのバラツキに対する遅延時間の変動は大きくなる。こ
のため、微細化する程マージン係数Ｋを大きくしなけれ
ばならず、回路設計が難しいため開発期間が長くなると
いう問題が生じる。
ン電流ＩD は、トランジスタのチャネル幅Ｗ、チャネル
長Ｌとして、Ｗ／Ｌ＊（ＶDD−Ｖth）2 に比例するの
で、微細化が進みチャネル長Ｌが細くなり電源電圧ＶDD
が小さくなる程、チャネル長Ｌと電源電圧ＶDDと閾値Ｖ
thのバラツキに対する遅延時間の変動は大きくなる。こ
のため、微細化する程マージン係数Ｋを大きくしなけれ
ばならず、回路設計が難しいため開発期間が長くなると
いう問題が生じる。
【０００６】また、このような問題は、論理回路の微細
化、低消費電力化のために、論理回路が低電圧電源で動
作するように設計する場合、設計マージンが少ないため
に特に顕著となる。
化、低消費電力化のために、論理回路が低電圧電源で動
作するように設計する場合、設計マージンが少ないため
に特に顕著となる。
【０００７】よって、本発明は、遅延時間のバラツキの
少ない半導体装置を提供することを目的とする。
少ない半導体装置を提供することを目的とする。
【０００８】また、本発明は、論理回路に供給される電
源電圧を正確に設定しかつ設定値からの変動を十分に抑
制し得る半導体装置を提供することを目的とする。
源電圧を正確に設定しかつ設定値からの変動を十分に抑
制し得る半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、第１の電源電圧によって動作す
る論理回路と、第２の電源電圧に応じた周波数のクロッ
ク信号を発生するクロック発生部と、前記クロック信号
と基準クロック信号との位相比較を行う位相比較部と、
入力信号を積分回路によって平滑化するローパスフィル
タ部と、前記位相比較の結果により前記ローパスフィル
タ部の充放電を行うチャージポンプ部と、前記ローパス
フィルタ部の出力に応じたレベルの前記第１の電源電圧
を発生する電源電圧発生部と、を備え、前記論理回路と
前記クロック発生部とを動作させる前記第１及び第２の
電源電圧を共通にしてこれを前記電源電圧発生部から供
給するようにしたことを特徴とする。
本発明の半導体装置は、第１の電源電圧によって動作す
る論理回路と、第２の電源電圧に応じた周波数のクロッ
ク信号を発生するクロック発生部と、前記クロック信号
と基準クロック信号との位相比較を行う位相比較部と、
入力信号を積分回路によって平滑化するローパスフィル
タ部と、前記位相比較の結果により前記ローパスフィル
タ部の充放電を行うチャージポンプ部と、前記ローパス
フィルタ部の出力に応じたレベルの前記第１の電源電圧
を発生する電源電圧発生部と、を備え、前記論理回路と
前記クロック発生部とを動作させる前記第１及び第２の
電源電圧を共通にしてこれを前記電源電圧発生部から供
給するようにしたことを特徴とする。
【００１０】また本発明の半導体装置は、第１の電源電
圧によって動作する論理回路と、第２の電源電圧に応じ
た周波数のクロック信号を発生するクロック発生部と、
前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、入力信号を積分回路によって平滑化す
るローパスフィルタ部と、前記位相比較の結果により前
記ローパスフィルタ部の充放電を行うチャージポンプ部
と、前記ローパスフィルタ部の直流出力に応じて前記第
２の電源電圧のレベルを定めるバッファ増幅器と、前記
第２の電源電圧のレベルに応じて前記第１の電源電圧の
レベルを定める電源電圧発生部と、を備え、前記基準ク
ロック信号の周波数によって前記第１及び第２の電源電
圧を設定するようにしたことを特徴とする。
圧によって動作する論理回路と、第２の電源電圧に応じ
た周波数のクロック信号を発生するクロック発生部と、
前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、入力信号を積分回路によって平滑化す
るローパスフィルタ部と、前記位相比較の結果により前
記ローパスフィルタ部の充放電を行うチャージポンプ部
と、前記ローパスフィルタ部の直流出力に応じて前記第
２の電源電圧のレベルを定めるバッファ増幅器と、前記
第２の電源電圧のレベルに応じて前記第１の電源電圧の
レベルを定める電源電圧発生部と、を備え、前記基準ク
ロック信号の周波数によって前記第１及び第２の電源電
圧を設定するようにしたことを特徴とする。
【００１１】上記のように、論理回路を有する半導体装
置内に、内部電源電圧発生部とＰＬＬ（位相同期ルー
プ）を設け、ＰＬＬのＶＣＯ（電圧制御発振器）に相当
する電圧・周波数変換手段（２）の制御入力電圧により
内部電源電圧発生部が発生する内部電源電圧を制御す
る。電圧・周波数変換手段（２）の制御入力電圧は電圧
・周波数変換手段（２）の出力クロックがある一定の周
波数（基準周波数）に固定されるようにＰＬＬで制御さ
れる。この制御入力電圧により形成された内部電源電圧
を用いることにより、低い電源電圧を得、これを正確に
維持することができる。ここで形成された内部電源電圧
は、ＬＳＩの遅延時間を代表する電圧・周波数変換手段
（２）の遅延時間を常にある一定値に維持するので、論
理回路の遅延時間もまた一定値に維持される。このた
め、設計マージンが少なくて済み、遅延時間のバラツキ
のないＬＳＩを得ることが可能となる。
置内に、内部電源電圧発生部とＰＬＬ（位相同期ルー
プ）を設け、ＰＬＬのＶＣＯ（電圧制御発振器）に相当
する電圧・周波数変換手段（２）の制御入力電圧により
内部電源電圧発生部が発生する内部電源電圧を制御す
る。電圧・周波数変換手段（２）の制御入力電圧は電圧
・周波数変換手段（２）の出力クロックがある一定の周
波数（基準周波数）に固定されるようにＰＬＬで制御さ
れる。この制御入力電圧により形成された内部電源電圧
を用いることにより、低い電源電圧を得、これを正確に
維持することができる。ここで形成された内部電源電圧
は、ＬＳＩの遅延時間を代表する電圧・周波数変換手段
（２）の遅延時間を常にある一定値に維持するので、論
理回路の遅延時間もまた一定値に維持される。このた
め、設計マージンが少なくて済み、遅延時間のバラツキ
のないＬＳＩを得ることが可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態例を示しており、半導体装置は、回路電源を供
給する内部電源電圧発生部１と、内部電源電圧発生部１
の発生した電圧を回路電源として所要の論理処理を行う
論理回路６と、内部電源電圧発生部１の発生した電圧を
制御入力とする電圧制御発振部２と、電圧制御発振部２
の出力クロックと外部より入力される基準クロックとを
比較する位相比較部（若しくは周波数比較器）３と、位
相比較部３の比較出力データにより充放電を行うチャー
ジポンプ部４と、チャージポンプ部４の出力を積分し、
平滑した出力を前記内部電源電圧発生部１の制御入力端
に供給するローパスフィルタ部（ＬＰＦ）５と、によっ
て構成される。
て図面を参照して説明する。図１は、本発明の第１の実
施の形態例を示しており、半導体装置は、回路電源を供
給する内部電源電圧発生部１と、内部電源電圧発生部１
の発生した電圧を回路電源として所要の論理処理を行う
論理回路６と、内部電源電圧発生部１の発生した電圧を
制御入力とする電圧制御発振部２と、電圧制御発振部２
の出力クロックと外部より入力される基準クロックとを
比較する位相比較部（若しくは周波数比較器）３と、位
相比較部３の比較出力データにより充放電を行うチャー
ジポンプ部４と、チャージポンプ部４の出力を積分し、
平滑した出力を前記内部電源電圧発生部１の制御入力端
に供給するローパスフィルタ部（ＬＰＦ）５と、によっ
て構成される。
【００１３】図２は、内部電源電圧発生部１の構成例を
示している。この例では、内部電源電圧発生部１はオペ
アンプ１ａ、及びＰＭＯＳトランジスタ１ｂによって構
成される。ローパスフィルタ部５の出力がオペアンプ１
ａの反転入力端に供給されると、ＰＭＯＳトランジスタ
１ｂのゲートにローパスフィルタ部５の出力に比例した
電圧が印加され、ＰＭＯＳトランジスタの導通が制御さ
れる。これにより、電源ＶDDから電圧を降下させた内部
電源電圧Ｖ0 が得られる。図２の例では、ローパスフィ
ルタ部５の出力と内部電源電圧発生部ｌの電圧が、ＰＬ
Ｌループを構成したとき等しくなるようにしている。
示している。この例では、内部電源電圧発生部１はオペ
アンプ１ａ、及びＰＭＯＳトランジスタ１ｂによって構
成される。ローパスフィルタ部５の出力がオペアンプ１
ａの反転入力端に供給されると、ＰＭＯＳトランジスタ
１ｂのゲートにローパスフィルタ部５の出力に比例した
電圧が印加され、ＰＭＯＳトランジスタの導通が制御さ
れる。これにより、電源ＶDDから電圧を降下させた内部
電源電圧Ｖ0 が得られる。図２の例では、ローパスフィ
ルタ部５の出力と内部電源電圧発生部ｌの電圧が、ＰＬ
Ｌループを構成したとき等しくなるようにしている。
【００１４】図３は、電圧制御発振部２の構成例を示し
ている。この例では、電圧制御発振部２は、奇数個のイ
ンバータを環状に接続したリングオシレータによって構
成されている。各インバータの両端に印加する電圧を内
部電源電圧によって制御することにより、出力信号の振
幅が制御され、印加電圧に応じた周波数で発振する。
ている。この例では、電圧制御発振部２は、奇数個のイ
ンバータを環状に接続したリングオシレータによって構
成されている。各インバータの両端に印加する電圧を内
部電源電圧によって制御することにより、出力信号の振
幅が制御され、印加電圧に応じた周波数で発振する。
【００１５】図４は、位相比較部３の構成例を示してい
る。位相比較部３は、例えば、２つのＤフリップフロッ
プ３ａ及び３ｂ、３個のＮＡＮＤゲート３ｃ〜３ｅ、１
個のインバータ３ｆによって構成することができる。こ
の回路の動作を図５に示す。位相比較部３は、基準クロ
ック信号ｆref に対して電圧制御発振部２の出力クロッ
ク信号ｆV が遅れるとＵＰ信号を出力する。基準クロッ
ク信号ｆref に対して電圧制御発振部２の出力クロック
信号ｆV が進むとＤＮ信号を出力する。
る。位相比較部３は、例えば、２つのＤフリップフロッ
プ３ａ及び３ｂ、３個のＮＡＮＤゲート３ｃ〜３ｅ、１
個のインバータ３ｆによって構成することができる。こ
の回路の動作を図５に示す。位相比較部３は、基準クロ
ック信号ｆref に対して電圧制御発振部２の出力クロッ
ク信号ｆV が遅れるとＵＰ信号を出力する。基準クロッ
ク信号ｆref に対して電圧制御発振部２の出力クロック
信号ｆV が進むとＤＮ信号を出力する。
【００１６】図６は、チャージポンプ部４の構成例を示
している。チャージポンプ部４は、ＰＭＯＳトランジス
タ４ａ、充電用電流源４ｂ、ＮＭＯＳトランジスタ４
ｃ、放電用電流源４ｄによって構成される。ＵＰ信号が
“Ｌ”のとき、ＰＭＯＳトランジスタ４ａが導通して電
流源４ｂにより次段のローパスフィルタ部５の積分回路
を充電する。ＤＮ信号が“Ｈ”のとき、ＮＭＯＳトラン
ジスタ４ｃが導通して吸入電流源４ｄによって次段のロ
ーパスフィルタ部５の積分回路を放電する。
している。チャージポンプ部４は、ＰＭＯＳトランジス
タ４ａ、充電用電流源４ｂ、ＮＭＯＳトランジスタ４
ｃ、放電用電流源４ｄによって構成される。ＵＰ信号が
“Ｌ”のとき、ＰＭＯＳトランジスタ４ａが導通して電
流源４ｂにより次段のローパスフィルタ部５の積分回路
を充電する。ＤＮ信号が“Ｈ”のとき、ＮＭＯＳトラン
ジスタ４ｃが導通して吸入電流源４ｄによって次段のロ
ーパスフィルタ部５の積分回路を放電する。
【００１７】図７は、ローパスフィルタ部５の構成例を
示している。抵抗Ｒ１、Ｒ２、及びキャパシタＣ１から
なる積分回路によって低域通過フィルタが構成されてい
る。ローパスフィルタ部５の出力は内部電源電圧発生部
１に供給される。
示している。抵抗Ｒ１、Ｒ２、及びキャパシタＣ１から
なる積分回路によって低域通過フィルタが構成されてい
る。ローパスフィルタ部５の出力は内部電源電圧発生部
１に供給される。
【００１８】図８は、論理回路６の後段に接続される回
路の構成例を示している。論理回路６は低電圧の内部電
源電圧で駆動されるため、出力レベルが低い。この低い
出力で、規格化されたＬＳＩの出力信号を得るためにレ
ベルシフト部２１が使用される。レベルシフト部２１の
出力によってＩ／Ｏバッファ２２が駆動される。Ｉ／Ｏ
バッファ２２を介して図示しない外部回路（装置）と論
理回路が接続される。論理回路６は内部電源により、Ｉ
／Ｏバッファ部２２は外部インタフェース用電源によ
り、レベルシフト部２１は内部電源及び外部インタフェ
ース用電源により、動作する。
路の構成例を示している。論理回路６は低電圧の内部電
源電圧で駆動されるため、出力レベルが低い。この低い
出力で、規格化されたＬＳＩの出力信号を得るためにレ
ベルシフト部２１が使用される。レベルシフト部２１の
出力によってＩ／Ｏバッファ２２が駆動される。Ｉ／Ｏ
バッファ２２を介して図示しない外部回路（装置）と論
理回路が接続される。論理回路６は内部電源により、Ｉ
／Ｏバッファ部２２は外部インタフェース用電源によ
り、レベルシフト部２１は内部電源及び外部インタフェ
ース用電源により、動作する。
【００１９】通常、ＬＳＩの出力信号は規定されている
ため、この仕様を満足し得る電源電圧を出力バッファに
は供給する必要がある。しかし、内部論理回路の出力信
号を直接出力バッファに接続すると、論理回路の“Ｈ”
レベルの出力信号電圧の方が出力バッファの電源電圧よ
りも低いため、論理回路の出力が“Ｈ”レベルのとき出
力バッファのＰＭＯＳトランジスタ（図示せず）が完全
にオフしない。このため、出力バッファには直流的な電
流が流れる。これを防止するためにレベルシフト回路を
挿入する。
ため、この仕様を満足し得る電源電圧を出力バッファに
は供給する必要がある。しかし、内部論理回路の出力信
号を直接出力バッファに接続すると、論理回路の“Ｈ”
レベルの出力信号電圧の方が出力バッファの電源電圧よ
りも低いため、論理回路の出力が“Ｈ”レベルのとき出
力バッファのＰＭＯＳトランジスタ（図示せず）が完全
にオフしない。このため、出力バッファには直流的な電
流が流れる。これを防止するためにレベルシフト回路を
挿入する。
【００２０】図９に、レベルシフト部２１の回路構成例
を示す。レベルシフト回路は、２つのたすきがけ接続さ
れたＰＭＯＳトランジスタと、これ等２つのトランジス
タに夫々接続される２つのＮＭＯＳトランジスタによっ
て構成される。この回路の両端には外部インタフェース
（ＩＦ）電源が印加される。そして、論理回路６の相補
的な出力が２つのＮＭＯＳトランジスタのゲートに印加
され、ＰＭＯＳトランジスタのドレインにシフト出力が
得られる。
を示す。レベルシフト回路は、２つのたすきがけ接続さ
れたＰＭＯＳトランジスタと、これ等２つのトランジス
タに夫々接続される２つのＮＭＯＳトランジスタによっ
て構成される。この回路の両端には外部インタフェース
（ＩＦ）電源が印加される。そして、論理回路６の相補
的な出力が２つのＮＭＯＳトランジスタのゲートに印加
され、ＰＭＯＳトランジスタのドレインにシフト出力が
得られる。
【００２１】次に、上記回路の動作を説明する。位相比
較部３は電圧制御発振部２の出力クロックｆV と基準ク
ロックｆref とを比較し、電圧制御発振部２の出力クロ
ックｆV の位相が早ければＤＮ信号、遅ければＵＰ信号
を、位相差に相当する幅のパルスで出力する。チャージ
ポンプ部４ではＵＰ信号あるいはＤＮ信号のパルス幅に
応した充電あるいは放電を行ない、位相差信号をアナロ
グ電圧に変換する。ローパスフィルタ部５はチャージポ
ンプ部４により充電あるいは放電されたキャパシタ電荷
を直流電圧に変換する。また、高調波ノイズ分を除去す
る。内部電源電圧発生部１はローパスフィルタ部５の出
力電圧に比例した電圧を内部電源電圧として発生させ
る。内部電源電圧は、前述したように、論理回路６及び
電圧制御発振部２に供給される。
較部３は電圧制御発振部２の出力クロックｆV と基準ク
ロックｆref とを比較し、電圧制御発振部２の出力クロ
ックｆV の位相が早ければＤＮ信号、遅ければＵＰ信号
を、位相差に相当する幅のパルスで出力する。チャージ
ポンプ部４ではＵＰ信号あるいはＤＮ信号のパルス幅に
応した充電あるいは放電を行ない、位相差信号をアナロ
グ電圧に変換する。ローパスフィルタ部５はチャージポ
ンプ部４により充電あるいは放電されたキャパシタ電荷
を直流電圧に変換する。また、高調波ノイズ分を除去す
る。内部電源電圧発生部１はローパスフィルタ部５の出
力電圧に比例した電圧を内部電源電圧として発生させ
る。内部電源電圧は、前述したように、論理回路６及び
電圧制御発振部２に供給される。
【００２２】電圧制御発振部２の出力クロックｆV の方
が基準クロックｆref より位相が遅れていれば、その位
相差分のＵＰ信号が位相比較部３より出力され、チャー
ジポンプ部４によりＵＰ信号のパルス分のチャージが行
われる。このため、ＬＰＦ５の出力はほんの少し電圧が
上昇する。そして、図２のオペアンプｌは反転入力端側
の入力電圧が上昇するため出力電圧が低下する。この結
果、ＰＭＯＳトランジスタ１ｂの出力電流は多く流れる
ことになり、内部電源電圧発生部の出力電圧（内部電源
電圧）が上昇する。このため、電圧制御発振部２の出力
クロックｆｖの周波数が高くなり、基準クロックｆref
と同じ位相になるように動作する。従って、内部電源電
圧発生部１、電圧制御発振部２、位相比較回路３、チャ
ージポンプ部４、ローパスフィルタ部５にてＰＬＬルー
プとして動作する。
が基準クロックｆref より位相が遅れていれば、その位
相差分のＵＰ信号が位相比較部３より出力され、チャー
ジポンプ部４によりＵＰ信号のパルス分のチャージが行
われる。このため、ＬＰＦ５の出力はほんの少し電圧が
上昇する。そして、図２のオペアンプｌは反転入力端側
の入力電圧が上昇するため出力電圧が低下する。この結
果、ＰＭＯＳトランジスタ１ｂの出力電流は多く流れる
ことになり、内部電源電圧発生部の出力電圧（内部電源
電圧）が上昇する。このため、電圧制御発振部２の出力
クロックｆｖの周波数が高くなり、基準クロックｆref
と同じ位相になるように動作する。従って、内部電源電
圧発生部１、電圧制御発振部２、位相比較回路３、チャ
ージポンプ部４、ローパスフィルタ部５にてＰＬＬルー
プとして動作する。
【００２３】逆に、電圧制御発振部２の出力クロックｆ
V の方が基準クロックｆref よりも位相か進んでいれ
ば、内部電源電圧発生部１の出力電圧が低下する。この
ため、電圧制御発振部２の出力クロックｆV の周波数が
低くなり、基準クロックｆrefと同じ位相になるように
動作する。
V の方が基準クロックｆref よりも位相か進んでいれ
ば、内部電源電圧発生部１の出力電圧が低下する。この
ため、電圧制御発振部２の出力クロックｆV の周波数が
低くなり、基準クロックｆrefと同じ位相になるように
動作する。
【００２４】このように、位相同期ループによって、内
部電源電圧発生部１の出力電圧は、電圧制御発振部２の
出力クロックｆV が基準クロックｆref と同じ周波数に
なる電圧に落ちつく。位相同期ループは、プロセス、温
度のバラツキがあっても、基準周波数と電圧制御発振部
２の周波数とが同じになるように動作するので、内部電
源電圧発生部１の出力電圧は常に電圧制御発振部２が基
準周波数で動作する電圧に落ちつく。従って、基準周波
数ｆref によって正確に維持される内部電源電圧を設定
することができる。基準周波数ｆref は、ＬＳＩのシス
テムクロックを分周あるいは逓倍して用いることができ
る。また、外部より供給される電源ＶDDは、バラツキが
あっても図１の回路が動作する内部電源より十分大きな
電圧であれば内部電源電圧発生部１の出力電圧に影響し
ない。従って、この安定した電源電圧をＬＳＩの内部電
源電圧とすることにより、遅延バラツキのない論理回路
を構成可能となる。
部電源電圧発生部１の出力電圧は、電圧制御発振部２の
出力クロックｆV が基準クロックｆref と同じ周波数に
なる電圧に落ちつく。位相同期ループは、プロセス、温
度のバラツキがあっても、基準周波数と電圧制御発振部
２の周波数とが同じになるように動作するので、内部電
源電圧発生部１の出力電圧は常に電圧制御発振部２が基
準周波数で動作する電圧に落ちつく。従って、基準周波
数ｆref によって正確に維持される内部電源電圧を設定
することができる。基準周波数ｆref は、ＬＳＩのシス
テムクロックを分周あるいは逓倍して用いることができ
る。また、外部より供給される電源ＶDDは、バラツキが
あっても図１の回路が動作する内部電源より十分大きな
電圧であれば内部電源電圧発生部１の出力電圧に影響し
ない。従って、この安定した電源電圧をＬＳＩの内部電
源電圧とすることにより、遅延バラツキのない論理回路
を構成可能となる。
【００２５】図２に示した内部電源電圧発生部は、内部
電源電圧発生部の入力電圧と出力電圧が同しになるよう
に動作するが、入力電圧により出力電圧が変動し、電圧
制御発振部２の周波数がリファレンス周波数と同じにな
る電圧を発生できるものであれば良い。例えば、入力電
圧に反比例した出力電圧を出力するものでも良い。この
場合、位相比較部３の入力を入れ換えることでＰＬＬと
して動作する様になる。
電源電圧発生部の入力電圧と出力電圧が同しになるよう
に動作するが、入力電圧により出力電圧が変動し、電圧
制御発振部２の周波数がリファレンス周波数と同じにな
る電圧を発生できるものであれば良い。例えば、入力電
圧に反比例した出力電圧を出力するものでも良い。この
場合、位相比較部３の入力を入れ換えることでＰＬＬと
して動作する様になる。
【００２６】図１に示した例では電圧制御発振部２の出
力が位相比較回路３に接続されているが、電圧制御発振
部２と位相比較回路３の間に１／Ｎにクロックを分周す
るための分周器を挿入した構成のものでも良い。
力が位相比較回路３に接続されているが、電圧制御発振
部２と位相比較回路３の間に１／Ｎにクロックを分周す
るための分周器を挿入した構成のものでも良い。
【００２７】また、図８の外部インタフェース用電源と
オペアンプ１ａとＰＭＯＳトランジスタ１ｂの電源とは
別電源にしても良い。また、電源を共用する構成として
も良い。
オペアンプ１ａとＰＭＯＳトランジスタ１ｂの電源とは
別電源にしても良い。また、電源を共用する構成として
も良い。
【００２８】図１０に本発明の第二の実施例を示す。同
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。
【００２９】この構成と図１の構成との違いは、内部電
源電圧発生部１の出力と電圧制御発振部２の電源を分離
している。また、ローパスフィルタ部５の出力電圧によ
って電圧制御発振部２を駆動するためバッファ増幅部７
を追加していることである。従って、内部電源電圧Ｖ2
をローパスフィルタ部５の出力電圧Ｖ1 に比例する値に
設定し易い。勿論、Ｖ1 ＝Ｖ2 と設定することができ
る。
源電圧発生部１の出力と電圧制御発振部２の電源を分離
している。また、ローパスフィルタ部５の出力電圧によ
って電圧制御発振部２を駆動するためバッファ増幅部７
を追加していることである。従って、内部電源電圧Ｖ2
をローパスフィルタ部５の出力電圧Ｖ1 に比例する値に
設定し易い。勿論、Ｖ1 ＝Ｖ2 と設定することができ
る。
【００３０】図１１にバッファ増幅部７の例を示す。バ
ッファ増幅部をオペアンプによって構成することができ
る。
ッファ増幅部をオペアンプによって構成することができ
る。
【００３１】図１２は、内部電源電圧発生部１をＤＣ−
ＤＣコンバータ１３によって構成する例を示している。
同図において図１と対応する部分には同一符号を付し、
かかる部分の説明は省略する。
ＤＣコンバータ１３によって構成する例を示している。
同図において図１と対応する部分には同一符号を付し、
かかる部分の説明は省略する。
【００３２】周波数比較部１１は、例えば、電圧制御発
振部２の出力信号ｆV の周波数をカウントするカウンタ
と、基準クロックｆref の周波数をカウントするカウン
タと、両カウンタの値を比較する比較器とからなる。な
お、周波数及び位相を比較する周波数・位相比較器の構
成とすることができる。また、位相比較器によって構成
することも可能である。制御クロック発生部１２は、周
波数の比較結果によって、２つのクロックＧ１及びＧ２
のデューティ比を制御する。
振部２の出力信号ｆV の周波数をカウントするカウンタ
と、基準クロックｆref の周波数をカウントするカウン
タと、両カウンタの値を比較する比較器とからなる。な
お、周波数及び位相を比較する周波数・位相比較器の構
成とすることができる。また、位相比較器によって構成
することも可能である。制御クロック発生部１２は、周
波数の比較結果によって、２つのクロックＧ１及びＧ２
のデューティ比を制御する。
【００３３】図１３は、ＤＣ−ＤＣコンバータ１３の構
成例を示している。この例では、ＤＣ−ＤＣコンバータ
は、チョッパ回路とローパスフィルタ回路からなるスイ
ッチング電源によって構成される。チョッパ回路を構成
する２つのＭＯＳトランジスタＭ１及びＭ２のゲートに
はクロックＧ１及びＧ２が夫々印加される。トランジス
タＭ１及びＭ２を交互にオン・オフし、入力直流電源か
ら台形波形をつくる。これをインダクタＬf 及びキャパ
シタＣf で形成する二次のローパスフィルタに通してリ
ップルの小さいＤＣ電圧に変換する。例えば、直流６ボ
ルトの電源から３．３ボルトや１．５ボルトの直流電圧
が得られる。電圧値はトランジスタＭ１とＭ２のオン時
間の比で調整される。電源電圧維持の全体的な動作は図
１の場合と同様である。
成例を示している。この例では、ＤＣ−ＤＣコンバータ
は、チョッパ回路とローパスフィルタ回路からなるスイ
ッチング電源によって構成される。チョッパ回路を構成
する２つのＭＯＳトランジスタＭ１及びＭ２のゲートに
はクロックＧ１及びＧ２が夫々印加される。トランジス
タＭ１及びＭ２を交互にオン・オフし、入力直流電源か
ら台形波形をつくる。これをインダクタＬf 及びキャパ
シタＣf で形成する二次のローパスフィルタに通してリ
ップルの小さいＤＣ電圧に変換する。例えば、直流６ボ
ルトの電源から３．３ボルトや１．５ボルトの直流電圧
が得られる。電圧値はトランジスタＭ１とＭ２のオン時
間の比で調整される。電源電圧維持の全体的な動作は図
１の場合と同様である。
【００３４】なお、実施例では、図１、図１０及ぴ図１
２の内部電圧発生回路は外部の電圧を低くする降圧回路
であるが、外部の電圧より内部の電圧を高くする昇圧回
路とすることも可能である。
２の内部電圧発生回路は外部の電圧を低くする降圧回路
であるが、外部の電圧より内部の電圧を高くする昇圧回
路とすることも可能である。
【００３５】また、ＭＰＵ（マイクロプロセッサ）のよ
うにスタンバイモードの時にクロック周波数を落してス
タンバイモード時の消費電流を減らしている製品の場合
には、本発明を採用することにより、スタンバイモード
時にリファレンスの周波数を遅くすることにより、ノー
マルモードに比べて更に内部電圧を低くすることがで
き、消費電流を減らすことが可能である。
うにスタンバイモードの時にクロック周波数を落してス
タンバイモード時の消費電流を減らしている製品の場合
には、本発明を採用することにより、スタンバイモード
時にリファレンスの周波数を遅くすることにより、ノー
マルモードに比べて更に内部電圧を低くすることがで
き、消費電流を減らすことが可能である。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置を使用することにより論理回路の電源電圧が安定化さ
れるので、論理回路における遅延バラツキが減少する。
このため、設計期間の大幅な短縮が可能となる。また、
従来では電源電圧は外部により一定に保たれていたが、
基準周波数を変えることにより、論理回路が常に動作す
る限界のところまで内部電圧を細かい設定で下げること
が可能となり、論理回路の消費電流ＩDDを削減すること
が可能となる。
置を使用することにより論理回路の電源電圧が安定化さ
れるので、論理回路における遅延バラツキが減少する。
このため、設計期間の大幅な短縮が可能となる。また、
従来では電源電圧は外部により一定に保たれていたが、
基準周波数を変えることにより、論理回路が常に動作す
る限界のところまで内部電圧を細かい設定で下げること
が可能となり、論理回路の消費電流ＩDDを削減すること
が可能となる。
【００３７】例えば、従来は電源電圧が変動しても動作
するようにＬＳＩを設計しているが、電源電圧の変動に
対する余裕（動作保証）を考慮考してＬＳＩが動作する
最低の電圧では使用出来なかった。しかし、本発明によ
り、常にＬＳＩが動作する最低電圧で使用することが可
能となった。このため、放熱性が低いため安価なプラス
チックパッケージを使用することが出来なかった従来製
品でもプラスチックパッケージを使用することが出来る
ようになる。また、電池で動作する携帯機器用のＬＳＩ
の場合、携帯機器の電池の寿命を長くすることが可能と
なる。
するようにＬＳＩを設計しているが、電源電圧の変動に
対する余裕（動作保証）を考慮考してＬＳＩが動作する
最低の電圧では使用出来なかった。しかし、本発明によ
り、常にＬＳＩが動作する最低電圧で使用することが可
能となった。このため、放熱性が低いため安価なプラス
チックパッケージを使用することが出来なかった従来製
品でもプラスチックパッケージを使用することが出来る
ようになる。また、電池で動作する携帯機器用のＬＳＩ
の場合、携帯機器の電池の寿命を長くすることが可能と
なる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１の内部電源電圧発生部１の回路構成を示す
ブロック図である。
ブロック図である。
【図３】図１の電圧制御発振部２をリングオシレータで
構成した例を示す回路図である。
構成した例を示す回路図である。
【図４】図１の位相比較回路３の回路構成例を示すブロ
ック図である
ック図である
【図５】位相比較回路３の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図６】図１のチャージポンプ部４の回路構成例を示す
ブロック図である。
ブロック図である。
【図７】図１のローパスフィルタ５の構成例をしめす回
路図である。
路図である。
【図８】論理回路６とその後段回路との接続例を説明す
る説明図である。
る説明図である。
【図９】レベルシフト回路２１の構成例を示す回路図で
ある。
ある。
【図１０】本発明の第２の実施の形態を示すブロック図
である。
である。
【図１１】図１０のバッファ増幅部７の構成例を示すブ
ロック図である。
ロック図である。
【図１２】第３の実施の形態を示すブロック図である。
【図１３】ＤＣ−ＤＣコンバータ１３の構成例を示す回
路図である。
路図である。
【図１４】従来の半導体装置を説明するためのブロック
図である。
図である。
１ 内部電源電圧発生部 ２ 電圧制御発振部 ３ 位相比較部 ４ チャージポンプ部 ５ ローパスフィルタ部 ６ 論理回路部 ７ バッファ増幅部 １１ 周波数比較部 １２ 制御クロック発生部 １３ ＤＣ−ＤＣコンバータ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155 H03M 19/00 H03L 7/06
Claims (5)
- 【請求項１】第１の電源電圧によって動作する論理回路
と、 第２の電源電圧に応じた周波数のクロック信号を発生す
るクロック発生部と、 前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、 入力信号を積分回路によって平滑化するローパスフィル
タ部と、 前記位相比較の結果により前記ローパスフィルタ部の充
放電を行うチャージポンプ部と、 前記ローパスフィルタ部の出力に応じたレベルの前記第
１の電源電圧を発生する電源電圧発生部と、を備え、 前記論理回路と前記クロック発生部とを動作させる前記
第１及び第２の電源電圧を共通にしてこれを前記電源電
圧発生部から供給するようにした、 ことを特徴とする半導体装置。 - 【請求項２】第１の電源電圧によって動作する論理回路
と、 第２の電源電圧に応じた周波数のクロック信号を発生す
るクロック発生部と、 前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、 入力信号を積分回路によって平滑化するローパスフィル
タ部と、 前記位相比較の結果により前記ローパスフィルタ部の充
放電を行うチャージポンプ部と、 前記ローパスフィルタ部の直流出力に応じて前記第２の
電源電圧のレベルを定めるバッファ増幅器と、 前記第２の電源電圧のレベルに応じて前記第１の電源電
圧のレベルを定める電源電圧発生部と、を備え、 前記基準クロック信号の周波数によって前記第１及び第
２の電源電圧を設定するようにした、 ことを特徴とする半導体装置。 - 【請求項３】前記クロック発生部は、回路の両端に前記
電源電圧が印加される単位回路を複数縦列に接続したリ
ングオシレータによって構成される、 ことを特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】前記単位回路は、ＣＭＯＳトランジスタ構
成のインバータである、 ことを特徴とする請求項３記載の半導体装置。 - 【請求項５】前記クロック発生部が出力したクロック信
号を分周して前記位相比較部に供給する分周手段を、更
に備える、 ことを特徴とする請求項１乃至４のいずれかに記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08686496A JP3350345B2 (ja) | 1996-04-09 | 1996-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08686496A JP3350345B2 (ja) | 1996-04-09 | 1996-04-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09285109A JPH09285109A (ja) | 1997-10-31 |
| JP3350345B2 true JP3350345B2 (ja) | 2002-11-25 |
Family
ID=13898692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08686496A Expired - Fee Related JP3350345B2 (ja) | 1996-04-09 | 1996-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350345B2 (ja) |
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|---|---|---|---|---|
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| JP4492837B2 (ja) * | 2001-07-31 | 2010-06-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100598011B1 (ko) | 2004-06-29 | 2006-07-06 | 삼성전자주식회사 | 클럭 사용 회로 및 클럭 신호 발생 방법 |
| JP2006187153A (ja) | 2004-12-28 | 2006-07-13 | Fujitsu Ltd | 半導体集積回路装置、半導体回路、ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータの制御方法 |
| JP4542978B2 (ja) | 2005-10-27 | 2010-09-15 | パナソニック株式会社 | 電源電圧制御装置 |
| JP4864769B2 (ja) * | 2007-03-05 | 2012-02-01 | 株式会社東芝 | Ｐｌｌ回路 |
| JP2009182911A (ja) * | 2008-02-01 | 2009-08-13 | Alaxala Networks Corp | 周波数および電圧制御回路、電子機器およびネットワーク装置 |
| JP5267055B2 (ja) * | 2008-10-31 | 2013-08-21 | 富士通株式会社 | 電源電圧出力回路 |
| JP5518134B2 (ja) | 2012-07-02 | 2014-06-11 | 力晶科技股▲ふん▼有限公司 | 内部電圧トリミング回路及び方法、並びに半導体回路装置 |
-
1996
- 1996-04-09 JP JP08686496A patent/JP3350345B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09285109A (ja) | 1997-10-31 |
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