JP3350345B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の電源
系統の改良に関し、特に、ＰＬＬ回路を用いた半導体装
置の電源電圧の安定化に関する。The present invention relates to improvement of a power supply system of a semiconductor device, and more particularly to stabilization of a power supply voltage of a semiconductor device using a PLL circuit.
【０００２】[0002]
【従来の技術】従来の半導体装置の例を図１４に概略的
に示す。半導体基板に形成された論理回路は、図示しな
い外部電源から電源電圧ＶDD及び接地電圧ＧＮＤが供給
される。高速に動作するＬＳＩの論理回路では内部にお
ける信号相互間の遅延が問題となる。論理回路の遅延時
間は、製造プロセス、動作温度、電源電圧により変動す
る。2. Description of the Related Art An example of a conventional semiconductor device is schematically shown in FIG. The logic circuit formed on the semiconductor substrate is supplied with a power supply voltage VDD and a ground voltage GND from an external power supply (not shown). In a logic circuit of an LSI operating at high speed, a delay between signals inside becomes a problem. The delay time of a logic circuit varies depending on the manufacturing process, operating temperature, and power supply voltage.
【０００３】このため、回路設計する際には遅延時間が
変動しても、安定に動作するように十分に回路設計のマ
ージンを取ることか必要となる。例えば、ディジタル回
路の場合には、ロジックシミュレーションにて設計の確
認を行っているが、ロジックシミュレーションでは、論
理回路を構成するＩＶ（インバータ）、ＮＡＮＤ等の、
基本的な回路のティピカル条件での遅延時間の特性を予
めライブラリに登録しておき、製造プロセス、動作温
度、電源電圧の変動による遅延時間のバラツキをマージ
ン係数Ｋをかけることによりシミュレーションを行って
いる。For this reason, when designing a circuit, it is necessary to provide a sufficient circuit design margin so that the circuit operates stably even if the delay time varies. For example, in the case of a digital circuit, the design is confirmed by a logic simulation, but in the logic simulation, an IV (inverter), a NAND, or the like that constitutes the logic circuit is checked.
The simulation is performed by preliminarily registering the characteristics of the delay time under typical conditions of the basic circuit in a library and applying a margin coefficient K to a variation in the delay time due to a variation in a manufacturing process, an operating temperature, and a power supply voltage. .
【０００４】[0004]
【発明が解決しようとする課題】このため、全ての条件
で動作する半導体装置を設計するためには、マージン係
数Ｋをかけても動作するように回路を設計することか必
要となる。しかしながら、マージン係数Ｋは通常の場合
大きいため、ティピカル条件で動作してもマージン係数
を変えてシミュレーションすると動作しないということ
が起こり得、回路修正とシミュレーションを何度も繰り
返す必要が生じ得る。Therefore, in order to design a semiconductor device that operates under all conditions, it is necessary to design a circuit that operates even when a margin coefficient K is multiplied. However, since the margin coefficient K is usually large, even when operating under typical conditions, it may happen that the simulation does not operate when the margin coefficient is changed, and it may be necessary to repeat circuit correction and simulation many times.
【０００５】また、ＭＯＳＬＳＩの飽和領域でのドレイ
ン電流ＩD は、トランジスタのチャネル幅Ｗ、チャネル
長Ｌとして、Ｗ／Ｌ＊（ＶDD−Ｖth）2 に比例するの
で、微細化が進みチャネル長Ｌが細くなり電源電圧ＶDD
が小さくなる程、チャネル長Ｌと電源電圧ＶDDと閾値Ｖ
thのバラツキに対する遅延時間の変動は大きくなる。こ
のため、微細化する程マージン係数Ｋを大きくしなけれ
ばならず、回路設計が難しいため開発期間が長くなると
いう問題が生じる。The drain current ID in the saturation region of the MOS LSI is proportional to W / L * (VDD−Vth) 2 as the channel width W and the channel length L of the transistor. Power supply voltage VDD
Becomes smaller, the channel length L, the power supply voltage VDD, and the threshold V
The variation of the delay time with respect to the variation of th becomes large. For this reason, the margin coefficient K must be increased as the device is miniaturized, which causes a problem that the circuit design is difficult and the development period becomes longer.
【０００６】また、このような問題は、論理回路の微細
化、低消費電力化のために、論理回路が低電圧電源で動
作するように設計する場合、設計マージンが少ないため
に特に顕著となる。[0006] Such a problem is particularly remarkable when a logic circuit is designed to operate with a low-voltage power supply in order to miniaturize the logic circuit and reduce power consumption, because the design margin is small. .
【０００７】よって、本発明は、遅延時間のバラツキの
少ない半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device having less variation in delay time.
【０００８】また、本発明は、論理回路に供給される電
源電圧を正確に設定しかつ設定値からの変動を十分に抑
制し得る半導体装置を提供することを目的とする。Another object of the present invention is to provide a semiconductor device capable of accurately setting a power supply voltage to be supplied to a logic circuit and sufficiently suppressing a variation from a set value.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、第１の電源電圧によって動作す
る論理回路と、第２の電源電圧に応じた周波数のクロッ
ク信号を発生するクロック発生部と、前記クロック信号
と基準クロック信号との位相比較を行う位相比較部と、
入力信号を積分回路によって平滑化するローパスフィル
タ部と、前記位相比較の結果により前記ローパスフィル
タ部の充放電を行うチャージポンプ部と、前記ローパス
フィルタ部の出力に応じたレベルの前記第１の電源電圧
を発生する電源電圧発生部と、を備え、前記論理回路と
前記クロック発生部とを動作させる前記第１及び第２の
電源電圧を共通にしてこれを前記電源電圧発生部から供
給するようにしたことを特徴とする。In order to achieve the above object, a semiconductor device according to the present invention comprises a logic circuit which operates on a first power supply voltage, and a clock for generating a clock signal having a frequency corresponding to the second power supply voltage. A generator, a phase comparator for comparing the phase of the clock signal with a reference clock signal,
A low-pass filter section for smoothing an input signal by an integration circuit; a charge pump section for charging and discharging the low-pass filter section based on a result of the phase comparison; and a first power supply having a level corresponding to an output of the low-pass filter section A power supply voltage generator for generating a voltage, wherein the first and second power supply voltages for operating the logic circuit and the clock generator are shared and supplied from the power supply voltage generator. It is characterized by having done.
【００１０】また本発明の半導体装置は、第１の電源電
圧によって動作する論理回路と、第２の電源電圧に応じ
た周波数のクロック信号を発生するクロック発生部と、
前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、入力信号を積分回路によって平滑化す
るローパスフィルタ部と、前記位相比較の結果により前
記ローパスフィルタ部の充放電を行うチャージポンプ部
と、前記ローパスフィルタ部の直流出力に応じて前記第
２の電源電圧のレベルを定めるバッファ増幅器と、前記
第２の電源電圧のレベルに応じて前記第１の電源電圧の
レベルを定める電源電圧発生部と、を備え、前記基準ク
ロック信号の周波数によって前記第１及び第２の電源電
圧を設定するようにしたことを特徴とする。[0010] The semiconductor device of the present invention further comprises a logic circuit operable by the first power supply voltage, a clock generator for generating a clock signal having a frequency corresponding to the second power supply voltage,
A phase comparison unit for comparing the phase of the clock signal with a reference clock signal; a low-pass filter unit for smoothing an input signal by an integration circuit; and a charge pump unit for charging and discharging the low-pass filter unit based on the result of the phase comparison A buffer amplifier that determines the level of the second power supply voltage according to the DC output of the low-pass filter unit; and a power supply voltage generator that determines the level of the first power supply voltage according to the level of the second power supply voltage And a setting unit that sets the first and second power supply voltages according to the frequency of the reference clock signal.
【００１１】上記のように、論理回路を有する半導体装
置内に、内部電源電圧発生部とＰＬＬ（位相同期ルー
プ）を設け、ＰＬＬのＶＣＯ（電圧制御発振器）に相当
する電圧・周波数変換手段（２）の制御入力電圧により
内部電源電圧発生部が発生する内部電源電圧を制御す
る。電圧・周波数変換手段（２）の制御入力電圧は電圧
・周波数変換手段（２）の出力クロックがある一定の周
波数（基準周波数）に固定されるようにＰＬＬで制御さ
れる。この制御入力電圧により形成された内部電源電圧
を用いることにより、低い電源電圧を得、これを正確に
維持することができる。ここで形成された内部電源電圧
は、ＬＳＩの遅延時間を代表する電圧・周波数変換手段
（２）の遅延時間を常にある一定値に維持するので、論
理回路の遅延時間もまた一定値に維持される。このた
め、設計マージンが少なくて済み、遅延時間のバラツキ
のないＬＳＩを得ることが可能となる。As described above, the internal power supply voltage generator and the PLL (phase locked loop) are provided in the semiconductor device having the logic circuit, and the voltage / frequency converter (2) corresponding to the VCO (voltage controlled oscillator) of the PLL is provided. The internal power supply voltage generated by the internal power supply voltage generation unit is controlled by the control input voltage of (2). The control input voltage of the voltage / frequency conversion means (2) is controlled by a PLL so that the output clock of the voltage / frequency conversion means (2) is fixed at a certain frequency (reference frequency). By using the internal power supply voltage formed by this control input voltage, a low power supply voltage can be obtained and maintained accurately. Since the internal power supply voltage formed here always keeps the delay time of the voltage / frequency conversion means (2) representing the delay time of the LSI at a constant value, the delay time of the logic circuit is also kept at a constant value. You. For this reason, it is possible to obtain an LSI having a small design margin and no delay time variation.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態例を示しており、半導体装置は、回路電源を供
給する内部電源電圧発生部１と、内部電源電圧発生部１
の発生した電圧を回路電源として所要の論理処理を行う
論理回路６と、内部電源電圧発生部１の発生した電圧を
制御入力とする電圧制御発振部２と、電圧制御発振部２
の出力クロックと外部より入力される基準クロックとを
比較する位相比較部（若しくは周波数比較器）３と、位
相比較部３の比較出力データにより充放電を行うチャー
ジポンプ部４と、チャージポンプ部４の出力を積分し、
平滑した出力を前記内部電源電圧発生部１の制御入力端
に供給するローパスフィルタ部（ＬＰＦ）５と、によっ
て構成される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a first embodiment of the present invention. In the semiconductor device, an internal power supply voltage generator 1 for supplying circuit power and an internal power supply voltage generator 1 are provided.
A logic circuit 6 that performs required logic processing using the voltage generated by the internal power supply voltage generator as a circuit power supply, a voltage control oscillator 2 that uses the voltage generated by the internal power supply voltage generator 1 as a control input, and a voltage control oscillator 2
Phase comparator (or frequency comparator) 3 for comparing the output clock of the phase comparator with an externally input reference clock, a charge pump 4 for performing charge / discharge based on the comparison output data of the phase comparator 3, and a charge pump 4 Integrate the output of
A low-pass filter (LPF) 5 for supplying a smoothed output to a control input terminal of the internal power supply voltage generator 1.
【００１３】図２は、内部電源電圧発生部１の構成例を
示している。この例では、内部電源電圧発生部１はオペ
アンプ１ａ、及びＰＭＯＳトランジスタ１ｂによって構
成される。ローパスフィルタ部５の出力がオペアンプ１
ａの反転入力端に供給されると、ＰＭＯＳトランジスタ
１ｂのゲートにローパスフィルタ部５の出力に比例した
電圧が印加され、ＰＭＯＳトランジスタの導通が制御さ
れる。これにより、電源ＶDDから電圧を降下させた内部
電源電圧Ｖ0 が得られる。図２の例では、ローパスフィ
ルタ部５の出力と内部電源電圧発生部ｌの電圧が、ＰＬ
Ｌループを構成したとき等しくなるようにしている。FIG. 2 shows an example of the configuration of the internal power supply voltage generator 1. In this example, the internal power supply voltage generator 1 includes an operational amplifier 1a and a PMOS transistor 1b. The output of the low-pass filter unit 5 is the operational amplifier 1
When supplied to the inverting input terminal of a, a voltage proportional to the output of the low-pass filter section 5 is applied to the gate of the PMOS transistor 1b, and the conduction of the PMOS transistor is controlled. As a result, an internal power supply voltage V0 obtained by lowering the voltage from the power supply VDD is obtained. In the example of FIG. 2, the output of the low-pass filter unit 5 and the voltage of the internal power supply voltage generation unit 1 are set to PL
When the L loop is configured, they are made equal.
【００１４】図３は、電圧制御発振部２の構成例を示し
ている。この例では、電圧制御発振部２は、奇数個のイ
ンバータを環状に接続したリングオシレータによって構
成されている。各インバータの両端に印加する電圧を内
部電源電圧によって制御することにより、出力信号の振
幅が制御され、印加電圧に応じた周波数で発振する。FIG. 3 shows an example of the configuration of the voltage controlled oscillator 2. In this example, the voltage controlled oscillator 2 is constituted by a ring oscillator in which an odd number of inverters are connected in a ring. By controlling the voltage applied to both ends of each inverter by the internal power supply voltage, the amplitude of the output signal is controlled, and oscillation occurs at a frequency corresponding to the applied voltage.
【００１５】図４は、位相比較部３の構成例を示してい
る。位相比較部３は、例えば、２つのＤフリップフロッ
プ３ａ及び３ｂ、３個のＮＡＮＤゲート３ｃ〜３ｅ、１
個のインバータ３ｆによって構成することができる。こ
の回路の動作を図５に示す。位相比較部３は、基準クロ
ック信号ｆref に対して電圧制御発振部２の出力クロッ
ク信号ｆV が遅れるとＵＰ信号を出力する。基準クロッ
ク信号ｆref に対して電圧制御発振部２の出力クロック
信号ｆV が進むとＤＮ信号を出力する。FIG. 4 shows an example of the configuration of the phase comparator 3. The phase comparison unit 3 includes, for example, two D flip-flops 3a and 3b and three NAND gates 3c to 3e, 1
It can be configured by three inverters 3f. The operation of this circuit is shown in FIG. The phase comparator 3 outputs an UP signal when the output clock signal fV of the voltage controlled oscillator 2 lags behind the reference clock signal fref. When the output clock signal fV of the voltage controlled oscillator 2 advances with respect to the reference clock signal fref, a DN signal is output.
【００１６】図６は、チャージポンプ部４の構成例を示
している。チャージポンプ部４は、ＰＭＯＳトランジス
タ４ａ、充電用電流源４ｂ、ＮＭＯＳトランジスタ４
ｃ、放電用電流源４ｄによって構成される。ＵＰ信号が
“Ｌ”のとき、ＰＭＯＳトランジスタ４ａが導通して電
流源４ｂにより次段のローパスフィルタ部５の積分回路
を充電する。ＤＮ信号が“Ｈ”のとき、ＮＭＯＳトラン
ジスタ４ｃが導通して吸入電流源４ｄによって次段のロ
ーパスフィルタ部５の積分回路を放電する。FIG. 6 shows an example of the configuration of the charge pump section 4. The charge pump unit 4 includes a PMOS transistor 4a, a charging current source 4b,
c, a discharge current source 4d. When the UP signal is "L", the PMOS transistor 4a conducts, and the current source 4b charges the integration circuit of the low-pass filter unit 5 in the next stage. When the DN signal is "H", the NMOS transistor 4c conducts, and the integration circuit of the low-pass filter unit 5 at the next stage is discharged by the suction current source 4d.
【００１７】図７は、ローパスフィルタ部５の構成例を
示している。抵抗Ｒ１、Ｒ２、及びキャパシタＣ１から
なる積分回路によって低域通過フィルタが構成されてい
る。ローパスフィルタ部５の出力は内部電源電圧発生部
１に供給される。FIG. 7 shows an example of the configuration of the low-pass filter unit 5. A low-pass filter is configured by an integrating circuit including the resistors R1 and R2 and the capacitor C1. The output of the low-pass filter unit 5 is supplied to the internal power supply voltage generator 1.
【００１８】図８は、論理回路６の後段に接続される回
路の構成例を示している。論理回路６は低電圧の内部電
源電圧で駆動されるため、出力レベルが低い。この低い
出力で、規格化されたＬＳＩの出力信号を得るためにレ
ベルシフト部２１が使用される。レベルシフト部２１の
出力によってＩ／Ｏバッファ２２が駆動される。Ｉ／Ｏ
バッファ２２を介して図示しない外部回路（装置）と論
理回路が接続される。論理回路６は内部電源により、Ｉ
／Ｏバッファ部２２は外部インタフェース用電源によ
り、レベルシフト部２１は内部電源及び外部インタフェ
ース用電源により、動作する。FIG. 8 shows an example of the configuration of a circuit connected after the logic circuit 6. Since the logic circuit 6 is driven by a low internal power supply voltage, the output level is low. The level shift unit 21 is used to obtain a standardized output signal of the LSI with this low output. The I / O buffer 22 is driven by the output of the level shift unit 21. I / O
An external circuit (device) (not shown) and a logic circuit are connected via the buffer 22. The logic circuit 6 uses the internal power supply to
The / O buffer unit 22 operates with an external interface power supply, and the level shift unit 21 operates with an internal power supply and an external interface power supply.
【００１９】通常、ＬＳＩの出力信号は規定されている
ため、この仕様を満足し得る電源電圧を出力バッファに
は供給する必要がある。しかし、内部論理回路の出力信
号を直接出力バッファに接続すると、論理回路の“Ｈ”
レベルの出力信号電圧の方が出力バッファの電源電圧よ
りも低いため、論理回路の出力が“Ｈ”レベルのとき出
力バッファのＰＭＯＳトランジスタ（図示せず）が完全
にオフしない。このため、出力バッファには直流的な電
流が流れる。これを防止するためにレベルシフト回路を
挿入する。Normally, since the output signal of the LSI is specified, it is necessary to supply a power supply voltage satisfying the specification to the output buffer. However, when the output signal of the internal logic circuit is directly connected to the output buffer, the logic circuit becomes “H”.
Since the output signal voltage of the level is lower than the power supply voltage of the output buffer, the PMOS transistor (not shown) of the output buffer is not completely turned off when the output of the logic circuit is at "H" level. For this reason, a DC current flows through the output buffer. To prevent this, a level shift circuit is inserted.
【００２０】図９に、レベルシフト部２１の回路構成例
を示す。レベルシフト回路は、２つのたすきがけ接続さ
れたＰＭＯＳトランジスタと、これ等２つのトランジス
タに夫々接続される２つのＮＭＯＳトランジスタによっ
て構成される。この回路の両端には外部インタフェース
（ＩＦ）電源が印加される。そして、論理回路６の相補
的な出力が２つのＮＭＯＳトランジスタのゲートに印加
され、ＰＭＯＳトランジスタのドレインにシフト出力が
得られる。FIG. 9 shows an example of a circuit configuration of the level shift section 21. The level shift circuit is composed of two cross-connected PMOS transistors and two NMOS transistors respectively connected to these two transistors. External interface (IF) power is applied to both ends of this circuit. Then, the complementary output of the logic circuit 6 is applied to the gates of the two NMOS transistors, and a shift output is obtained at the drain of the PMOS transistor.
【００２１】次に、上記回路の動作を説明する。位相比
較部３は電圧制御発振部２の出力クロックｆV と基準ク
ロックｆref とを比較し、電圧制御発振部２の出力クロ
ックｆV の位相が早ければＤＮ信号、遅ければＵＰ信号
を、位相差に相当する幅のパルスで出力する。チャージ
ポンプ部４ではＵＰ信号あるいはＤＮ信号のパルス幅に
応した充電あるいは放電を行ない、位相差信号をアナロ
グ電圧に変換する。ローパスフィルタ部５はチャージポ
ンプ部４により充電あるいは放電されたキャパシタ電荷
を直流電圧に変換する。また、高調波ノイズ分を除去す
る。内部電源電圧発生部１はローパスフィルタ部５の出
力電圧に比例した電圧を内部電源電圧として発生させ
る。内部電源電圧は、前述したように、論理回路６及び
電圧制御発振部２に供給される。Next, the operation of the above circuit will be described. The phase comparator 3 compares the output clock fV of the voltage controlled oscillator 2 with the reference clock fref. If the phase of the output clock fV of the voltage controlled oscillator 2 is earlier, the DN signal corresponds to the phase difference, and the UP signal corresponds to the phase difference. It outputs with a pulse of the specified width. The charge pump unit 4 performs charging or discharging according to the pulse width of the UP signal or the DN signal, and converts the phase difference signal into an analog voltage. The low-pass filter unit 5 converts the capacitor charge charged or discharged by the charge pump unit 4 into a DC voltage. In addition, harmonic noise components are removed. The internal power supply voltage generator 1 generates a voltage proportional to the output voltage of the low-pass filter 5 as an internal power supply voltage. The internal power supply voltage is supplied to the logic circuit 6 and the voltage controlled oscillator 2 as described above.
【００２２】電圧制御発振部２の出力クロックｆV の方
が基準クロックｆref より位相が遅れていれば、その位
相差分のＵＰ信号が位相比較部３より出力され、チャー
ジポンプ部４によりＵＰ信号のパルス分のチャージが行
われる。このため、ＬＰＦ５の出力はほんの少し電圧が
上昇する。そして、図２のオペアンプｌは反転入力端側
の入力電圧が上昇するため出力電圧が低下する。この結
果、ＰＭＯＳトランジスタ１ｂの出力電流は多く流れる
ことになり、内部電源電圧発生部の出力電圧（内部電源
電圧）が上昇する。このため、電圧制御発振部２の出力
クロックｆｖの周波数が高くなり、基準クロックｆref
と同じ位相になるように動作する。従って、内部電源電
圧発生部１、電圧制御発振部２、位相比較回路３、チャ
ージポンプ部４、ローパスフィルタ部５にてＰＬＬルー
プとして動作する。If the phase of the output clock fV of the voltage controlled oscillator 2 is later than that of the reference clock fref, the UP signal having the phase difference is output from the phase comparator 3 and the charge pump 4 pulses the UP signal. A minute charge is made. Therefore, the voltage of the output of the LPF 5 slightly increases. The output voltage of the operational amplifier 1 in FIG. 2 decreases because the input voltage on the inverting input terminal side increases. As a result, a large amount of output current of the PMOS transistor 1b flows, and the output voltage (internal power supply voltage) of the internal power supply voltage generation unit increases. For this reason, the frequency of the output clock fv of the voltage controlled oscillator 2 increases, and the reference clock fref
It operates so as to be in the same phase as. Therefore, the internal power supply voltage generator 1, voltage control oscillator 2, phase comparator 3, charge pump 4, and low-pass filter 5 operate as a PLL loop.
【００２３】逆に、電圧制御発振部２の出力クロックｆ
V の方が基準クロックｆref よりも位相か進んでいれ
ば、内部電源電圧発生部１の出力電圧が低下する。この
ため、電圧制御発振部２の出力クロックｆV の周波数が
低くなり、基準クロックｆrefと同じ位相になるように
動作する。Conversely, the output clock f of the voltage controlled oscillator 2
If V is ahead of the reference clock fref in phase, the output voltage of the internal power supply voltage generator 1 decreases. For this reason, the frequency of the output clock fV of the voltage controlled oscillator 2 becomes lower, and it operates so that it has the same phase as the reference clock fref.
【００２４】このように、位相同期ループによって、内
部電源電圧発生部１の出力電圧は、電圧制御発振部２の
出力クロックｆV が基準クロックｆref と同じ周波数に
なる電圧に落ちつく。位相同期ループは、プロセス、温
度のバラツキがあっても、基準周波数と電圧制御発振部
２の周波数とが同じになるように動作するので、内部電
源電圧発生部１の出力電圧は常に電圧制御発振部２が基
準周波数で動作する電圧に落ちつく。従って、基準周波
数ｆref によって正確に維持される内部電源電圧を設定
することができる。基準周波数ｆref は、ＬＳＩのシス
テムクロックを分周あるいは逓倍して用いることができ
る。また、外部より供給される電源ＶDDは、バラツキが
あっても図１の回路が動作する内部電源より十分大きな
電圧であれば内部電源電圧発生部１の出力電圧に影響し
ない。従って、この安定した電源電圧をＬＳＩの内部電
源電圧とすることにより、遅延バラツキのない論理回路
を構成可能となる。As described above, the output voltage of the internal power supply voltage generator 1 is settled by the phase locked loop to a voltage at which the output clock fV of the voltage controlled oscillator 2 has the same frequency as the reference clock fref. The phase-locked loop operates so that the reference frequency and the frequency of the voltage controlled oscillator 2 are the same even if there is a variation in the process and the temperature. Therefore, the output voltage of the internal power supply voltage generator 1 is always the voltage controlled oscillator. Section 2 settles down to a voltage operating at the reference frequency. Therefore, it is possible to set the internal power supply voltage that is accurately maintained by the reference frequency fref. The reference frequency fref can be used by dividing or multiplying the LSI system clock. The power supply VDD supplied from the outside does not affect the output voltage of the internal power supply voltage generator 1 as long as the voltage is sufficiently higher than the internal power supply in which the circuit of FIG. Therefore, by using this stable power supply voltage as the internal power supply voltage of the LSI, a logic circuit having no delay variation can be configured.
【００２５】図２に示した内部電源電圧発生部は、内部
電源電圧発生部の入力電圧と出力電圧が同しになるよう
に動作するが、入力電圧により出力電圧が変動し、電圧
制御発振部２の周波数がリファレンス周波数と同じにな
る電圧を発生できるものであれば良い。例えば、入力電
圧に反比例した出力電圧を出力するものでも良い。この
場合、位相比較部３の入力を入れ換えることでＰＬＬと
して動作する様になる。The internal power supply voltage generator shown in FIG. 2 operates so that the input voltage and the output voltage of the internal power supply voltage generator become the same. Any device capable of generating a voltage whose frequency is equal to the reference frequency may be used. For example, an output voltage that is inversely proportional to the input voltage may be output. In this case, by switching the input of the phase comparison unit 3, it operates as a PLL.
【００２６】図１に示した例では電圧制御発振部２の出
力が位相比較回路３に接続されているが、電圧制御発振
部２と位相比較回路３の間に１／Ｎにクロックを分周す
るための分周器を挿入した構成のものでも良い。In the example shown in FIG. 1, the output of the voltage controlled oscillator 2 is connected to the phase comparator 3, but the clock is divided by 1 / N between the voltage controlled oscillator 2 and the phase comparator 3. May be configured to have a frequency divider inserted therein.
【００２７】また、図８の外部インタフェース用電源と
オペアンプ１ａとＰＭＯＳトランジスタ１ｂの電源とは
別電源にしても良い。また、電源を共用する構成として
も良い。The power supply for the external interface and the power supply for the operational amplifier 1a and the PMOS transistor 1b shown in FIG. 8 may be different from each other. Further, the power supply may be shared.
【００２８】図１０に本発明の第二の実施例を示す。同
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。FIG. 10 shows a second embodiment of the present invention. In the figure, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description of such parts is omitted.
【００２９】この構成と図１の構成との違いは、内部電
源電圧発生部１の出力と電圧制御発振部２の電源を分離
している。また、ローパスフィルタ部５の出力電圧によ
って電圧制御発振部２を駆動するためバッファ増幅部７
を追加していることである。従って、内部電源電圧Ｖ2
をローパスフィルタ部５の出力電圧Ｖ1 に比例する値に
設定し易い。勿論、Ｖ1 ＝Ｖ2 と設定することができ
る。The difference between this configuration and the configuration of FIG. 1 is that the output of the internal power supply voltage generator 1 and the power supply of the voltage controlled oscillator 2 are separated. Also, the buffer amplifier 7 drives the voltage controlled oscillator 2 with the output voltage of the low-pass filter 5.
Is added. Therefore, the internal power supply voltage V2
Is easily set to a value proportional to the output voltage V1 of the low-pass filter section 5. Of course, it is possible to set V1 = V2.
【００３０】図１１にバッファ増幅部７の例を示す。バ
ッファ増幅部をオペアンプによって構成することができ
る。FIG. 11 shows an example of the buffer amplifier 7. The buffer amplifier can be configured by an operational amplifier.
【００３１】図１２は、内部電源電圧発生部１をＤＣ−
ＤＣコンバータ１３によって構成する例を示している。
同図において図１と対応する部分には同一符号を付し、
かかる部分の説明は省略する。FIG. 12 shows that the internal power supply voltage generator 1
An example in which the DC converter 13 is used is shown.
In the same figure, parts corresponding to those in FIG.
The description of such portions is omitted.
【００３２】周波数比較部１１は、例えば、電圧制御発
振部２の出力信号ｆV の周波数をカウントするカウンタ
と、基準クロックｆref の周波数をカウントするカウン
タと、両カウンタの値を比較する比較器とからなる。な
お、周波数及び位相を比較する周波数・位相比較器の構
成とすることができる。また、位相比較器によって構成
することも可能である。制御クロック発生部１２は、周
波数の比較結果によって、２つのクロックＧ１及びＧ２
のデューティ比を制御する。The frequency comparing unit 11 includes, for example, a counter for counting the frequency of the output signal fV of the voltage controlled oscillator 2, a counter for counting the frequency of the reference clock fref, and a comparator for comparing the values of both counters. Become. It should be noted that a configuration of a frequency / phase comparator for comparing the frequency and the phase can be adopted. It is also possible to use a phase comparator. The control clock generator 12 determines two clocks G1 and G2 based on the frequency comparison result.
Is controlled.
【００３３】図１３は、ＤＣ−ＤＣコンバータ１３の構
成例を示している。この例では、ＤＣ−ＤＣコンバータ
は、チョッパ回路とローパスフィルタ回路からなるスイ
ッチング電源によって構成される。チョッパ回路を構成
する２つのＭＯＳトランジスタＭ１及びＭ２のゲートに
はクロックＧ１及びＧ２が夫々印加される。トランジス
タＭ１及びＭ２を交互にオン・オフし、入力直流電源か
ら台形波形をつくる。これをインダクタＬf 及びキャパ
シタＣf で形成する二次のローパスフィルタに通してリ
ップルの小さいＤＣ電圧に変換する。例えば、直流６ボ
ルトの電源から３．３ボルトや１．５ボルトの直流電圧
が得られる。電圧値はトランジスタＭ１とＭ２のオン時
間の比で調整される。電源電圧維持の全体的な動作は図
１の場合と同様である。FIG. 13 shows a configuration example of the DC-DC converter 13. In this example, the DC-DC converter includes a switching power supply including a chopper circuit and a low-pass filter circuit. Clocks G1 and G2 are applied to the gates of the two MOS transistors M1 and M2, respectively, which constitute the chopper circuit. The transistors M1 and M2 are turned on and off alternately to form a trapezoidal waveform from the input DC power supply. This is passed through a secondary low-pass filter formed by the inductor Lf and the capacitor Cf to be converted into a DC voltage with a small ripple. For example, a DC voltage of 3.3 V or 1.5 V can be obtained from a power supply of DC 6 V. The voltage value is adjusted by the ratio of the on-time of the transistors M1 and M2. The overall operation of maintaining the power supply voltage is the same as in FIG.
【００３４】なお、実施例では、図１、図１０及ぴ図１
２の内部電圧発生回路は外部の電圧を低くする降圧回路
であるが、外部の電圧より内部の電圧を高くする昇圧回
路とすることも可能である。In the embodiment, FIGS. 1, 10 and 1
The internal voltage generating circuit 2 is a step-down circuit for lowering the external voltage, but may be a booster circuit for raising the internal voltage higher than the external voltage.
【００３５】また、ＭＰＵ（マイクロプロセッサ）のよ
うにスタンバイモードの時にクロック周波数を落してス
タンバイモード時の消費電流を減らしている製品の場合
には、本発明を採用することにより、スタンバイモード
時にリファレンスの周波数を遅くすることにより、ノー
マルモードに比べて更に内部電圧を低くすることがで
き、消費電流を減らすことが可能である。Also, in the case of a product such as an MPU (microprocessor) that reduces the clock frequency in the standby mode to reduce the current consumption in the standby mode, the present invention is adopted to provide a reference in the standby mode. , The internal voltage can be further reduced as compared with the normal mode, and the current consumption can be reduced.
【００３６】[0036]
【発明の効果】以上説明したように、本発明の半導体装
置を使用することにより論理回路の電源電圧が安定化さ
れるので、論理回路における遅延バラツキが減少する。
このため、設計期間の大幅な短縮が可能となる。また、
従来では電源電圧は外部により一定に保たれていたが、
基準周波数を変えることにより、論理回路が常に動作す
る限界のところまで内部電圧を細かい設定で下げること
が可能となり、論理回路の消費電流ＩDDを削減すること
が可能となる。As described above, since the power supply voltage of the logic circuit is stabilized by using the semiconductor device of the present invention, the delay variation in the logic circuit is reduced.
For this reason, the design period can be significantly reduced. Also,
In the past, the power supply voltage was kept constant externally,
By changing the reference frequency, it is possible to reduce the internal voltage by a fine setting to the limit where the logic circuit always operates, and it is possible to reduce the current consumption IDD of the logic circuit.
【００３７】例えば、従来は電源電圧が変動しても動作
するようにＬＳＩを設計しているが、電源電圧の変動に
対する余裕（動作保証）を考慮考してＬＳＩが動作する
最低の電圧では使用出来なかった。しかし、本発明によ
り、常にＬＳＩが動作する最低電圧で使用することが可
能となった。このため、放熱性が低いため安価なプラス
チックパッケージを使用することが出来なかった従来製
品でもプラスチックパッケージを使用することが出来る
ようになる。また、電池で動作する携帯機器用のＬＳＩ
の場合、携帯機器の電池の寿命を長くすることが可能と
なる。For example, conventionally, an LSI is designed to operate even if the power supply voltage fluctuates. However, considering the margin (operation guarantee) against the fluctuation of the power supply voltage, the LSI is used at the lowest voltage at which the LSI operates. I could not do it. However, according to the present invention, it has become possible to always use the lowest voltage at which the LSI operates. For this reason, a plastic package can be used even in a conventional product in which an inexpensive plastic package cannot be used due to low heat radiation. Also, LSIs for mobile devices that operate on batteries
In this case, it is possible to extend the life of the battery of the portable device.
【図１】本発明の第１の実施の形態を示すブロック図で
ある。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１の内部電源電圧発生部１の回路構成を示す
ブロック図である。FIG. 2 is a block diagram showing a circuit configuration of an internal power supply voltage generator 1 of FIG.
【図３】図１の電圧制御発振部２をリングオシレータで
構成した例を示す回路図である。FIG. 3 is a circuit diagram showing an example in which the voltage controlled oscillator 2 of FIG. 1 is configured by a ring oscillator.
【図４】図１の位相比較回路３の回路構成例を示すブロ
ック図であるFIG. 4 is a block diagram illustrating a circuit configuration example of a phase comparison circuit 3 in FIG. 1;
【図５】位相比較回路３の動作を説明するためのタイミ
ングチャート。FIG. 5 is a timing chart for explaining the operation of the phase comparison circuit 3;
【図６】図１のチャージポンプ部４の回路構成例を示す
ブロック図である。FIG. 6 is a block diagram illustrating a circuit configuration example of a charge pump unit 4 of FIG. 1;
【図７】図１のローパスフィルタ５の構成例をしめす回
路図である。FIG. 7 is a circuit diagram showing a configuration example of a low-pass filter 5 of FIG.
【図８】論理回路６とその後段回路との接続例を説明す
る説明図である。FIG. 8 is an explanatory diagram illustrating a connection example of a logic circuit 6 and a subsequent circuit.
【図９】レベルシフト回路２１の構成例を示す回路図で
ある。9 is a circuit diagram illustrating a configuration example of a level shift circuit 21. FIG.
【図１０】本発明の第２の実施の形態を示すブロック図
である。FIG. 10 is a block diagram showing a second embodiment of the present invention.
【図１１】図１０のバッファ増幅部７の構成例を示すブ
ロック図である。11 is a block diagram illustrating a configuration example of a buffer amplification unit 7 in FIG.
【図１２】第３の実施の形態を示すブロック図である。FIG. 12 is a block diagram showing a third embodiment.
【図１３】ＤＣ−ＤＣコンバータ１３の構成例を示す回
路図である。FIG. 13 is a circuit diagram showing a configuration example of a DC-DC converter 13.
【図１４】従来の半導体装置を説明するためのブロック
図である。FIG. 14 is a block diagram illustrating a conventional semiconductor device.
１ 内部電源電圧発生部 ２ 電圧制御発振部 ３ 位相比較部 ４ チャージポンプ部 ５ ローパスフィルタ部 ６ 論理回路部 ７ バッファ増幅部 １１ 周波数比較部 １２ 制御クロック発生部 １３ ＤＣ−ＤＣコンバータ DESCRIPTION OF SYMBOLS 1 Internal power supply voltage generation part 2 Voltage control oscillation part 3 Phase comparison part 4 Charge pump part 5 Low pass filter part 6 Logic circuit part 7 Buffer amplification part 11 Frequency comparison part 12 Control clock generation part 13 DC-DC converter
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155 H03M 19/00 H03L 7/06 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H02M 3/155 H03M 19/00 H03L 7/06
Claims (5)
と、 第２の電源電圧に応じた周波数のクロック信号を発生す
るクロック発生部と、 前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、 入力信号を積分回路によって平滑化するローパスフィル
タ部と、 前記位相比較の結果により前記ローパスフィルタ部の充
放電を行うチャージポンプ部と、 前記ローパスフィルタ部の出力に応じたレベルの前記第
１の電源電圧を発生する電源電圧発生部と、を備え、 前記論理回路と前記クロック発生部とを動作させる前記
第１及び第２の電源電圧を共通にしてこれを前記電源電
圧発生部から供給するようにした、 ことを特徴とする半導体装置。A logic circuit that operates on a first power supply voltage; a clock generation unit that generates a clock signal having a frequency corresponding to a second power supply voltage; and a phase comparison between the clock signal and a reference clock signal. A phase comparison unit, a low-pass filter unit for smoothing an input signal by an integration circuit, a charge pump unit for charging and discharging the low-pass filter unit based on the result of the phase comparison, and a level corresponding to an output of the low-pass filter unit. A power supply voltage generation unit that generates the first power supply voltage, wherein the first and second power supply voltages that operate the logic circuit and the clock generation unit are shared, and the power supply voltage generation unit A semiconductor device characterized by being supplied from a semiconductor device.
と、 第２の電源電圧に応じた周波数のクロック信号を発生す
るクロック発生部と、 前記クロック信号と基準クロック信号との位相比較を行
う位相比較部と、 入力信号を積分回路によって平滑化するローパスフィル
タ部と、 前記位相比較の結果により前記ローパスフィルタ部の充
放電を行うチャージポンプ部と、 前記ローパスフィルタ部の直流出力に応じて前記第２の
電源電圧のレベルを定めるバッファ増幅器と、 前記第２の電源電圧のレベルに応じて前記第１の電源電
圧のレベルを定める電源電圧発生部と、を備え、 前記基準クロック信号の周波数によって前記第１及び第
２の電源電圧を設定するようにした、 ことを特徴とする半導体装置。2. A logic circuit that operates on a first power supply voltage, a clock generator that generates a clock signal having a frequency corresponding to the second power supply voltage, and compares the phases of the clock signal and a reference clock signal. A phase comparison unit, a low-pass filter unit for smoothing an input signal by an integration circuit, a charge pump unit for charging and discharging the low-pass filter unit based on a result of the phase comparison, and a DC-output of the low-pass filter unit. A buffer amplifier that determines the level of the second power supply voltage; and a power supply voltage generator that determines the level of the first power supply voltage in accordance with the level of the second power supply voltage. A semiconductor device, wherein the first and second power supply voltages are set.
電源電圧が印加される単位回路を複数縦列に接続したリ
ングオシレータによって構成される、 ことを特徴とする請求項１又は２記載の半導体装置。3. The semiconductor device according to claim 1, wherein said clock generator is constituted by a ring oscillator in which a plurality of unit circuits to which said power supply voltage is applied are connected in a cascade at both ends of the circuit. apparatus.
成のインバータである、 ことを特徴とする請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein said unit circuit is an inverter having a CMOS transistor configuration.
号を分周して前記位相比較部に供給する分周手段を、更
に備える、 ことを特徴とする請求項１乃至４のいずれかに記載の半
導体装置。5. The frequency divider according to claim 1, further comprising a frequency divider that divides a clock signal output from the clock generator and supplies the frequency-divided clock signal to the phase comparator. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08686496A JP3350345B2 (en) | 1996-04-09 | 1996-04-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08686496A JP3350345B2 (en) | 1996-04-09 | 1996-04-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09285109A JPH09285109A (en) | 1997-10-31 |
| JP3350345B2 true JP3350345B2 (en) | 2002-11-25 |
Family
ID=13898692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08686496A Expired - Fee Related JP3350345B2 (en) | 1996-04-09 | 1996-04-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350345B2 (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314393A (en) * | 2001-04-16 | 2002-10-25 | Niigata Seimitsu Kk | Power supply standby circuit of low threshold mos transistor |
| JP4492837B2 (en) * | 2001-07-31 | 2010-06-30 | 株式会社日立製作所 | Semiconductor integrated circuit device |
| KR100598011B1 (en) | 2004-06-29 | 2006-07-06 | 삼성전자주식회사 | Circuit of using Clock Signal and Method of generating the Clock Signal |
| JP2006187153A (en) | 2004-12-28 | 2006-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device, semiconductor circuit, dc/dc converter, and control circuit and method for dc/dc converter |
| JP4542978B2 (en) | 2005-10-27 | 2010-09-15 | パナソニック株式会社 | Power supply voltage control device |
| JP4864769B2 (en) * | 2007-03-05 | 2012-02-01 | 株式会社東芝 | PLL circuit |
| JP2009182911A (en) * | 2008-02-01 | 2009-08-13 | Alaxala Networks Corp | Frequency and voltage control circuit, electronic unit, and network device |
| JP5267055B2 (en) * | 2008-10-31 | 2013-08-21 | 富士通株式会社 | Power supply voltage output circuit |
| JP5518134B2 (en) | 2012-07-02 | 2014-06-11 | 力晶科技股▲ふん▼有限公司 | Internal voltage trimming circuit and method, and semiconductor circuit device |
-
1996
- 1996-04-09 JP JP08686496A patent/JP3350345B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09285109A (en) | 1997-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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