JP3342422B2 - 誤り訂正方法およびその装置 - Google Patents
誤り訂正方法およびその装置Info
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- JP3342422B2 JP3342422B2 JP27551698A JP27551698A JP3342422B2 JP 3342422 B2 JP3342422 B2 JP 3342422B2 JP 27551698 A JP27551698 A JP 27551698A JP 27551698 A JP27551698 A JP 27551698A JP 3342422 B2 JP3342422 B2 JP 3342422B2
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- error
- line
- circuit
- ecc
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Description
【０００１】
【発明の属する技術分野】この発明は、誤り訂正方法お
よびその装置に関し、さらに詳しくは、リード・ソロモ
ン符号を用いた誤り訂正方法およびその装置に関する。
よびその装置に関し、さらに詳しくは、リード・ソロモ
ン符号を用いた誤り訂正方法およびその装置に関する。
【０００２】
【従来の技術】ＣＤ（Compact Disc）、ＤＶＤ（Digita
l Video Disc）、ＭＯ（Magneto Optic ）などの光ディ
スク記録／再生装置、デジタル伝送システム、コンピュ
ータの周辺装置など、データをデジタルで伝送処理する
環境においては、ランダムエラーやバーストエラーなど
のデータエラーを低減するために、一般に誤り訂正符号
ＥＣＣ（Error Correction Code ）、誤り検出符号ＥＤ
Ｃ（Error Detection Code）などの冗長データを加え、
誤り訂正を行なっている。特に最近では、デジタルデー
タの受信再生側におけるデータ処理能力の向上に伴い、
高度な訂正能力を有する誤り訂正符号を用いるようにな
ってきている。このような誤り訂正符号の代表的なもの
として、符号長の大きいロングディスタンスコードのリ
ード・ソロモン符号を挙げることができる。
l Video Disc）、ＭＯ（Magneto Optic ）などの光ディ
スク記録／再生装置、デジタル伝送システム、コンピュ
ータの周辺装置など、データをデジタルで伝送処理する
環境においては、ランダムエラーやバーストエラーなど
のデータエラーを低減するために、一般に誤り訂正符号
ＥＣＣ（Error Correction Code ）、誤り検出符号ＥＤ
Ｃ（Error Detection Code）などの冗長データを加え、
誤り訂正を行なっている。特に最近では、デジタルデー
タの受信再生側におけるデータ処理能力の向上に伴い、
高度な訂正能力を有する誤り訂正符号を用いるようにな
ってきている。このような誤り訂正符号の代表的なもの
として、符号長の大きいロングディスタンスコードのリ
ード・ソロモン符号を挙げることができる。
【０００３】リード・ソロモン符号を用いた誤り訂正方
法では、積符号化されたデジタルデータ（情報シンボ
ル）に対して誤り訂正符号を付加した誤り訂正ブロック
を用いる。誤り訂正ブロックは、より具体的には、情報
シンボルの縦方向に対して外符号のパリティ（ＰＯ）が
付加され、情報シンボルの横方向に対して内符号のパリ
ティ（ＰＩ）が付加されている。
法では、積符号化されたデジタルデータ（情報シンボ
ル）に対して誤り訂正符号を付加した誤り訂正ブロック
を用いる。誤り訂正ブロックは、より具体的には、情報
シンボルの縦方向に対して外符号のパリティ（ＰＯ）が
付加され、情報シンボルの横方向に対して内符号のパリ
ティ（ＰＩ）が付加されている。
【０００４】
【発明が解決しようとする課題】従来の誤り訂正装置
は、上記のような誤り訂正ブロックを蓄積したＤＲＡＭ
（Dynamic Random Access Memory）に対してブロック単
位でアクセスを行なっている。すなわち、従来の誤り訂
正装置は、まずＤＲＡＭから誤り訂正ブロックのデータ
を読出して誤り訂正を行ない、その訂正したデータをＤ
ＲＡＭに書戻している（ＥＣＣ処理）。誤り訂正装置
は、ＥＣＣ処理後、再びＤＲＡＭから誤り訂正ブロック
のデータを読出して誤りの有無を検出すると同時にスク
ランブルを解除し、そのデータをＤＲＡＭに書戻してい
る（ＥＤＣ／デスクランブル処理）。このように、従来
の誤り訂正装置は、ＤＲＡＭに対するアクセス回数が多
く、リアルタイム性向上のボトルネックとなっていた。
は、上記のような誤り訂正ブロックを蓄積したＤＲＡＭ
（Dynamic Random Access Memory）に対してブロック単
位でアクセスを行なっている。すなわち、従来の誤り訂
正装置は、まずＤＲＡＭから誤り訂正ブロックのデータ
を読出して誤り訂正を行ない、その訂正したデータをＤ
ＲＡＭに書戻している（ＥＣＣ処理）。誤り訂正装置
は、ＥＣＣ処理後、再びＤＲＡＭから誤り訂正ブロック
のデータを読出して誤りの有無を検出すると同時にスク
ランブルを解除し、そのデータをＤＲＡＭに書戻してい
る（ＥＤＣ／デスクランブル処理）。このように、従来
の誤り訂正装置は、ＤＲＡＭに対するアクセス回数が多
く、リアルタイム性向上のボトルネックとなっていた。
【０００５】この発明は、このような問題を解決するた
めになされたもので、高速で誤り訂正および誤り検出を
行なう誤り訂正方法およびその装置を提供することを目
的とする。
めになされたもので、高速で誤り訂正および誤り検出を
行なう誤り訂正方法およびその装置を提供することを目
的とする。
【０００６】この発明のもう１つの目的は、メモリへの
アクセス回数が少ない誤り訂正方法およびその装置を提
供することである。
アクセス回数が少ない誤り訂正方法およびその装置を提
供することである。
【０００７】
【課題を解決するための手段】この発明の１つの局面に
従うと、積符号化された情報シンボルに対して第１およ
び第２の方向にそれぞれ第１および第２の誤り訂正符号
を付加してなる誤り訂正ブロックを用いた誤り訂正方法
は、第１の方向のラインごとに誤り訂正を行なうステッ
プと、第１の方向の誤り訂正後、第２の方向のラインご
とに誤り訂正を行なうステップと、第２の方向の誤り訂
正後、再び第１の方向のラインごとに誤り訂正を行なう
ステップと、第１の方向の１つのラインの再誤り訂正
後、その次のラインの再誤り訂正と同時に、再誤り訂正
後の１つのラインの誤りを検出するステップとを備え
る。
従うと、積符号化された情報シンボルに対して第１およ
び第２の方向にそれぞれ第１および第２の誤り訂正符号
を付加してなる誤り訂正ブロックを用いた誤り訂正方法
は、第１の方向のラインごとに誤り訂正を行なうステッ
プと、第１の方向の誤り訂正後、第２の方向のラインご
とに誤り訂正を行なうステップと、第２の方向の誤り訂
正後、再び第１の方向のラインごとに誤り訂正を行なう
ステップと、第１の方向の１つのラインの再誤り訂正
後、その次のラインの再誤り訂正と同時に、再誤り訂正
後の１つのラインの誤りを検出するステップとを備え
る。
【０００８】この誤り訂正方法では、１つのラインの誤
り訂正が終了すると、その次のラインの誤り訂正と並行
してその訂正したラインの誤り検出が行なわれる。その
ため、誤り訂正および誤り検出は高速で行なわれ、訂正
ブロックを蓄積しているメモリに対するアクセス回数が
少なくなる。
り訂正が終了すると、その次のラインの誤り訂正と並行
してその訂正したラインの誤り検出が行なわれる。その
ため、誤り訂正および誤り検出は高速で行なわれ、訂正
ブロックを蓄積しているメモリに対するアクセス回数が
少なくなる。
【０００９】この発明のもう１つの局面に従うと、積符
号化された情報シンボルに対して第１および第２の方向
にそれぞれ第１および第２の誤り訂正符号を付加してな
る誤り訂正ブロックを蓄積したメモリに接続される誤り
訂正装置は、誤り訂正回路と、誤り検出回路とを備え
る。誤り訂正回路は、第１の方向のラインごとに誤り訂
正を行ない、第１の方向の誤り訂正後、第２のラインご
とに誤り訂正を行ない、第２の方向の誤り訂正後、再び
第１の方向のラインごとに誤り訂正を行なう。誤り検出
回路は、誤り訂正回路による第１の方向の１つのライン
の再誤り訂正後、その次のラインの再誤り訂正と同時
に、再誤り訂正後の１つのラインの誤りを検出する。
号化された情報シンボルに対して第１および第２の方向
にそれぞれ第１および第２の誤り訂正符号を付加してな
る誤り訂正ブロックを蓄積したメモリに接続される誤り
訂正装置は、誤り訂正回路と、誤り検出回路とを備え
る。誤り訂正回路は、第１の方向のラインごとに誤り訂
正を行ない、第１の方向の誤り訂正後、第２のラインご
とに誤り訂正を行ない、第２の方向の誤り訂正後、再び
第１の方向のラインごとに誤り訂正を行なう。誤り検出
回路は、誤り訂正回路による第１の方向の１つのライン
の再誤り訂正後、その次のラインの再誤り訂正と同時
に、再誤り訂正後の１つのラインの誤りを検出する。
【００１０】好ましくは、誤り訂正回路は、第１および
第２の方向の誤り訂正の結果をメモリに供給し、かつ第
１の方向の再誤り訂正の結果を誤り検出回路に供給す
る。
第２の方向の誤り訂正の結果をメモリに供給し、かつ第
１の方向の再誤り訂正の結果を誤り検出回路に供給す
る。
【００１１】この誤り訂正装置では、誤り訂正回路によ
り１つのラインの誤り訂正が終了すると、その次のライ
ンの誤り訂正と並行して、誤り検出回路によりその訂正
したラインの誤り検出が行なわれる。そのため、誤り訂
正および誤り検出が高速で行なわれる。また、誤り訂正
回路により再誤り訂正の結果がメモリを介さず誤り検出
回路に直接供給されるので、メモリに対するアクセス回
数が少なくなる。
り１つのラインの誤り訂正が終了すると、その次のライ
ンの誤り訂正と並行して、誤り検出回路によりその訂正
したラインの誤り検出が行なわれる。そのため、誤り訂
正および誤り検出が高速で行なわれる。また、誤り訂正
回路により再誤り訂正の結果がメモリを介さず誤り検出
回路に直接供給されるので、メモリに対するアクセス回
数が少なくなる。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態によ
る誤り訂正装置を図面を参照して詳しく説明する。な
お、図中同一または相当部分には同一符号を付してその
説明は繰返さない。
る誤り訂正装置を図面を参照して詳しく説明する。な
お、図中同一または相当部分には同一符号を付してその
説明は繰返さない。
【００１３】図１は、この発明の実施の形態による誤り
訂正装置の全体構成を示すブロック図である。
訂正装置の全体構成を示すブロック図である。
【００１４】図１を参照して、誤り訂正ＬＳＩ１は、Ｄ
ＲＡＭ２およびＣＰＵ３に接続される。誤り訂正ＬＳＩ
１は、復調回路４と、ＥＣＣ回路５と、ＥＤＣ回路６
と、デスクランブル回路７と、ホストインターフェイス
８と、アクセスコントローラ９とを備え、記録媒体から
読出されたデータの誤り訂正を行ない、その訂正したデ
ータをＡＶデコーダなどに供給する。なお、この誤り訂
正装置をデジタル通信に用いる場合、誤り訂正ＬＳＩ１
は、ネットワークから伝送されたデータの誤り訂正を行
ない、その訂正したデータをパソコンなどに供給する。
ＲＡＭ２およびＣＰＵ３に接続される。誤り訂正ＬＳＩ
１は、復調回路４と、ＥＣＣ回路５と、ＥＤＣ回路６
と、デスクランブル回路７と、ホストインターフェイス
８と、アクセスコントローラ９とを備え、記録媒体から
読出されたデータの誤り訂正を行ない、その訂正したデ
ータをＡＶデコーダなどに供給する。なお、この誤り訂
正装置をデジタル通信に用いる場合、誤り訂正ＬＳＩ１
は、ネットワークから伝送されたデータの誤り訂正を行
ない、その訂正したデータをパソコンなどに供給する。
【００１５】復調回路４は、記録媒体から読出されたデ
ータを復調し、積符号データを、アクセスコントローラ
９を介してＤＲＡＭ２に書込む。ＥＣＣ回路５は、ＤＲ
ＡＭ２からアクセスコントローラ９を介してデータを読
出し、誤り訂正を行なった後、その訂正したデータのみ
をアクセスコントローラ９を介してＤＲＡＭ２に書戻
す。ＥＣＣ回路５は、後述するように２回目のＰＩ方向
に訂正したデータをＥＤＣ回路６およびデスクランブル
回路７に供給する。ＥＤＣ回路６は、ＥＣＣ回路５から
供給されたデータの誤りを検出する。デスクランブル回
路７は、ＥＣＣ回路５から供給されたデータのスクラン
ブルを解除した後、アクセスコントローラ９を介してそ
のデスクランブルしたデータをＤＲＡＭ２に書戻す。ホ
ストインターフェイス８は、ＤＲＡＭ２からアクセスコ
ントローラ９を介してデータを読出し、ＡＶデコーダな
どに供給する。アクセスコントローラ９は、復調回路
４、ＥＣＣ回路５、デスクランブル回路７、およびホス
トインターフェイス８からのアクセス要求に対してアー
ビトレーション（仲裁）を行ない、予め定められた優先
順位に応じてＤＲＡＭ２へのアクセスを許可する。
ータを復調し、積符号データを、アクセスコントローラ
９を介してＤＲＡＭ２に書込む。ＥＣＣ回路５は、ＤＲ
ＡＭ２からアクセスコントローラ９を介してデータを読
出し、誤り訂正を行なった後、その訂正したデータのみ
をアクセスコントローラ９を介してＤＲＡＭ２に書戻
す。ＥＣＣ回路５は、後述するように２回目のＰＩ方向
に訂正したデータをＥＤＣ回路６およびデスクランブル
回路７に供給する。ＥＤＣ回路６は、ＥＣＣ回路５から
供給されたデータの誤りを検出する。デスクランブル回
路７は、ＥＣＣ回路５から供給されたデータのスクラン
ブルを解除した後、アクセスコントローラ９を介してそ
のデスクランブルしたデータをＤＲＡＭ２に書戻す。ホ
ストインターフェイス８は、ＤＲＡＭ２からアクセスコ
ントローラ９を介してデータを読出し、ＡＶデコーダな
どに供給する。アクセスコントローラ９は、復調回路
４、ＥＣＣ回路５、デスクランブル回路７、およびホス
トインターフェイス８からのアクセス要求に対してアー
ビトレーション（仲裁）を行ない、予め定められた優先
順位に応じてＤＲＡＭ２へのアクセスを許可する。
【００１６】ＤＲＡＭ２は、後述するような誤り訂正ブ
ロックを蓄積することができる。ＣＰＵ３は、上記動作
を行なうように誤り訂正ＬＳＩ１を制御する。
ロックを蓄積することができる。ＣＰＵ３は、上記動作
を行なうように誤り訂正ＬＳＩ１を制御する。
【００１７】図２は、ＤＲＡＭ２に格納される誤り訂正
ブロックの構成を示す。図２を参照して、積符号化され
たｍ×ｎの情報シンボルに対して縦方向に外符号のパリ
ティＰＯが付加され、情報シンボルおよびＰＯパリティ
の横方向に内符号のパリティＰＩが付加される。ＰＩパ
リティは横（ＰＩ）方向の演算により求められ、ＰＯパ
リティは縦（ＰＯ）方向の演算により求められる。ＰＩ
は、情報長＝ｎ、検査長＝ｋ（ただし、符号長（ｎ＋
ｋ）は２５５以下）のリード・ソロモン符号である。Ｐ
Ｏは、情報長＝ｍ、検査長＝ｌ（ただし、符号長（ｍ＋
ｌ）は２５５以下）のリード・ソロモン符号である。
ブロックの構成を示す。図２を参照して、積符号化され
たｍ×ｎの情報シンボルに対して縦方向に外符号のパリ
ティＰＯが付加され、情報シンボルおよびＰＯパリティ
の横方向に内符号のパリティＰＩが付加される。ＰＩパ
リティは横（ＰＩ）方向の演算により求められ、ＰＯパ
リティは縦（ＰＯ）方向の演算により求められる。ＰＩ
は、情報長＝ｎ、検査長＝ｋ（ただし、符号長（ｎ＋
ｋ）は２５５以下）のリード・ソロモン符号である。Ｐ
Ｏは、情報長＝ｍ、検査長＝ｌ（ただし、符号長（ｍ＋
ｌ）は２５５以下）のリード・ソロモン符号である。
【００１８】ＥＣＣとＥＤＣとの関係は、ＣＤ−ＲＯＭ
フォーマットの場合、１セクタに対して１系列のＥＤＣ
を演算し、それに対して、１ブロックのＥＣＣの演算を
施すことになる。一般的には、セクタサイズは、５１２
／１０２４／２０４８バイト長になるので、リード・ソ
ロモン符号の符号効率を上げると、すなわち符号長が大
きくなると、図２の構成におけるｍ×ｎのサイズが大き
くなり、図３に示すように、１ブロックの中に複数のセ
クタを含むことができるようになる。各セクタの構成
は、上述のＣＤ−ＲＯＭフォーマットの場合と同様に、
図４に示すように、同期信号、セクタアドレス、ユーザ
データ（５１２／１０２４／２０４８バイト）、ＥＤＣ
／ＥＣＣなどから成り立っている。ここでＥＤＣはセク
タ単位で形成されており、したがって１つのＥＣＣブロ
ックの中に複数のＥＤＣが存在していることになる。
フォーマットの場合、１セクタに対して１系列のＥＤＣ
を演算し、それに対して、１ブロックのＥＣＣの演算を
施すことになる。一般的には、セクタサイズは、５１２
／１０２４／２０４８バイト長になるので、リード・ソ
ロモン符号の符号効率を上げると、すなわち符号長が大
きくなると、図２の構成におけるｍ×ｎのサイズが大き
くなり、図３に示すように、１ブロックの中に複数のセ
クタを含むことができるようになる。各セクタの構成
は、上述のＣＤ−ＲＯＭフォーマットの場合と同様に、
図４に示すように、同期信号、セクタアドレス、ユーザ
データ（５１２／１０２４／２０４８バイト）、ＥＤＣ
／ＥＣＣなどから成り立っている。ここでＥＤＣはセク
タ単位で形成されており、したがって１つのＥＣＣブロ
ックの中に複数のＥＤＣが存在していることになる。
【００１９】たとえばｍ＝１９２で、ｍ×ｎの情報シン
ボルが１６のセクタに分割される場合、各セクタは１２
ラインで構成される。したがって、１つの誤り訂正ブロ
ックの中に１６個のＥＤＣが存在していることになる。
ボルが１６のセクタに分割される場合、各セクタは１２
ラインで構成される。したがって、１つの誤り訂正ブロ
ックの中に１６個のＥＤＣが存在していることになる。
【００２０】次に、上記のように構成された誤り訂正装
置の動作について説明する。図５は、誤り訂正装置のパ
イプライン動作を示すタイムチャートである。図５
（ａ）には１つの誤り訂正ブロックに対するＥＣＣ処理
およびＥＤＣ処理が示されている。図５（ｂ）にはＰＩ
方向の２回目のＥＣＣ処理およびこれに並行するＥＤＣ
処理の詳細がデータ入力ステージ（ＩＮ）およびデータ
出力ステージとともに示されている。
置の動作について説明する。図５は、誤り訂正装置のパ
イプライン動作を示すタイムチャートである。図５
（ａ）には１つの誤り訂正ブロックに対するＥＣＣ処理
およびＥＤＣ処理が示されている。図５（ｂ）にはＰＩ
方向の２回目のＥＣＣ処理およびこれに並行するＥＤＣ
処理の詳細がデータ入力ステージ（ＩＮ）およびデータ
出力ステージとともに示されている。
【００２１】まずデータ入力ステージでは、入力データ
が復調回路４により復調され、アクセスコントローラ９
を介してＤＲＡＭ２に書込まれる。これにより、ＤＲＡ
Ｍ２には図２に示した誤り訂正ブロックが１ラインごと
に格納される。
が復調回路４により復調され、アクセスコントローラ９
を介してＤＲＡＭ２に書込まれる。これにより、ＤＲＡ
Ｍ２には図２に示した誤り訂正ブロックが１ラインごと
に格納される。
【００２２】続いてＥＣＣステージでは、ＤＲＡＭ２に
格納されている誤り訂正ブロックに対してラインごとに
誤り訂正が行なわれる。
格納されている誤り訂正ブロックに対してラインごとに
誤り訂正が行なわれる。
【００２３】図５（ａ）に示すように、ある１つの誤り
訂正ブロックについては、ＥＣＣ回路５によりまずＰＩ
方向に１回目の誤り訂正が行なわれる。すなわち、ＰＩ
方向の１ラインごとに情報シンボルの誤りがＰＩパリテ
ィにより順次訂正される。ＰＩ方向の誤り訂正後、ＥＣ
Ｃ回路５によりＰＯ方向に誤り訂正が行なわれる。すな
わち、ＰＯ方向の１ラインごとに情報シンボルの誤りが
ＰＯパリティにより順次訂正される。ＰＯ方向の誤り訂
正後、ＥＣＣ回路５により再びＰＩ方向の２回目の誤り
訂正が行なわれる。このＰＩ方向の２回目の誤り訂正と
並行して、ＥＤＣ回路６によりＰＩ方向に誤り検出が行
なわれる。すなわち、ＰＩ方向の１ラインごとに情報シ
ンボルに誤りがないか順次チェックされる。このよう
に、ＥＣＣ処理はＰＩ方向→ＰＯ方向→ＰＩ方向という
順に誤り訂正を行なっており、ＥＤＣ処理はこのＰＩ方
向の２回目のＥＣＣ処理と並行して行なわれる。
訂正ブロックについては、ＥＣＣ回路５によりまずＰＩ
方向に１回目の誤り訂正が行なわれる。すなわち、ＰＩ
方向の１ラインごとに情報シンボルの誤りがＰＩパリテ
ィにより順次訂正される。ＰＩ方向の誤り訂正後、ＥＣ
Ｃ回路５によりＰＯ方向に誤り訂正が行なわれる。すな
わち、ＰＯ方向の１ラインごとに情報シンボルの誤りが
ＰＯパリティにより順次訂正される。ＰＯ方向の誤り訂
正後、ＥＣＣ回路５により再びＰＩ方向の２回目の誤り
訂正が行なわれる。このＰＩ方向の２回目の誤り訂正と
並行して、ＥＤＣ回路６によりＰＩ方向に誤り検出が行
なわれる。すなわち、ＰＩ方向の１ラインごとに情報シ
ンボルに誤りがないか順次チェックされる。このよう
に、ＥＣＣ処理はＰＩ方向→ＰＯ方向→ＰＩ方向という
順に誤り訂正を行なっており、ＥＤＣ処理はこのＰＩ方
向の２回目のＥＣＣ処理と並行して行なわれる。
【００２４】いずれの方向のＥＣＣ処理も、より具体的
には、図５（ｂ）に示すように、シンドローム演算ステ
ージと、多項式演算ステージと、チェンサーチステージ
と、誤り訂正ステージとから構成される。ただし、ＰＩ
方向の２回目のＥＣＣ処理時には図５（ｂ）に示すよう
にＥＤＣ／デスクランブルステージが存在するが、ＰＩ
方向の１回目およびＰＯ方向のＥＣＣ処理時にはＥＤＣ
／デスクランブルステージは存在しない。
には、図５（ｂ）に示すように、シンドローム演算ステ
ージと、多項式演算ステージと、チェンサーチステージ
と、誤り訂正ステージとから構成される。ただし、ＰＩ
方向の２回目のＥＣＣ処理時には図５（ｂ）に示すよう
にＥＤＣ／デスクランブルステージが存在するが、ＰＩ
方向の１回目およびＰＯ方向のＥＣＣ処理時にはＥＤＣ
／デスクランブルステージは存在しない。
【００２５】ＥＣＣ回路５は、まずＰＩ方向の１ライン
分のデータをＤＲＡＭ２から読出し、次式で定義される
シンドローム多項式Ｓ（ｘ）の係数Ｓj を算出する。
分のデータをＤＲＡＭ２から読出し、次式で定義される
シンドローム多項式Ｓ（ｘ）の係数Ｓj を算出する。
【００２６】
【数１】
【００２７】ここで、（１）式はシンドローム多項式の
係数Ｓj を表示し、（２）式はシンドローム多項式Ｓ
（ｘ）そのものを表示している。（１）式におけるｈｉ
は符号長、αはガロア体ＧＦ（２8 ）の元、Ｂi は符号
シンボル、ｔは最小距離を示す。
係数Ｓj を表示し、（２）式はシンドローム多項式Ｓ
（ｘ）そのものを表示している。（１）式におけるｈｉ
は符号長、αはガロア体ＧＦ（２8 ）の元、Ｂi は符号
シンボル、ｔは最小距離を示す。
【００２８】次に、ＥＣＣ回路５は、上述のシンドロー
ム多項式Ｓ（ｘ）の係数Ｓ0 ，Ｓ1，…，Ｓ2t-1をもと
に、次式で定義される誤り位置多項式σ（ｘ）および誤
り数値多項式ω（ｘ）の係数を求める。
ム多項式Ｓ（ｘ）の係数Ｓ0 ，Ｓ1，…，Ｓ2t-1をもと
に、次式で定義される誤り位置多項式σ（ｘ）および誤
り数値多項式ω（ｘ）の係数を求める。
【００２９】
【数２】
【００３０】ここで、（３），（４）式は誤り位置多項
式σ（ｘ）を表わし、（５），（６）式は誤り数値多項
式ω（ｘ）を表わしている。ｊi （ｉ＝１，…，ｔ−
１）は誤りロケーションを示す。
式σ（ｘ）を表わし、（５），（６）式は誤り数値多項
式ω（ｘ）を表わしている。ｊi （ｉ＝１，…，ｔ−
１）は誤りロケーションを示す。
【００３１】
【数３】
【００３２】ここで、上述のシンドローム多項式の係数
（Ｓ2t-1，Ｓ2t-2，…，Ｓ0 ）から、誤り位置多項式お
よび誤り数値多項式の係数を算出するための方法とし
て、ピーターンアルゴリズム、ユークリッドアルゴリズ
ムなどが考えられるが、いずれの方法を用いてもよい。
（Ｓ2t-1，Ｓ2t-2，…，Ｓ0 ）から、誤り位置多項式お
よび誤り数値多項式の係数を算出するための方法とし
て、ピーターンアルゴリズム、ユークリッドアルゴリズ
ムなどが考えられるが、いずれの方法を用いてもよい。
【００３３】次に、ＥＣＣ回路５は、誤りパターンを算
出する。（３），（４）式を満たすｊi はｉ個目の誤り
位置を表わしており、このｊiに対して（７）式を計算
することにより、誤りパターンｅi が求められる。この
ようにσ（ｘ）＝０が成り立つか否かを判定してｊi を
求める方法はチェンサーチ法として知られている。
出する。（３），（４）式を満たすｊi はｉ個目の誤り
位置を表わしており、このｊiに対して（７）式を計算
することにより、誤りパターンｅi が求められる。この
ようにσ（ｘ）＝０が成り立つか否かを判定してｊi を
求める方法はチェンサーチ法として知られている。
【００３４】一方、（８）式におけるσ′（ｘ）はσ
（ｘ）の形式微分を表わし、次式によって定義される。
（ｘ）の形式微分を表わし、次式によって定義される。
【００３５】
【数４】
【００３６】上記の（６），（７）および（８）式にお
ける次式に列挙する要素は、ＥＣＣ回路５により生成さ
れる。
ける次式に列挙する要素は、ＥＣＣ回路５により生成さ
れる。
【００３７】
【数５】
【００３８】また、（９）式の誤りパターンｅi もＥＣ
Ｃ回路５により生成される。そして、（７）式が成立す
る場合にのみ、情報シンボルの訂正が行なわれる。
Ｃ回路５により生成される。そして、（７）式が成立す
る場合にのみ、情報シンボルの訂正が行なわれる。
【００３９】ＰＩ方向の２回目のＥＣＣ処理において
は、より具体的には、ＥＣＣ回路５がＰＩ方向の第１ラ
インの誤り訂正を上記手順で行なった後、ＥＤＣ回路６
が直ちにその訂正されたＰＩ方向の第１ラインについて
ＥＤＣ処理を行なう。この第１ラインのＥＤＣ処理は、
第２ラインのＥＣＣ処理における誤り訂正と同時に行な
われる。
は、より具体的には、ＥＣＣ回路５がＰＩ方向の第１ラ
インの誤り訂正を上記手順で行なった後、ＥＤＣ回路６
が直ちにその訂正されたＰＩ方向の第１ラインについて
ＥＤＣ処理を行なう。この第１ラインのＥＤＣ処理は、
第２ラインのＥＣＣ処理における誤り訂正と同時に行な
われる。
【００４０】同様に、ＥＣＣ回路５が第２ラインのＥＣ
Ｃ処理を行なった後、ＥＤＣ回路６は、直ちにその訂正
された第２ラインについてＥＤＣ処理を行なう。
Ｃ処理を行なった後、ＥＤＣ回路６は、直ちにその訂正
された第２ラインについてＥＤＣ処理を行なう。
【００４１】このようにＥＤＣ回路６が１１ラインのＥ
ＤＣ処理を行なうことにより、１セクタ分の１つのＥＤ
Ｃを求めることができる。このようにしてＥＤＣ回路６
が１６個のＥＤＣを求めることにより、誤り訂正ブロッ
ク１つ分のＥＤＣ処理が完了する。
ＤＣ処理を行なうことにより、１セクタ分の１つのＥＤ
Ｃを求めることができる。このようにしてＥＤＣ回路６
が１６個のＥＤＣを求めることにより、誤り訂正ブロッ
ク１つ分のＥＤＣ処理が完了する。
【００４２】ここで、ＥＣＣ回路５は、ＰＩ方向の第１
回目のＥＣＣ処理およびＰＯ方向のＥＣＣ処理のため
に、ＤＲＡＭ２から１ラインごとにデータを読出した
り、あるいは１ラインごとにデータをＤＲＡＭ２に書込
んだりするが、ＰＩ方向の第２回目のＥＣＣ処理後のデ
ータについてはＤＲＡＭ２に供給することなく、ＥＤＣ
回路６に供給する。したがって、ＥＤＣ回路６は、ＤＲ
ＡＭ２からデータを読出すのではなく、ＥＣＣ回路５か
ら１ラインごとに供給されるＥＣＣ処理後のデータにつ
いてＥＤＣ処理を行なう。
回目のＥＣＣ処理およびＰＯ方向のＥＣＣ処理のため
に、ＤＲＡＭ２から１ラインごとにデータを読出した
り、あるいは１ラインごとにデータをＤＲＡＭ２に書込
んだりするが、ＰＩ方向の第２回目のＥＣＣ処理後のデ
ータについてはＤＲＡＭ２に供給することなく、ＥＤＣ
回路６に供給する。したがって、ＥＤＣ回路６は、ＤＲ
ＡＭ２からデータを読出すのではなく、ＥＣＣ回路５か
ら１ラインごとに供給されるＥＣＣ処理後のデータにつ
いてＥＤＣ処理を行なう。
【００４３】なお、ＥＣＣ回路５からＥＤＣ回路６に１
ラインごとに供給されるＰＩ方向の２回目のＥＣＣ処理
後のデータはデスクランブル回路７にも供給される。し
たがって、デスクランブル回路７は、ＥＤＣ回路６と並
行してＥＣＣ回路５から１ラインごとに供給されるデー
タのスクランブルを解除し、ＤＲＡＭ２に書込む。
ラインごとに供給されるＰＩ方向の２回目のＥＣＣ処理
後のデータはデスクランブル回路７にも供給される。し
たがって、デスクランブル回路７は、ＥＤＣ回路６と並
行してＥＣＣ回路５から１ラインごとに供給されるデー
タのスクランブルを解除し、ＤＲＡＭ２に書込む。
【００４４】以上のようにこの発明の実施の形態によれ
ば、ＰＩ方向の２回目のＥＣＣ処理にＥＤＣ処理を多重
して行なっているため、ＰＩ方向の２回目のＥＣＣ処理
終了後にＥＤＣ処理を開始する従来に比べて、高速に誤
り訂正および誤り検出を行なうことができる。
ば、ＰＩ方向の２回目のＥＣＣ処理にＥＤＣ処理を多重
して行なっているため、ＰＩ方向の２回目のＥＣＣ処理
終了後にＥＤＣ処理を開始する従来に比べて、高速に誤
り訂正および誤り検出を行なうことができる。
【００４５】また、ＰＩ方向の２回目のＥＣＣ処理後の
データはＥＣＣ回路５からＤＲＡＭ２を介することなく
直接ＥＤＣ回路６に供給されるため、ＤＲＡＭ２へのア
クセス回数を低減することができる。その結果、ＥＣＣ
回路５やデスクランブル回路７以外からＤＲＡＭ２への
アクセスが許可されやすくなり、より高速なリアルタイ
ム処理が可能となる。また、ＤＲＡＭ２へのアクセス回
数が減少するため、消費電力を低減することもできる。
データはＥＣＣ回路５からＤＲＡＭ２を介することなく
直接ＥＤＣ回路６に供給されるため、ＤＲＡＭ２へのア
クセス回数を低減することができる。その結果、ＥＣＣ
回路５やデスクランブル回路７以外からＤＲＡＭ２への
アクセスが許可されやすくなり、より高速なリアルタイ
ム処理が可能となる。また、ＤＲＡＭ２へのアクセス回
数が減少するため、消費電力を低減することもできる。
【００４６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４７】
【発明の効果】以上のようにこの発明によれば、第１の
方向の１つのラインの再誤り訂正後、その次のラインの
再誤り訂正と同時に、再誤り訂正後のラインの誤りを検
出しているため、高速に誤り訂正および誤り検出を行な
うことができ、メモリへのアクセス回数を低減すること
もできる。
方向の１つのラインの再誤り訂正後、その次のラインの
再誤り訂正と同時に、再誤り訂正後のラインの誤りを検
出しているため、高速に誤り訂正および誤り検出を行な
うことができ、メモリへのアクセス回数を低減すること
もできる。
【図１】この発明の実施の形態による誤り訂正装置の全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】図１中のＤＲＡＭに格納される誤り訂正ブロッ
クの構成を示す図である。
クの構成を示す図である。
【図３】図２中のｍ×ｎの情報シンボルにおけるセクタ
の構成を示す図である。
の構成を示す図である。
【図４】図３中の各セクタのフォーマットを示す図であ
る。
る。
【図５】図１に示した誤り訂正装置のパイプライン動作
を示すタイムチャートである。
を示すタイムチャートである。
【符号の説明】 １ 誤り訂正ＬＳＩ ２ ＤＲＡＭ ５ ＥＣＣ回路 ６ ＥＤＣ回路
Claims (3)
- 【請求項１】 積符号化された情報シンボルに対して第
１および第２の方向にそれぞれ第１および第２の誤り訂
正符号を付加してなる誤り訂正ブロックを用いた誤り訂
正方法であって、 前記第１の方向のラインごとに誤り訂正を行なうステッ
プと、 前記第１の方向の誤り訂正後、前記第２の方向のライン
ごとに誤り訂正を行なうステップと、 前記第２の方向の誤り訂正後、再び前記第１の方向のラ
インごとに誤り訂正を行なうステップと、 前記第１の方向の１つのラインの再誤り訂正後、その次
のラインの再誤り訂正と同時に、前記再誤り訂正後の１
つのラインの誤りを検出するステップとを備える、誤り
訂正方法。 - 【請求項２】 積符号化された情報シンボルに対して第
１および第２の方向にそれぞれ第１および第２の誤り訂
正符号を付加してなる誤り訂正ブロックを蓄積したメモ
リに接続される誤り訂正装置であって、 前記第１の方向のラインごとに誤り訂正を行ない、前記
第１の方向の誤り訂正後、前記第２の方向のラインごと
に誤り訂正を行ない、前記第２の方向の誤り訂正後、再
び前記第１の方向のラインごとに誤り訂正を行なう誤り
訂正回路と、 前記誤り訂正回路による前記第１の方向の１つのライン
の再誤り訂正後、その次のラインの再誤り訂正と同時
に、前記再誤り訂正後の１つのラインの誤りを検出する
誤り検出回路とを備える、誤り訂正装置。 - 【請求項３】 前記誤り訂正回路は、前記第１および第
２の方向の誤り訂正の結果を前記メモリに供給し、かつ
前記第１の方向の再誤り訂正の結果を前記誤り検出回路
に供給する、請求項２に記載の誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27551698A JP3342422B2 (ja) | 1998-09-29 | 1998-09-29 | 誤り訂正方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27551698A JP3342422B2 (ja) | 1998-09-29 | 1998-09-29 | 誤り訂正方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000106530A JP2000106530A (ja) | 2000-04-11 |
| JP3342422B2 true JP3342422B2 (ja) | 2002-11-11 |
Family
ID=17556566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27551698A Expired - Fee Related JP3342422B2 (ja) | 1998-09-29 | 1998-09-29 | 誤り訂正方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342422B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1286275C (zh) | 1999-11-24 | 2006-11-22 | 三洋电机株式会社 | 纠错装置 |
| KR100685360B1 (ko) | 2000-01-31 | 2007-02-22 | 산요덴키가부시키가이샤 | 회로 규모를 억제하며 고속의 오류 정정을 행하는 것이 가능한 오류 정정 장치 및 복호 장치 |
-
1998
- 1998-09-29 JP JP27551698A patent/JP3342422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000106530A (ja) | 2000-04-11 |
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