JP3342385B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3342385B2 JP3342385B2 JP01738498A JP1738498A JP3342385B2 JP 3342385 B2 JP3342385 B2 JP 3342385B2 JP 01738498 A JP01738498 A JP 01738498A JP 1738498 A JP1738498 A JP 1738498A JP 3342385 B2 JP3342385 B2 JP 3342385B2
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、コンタクトホール形成
方法の改善を図る半導体装置の製造方法に関する。
法に関し、さらに詳しくいえば、コンタクトホール形成
方法の改善を図る半導体装置の製造方法に関する。
【0002】
【従来の技術】従来の半導体装置の製造方法について説
明する。図11において、一導電型、例えばP型の半導
体基板51上にLOCOS法によりおよそ5000Åの
膜厚の素子分離膜52を形成した後に、該素子分離膜5
2を除く活性領域におよそ100Åの膜厚のゲート絶縁
膜53を形成し、該ゲート絶縁膜53上におよそ200
0Åの膜厚の例えばポリシリコン膜を形成しパターニン
グすることで、ゲート電極54を形成する。
明する。図11において、一導電型、例えばP型の半導
体基板51上にLOCOS法によりおよそ5000Åの
膜厚の素子分離膜52を形成した後に、該素子分離膜5
2を除く活性領域におよそ100Åの膜厚のゲート絶縁
膜53を形成し、該ゲート絶縁膜53上におよそ200
0Åの膜厚の例えばポリシリコン膜を形成しパターニン
グすることで、ゲート電極54を形成する。
【0003】図12において、前記ゲート電極54及び
素子分離膜52をマスクにしてN型の不純物、例えばヒ
素イオンをおよそ100KeVの加速電圧、およそ5×
1015/cm2 の注入量で注入することで、該ゲート電
極54に隣接するようにソース・ドレイン領域55,5
6を形成する。そして、前記ゲート電極54を被覆する
ようにSiO2 系の層間絶縁膜57を形成する。
素子分離膜52をマスクにしてN型の不純物、例えばヒ
素イオンをおよそ100KeVの加速電圧、およそ5×
1015/cm2 の注入量で注入することで、該ゲート電
極54に隣接するようにソース・ドレイン領域55,5
6を形成する。そして、前記ゲート電極54を被覆する
ようにSiO2 系の層間絶縁膜57を形成する。
【0004】図13において、前記ゲート電極54上及
びソース・ドレイン領域55,56上に開口を有するレ
ジスト膜58を形成した後に、該レジスト膜58をマス
クにしてウェットあるいはドライエッチングにより該ゲ
ート電極54上及びソース・ドレイン領域55,56上
にコンタクトするコンタクトホール59,60を形成す
る。
びソース・ドレイン領域55,56上に開口を有するレ
ジスト膜58を形成した後に、該レジスト膜58をマス
クにしてウェットあるいはドライエッチングにより該ゲ
ート電極54上及びソース・ドレイン領域55,56上
にコンタクトするコンタクトホール59,60を形成す
る。
【0005】このとき、ドライエッチングを用いた場
合、図13に示すようにゲート電極54上にコンタクト
するコンタクトホール59と基板上のソース・ドレイン
領域55,56上にコンタクトするコンタクトホール6
0とは深さが異なるため、同時にエッチングするとゲー
ト電極54上をかなりオーバーエッチング61しない限
り、ソース・ドレイン領域55,56上へのコンタクト
ホールは開口しない。
合、図13に示すようにゲート電極54上にコンタクト
するコンタクトホール59と基板上のソース・ドレイン
領域55,56上にコンタクトするコンタクトホール6
0とは深さが異なるため、同時にエッチングするとゲー
ト電極54上をかなりオーバーエッチング61しない限
り、ソース・ドレイン領域55,56上へのコンタクト
ホールは開口しない。
【0006】また、2度マスキングする方法もある。つ
まり、前述した図12に示すようにゲート電極54を被
覆するように層間絶縁膜57を形成した後に、図14に
示すように前記ゲート電極54上に開口を有する第1の
レジスト膜62を形成した後に、該レジスト膜62をマ
スクにしてウェットあるいはドライエッチングにより該
ゲート電極54上にコンタクトする第1のコンタクトホ
ール63を形成する。そして、図15に示すように前記
第1のレジスト膜62を除去する。
まり、前述した図12に示すようにゲート電極54を被
覆するように層間絶縁膜57を形成した後に、図14に
示すように前記ゲート電極54上に開口を有する第1の
レジスト膜62を形成した後に、該レジスト膜62をマ
スクにしてウェットあるいはドライエッチングにより該
ゲート電極54上にコンタクトする第1のコンタクトホ
ール63を形成する。そして、図15に示すように前記
第1のレジスト膜62を除去する。
【0007】図16において、前記第1のコンタクトホ
ール63を塞ぐと共に前記ソース・ドレイン領域55,
56上に開口を有する第2のレジスト膜64を形成した
後に、該レジスト膜64をマスクにしてソース・ドレイ
ン領域55,56にコンタクトする第2のコンタクトホ
ール65を形成する方法である。しかし、この場合に
は、各コンタクトホール63,65を形成するために第
1のレジスト膜62を形成し、該レジスト膜62を除去
した後に、第2のレジスト膜64を形成し、除去すると
いった、2度にわたるホトリソ工程が必要となり、自ず
と作業時間が長くなるという問題があった。
ール63を塞ぐと共に前記ソース・ドレイン領域55,
56上に開口を有する第2のレジスト膜64を形成した
後に、該レジスト膜64をマスクにしてソース・ドレイ
ン領域55,56にコンタクトする第2のコンタクトホ
ール65を形成する方法である。しかし、この場合に
は、各コンタクトホール63,65を形成するために第
1のレジスト膜62を形成し、該レジスト膜62を除去
した後に、第2のレジスト膜64を形成し、除去すると
いった、2度にわたるホトリソ工程が必要となり、自ず
と作業時間が長くなるという問題があった。
【0008】
【発明が解決しようとする課題】従って、本発明ではゲ
ート電極上を被覆する層間絶縁膜の膜厚の異なる領域に
それぞれコンタクトホールを形成する際のコンタクトホ
ールの形成方法の改善を可能とする半導体装置の製造方
法を提供することを目的とする。
ート電極上を被覆する層間絶縁膜の膜厚の異なる領域に
それぞれコンタクトホールを形成する際のコンタクトホ
ールの形成方法の改善を可能とする半導体装置の製造方
法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、一導電型の半導体基板上にゲー
ト絶縁膜を形成した後に該ゲート絶縁膜上にゲート電極
を形成する工程と、前記ゲート電極をマスクにして逆導
電型の不純物をイオン注入することでゲート電極に隣接
するようにソース・ドレイン領域を形成する工程と、前
記ゲート電極を被覆するように層間絶縁膜を形成する工
程と、前記ゲート電極を被覆する前記層間絶縁膜による
凸部をほぼ開口すると共に前記ソース・ドレイン領域上
に開口を有する第1のレジスト膜を形成した後に該レジ
スト膜をマスクにしてゲート電極上の層間絶縁膜の凸部
を平坦化すると共にソース・ドレイン領域上にコンタク
トする第1のコンタクトホールを形成する工程と、前記
第1のレジスト膜の上から第1のコンタクトホールを塞
ぐと共に前記ゲート電極上に開口を有する第2のレジス
ト膜を形成した後に該第2のレジスト膜をマスクにして
前記ゲート電極上にコンタクトする第2のコンタクトホ
ールを形成する工程とを有することを特徴とするもので
ある。
に鑑み成されたもので、一導電型の半導体基板上にゲー
ト絶縁膜を形成した後に該ゲート絶縁膜上にゲート電極
を形成する工程と、前記ゲート電極をマスクにして逆導
電型の不純物をイオン注入することでゲート電極に隣接
するようにソース・ドレイン領域を形成する工程と、前
記ゲート電極を被覆するように層間絶縁膜を形成する工
程と、前記ゲート電極を被覆する前記層間絶縁膜による
凸部をほぼ開口すると共に前記ソース・ドレイン領域上
に開口を有する第1のレジスト膜を形成した後に該レジ
スト膜をマスクにしてゲート電極上の層間絶縁膜の凸部
を平坦化すると共にソース・ドレイン領域上にコンタク
トする第1のコンタクトホールを形成する工程と、前記
第1のレジスト膜の上から第1のコンタクトホールを塞
ぐと共に前記ゲート電極上に開口を有する第2のレジス
ト膜を形成した後に該第2のレジスト膜をマスクにして
前記ゲート電極上にコンタクトする第2のコンタクトホ
ールを形成する工程とを有することを特徴とするもので
ある。
【0010】また、請求項2に記載した本発明は、一導
電型の半導体基板上にゲート絶縁膜を形成した後に、該
ゲート絶縁膜上にゲート電極を形成する。次に、前記ゲ
ート電極をマスクにして逆導電型の不純物をイオン注入
することでゲート電極に隣接するようにソース・ドレイ
ン領域を形成した後に、該ゲート電極を被覆するように
層間絶縁膜を形成する。続いて、前記ゲート電極上を被
覆する層間絶縁膜による凸部をほぼ開口すると共に前記
ソース・ドレイン領域上に開口を有する第1のレジスト
膜を形成した後に、該レジスト膜をマスクにしてゲート
電極上の層間絶縁膜の凸部を平坦化すると共に、ソース
・ドレイン領域上にコンタクトする第1のコンタクトホ
ールを形成する。その後、前記第1のレジスト膜の上か
ら第1のコンタクトホールを塞ぐと共に前記ゲート電極
上に開口を有する第2のレジスト膜を形成した後に、該
レジスト膜をマスクにして前記ゲート電極上にコンタク
トする第2のコンタクトホールを形成する工程とを有す
るものである。
電型の半導体基板上にゲート絶縁膜を形成した後に、該
ゲート絶縁膜上にゲート電極を形成する。次に、前記ゲ
ート電極をマスクにして逆導電型の不純物をイオン注入
することでゲート電極に隣接するようにソース・ドレイ
ン領域を形成した後に、該ゲート電極を被覆するように
層間絶縁膜を形成する。続いて、前記ゲート電極上を被
覆する層間絶縁膜による凸部をほぼ開口すると共に前記
ソース・ドレイン領域上に開口を有する第1のレジスト
膜を形成した後に、該レジスト膜をマスクにしてゲート
電極上の層間絶縁膜の凸部を平坦化すると共に、ソース
・ドレイン領域上にコンタクトする第1のコンタクトホ
ールを形成する。その後、前記第1のレジスト膜の上か
ら第1のコンタクトホールを塞ぐと共に前記ゲート電極
上に開口を有する第2のレジスト膜を形成した後に、該
レジスト膜をマスクにして前記ゲート電極上にコンタク
トする第2のコンタクトホールを形成する工程とを有す
るものである。
【0011】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら詳述する。図1において、一導電
型、例えばP型の半導体基板1上にLOCOS法により
およそ5000Åの膜厚の素子分離膜2を形成した後
に、該素子分離膜2を除く活性領域におよそ100Åの
膜厚のゲート絶縁膜3を形成し、該ゲート絶縁膜3上に
およそ2000Åの膜厚の例えばポリシリコン膜を形成
しパターニングすることで、ゲート電極4を形成する。
て図面を参照しながら詳述する。図1において、一導電
型、例えばP型の半導体基板1上にLOCOS法により
およそ5000Åの膜厚の素子分離膜2を形成した後
に、該素子分離膜2を除く活性領域におよそ100Åの
膜厚のゲート絶縁膜3を形成し、該ゲート絶縁膜3上に
およそ2000Åの膜厚の例えばポリシリコン膜を形成
しパターニングすることで、ゲート電極4を形成する。
【0012】図2において、前記ゲート電極4及び素子
分離膜2をマスクにしてN型の不純物、例えばヒ素イオ
ンをおよそ100KeVの加速電圧、およそ5×1015
/cm2 の注入量で注入することで、該ゲート電極4に
隣接するようにソース・ドレイン領域5,6を形成す
る。そして、前記ゲート電極4を被覆するようにSiO
2 系の層間絶縁膜7を形成する。
分離膜2をマスクにしてN型の不純物、例えばヒ素イオ
ンをおよそ100KeVの加速電圧、およそ5×1015
/cm2 の注入量で注入することで、該ゲート電極4に
隣接するようにソース・ドレイン領域5,6を形成す
る。そして、前記ゲート電極4を被覆するようにSiO
2 系の層間絶縁膜7を形成する。
【0013】図3において、前記ゲート電極4上及びソ
ース・ドレイン領域5,6上に開口を有する第1のレジ
スト膜8を形成した後に、該レジスト膜8をマスクにし
てウェットあるいはドライエッチングにより該ゲート電
極4上にコンタクトする第1のコンタクトホール9を形
成すると共に、前記ソース・ドレイン領域5,6上の層
間絶縁膜8の途中まで開口する第2のコンタクトホール
10を形成する。
ース・ドレイン領域5,6上に開口を有する第1のレジ
スト膜8を形成した後に、該レジスト膜8をマスクにし
てウェットあるいはドライエッチングにより該ゲート電
極4上にコンタクトする第1のコンタクトホール9を形
成すると共に、前記ソース・ドレイン領域5,6上の層
間絶縁膜8の途中まで開口する第2のコンタクトホール
10を形成する。
【0014】このとき、図3に示すようにゲート電極4
上にコンタクトする第1のコンタクトホール9と基板上
のソース・ドレイン領域5,6上にコンタクトする第2
のコンタクトホール10とは深さが異なるため、ソース
・ドレイン領域5,6上へのコンタクトホールは開口し
ない。図4において、前記第1のレジスト膜8の上から
前記第1のコンタクトホール9を塞ぐと共に前記ソース
・ドレイン領域5,6上に開口を有する第2のレジスト
膜11を形成した後に、該レジスト膜11をマスクにし
てソース・ドレイン領域5,6にコンタクトする第3の
コンタクトホール12を形成する。
上にコンタクトする第1のコンタクトホール9と基板上
のソース・ドレイン領域5,6上にコンタクトする第2
のコンタクトホール10とは深さが異なるため、ソース
・ドレイン領域5,6上へのコンタクトホールは開口し
ない。図4において、前記第1のレジスト膜8の上から
前記第1のコンタクトホール9を塞ぐと共に前記ソース
・ドレイン領域5,6上に開口を有する第2のレジスト
膜11を形成した後に、該レジスト膜11をマスクにし
てソース・ドレイン領域5,6にコンタクトする第3の
コンタクトホール12を形成する。
【0015】これにより、図5に示すようにゲート電極
4及びソース・ドレイン領域5,6にコンタクトするコ
ンタクトホール9,12は、従来のようにゲート電極上
をかなりオーバーエッチングすることなしに、最適なオ
ーバーエッチング量により形成することができる。ま
た、第1のレジスト膜8の上から第2のレジスト膜11
を重ねて形成することで、従来のように一回目のレジス
ト膜を除去する工程が省略でき、作業工程数が削減でき
る。
4及びソース・ドレイン領域5,6にコンタクトするコ
ンタクトホール9,12は、従来のようにゲート電極上
をかなりオーバーエッチングすることなしに、最適なオ
ーバーエッチング量により形成することができる。ま
た、第1のレジスト膜8の上から第2のレジスト膜11
を重ねて形成することで、従来のように一回目のレジス
ト膜を除去する工程が省略でき、作業工程数が削減でき
る。
【0016】また、本発明の他の実施形態について図面
を参照しながら詳述する。図6において、一導電型、例
えばP型の半導体基板21上におよそ100Åの膜厚の
ゲート絶縁膜22を形成し、該ゲート絶縁膜22上にお
よそ2000Åの膜厚の例えばポリシリコン膜を形成し
パターニングすることで、ゲート電極23を形成する。
また、前記ゲート電極23をマスクにしてN型の不純
物、例えばヒ素イオンをおよそ100KeVの加速電
圧、およそ5×1015/cm2 の注入量で注入すること
で、該ゲート電極23に隣接するようにソース・ドレイ
ン領域24,25を形成する。そして、前記ゲート電極
23を被覆するようにSiO2 系の層間絶縁膜26を形
成する。このとき、図6に示すようにゲート電極23の
膜厚により該ゲート電極23を被覆する層間絶縁膜26
には凸部27が形成されている。
を参照しながら詳述する。図6において、一導電型、例
えばP型の半導体基板21上におよそ100Åの膜厚の
ゲート絶縁膜22を形成し、該ゲート絶縁膜22上にお
よそ2000Åの膜厚の例えばポリシリコン膜を形成し
パターニングすることで、ゲート電極23を形成する。
また、前記ゲート電極23をマスクにしてN型の不純
物、例えばヒ素イオンをおよそ100KeVの加速電
圧、およそ5×1015/cm2 の注入量で注入すること
で、該ゲート電極23に隣接するようにソース・ドレイ
ン領域24,25を形成する。そして、前記ゲート電極
23を被覆するようにSiO2 系の層間絶縁膜26を形
成する。このとき、図6に示すようにゲート電極23の
膜厚により該ゲート電極23を被覆する層間絶縁膜26
には凸部27が形成されている。
【0017】図7において、前記ゲート電極23を被覆
する層間絶縁膜26の凸部27をほぼ開口すると共に前
記ソース・ドレイン領域24,25上に開口を有する第
1のレジスト膜28を形成する。その後、図8に示すよ
うに前記第1のレジスト膜28をマスクにしてウェット
あるいはドライエッチングにより該ゲート電極23上の
凸部27を平坦化して平坦化膜29を形成すると共に、
前記ソース・ドレイン領域24,25上にコンタクトす
る第1のコンタクトホール30を形成する。
する層間絶縁膜26の凸部27をほぼ開口すると共に前
記ソース・ドレイン領域24,25上に開口を有する第
1のレジスト膜28を形成する。その後、図8に示すよ
うに前記第1のレジスト膜28をマスクにしてウェット
あるいはドライエッチングにより該ゲート電極23上の
凸部27を平坦化して平坦化膜29を形成すると共に、
前記ソース・ドレイン領域24,25上にコンタクトす
る第1のコンタクトホール30を形成する。
【0018】図9において、前記第1のレジスト膜28
の上から前記第1のコンタクトホール30を塞ぐと共に
前記ゲート電極23上に開口を有する第2のレジスト膜
31を形成した後に、該レジスト膜31をマスクにして
ゲート電極23にコンタクトする第2のコンタクトホー
ル32を形成する。これにより、図10に示すようにゲ
ート電極23及びソース・ドレイン領域24,25にコ
ンタクトするコンタクトホール30,32は、従来のよ
うにゲート電極上をかなりオーバーエッチングすること
なしに、最適なオーバーエッチング量により形成するこ
とができる。また、第1のレジスト膜28の上から第2
のレジスト膜31を重ねて形成することで、従来のよう
に一回目のレジスト膜を除去する工程が省略でき、作業
工程数が削減できる。更に、ゲート電極23を被覆する
層間絶縁膜26による凸部27の平坦化を図ることがで
きる。
の上から前記第1のコンタクトホール30を塞ぐと共に
前記ゲート電極23上に開口を有する第2のレジスト膜
31を形成した後に、該レジスト膜31をマスクにして
ゲート電極23にコンタクトする第2のコンタクトホー
ル32を形成する。これにより、図10に示すようにゲ
ート電極23及びソース・ドレイン領域24,25にコ
ンタクトするコンタクトホール30,32は、従来のよ
うにゲート電極上をかなりオーバーエッチングすること
なしに、最適なオーバーエッチング量により形成するこ
とができる。また、第1のレジスト膜28の上から第2
のレジスト膜31を重ねて形成することで、従来のよう
に一回目のレジスト膜を除去する工程が省略でき、作業
工程数が削減できる。更に、ゲート電極23を被覆する
層間絶縁膜26による凸部27の平坦化を図ることがで
きる。
【0019】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極及びソース・ドレイン領域にコンタクトするコ
ンタクトホールは最適なオーバーエッチング量により形
成することができる。また、第1のレジスト膜の上から
第2のレジスト膜を重ねて形成することで、従来のよう
に一回目のレジスト膜を除去する工程が省略でき、作業
工程数を削減できる。
ート電極及びソース・ドレイン領域にコンタクトするコ
ンタクトホールは最適なオーバーエッチング量により形
成することができる。また、第1のレジスト膜の上から
第2のレジスト膜を重ねて形成することで、従来のよう
に一回目のレジスト膜を除去する工程が省略でき、作業
工程数を削減できる。
【0020】更に、ゲート電極を被覆する層間絶縁膜に
よる凸部の平坦化を図ることができる。
よる凸部の平坦化を図ることができる。
【図1】本発明の一実施形態の半導体装置の製造方法を
示す第1の断面図である。
示す第1の断面図である。
【図2】本発明の一実施形態の半導体装置の製造方法を
示す第2の断面図である。
示す第2の断面図である。
【図3】本発明の一実施形態の半導体装置の製造方法を
示す第3の断面図である。
示す第3の断面図である。
【図4】本発明の一実施形態の半導体装置の製造方法を
示す第4の断面図である。
示す第4の断面図である。
【図5】本発明の一実施形態の半導体装置の製造方法を
示す第5の断面図である。
示す第5の断面図である。
【図6】本発明の他の実施形態の半導体装置の製造方法
を示す第1の断面図である。
を示す第1の断面図である。
【図7】本発明の他の実施形態の半導体装置の製造方法
を示す第2の断面図である。
を示す第2の断面図である。
【図8】本発明の他の実施形態の半導体装置の製造方法
を示す第3の断面図である。
を示す第3の断面図である。
【図9】本発明の他の実施形態の半導体装置の製造方法
を示す第4の断面図である。
を示す第4の断面図である。
【図10】本発明の他の実施形態の半導体装置の製造方
法を示す第5の断面図である。
法を示す第5の断面図である。
【図11】従来の半導体装置の製造方法を示す第1の断
面図である。
面図である。
【図12】従来の半導体装置の製造方法を示す第2の断
面図である。
面図である。
【図13】従来の半導体装置の製造方法を示す第3の断
面図である。
面図である。
【図14】従来の他の半導体装置の製造方法を示す第1
の断面図である。
の断面図である。
【図15】従来の他の半導体装置の製造方法を示す第2
の断面図である。
の断面図である。
【図16】従来の他の半導体装置の製造方法を示す第3
の断面図である。
の断面図である。
Claims (1)
- 【請求項1】 一導電型の半導体基板上にゲート絶縁膜
を形成した後に該ゲート絶縁膜上にゲート電極を形成す
る工程と、 前記ゲート電極をマスクにして逆導電型の不純物をイオ
ン注入することでゲート電極に隣接するようにソース・
ドレイン領域を形成する工程と、 前記ゲート電極を被覆するように層間絶縁膜を形成する
工程と、 前記ゲート電極を被覆する前記層間絶縁膜による凸部を
ほぼ開口すると共に前記ソース・ドレイン領域上に開口
を有する第1のレジスト膜を形成した後に該レジスト膜
をマスクにしてゲート電極上の層間絶縁膜の凸部を平坦
化すると共にソース・ドレイン領域上にコンタクトする
第1のコンタクトホールを形成する工程と、 前記第1のレジスト膜の上から第1のコンタクトホール
を塞ぐと共に前記ゲート電極上に開口を有する第2のレ
ジスト膜を形成した後に該第2のレジスト膜をマスクに
して前記ゲート電極上にコンタクトする第2のコンタク
トホールを形成する工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01738498A JP3342385B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01738498A JP3342385B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11219915A JPH11219915A (ja) | 1999-08-10 |
JP3342385B2 true JP3342385B2 (ja) | 2002-11-05 |
Family
ID=11942520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01738498A Expired - Fee Related JP3342385B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
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JP (1) | JP3342385B2 (ja) |
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1998
- 1998-01-29 JP JP01738498A patent/JP3342385B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH11219915A (ja) | 1999-08-10 |
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