JP3342385B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、コンタクトホール形成
方法の改善を図る半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来の半導体装置の製造方法について説
明する。図１１において、一導電型、例えばＰ型の半導
体基板５１上にＬＯＣＯＳ法によりおよそ５０００Åの
膜厚の素子分離膜５２を形成した後に、該素子分離膜５
２を除く活性領域におよそ１００Åの膜厚のゲート絶縁
膜５３を形成し、該ゲート絶縁膜５３上におよそ２００
０Åの膜厚の例えばポリシリコン膜を形成しパターニン
グすることで、ゲート電極５４を形成する。

【０００３】図１２において、前記ゲート電極５４及び
素子分離膜５２をマスクにしてＮ型の不純物、例えばヒ
素イオンをおよそ１００ＫｅＶの加速電圧、およそ５×
１０15／ｃｍ2 の注入量で注入することで、該ゲート電
極５４に隣接するようにソース・ドレイン領域５５，５
６を形成する。そして、前記ゲート電極５４を被覆する
ようにＳｉＯ2 系の層間絶縁膜５７を形成する。

【０００４】図１３において、前記ゲート電極５４上及
びソース・ドレイン領域５５，５６上に開口を有するレ
ジスト膜５８を形成した後に、該レジスト膜５８をマス
クにしてウェットあるいはドライエッチングにより該ゲ
ート電極５４上及びソース・ドレイン領域５５，５６上
にコンタクトするコンタクトホール５９，６０を形成す
る。

【０００５】このとき、ドライエッチングを用いた場
合、図１３に示すようにゲート電極５４上にコンタクト
するコンタクトホール５９と基板上のソース・ドレイン
領域５５，５６上にコンタクトするコンタクトホール６
０とは深さが異なるため、同時にエッチングするとゲー
ト電極５４上をかなりオーバーエッチング６１しない限
り、ソース・ドレイン領域５５，５６上へのコンタクト
ホールは開口しない。

【０００６】また、２度マスキングする方法もある。つ
まり、前述した図１２に示すようにゲート電極５４を被
覆するように層間絶縁膜５７を形成した後に、図１４に
示すように前記ゲート電極５４上に開口を有する第１の
レジスト膜６２を形成した後に、該レジスト膜６２をマ
スクにしてウェットあるいはドライエッチングにより該
ゲート電極５４上にコンタクトする第１のコンタクトホ
ール６３を形成する。そして、図１５に示すように前記
第１のレジスト膜６２を除去する。

【０００７】図１６において、前記第１のコンタクトホ
ール６３を塞ぐと共に前記ソース・ドレイン領域５５，
５６上に開口を有する第２のレジスト膜６４を形成した
後に、該レジスト膜６４をマスクにしてソース・ドレイ
ン領域５５，５６にコンタクトする第２のコンタクトホ
ール６５を形成する方法である。しかし、この場合に
は、各コンタクトホール６３，６５を形成するために第
１のレジスト膜６２を形成し、該レジスト膜６２を除去
した後に、第２のレジスト膜６４を形成し、除去すると
いった、２度にわたるホトリソ工程が必要となり、自ず
と作業時間が長くなるという問題があった。

【０００８】

【発明が解決しようとする課題】従って、本発明ではゲ
ート電極上を被覆する層間絶縁膜の膜厚の異なる領域に
それぞれコンタクトホールを形成する際のコンタクトホ
ールの形成方法の改善を可能とする半導体装置の製造方
法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、一導電型の半導体基板上にゲー
ト絶縁膜を形成した後に該ゲート絶縁膜上にゲート電極
を形成する工程と、前記ゲート電極をマスクにして逆導
電型の不純物をイオン注入することでゲート電極に隣接
するようにソース・ドレイン領域を形成する工程と、前
記ゲート電極を被覆するように層間絶縁膜を形成する工
程と、前記ゲート電極を被覆する前記層間絶縁膜による
凸部をほぼ開口すると共に前記ソース・ドレイン領域上
に開口を有する第１のレジスト膜を形成した後に該レジ
スト膜をマスクにしてゲート電極上の層間絶縁膜の凸部
を平坦化すると共にソース・ドレイン領域上にコンタク
トする第１のコンタクトホールを形成する工程と、前記
第１のレジスト膜の上から第1のコンタクトホールを塞
ぐと共に前記ゲート電極上に開口を有する第２のレジス
ト膜を形成した後に該第２のレジスト膜をマスクにして
前記ゲート電極上にコンタクトする第２のコンタクトホ
ールを形成する工程とを有することを特徴とするもので
ある。

【００１０】また、請求項２に記載した本発明は、一導
電型の半導体基板上にゲート絶縁膜を形成した後に、該
ゲート絶縁膜上にゲート電極を形成する。次に、前記ゲ
ート電極をマスクにして逆導電型の不純物をイオン注入
することでゲート電極に隣接するようにソース・ドレイ
ン領域を形成した後に、該ゲート電極を被覆するように
層間絶縁膜を形成する。続いて、前記ゲート電極上を被
覆する層間絶縁膜による凸部をほぼ開口すると共に前記
ソース・ドレイン領域上に開口を有する第１のレジスト
膜を形成した後に、該レジスト膜をマスクにしてゲート
電極上の層間絶縁膜の凸部を平坦化すると共に、ソース
・ドレイン領域上にコンタクトする第１のコンタクトホ
ールを形成する。その後、前記第１のレジスト膜の上か
ら第１のコンタクトホールを塞ぐと共に前記ゲート電極
上に開口を有する第２のレジスト膜を形成した後に、該
レジスト膜をマスクにして前記ゲート電極上にコンタク
トする第２のコンタクトホールを形成する工程とを有す
るものである。

【００１１】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら詳述する。図１において、一導電
型、例えばＰ型の半導体基板１上にＬＯＣＯＳ法により
およそ５０００Åの膜厚の素子分離膜２を形成した後
に、該素子分離膜２を除く活性領域におよそ１００Åの
膜厚のゲート絶縁膜３を形成し、該ゲート絶縁膜３上に
およそ２０００Åの膜厚の例えばポリシリコン膜を形成
しパターニングすることで、ゲート電極４を形成する。

【００１２】図２において、前記ゲート電極４及び素子
分離膜２をマスクにしてＮ型の不純物、例えばヒ素イオ
ンをおよそ１００ＫｅＶの加速電圧、およそ５×１０15
／ｃｍ2 の注入量で注入することで、該ゲート電極４に
隣接するようにソース・ドレイン領域５，６を形成す
る。そして、前記ゲート電極４を被覆するようにＳｉＯ
2 系の層間絶縁膜７を形成する。

【００１３】図３において、前記ゲート電極４上及びソ
ース・ドレイン領域５，６上に開口を有する第１のレジ
スト膜８を形成した後に、該レジスト膜８をマスクにし
てウェットあるいはドライエッチングにより該ゲート電
極４上にコンタクトする第１のコンタクトホール９を形
成すると共に、前記ソース・ドレイン領域５，６上の層
間絶縁膜８の途中まで開口する第２のコンタクトホール
１０を形成する。

【００１４】このとき、図３に示すようにゲート電極４
上にコンタクトする第１のコンタクトホール９と基板上
のソース・ドレイン領域５，６上にコンタクトする第２
のコンタクトホール１０とは深さが異なるため、ソース
・ドレイン領域５，６上へのコンタクトホールは開口し
ない。図４において、前記第１のレジスト膜８の上から
前記第１のコンタクトホール９を塞ぐと共に前記ソース
・ドレイン領域５，６上に開口を有する第２のレジスト
膜１１を形成した後に、該レジスト膜１１をマスクにし
てソース・ドレイン領域５，６にコンタクトする第３の
コンタクトホール１２を形成する。

【００１５】これにより、図５に示すようにゲート電極
４及びソース・ドレイン領域５，６にコンタクトするコ
ンタクトホール９，１２は、従来のようにゲート電極上
をかなりオーバーエッチングすることなしに、最適なオ
ーバーエッチング量により形成することができる。ま
た、第１のレジスト膜８の上から第２のレジスト膜１１
を重ねて形成することで、従来のように一回目のレジス
ト膜を除去する工程が省略でき、作業工程数が削減でき
る。

【００１６】また、本発明の他の実施形態について図面
を参照しながら詳述する。図６において、一導電型、例
えばＰ型の半導体基板２１上におよそ１００Åの膜厚の
ゲート絶縁膜２２を形成し、該ゲート絶縁膜２２上にお
よそ２０００Åの膜厚の例えばポリシリコン膜を形成し
パターニングすることで、ゲート電極２３を形成する。
また、前記ゲート電極２３をマスクにしてＮ型の不純
物、例えばヒ素イオンをおよそ１００ＫｅＶの加速電
圧、およそ５×１０15／ｃｍ2 の注入量で注入すること
で、該ゲート電極２３に隣接するようにソース・ドレイ
ン領域２４，２５を形成する。そして、前記ゲート電極
２３を被覆するようにＳｉＯ2 系の層間絶縁膜２６を形
成する。このとき、図６に示すようにゲート電極２３の
膜厚により該ゲート電極２３を被覆する層間絶縁膜２６
には凸部２７が形成されている。

【００１７】図７において、前記ゲート電極２３を被覆
する層間絶縁膜２６の凸部２７をほぼ開口すると共に前
記ソース・ドレイン領域２４，２５上に開口を有する第
１のレジスト膜２８を形成する。その後、図８に示すよ
うに前記第１のレジスト膜２８をマスクにしてウェット
あるいはドライエッチングにより該ゲート電極２３上の
凸部２７を平坦化して平坦化膜２９を形成すると共に、
前記ソース・ドレイン領域２４，２５上にコンタクトす
る第１のコンタクトホール３０を形成する。

【００１８】図９において、前記第１のレジスト膜２８
の上から前記第１のコンタクトホール３０を塞ぐと共に
前記ゲート電極２３上に開口を有する第２のレジスト膜
３１を形成した後に、該レジスト膜３１をマスクにして
ゲート電極２３にコンタクトする第２のコンタクトホー
ル３２を形成する。これにより、図１０に示すようにゲ
ート電極２３及びソース・ドレイン領域２４，２５にコ
ンタクトするコンタクトホール３０，３２は、従来のよ
うにゲート電極上をかなりオーバーエッチングすること
なしに、最適なオーバーエッチング量により形成するこ
とができる。また、第１のレジスト膜２８の上から第２
のレジスト膜３１を重ねて形成することで、従来のよう
に一回目のレジスト膜を除去する工程が省略でき、作業
工程数が削減できる。更に、ゲート電極２３を被覆する
層間絶縁膜２６による凸部２７の平坦化を図ることがで
きる。

【００１９】

【発明の効果】以上説明したように本発明によれば、ゲ
ート電極及びソース・ドレイン領域にコンタクトするコ
ンタクトホールは最適なオーバーエッチング量により形
成することができる。また、第１のレジスト膜の上から
第２のレジスト膜を重ねて形成することで、従来のよう
に一回目のレジスト膜を除去する工程が省略でき、作業
工程数を削減できる。

【００２０】更に、ゲート電極を被覆する層間絶縁膜に
よる凸部の平坦化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の半導体装置の製造方法を
示す第１の断面図である。

【図２】本発明の一実施形態の半導体装置の製造方法を
示す第２の断面図である。

【図３】本発明の一実施形態の半導体装置の製造方法を
示す第３の断面図である。

【図４】本発明の一実施形態の半導体装置の製造方法を
示す第４の断面図である。

【図５】本発明の一実施形態の半導体装置の製造方法を
示す第５の断面図である。

【図６】本発明の他の実施形態の半導体装置の製造方法
を示す第１の断面図である。

【図７】本発明の他の実施形態の半導体装置の製造方法
を示す第２の断面図である。

【図８】本発明の他の実施形態の半導体装置の製造方法
を示す第３の断面図である。

【図９】本発明の他の実施形態の半導体装置の製造方法
を示す第４の断面図である。

【図１０】本発明の他の実施形態の半導体装置の製造方
法を示す第５の断面図である。

【図１１】従来の半導体装置の製造方法を示す第１の断
面図である。

【図１２】従来の半導体装置の製造方法を示す第２の断
面図である。

【図１３】従来の半導体装置の製造方法を示す第３の断
面図である。

【図１４】従来の他の半導体装置の製造方法を示す第１
の断面図である。

【図１５】従来の他の半導体装置の製造方法を示す第２
の断面図である。

【図１６】従来の他の半導体装置の製造方法を示す第３
の断面図である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
   を形成した後に該ゲート絶縁膜上にゲート電極を形成す
   る工程と、 前記ゲート電極をマスクにして逆導電型の不純物をイオ
   ン注入することでゲート電極に隣接するようにソース・
   ドレイン領域を形成する工程と、 前記ゲート電極を被覆するように層間絶縁膜を形成する
   工程と、 前記ゲート電極を被覆する前記層間絶縁膜による凸部を
   ほぼ開口すると共に前記ソース・ドレイン領域上に開口
   を有する第１のレジスト膜を形成した後に該レジスト膜
   をマスクにしてゲート電極上の層間絶縁膜の凸部を平坦
   化すると共にソース・ドレイン領域上にコンタクトする
   第１のコンタクトホールを形成する工程と、 前記第１のレジスト膜の上から第1のコンタクトホール
   を塞ぐと共に前記ゲート電極上に開口を有する第２のレ
   ジスト膜を形成した後に該第２のレジスト膜をマスクに
   して前記ゲート電極上にコンタクトする第２のコンタク
   トホールを形成する工程とを有することを特徴とする半
   導体装置の製造方法。