JP3338722B2 - カウンタ回路 - Google Patents
カウンタ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はカウンタ回路に関し、特
にワッチップ・マイクロコンピュータに内蔵され、外部
クロック信号入力を計数するカウンタ回路に関する。
にワッチップ・マイクロコンピュータに内蔵され、外部
クロック信号入力を計数するカウンタ回路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータの応用分野
は急速に拡大しており、多方面において活用されてい
る。特に、最近においては、ＯＡ化およびＦＡ化等の分
野において、物体を駆動するモータの制御用として使用
されることが多くなってきている。このようなモータの
制御用として使用する場合には、モータ制御用に適した
ハードウェアを備えたマイクロコンピュータが必要とな
る。
は急速に拡大しており、多方面において活用されてい
る。特に、最近においては、ＯＡ化およびＦＡ化等の分
野において、物体を駆動するモータの制御用として使用
されることが多くなってきている。このようなモータの
制御用として使用する場合には、モータ制御用に適した
ハードウェアを備えたマイクロコンピュータが必要とな
る。
【０００３】一般に、マイクロコンピュータの構成は図
６に示されるとうり、外付け回路２８に対応して、当該
マイクロコンピュータ２４は、モメリ２５、ＣＰＵ２６
および周辺制御回路２７により構成されており、メモリ
２５内に格納されている命令に従ってＣＰＵ２６におい
て演算処理が行われ、周辺制御回路２７による種々の制
御信号およびステータス信号等の入出力制御作用を介し
て、外付け機器２８に対する制御が行われる。本発明
は、外付け機器２８よりマイクロコンピュータ２４に入
力されるパルス信号をカウントするカウンタ回路に関
し、以下、当該カウンタ回路の従来例について説明す
る。
６に示されるとうり、外付け回路２８に対応して、当該
マイクロコンピュータ２４は、モメリ２５、ＣＰＵ２６
および周辺制御回路２７により構成されており、メモリ
２５内に格納されている命令に従ってＣＰＵ２６におい
て演算処理が行われ、周辺制御回路２７による種々の制
御信号およびステータス信号等の入出力制御作用を介し
て、外付け機器２８に対する制御が行われる。本発明
は、外付け機器２８よりマイクロコンピュータ２４に入
力されるパルス信号をカウントするカウンタ回路に関
し、以下、当該カウンタ回路の従来例について説明す
る。
【０００４】図７は、従来の、この種のカウンタ回路の
構成を示す図であり、データのビット数が８ビットの場
合の一例である。図７に示されるように、本従来例は、
データバス２０１、バス２０２およびカウンタバス２０
３に対応して、ＯＲ回路１と、ぞれぞれバス２０２およ
びカウンタバス２０３に対するバス接続機能を有するト
ランスファゲート２および６と、コンペアレジスタ３お
よび４と、インバータ５と、カウンタ７と、クリア回路
２９と、インクリメンタ９と、リード／ライト制御回路
１０とを備えて構成される。また、図８は本従来例にお
けるインクリメンタ９およびクリア回路２９の内部構成
を示す図であり、インクリメンタ９は、８ビット値に対
応する加算器２２-0、２２-1、………、２２-7により構
成され、クリア回路２９は、８ビット値に対応するＡＮ
Ｄ回路１９-0、１９-1、………、１９-7および３０と、
同様に、それぞれ８ビット値に対応するトランスファゲ
ート２０-0、２０-1、………、２０-7ならびに２１-0、
２０-1、………、２１-7と、ＯＲ回路３１と、インバー
タ１７および３２と、ＲＳフリップフロップ３３と、Ｄ
ラッチ３４とを備えて構成される。なお、インクリメン
タ９を構成する加算器２２-0および加算器２２-1は、そ
れぞれ最下位ビットおよび次の上位ビットに対応する加
算器であり、加算器２２-7は最上位ビットに対応する加
算器である。その他のビットに対応する加算器は、全て
記載が省略されている。また、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）および（ｊ）は、本従来例の動作状態を示すタイ
ミング図である。
構成を示す図であり、データのビット数が８ビットの場
合の一例である。図７に示されるように、本従来例は、
データバス２０１、バス２０２およびカウンタバス２０
３に対応して、ＯＲ回路１と、ぞれぞれバス２０２およ
びカウンタバス２０３に対するバス接続機能を有するト
ランスファゲート２および６と、コンペアレジスタ３お
よび４と、インバータ５と、カウンタ７と、クリア回路
２９と、インクリメンタ９と、リード／ライト制御回路
１０とを備えて構成される。また、図８は本従来例にお
けるインクリメンタ９およびクリア回路２９の内部構成
を示す図であり、インクリメンタ９は、８ビット値に対
応する加算器２２-0、２２-1、………、２２-7により構
成され、クリア回路２９は、８ビット値に対応するＡＮ
Ｄ回路１９-0、１９-1、………、１９-7および３０と、
同様に、それぞれ８ビット値に対応するトランスファゲ
ート２０-0、２０-1、………、２０-7ならびに２１-0、
２０-1、………、２１-7と、ＯＲ回路３１と、インバー
タ１７および３２と、ＲＳフリップフロップ３３と、Ｄ
ラッチ３４とを備えて構成される。なお、インクリメン
タ９を構成する加算器２２-0および加算器２２-1は、そ
れぞれ最下位ビットおよび次の上位ビットに対応する加
算器であり、加算器２２-7は最上位ビットに対応する加
算器である。その他のビットに対応する加算器は、全て
記載が省略されている。また、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）および（ｊ）は、本従来例の動作状態を示すタイ
ミング図である。
【０００５】図７において、ＣＰＵ２６（図６参照）よ
り出力されるアドレス信号１０６、リード信号１０７お
よびライト信号１０８は、周辺制御回路２７に含まれる
当該カウンタ回路のＯＲ回路１およびリード／ライト制
御回路１０に入力される。リード／ライト制御回路１０
においては、これらのアドレス信号１０６、リード信号
１０７およびライト信号１０８の入力を受けて、選択信
号１０９、１１０、１１１および１１２が生成されて出
力され、選択信号１０９および１１０はコンペアレジス
タ３に入力され、選択信号１１１および１１２はコンペ
アレジスタ４に入力される。また、ＯＲ回路１において
は、リード信号１０７およびライト信号１０８の入力を
受けて、リード時およびライト時の何れの場合において
も、それぞれ“１”レベルが出力され、トランスファゲ
ート２のゲートに入力される。これによりトランスファ
ゲート２はオンの状態となり、データバス２０１はトラ
ンスファゲート２およびバス２０２を介してコンペアレ
ジスタ３および４に連結される。この状態においては、
当該データバス２０１を介して、各コンペアレジスタの
値の読み出しが行われ、或はまた、データバス２０１上
のデータの各コンペアレジスタに対する書き込みが行わ
れる。
り出力されるアドレス信号１０６、リード信号１０７お
よびライト信号１０８は、周辺制御回路２７に含まれる
当該カウンタ回路のＯＲ回路１およびリード／ライト制
御回路１０に入力される。リード／ライト制御回路１０
においては、これらのアドレス信号１０６、リード信号
１０７およびライト信号１０８の入力を受けて、選択信
号１０９、１１０、１１１および１１２が生成されて出
力され、選択信号１０９および１１０はコンペアレジス
タ３に入力され、選択信号１１１および１１２はコンペ
アレジスタ４に入力される。また、ＯＲ回路１において
は、リード信号１０７およびライト信号１０８の入力を
受けて、リード時およびライト時の何れの場合において
も、それぞれ“１”レベルが出力され、トランスファゲ
ート２のゲートに入力される。これによりトランスファ
ゲート２はオンの状態となり、データバス２０１はトラ
ンスファゲート２およびバス２０２を介してコンペアレ
ジスタ３および４に連結される。この状態においては、
当該データバス２０１を介して、各コンペアレジスタの
値の読み出しが行われ、或はまた、データバス２０１上
のデータの各コンペアレジスタに対する書き込みが行わ
れる。
【０００６】システムクロック１０１が“０”レベルの
時にはインバータ５を介して“１”レベルがトランスフ
ァゲート６のゲートに入力され、これによりオン状態と
なるトランスファゲート６およびカウンタバス２０３を
介して、カウンタ７における計数値がコンペアレジスタ
３および４に入力され、これらのコンペアレジスタ３お
よび４においては、書き込まれたデータとカウンタ７に
おける計数値とが比較される。コンペアレジスタ３およ
び４における比較結果が一致する場合には、それぞれ一
致信号１０５および１０４が出力され、それぞれ割り込
み要求信号としてＣＰＵ２６（図６参照）に出力され
る。また一致信号１０４はクリア信号としてクリア回路
２９にも入力される。
時にはインバータ５を介して“１”レベルがトランスフ
ァゲート６のゲートに入力され、これによりオン状態と
なるトランスファゲート６およびカウンタバス２０３を
介して、カウンタ７における計数値がコンペアレジスタ
３および４に入力され、これらのコンペアレジスタ３お
よび４においては、書き込まれたデータとカウンタ７に
おける計数値とが比較される。コンペアレジスタ３およ
び４における比較結果が一致する場合には、それぞれ一
致信号１０５および１０４が出力され、それぞれ割り込
み要求信号としてＣＰＵ２６（図６参照）に出力され
る。また一致信号１０４はクリア信号としてクリア回路
２９にも入力される。
【０００７】カウンタ７には８ビットの値が保持されて
おり、その値はクリア回路２９に入力される。外部クロ
ック信号１０３が“１”レベルの時にはインクリメンタ
９においてインクリメント（＋１）され、クリア回路２
９を介してカウンタ７に書き戻され、また外部クロック
信号１０３が“０”レベルの時にはインクリメントは行
われない。クリア回路２９にシステムリセット信号１０
２が入力される場合、またはコンペアレジスタ４より一
致信号１０４が出力されて、クリア信号としてクリア回
路２９に入力される場合には、カウンタ７に書き戻され
る値は強制的に“００Ｈ”にクリアされる。
おり、その値はクリア回路２９に入力される。外部クロ
ック信号１０３が“１”レベルの時にはインクリメンタ
９においてインクリメント（＋１）され、クリア回路２
９を介してカウンタ７に書き戻され、また外部クロック
信号１０３が“０”レベルの時にはインクリメントは行
われない。クリア回路２９にシステムリセット信号１０
２が入力される場合、またはコンペアレジスタ４より一
致信号１０４が出力されて、クリア信号としてクリア回
路２９に入力される場合には、カウンタ７に書き戻され
る値は強制的に“００Ｈ”にクリアされる。
【０００８】次に、図８のインクリメンタ９およびクリ
ア回路２９の内部構成図と、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）のタイミング図を参照して、カウンタ値のインク
リメントとクリアに関する動作について説明する。な
お、図８においては、インクリメンタ９およびクリア回
路２９における各ビットに対応する部分の回路構成はそ
れぞれ同一であり、各ビットに対応する部分の回路にお
いては、全て同様の動作が行われるため、以下の説明に
おいては、最下位ビットに対応する部分の回路について
のみ動作説明を行うものとする。
ア回路２９の内部構成図と、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）のタイミング図を参照して、カウンタ値のインク
リメントとクリアに関する動作について説明する。な
お、図８においては、インクリメンタ９およびクリア回
路２９における各ビットに対応する部分の回路構成はそ
れぞれ同一であり、各ビットに対応する部分の回路にお
いては、全て同様の動作が行われるため、以下の説明に
おいては、最下位ビットに対応する部分の回路について
のみ動作説明を行うものとする。
【０００９】インクリメンタ９に含まれる最下位ビット
に対応する加算器２２-0に対しては、外部クロック信号
１０３がＡ端子に入力されるとともに、システムクロッ
ク信号１０１の“１”レベルの期間においてオンの状態
となるトランスファゲート２１-0を介して、最下位ビッ
トＱ0 がＢ端子に入力される。加算器２２-0において
は、外部クロック信号１０３と最下位ビットＱ0 との加
算が行われ、その加算値はのＱ端子より出力されてＡＮ
Ｄ回路１９-0に入力される。なお、この場合、桁上げが
ある場合には、ＣＹ端子より“１”レベルが出力されて
次の上位ビットの加算器２２-1のＡ端子に入力され、次
の上位ビットに対応する加算器２２-1のＡ端子に入力さ
れて、同様な手順によりビットＱ1 との加算が行われ
る。以下、同様にして、カウンタバス２０３に対応し
て、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 およびＱ7 を含む各
ビットに対して、それぞれ対応する下位ビットからの桁
上げ出力との加算が行われる。
に対応する加算器２２-0に対しては、外部クロック信号
１０３がＡ端子に入力されるとともに、システムクロッ
ク信号１０１の“１”レベルの期間においてオンの状態
となるトランスファゲート２１-0を介して、最下位ビッ
トＱ0 がＢ端子に入力される。加算器２２-0において
は、外部クロック信号１０３と最下位ビットＱ0 との加
算が行われ、その加算値はのＱ端子より出力されてＡＮ
Ｄ回路１９-0に入力される。なお、この場合、桁上げが
ある場合には、ＣＹ端子より“１”レベルが出力されて
次の上位ビットの加算器２２-1のＡ端子に入力され、次
の上位ビットに対応する加算器２２-1のＡ端子に入力さ
れて、同様な手順によりビットＱ1 との加算が行われ
る。以下、同様にして、カウンタバス２０３に対応し
て、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 およびＱ7 を含む各
ビットに対して、それぞれ対応する下位ビットからの桁
上げ出力との加算が行われる。
【００１０】一方において、システムリセット信号１０
２およびクリア信号１０４がＯＲ回路３１に入力されて
おり、これらのシステムリセット信号１０２またはクリ
ア信号１０４の何れかが“１”レベルになると、“１”
レベルの信号が出力されてインバータ３２およびＲＳフ
リップフロップ３３のＲ端子に入力される。インバータ
３２の出力はＡＮＤ回路３０に入力されており、ＡＮＤ
回路３０においては、当該インバータ３２の出力と外部
クロック信号１０３の論理積がとられて、その出力はＲ
Ｓフリップフロップ３３のＳ端子に入力される。また、
システムクロック信号１０１はインバータ１７により反
転されて、ＲＳフリップフロップ３３のＣ端子に入力さ
れるとともに、トランスファゲート２０-0、２０-1、…
……、２０-7のゲートにも入力されている。
２およびクリア信号１０４がＯＲ回路３１に入力されて
おり、これらのシステムリセット信号１０２またはクリ
ア信号１０４の何れかが“１”レベルになると、“１”
レベルの信号が出力されてインバータ３２およびＲＳフ
リップフロップ３３のＲ端子に入力される。インバータ
３２の出力はＡＮＤ回路３０に入力されており、ＡＮＤ
回路３０においては、当該インバータ３２の出力と外部
クロック信号１０３の論理積がとられて、その出力はＲ
Ｓフリップフロップ３３のＳ端子に入力される。また、
システムクロック信号１０１はインバータ１７により反
転されて、ＲＳフリップフロップ３３のＣ端子に入力さ
れるとともに、トランスファゲート２０-0、２０-1、…
……、２０-7のゲートにも入力されている。
【００１１】今、コンペアレジスタ４には“００Ｈ”が
書き込まれているものとする。図９（ａ）に示されるス
テージＡまでの期間においては、システムリセット信号
１０２が“１”レベルとなっているために、ＯＲ回路３
１よりは“１”レベルのシステムリセット信号１０２が
出力されて、ＲＳフリップフロップ３３のＲ端子に入力
される。これにより、ＲＳフリップフロップ３３はリセ
ット状態となり、Ｑ端子出力信号１１６は“０”レベル
で出力される。このＱ端子出力信号１１６は、Ｄラッチ
３４を介して各ビットに対応するＡＮＤ回路１９-0、１
９-1、………、１９-7に入力されており、これらのＡＮ
Ｄ回路の出力は全て“０”レベルとなる。従って、シス
テムリセット期間中においては、各ビットＱ0 、Ｑ1 、
………、Ｑ7 としては、全て“００Ｈ”が出力されてカ
ウンタ７の値は“００Ｈ”に初期化される。
書き込まれているものとする。図９（ａ）に示されるス
テージＡまでの期間においては、システムリセット信号
１０２が“１”レベルとなっているために、ＯＲ回路３
１よりは“１”レベルのシステムリセット信号１０２が
出力されて、ＲＳフリップフロップ３３のＲ端子に入力
される。これにより、ＲＳフリップフロップ３３はリセ
ット状態となり、Ｑ端子出力信号１１６は“０”レベル
で出力される。このＱ端子出力信号１１６は、Ｄラッチ
３４を介して各ビットに対応するＡＮＤ回路１９-0、１
９-1、………、１９-7に入力されており、これらのＡＮ
Ｄ回路の出力は全て“０”レベルとなる。従って、シス
テムリセット期間中においては、各ビットＱ0 、Ｑ1 、
………、Ｑ7 としては、全て“００Ｈ”が出力されてカ
ウンタ７の値は“００Ｈ”に初期化される。
【００１２】次に、ステージＡにおいて、システムリセ
ット信号１０２が“１”レベルから“０”レベルに変化
したものとする。この場合には、システムリセット信号
１０２およびクリア信号１０４は、双方ともに“０”レ
ベルであるため、ＯＲ回路３１からは“０”レベルの信
号が出力され、ＲＳフリップフロップ３３のＲ端子に入
力されるとともに、インバータ３２を介してＡＮＤ回路
３０には“１”レベルの信号が入力される。図９（ａ）
のステージＡにおいては、外部クロック信号１０３は
“０”レベルの状態にあるため、ＡＮＤ回路３０の出力
信号は“０”レベルの状態のままであり以前と変わると
ころはない。しかし、ステージＢにおいては、外部クロ
ック信号１０３が“１”レベルに変化するために、ＡＮ
Ｄ回路３０の出力信号は“１”レベルとなり、ＲＳフリ
ップフロップ３３のＳ端子に“１”レベルが入力され
る。図９のステーズＢにおいて、システムクロック信号
１０１が“０”レベルになった時には、これにより、Ｒ
Ｓフリップフロップ３３のＱ端子出力信号１１６は
“１”レベルとなり、Ｄラッチ３４に入力される。Ｄラ
ッチ３４のＣ端子には、システムクロック信号１０１
が、インバータ１７により反転されて入力されており、
ステージＣにおいてシステムクロック信号１０１が
“１”レベルとなった状態において、Ｄラッチ３４は
“１”レベルとなる。しかし、ステージＢにおいては、
Ｄラッチは未だ“０”レベルの状態にあるため、Ｄラッ
チ３４のＱ出力信号は“０”レベルで出力され、各ビッ
トに対応するＡＮＤ回路１９-0、１９-1、………、１９
-7に入力される。従って、ステージＢにおいて最初の外
部クロック信号１０３が入力されてはいるものの、カウ
ンタ７の値は“００Ｈ”のままでありカウントアップは
行われない。
ット信号１０２が“１”レベルから“０”レベルに変化
したものとする。この場合には、システムリセット信号
１０２およびクリア信号１０４は、双方ともに“０”レ
ベルであるため、ＯＲ回路３１からは“０”レベルの信
号が出力され、ＲＳフリップフロップ３３のＲ端子に入
力されるとともに、インバータ３２を介してＡＮＤ回路
３０には“１”レベルの信号が入力される。図９（ａ）
のステージＡにおいては、外部クロック信号１０３は
“０”レベルの状態にあるため、ＡＮＤ回路３０の出力
信号は“０”レベルの状態のままであり以前と変わると
ころはない。しかし、ステージＢにおいては、外部クロ
ック信号１０３が“１”レベルに変化するために、ＡＮ
Ｄ回路３０の出力信号は“１”レベルとなり、ＲＳフリ
ップフロップ３３のＳ端子に“１”レベルが入力され
る。図９のステーズＢにおいて、システムクロック信号
１０１が“０”レベルになった時には、これにより、Ｒ
Ｓフリップフロップ３３のＱ端子出力信号１１６は
“１”レベルとなり、Ｄラッチ３４に入力される。Ｄラ
ッチ３４のＣ端子には、システムクロック信号１０１
が、インバータ１７により反転されて入力されており、
ステージＣにおいてシステムクロック信号１０１が
“１”レベルとなった状態において、Ｄラッチ３４は
“１”レベルとなる。しかし、ステージＢにおいては、
Ｄラッチは未だ“０”レベルの状態にあるため、Ｄラッ
チ３４のＱ出力信号は“０”レベルで出力され、各ビッ
トに対応するＡＮＤ回路１９-0、１９-1、………、１９
-7に入力される。従って、ステージＢにおいて最初の外
部クロック信号１０３が入力されてはいるものの、カウ
ンタ７の値は“００Ｈ”のままでありカウントアップは
行われない。
【００１３】次いで、ステージＤにおいて、次の外部ク
ロック信号１０３が入力されたものとすると、この時点
においては、Ｄラッチ３４のＱ端子出力信号は“１”レ
ベルの状態にあるため、ステージＤにおけるシステムク
ロック信号１０１が“０”レベルの状態にあるタイミン
グにおいて、加算器２２-0における外部クロック信号１
０３とビットＱ0 との加算結果“１”は、ＡＮＤ回路１
９-0およびトランスファゲート２０-0を介して、ビット
Ｑ0 として出力され、カウンタ７に“００Ｈ”が書き戻
される。以下同様にして、カウンタ７におけるカウント
アップが行われる。
ロック信号１０３が入力されたものとすると、この時点
においては、Ｄラッチ３４のＱ端子出力信号は“１”レ
ベルの状態にあるため、ステージＤにおけるシステムク
ロック信号１０１が“０”レベルの状態にあるタイミン
グにおいて、加算器２２-0における外部クロック信号１
０３とビットＱ0 との加算結果“１”は、ＡＮＤ回路１
９-0およびトランスファゲート２０-0を介して、ビット
Ｑ0 として出力され、カウンタ７に“００Ｈ”が書き戻
される。以下同様にして、カウンタ７におけるカウント
アップが行われる。
【００１４】ステージＦにおいてカウンタ７の値が“０
２Ｈ”になった時に、システムクロック信号１０１が
“０”レベルとなるタイミングにおいて、コンペアレジ
スタ４より一致信号（クリア信号）１０４が出力され
る。このクリア信号１０４は、ＯＲ回路３１を介して、
当該ステージＦのシステムクロック信号１０１が“０”
レベルとなるタイミングにおいて、ＲＳフリップフロッ
プ３３のＲ端子に入力される。これによりＲＳフリップ
フロップ３３のＱ端子出力信号１１６は“０”レベルと
なる。ステージＧにおけるシステムクロック信号１０１
が“１”レベルとなるタイミングにおいては、Ｄラッチ
３４のＱ端子出力は“０”レベルとなり、ＡＮＤ回路１
９-0、１９-1、………、１９-7に入力され、これにより
これらのＡＮＤ回路出力は、対応する加算器２２-0、２
２-1、………、２２-7より出力される加算結果の如何を
関せず“０”レベルとなる。また、ステージＨにおい
て、システムクロック信号１０１が“０”レベルのタイ
ミングにおいては、トランスファゲート２０-0、２
０-1、………、２０-7のゲートには、それぞれ“１”レ
ベルが入力される状態となり、これにより、これらの各
トランスファゲートは、全てオンの状態となり、上記の
ＡＮＤ回路１９-0、１９-1、………、１９-7の“０”レ
ベル出力は、それぞれ対応するトランスファゲートを介
してビットＱ0 、Ｑ1 、…………、Ｑ7 として出力され
る。従って、ステージＨのシステムクロック信号が
“０”レベルとなるタイミングにおいて、カウンタ７は
“００Ｈ”に初期化される。
２Ｈ”になった時に、システムクロック信号１０１が
“０”レベルとなるタイミングにおいて、コンペアレジ
スタ４より一致信号（クリア信号）１０４が出力され
る。このクリア信号１０４は、ＯＲ回路３１を介して、
当該ステージＦのシステムクロック信号１０１が“０”
レベルとなるタイミングにおいて、ＲＳフリップフロッ
プ３３のＲ端子に入力される。これによりＲＳフリップ
フロップ３３のＱ端子出力信号１１６は“０”レベルと
なる。ステージＧにおけるシステムクロック信号１０１
が“１”レベルとなるタイミングにおいては、Ｄラッチ
３４のＱ端子出力は“０”レベルとなり、ＡＮＤ回路１
９-0、１９-1、………、１９-7に入力され、これにより
これらのＡＮＤ回路出力は、対応する加算器２２-0、２
２-1、………、２２-7より出力される加算結果の如何を
関せず“０”レベルとなる。また、ステージＨにおい
て、システムクロック信号１０１が“０”レベルのタイ
ミングにおいては、トランスファゲート２０-0、２
０-1、………、２０-7のゲートには、それぞれ“１”レ
ベルが入力される状態となり、これにより、これらの各
トランスファゲートは、全てオンの状態となり、上記の
ＡＮＤ回路１９-0、１９-1、………、１９-7の“０”レ
ベル出力は、それぞれ対応するトランスファゲートを介
してビットＱ0 、Ｑ1 、…………、Ｑ7 として出力され
る。従って、ステージＨのシステムクロック信号が
“０”レベルとなるタイミングにおいて、カウンタ７は
“００Ｈ”に初期化される。
【００１５】このように、カウンタ７においては、カウ
ントしたい数“ｎ”から１を減じた数“ｎ−１”をコン
ペアレジスタ４に書き込んでおくことにより、外部クロ
ック信号が入力されるたびに、０、１、２、…………、
（ｎ−１）、０、１、２、…………という具合にｎの周
期でカウントアップ／クリアという計数動作が繰返して
行われる。
ントしたい数“ｎ”から１を減じた数“ｎ−１”をコン
ペアレジスタ４に書き込んでおくことにより、外部クロ
ック信号が入力されるたびに、０、１、２、…………、
（ｎ−１）、０、１、２、…………という具合にｎの周
期でカウントアップ／クリアという計数動作が繰返して
行われる。
【００１６】一方、ステージＦにおいてコンペアレジス
タ４より一致信号（クリア信号）１０４が発生すると、
前述のように、割り込み要求信号としてＣＰＵ２６（図
６参照）に送出される。ＣＰＵ２６においては、外部ク
ロック信号１０３が所定回数入力されたことが検知され
ると、外付け機器（図６参照）２８に対して所定の制御
作用が行われる。例えば、ＨＤＤサーボ制御において
は、セクタ数を外部クロックにより認識し、所定のセク
タ数をカウントした時にモータを停止させる等の処理が
行なわれている。
タ４より一致信号（クリア信号）１０４が発生すると、
前述のように、割り込み要求信号としてＣＰＵ２６（図
６参照）に送出される。ＣＰＵ２６においては、外部ク
ロック信号１０３が所定回数入力されたことが検知され
ると、外付け機器（図６参照）２８に対して所定の制御
作用が行われる。例えば、ＨＤＤサーボ制御において
は、セクタ数を外部クロックにより認識し、所定のセク
タ数をカウントした時にモータを停止させる等の処理が
行なわれている。
【００１７】
【発明が解決しようとする課題】上述した従来のワンチ
ップマイクロコンピュータに内蔵されるカウンタ回路に
おいては、カウンタ７における値が、コンペアレジスタ
４の設定値と一致すると、その度ごとに、次のカウント
アップ・タイミングにおいてカウンタ７の値が“００
Ｈ”に戻されている。従って、この場合におけるカウン
タ７の値の“００Ｈ”は、外部クロック信号１０３が１
回入力されたことを意味している。また、システムリセ
ット信号１０２により、カウンタ７の値は“００Ｈ”に
初期化される。この場合におけるカウンタ７の値“００
Ｈ”は、外部クロック信号１０３の入力がないことを意
味している。
ップマイクロコンピュータに内蔵されるカウンタ回路に
おいては、カウンタ７における値が、コンペアレジスタ
４の設定値と一致すると、その度ごとに、次のカウント
アップ・タイミングにおいてカウンタ７の値が“００
Ｈ”に戻されている。従って、この場合におけるカウン
タ７の値の“００Ｈ”は、外部クロック信号１０３が１
回入力されたことを意味している。また、システムリセ
ット信号１０２により、カウンタ７の値は“００Ｈ”に
初期化される。この場合におけるカウンタ７の値“００
Ｈ”は、外部クロック信号１０３の入力がないことを意
味している。
【００１８】このために、カウンタ７の値をＣＰＵ２６
においてリードする際に、当該リード値が“００Ｈ”で
ある場合には、一致発生後において外部クロック信号１
０３が入力された場合による値であるのか、またはシス
テムリセット信号１０２による初期化直後において、外
部クロック信号が未だ入力されていない場合による値で
あるのか、ソフト処理のみにてはその判別が不可能であ
るという欠点がある。
においてリードする際に、当該リード値が“００Ｈ”で
ある場合には、一致発生後において外部クロック信号１
０３が入力された場合による値であるのか、またはシス
テムリセット信号１０２による初期化直後において、外
部クロック信号が未だ入力されていない場合による値で
あるのか、ソフト処理のみにてはその判別が不可能であ
るという欠点がある。
【００１９】
【課題を解決するための手段】本発明のカウンタ回路
は、ワンチップマイクロコンピュータに内蔵されるカウ
ンタ回路において、供給されるクロック信号に基づいて
計数が行われ、当該計数を介して保持データの値が逐次
更新される単数または複数個のカウンタと、前記カウン
タより出力される更新された保持データの値を受けて、
自己の保持データの値との比較照合を行い、両データの
値が一致する場合に、所定の一致信号を出力するコンペ
アレジスタと、前記一致信号を受けて、前記コンペアレ
ジスタにおける当該両データの値の一致発生直後に、最
初に供給される前記クロック信号の入力に対応して、前
記カウンタにおける保持データの値を初期状態の値より
も１カウント進める状態に初期化するように制御作用を
行う初期化制御回路と、を少くとも備えることを特徴と
している。
は、ワンチップマイクロコンピュータに内蔵されるカウ
ンタ回路において、供給されるクロック信号に基づいて
計数が行われ、当該計数を介して保持データの値が逐次
更新される単数または複数個のカウンタと、前記カウン
タより出力される更新された保持データの値を受けて、
自己の保持データの値との比較照合を行い、両データの
値が一致する場合に、所定の一致信号を出力するコンペ
アレジスタと、前記一致信号を受けて、前記コンペアレ
ジスタにおける当該両データの値の一致発生直後に、最
初に供給される前記クロック信号の入力に対応して、前
記カウンタにおける保持データの値を初期状態の値より
も１カウント進める状態に初期化するように制御作用を
行う初期化制御回路と、を少くとも備えることを特徴と
している。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、データバ
ス２０１、バス２０２およびカウンタバス２０３に対応
して、ＯＲ回路１と、ぞれぞれバス２０２およびカウン
タバス２０３に対するバス接続機能を有するトランスフ
ァゲート２および６と、コンペアレジスタ３および４
と、インバータ５と、カウンタ７と、初期化制御回路８
と、インクリメンタ９と、リード／ライト制御回路１０
とを備えて構成される。また、図２は本従来例における
インクリメンタ９および初期化制御回路（第１の実施
例）８の内部構成を示す図であり、インクリメンタ９
は、８ビット値に対応する加算器２２-0、２２-1、……
…、２２-7により構成され、初期化制御回路８は、８ビ
ット値に対応するＡＮＤ回路１９-0、１９-1、………、
１９-7および１８と、同様に、それぞれ８ビット値に対
応するトランスファゲート２０-0、２０-1、………、２
０-7ならびに２１-0、２０-1、………、２１-7と、イン
バータ１１、１２、１６および１７と、Ｄラッチ１３お
よび１４と、ＮＯＲ回路１５とを備えて構成される。な
お、インクリメンタ９を構成する加算器２２-0および加
算器２２-1は、従来例の場合と同様に、それぞれ最下位
ビットおよび次の上位ビットに対応する加算器であり、
加算器２２-7は最上位ビットに対応する加算器である。
その他のビットに対応する加算器は、全て記載が省略さ
れている。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）は、本実施例の動作状態を示すタイミング図で
ある。
である。図１に示されるように、本実施例は、データバ
ス２０１、バス２０２およびカウンタバス２０３に対応
して、ＯＲ回路１と、ぞれぞれバス２０２およびカウン
タバス２０３に対するバス接続機能を有するトランスフ
ァゲート２および６と、コンペアレジスタ３および４
と、インバータ５と、カウンタ７と、初期化制御回路８
と、インクリメンタ９と、リード／ライト制御回路１０
とを備えて構成される。また、図２は本従来例における
インクリメンタ９および初期化制御回路（第１の実施
例）８の内部構成を示す図であり、インクリメンタ９
は、８ビット値に対応する加算器２２-0、２２-1、……
…、２２-7により構成され、初期化制御回路８は、８ビ
ット値に対応するＡＮＤ回路１９-0、１９-1、………、
１９-7および１８と、同様に、それぞれ８ビット値に対
応するトランスファゲート２０-0、２０-1、………、２
０-7ならびに２１-0、２０-1、………、２１-7と、イン
バータ１１、１２、１６および１７と、Ｄラッチ１３お
よび１４と、ＮＯＲ回路１５とを備えて構成される。な
お、インクリメンタ９を構成する加算器２２-0および加
算器２２-1は、従来例の場合と同様に、それぞれ最下位
ビットおよび次の上位ビットに対応する加算器であり、
加算器２２-7は最上位ビットに対応する加算器である。
その他のビットに対応する加算器は、全て記載が省略さ
れている。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）は、本実施例の動作状態を示すタイミング図で
ある。
【００２２】図１において、従来例の場合と同様に、Ｃ
ＰＵ２６（図６参照）より出力されるアドレス信号１０
６、リード信号１０７およびライト信号１０８は、周辺
制御回路２７に含まれる当該カウンタ回路のＯＲ回路１
およびリード／ライト制御回路１０に入力される。リー
ド／ライト制御回路１０においては、これらのアドレス
信号１０６、リード信号１０７およびライト信号１０８
の入力を受けて、選択信号１０９、１１０、１１１およ
び１１２が生成されて出力され、選択信号１０９および
１１０はコンペアレジスタ３に入力され、選択信号１１
１および１１２はコンペアレジスタ４に入力される。ま
た、ＯＲ回路１においては、リード信号１０７およびラ
イト信号１０８の入力を受けて、リード時およびライト
時の何れの場合においても、それぞれ“１”レベルが出
力され、トランスファゲート２のゲートに入力される。
これによりトランスファゲート２はオンの状態となり、
データバス２０１はトランスファゲート２およびバス２
０２を介してコンペアレジスタ３および４に連結され
る。この状態においては、当該データバス２０１を介し
て、各コンペアレジスタの値の読み出しが行われ、或は
また、データバス２０１上のデータの各コンペアレジス
タに対する書き込みが行われる。
ＰＵ２６（図６参照）より出力されるアドレス信号１０
６、リード信号１０７およびライト信号１０８は、周辺
制御回路２７に含まれる当該カウンタ回路のＯＲ回路１
およびリード／ライト制御回路１０に入力される。リー
ド／ライト制御回路１０においては、これらのアドレス
信号１０６、リード信号１０７およびライト信号１０８
の入力を受けて、選択信号１０９、１１０、１１１およ
び１１２が生成されて出力され、選択信号１０９および
１１０はコンペアレジスタ３に入力され、選択信号１１
１および１１２はコンペアレジスタ４に入力される。ま
た、ＯＲ回路１においては、リード信号１０７およびラ
イト信号１０８の入力を受けて、リード時およびライト
時の何れの場合においても、それぞれ“１”レベルが出
力され、トランスファゲート２のゲートに入力される。
これによりトランスファゲート２はオンの状態となり、
データバス２０１はトランスファゲート２およびバス２
０２を介してコンペアレジスタ３および４に連結され
る。この状態においては、当該データバス２０１を介し
て、各コンペアレジスタの値の読み出しが行われ、或は
また、データバス２０１上のデータの各コンペアレジス
タに対する書き込みが行われる。
【００２３】システムクロック１０１が“０”レベルの
時にはインバータ５を介して“１”レベルがトランスフ
ァゲート６のゲートに入力され、これによりオン状態と
なるトランスファゲート６およびカウンタバス２０３を
介して、カウンタ７における計数値がコンペアレジスタ
３および４に入力され、これらのコンペアレジスタ３お
よび４においては、書き込まれているデータとカウンタ
７における計数値とが比較される。コンペアレジスタ３
および４における比較結果が一致する場合には、それぞ
れ一致信号１０５および１０４が出力され、それぞれ割
り込み要求信号としてＣＰＵ２６（図６参照）に出力さ
れる。また一致信号１０４はクリア信号として初期化制
御回路８にも入力される。
時にはインバータ５を介して“１”レベルがトランスフ
ァゲート６のゲートに入力され、これによりオン状態と
なるトランスファゲート６およびカウンタバス２０３を
介して、カウンタ７における計数値がコンペアレジスタ
３および４に入力され、これらのコンペアレジスタ３お
よび４においては、書き込まれているデータとカウンタ
７における計数値とが比較される。コンペアレジスタ３
および４における比較結果が一致する場合には、それぞ
れ一致信号１０５および１０４が出力され、それぞれ割
り込み要求信号としてＣＰＵ２６（図６参照）に出力さ
れる。また一致信号１０４はクリア信号として初期化制
御回路８にも入力される。
【００２４】図２において、コンペアレジスタ４より出
力される一致信号（クリア信号）１０４が“０”レベル
の時には、Ｄラッチ１３および１４とインバータ１６を
介して“１”レベルの信号がＡＮＤ回路１８に入力さ
れ、またシステムクロック信号１０１が“１”レベルで
入力されると、トランスファゲート２１-0はオンの状態
となる。これにより、ビットＱ0 は、トランスファゲー
ト２１-0を介してＡＮＤ回路１８に入力され、ＡＮＤ回
路１８の出力信号１１５としてビットＱ0 が出力され
て、加算器２２-0のＢ端子に入力される。一方加算器２
２-0のＡ端子には、外部クロック信号１０３が入力され
ており、加算器２２-0においては、これらの外部クロッ
ク信号１０３とビットＱ0 とが加算されて、加算結果は
Ｑ端子出力信号として出力されＡＮＤ回路１９-0に入力
される。なお加算結果に桁上げがある場合には、ＣＹ端
子より“１”レベルが出力されて、次の上位ビットに対
応する加算器２２-1のＡ端子に入力される。他方システ
ムリセット信号１０２が“０”レベルにて入力される
と、インバータ１２により反転されて“１”レベルの信
号がＡＮＤ回路１９-0に入力され、ＡＮＤ回路１９-0か
らは上記のＱ端子出力信号が出力される。またシステム
クロック信号１０１が“０”レベルの時には、インバー
タ１７により反転されて、“１”レベルの信号がトラン
スファゲート２０-0のゲートに入力され、これによりト
ランスファゲート２０-0はオンの状態となって、加算器
２２-0の加算出力はあビットＱ0 として出力される。
力される一致信号（クリア信号）１０４が“０”レベル
の時には、Ｄラッチ１３および１４とインバータ１６を
介して“１”レベルの信号がＡＮＤ回路１８に入力さ
れ、またシステムクロック信号１０１が“１”レベルで
入力されると、トランスファゲート２１-0はオンの状態
となる。これにより、ビットＱ0 は、トランスファゲー
ト２１-0を介してＡＮＤ回路１８に入力され、ＡＮＤ回
路１８の出力信号１１５としてビットＱ0 が出力され
て、加算器２２-0のＢ端子に入力される。一方加算器２
２-0のＡ端子には、外部クロック信号１０３が入力され
ており、加算器２２-0においては、これらの外部クロッ
ク信号１０３とビットＱ0 とが加算されて、加算結果は
Ｑ端子出力信号として出力されＡＮＤ回路１９-0に入力
される。なお加算結果に桁上げがある場合には、ＣＹ端
子より“１”レベルが出力されて、次の上位ビットに対
応する加算器２２-1のＡ端子に入力される。他方システ
ムリセット信号１０２が“０”レベルにて入力される
と、インバータ１２により反転されて“１”レベルの信
号がＡＮＤ回路１９-0に入力され、ＡＮＤ回路１９-0か
らは上記のＱ端子出力信号が出力される。またシステム
クロック信号１０１が“０”レベルの時には、インバー
タ１７により反転されて、“１”レベルの信号がトラン
スファゲート２０-0のゲートに入力され、これによりト
ランスファゲート２０-0はオンの状態となって、加算器
２２-0の加算出力はあビットＱ0 として出力される。
【００２５】また、システムリセット信号１０２はＮＯ
Ｒ回路１５にも入力されており、クリア信号１０４は、
Ｄラッチ１３および１４を介して同様にＮＯＲ回路１５
に入力されている。従って、システムリセット信号１０
２またはクリア信号１０４の何れか一方が“１”レベル
になると、ＮＯＲ回路１５の出力は“０”レベルとな
り、また双方ともに“０”レベルになると、ＮＯＲ回路
１５の出力は“１”レベルとなる。
Ｒ回路１５にも入力されており、クリア信号１０４は、
Ｄラッチ１３および１４を介して同様にＮＯＲ回路１５
に入力されている。従って、システムリセット信号１０
２またはクリア信号１０４の何れか一方が“１”レベル
になると、ＮＯＲ回路１５の出力は“０”レベルとな
り、また双方ともに“０”レベルになると、ＮＯＲ回路
１５の出力は“１”レベルとなる。
【００２６】次に、図２のインクリメンタ９および初期
化制御回路８の内部構成図と、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）のタイミング図を参照して、カウンタ値のインク
リメントとクリアに関する動作について説明する。な
お、インクリメンタ９および初期化制御回路８における
各ビットに対応する部分の回路構成はそれぞれ同一であ
り、全て同様の動作が行われるため、以下の説明におい
ては、最下位ビットに対応する部分の回路についてのみ
動作説明を行うものとする。
化制御回路８の内部構成図と、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）のタイミング図を参照して、カウンタ値のインク
リメントとクリアに関する動作について説明する。な
お、インクリメンタ９および初期化制御回路８における
各ビットに対応する部分の回路構成はそれぞれ同一であ
り、全て同様の動作が行われるため、以下の説明におい
ては、最下位ビットに対応する部分の回路についてのみ
動作説明を行うものとする。
【００２７】図３（ａ）のステージＰまでは、システム
リセット信号１０２は“１”レベルの状態にあるため、
ＮＯＲ回路１５の出力信号は“０”レベルにて出力さ
れ、ＡＮＤ回路１９-1、………、１９-7に入力される。
また、システムリセット信号１０２が“１”レベルであ
るため、インバータ１２の反転出力は“０”レベルにて
ＡＮＤ回路１９-0に入力される。従って、この場合にお
いては、各加算器２２-0、２２-1、………、２２-7から
の加算出力は、それぞれ対応するＡＮＤ回路１９-0、１
９-1、………、１９-7において遮断される。従って、シ
ステムリセット期間中においては、ビットＱ0 、Ｑ1 、
………、Ｑ7 としては全て“００Ｈ”が出力され、カウ
ンタ７は“００Ｈ”に初期化される。
リセット信号１０２は“１”レベルの状態にあるため、
ＮＯＲ回路１５の出力信号は“０”レベルにて出力さ
れ、ＡＮＤ回路１９-1、………、１９-7に入力される。
また、システムリセット信号１０２が“１”レベルであ
るため、インバータ１２の反転出力は“０”レベルにて
ＡＮＤ回路１９-0に入力される。従って、この場合にお
いては、各加算器２２-0、２２-1、………、２２-7から
の加算出力は、それぞれ対応するＡＮＤ回路１９-0、１
９-1、………、１９-7において遮断される。従って、シ
ステムリセット期間中においては、ビットＱ0 、Ｑ1 、
………、Ｑ7 としては全て“００Ｈ”が出力され、カウ
ンタ７は“００Ｈ”に初期化される。
【００２８】今、ステージＰにおいて、システムリセッ
ト信号１０２が“１”レベルから“０”レベルに変化し
たものとする。この場合には、システムリセット信号１
０２およびクリア信号１０４は、双方ともに“０”レベ
ルであるため、Ｄラッチ１３および１４を介して出力さ
れる信号１１４も“０”レベルとなり、ＮＯＲ回路１５
からは“１”レベルの信号が出力されて、ＡＮＤ回路１
９-1、………、１９-7に入力される。また、一方システ
ムリセット信号１０２のインバータ１２による反転出力
が、“１”レベルにてＡＮＤ回路１９-0に入力される。
従って、この場合には、加算器２２-0、２２-1、……
…、２２-7の加算出力は、そのままＡＮＤ回路１９-0、
１９-1、………、１９-7およびトランスファゲート２０
-0、２０-1、………、２０-7を介して、それぞれビット
Ｑ0 、Ｑ1 、………、Ｑ7 として出力される。そして、
ステージＱにおいては、外部クロック信号１０３が
“１”レベルとなるために、加算器２２ー0の出力は
“１”レベルとなり、カウンタ７には“０１Ｈ”が書き
戻される。即ち、本実施例においては、システムリセッ
ト後における最初の外部クロック信号１０３の入力に対
応して、カウンタ７においてはカウンタアップが行われ
る。以下、同様にして、カウンタ７においては、カウン
トアップが逐次行われてゆく。
ト信号１０２が“１”レベルから“０”レベルに変化し
たものとする。この場合には、システムリセット信号１
０２およびクリア信号１０４は、双方ともに“０”レベ
ルであるため、Ｄラッチ１３および１４を介して出力さ
れる信号１１４も“０”レベルとなり、ＮＯＲ回路１５
からは“１”レベルの信号が出力されて、ＡＮＤ回路１
９-1、………、１９-7に入力される。また、一方システ
ムリセット信号１０２のインバータ１２による反転出力
が、“１”レベルにてＡＮＤ回路１９-0に入力される。
従って、この場合には、加算器２２-0、２２-1、……
…、２２-7の加算出力は、そのままＡＮＤ回路１９-0、
１９-1、………、１９-7およびトランスファゲート２０
-0、２０-1、………、２０-7を介して、それぞれビット
Ｑ0 、Ｑ1 、………、Ｑ7 として出力される。そして、
ステージＱにおいては、外部クロック信号１０３が
“１”レベルとなるために、加算器２２ー0の出力は
“１”レベルとなり、カウンタ７には“０１Ｈ”が書き
戻される。即ち、本実施例においては、システムリセッ
ト後における最初の外部クロック信号１０３の入力に対
応して、カウンタ７においてはカウンタアップが行われ
る。以下、同様にして、カウンタ７においては、カウン
トアップが逐次行われてゆく。
【００２９】ステージＵにおいてカウンタ７の値が“０
３Ｈ”になった時点において、システムクロックが
“０”のタイミングでコンペアレジスタ４からは一致信
号（クリア信号）１０４が出力されて、Ｄラッチ１３に
よりラッチされ、ステージＶにおいて、外部クロック信
号１０３の立ち下がりのタイミングでＤラッチ１４にラ
ッチされる。Ｄラッチ１４の出力信号１１４は“１”レ
ベルで出力されて、ＮＯＲ回路１５に入力される。従っ
て、ＮＯＲ回路１５よりは“０”レベルの信号が出力さ
れて、ＡＮＤ回路１９-1、…………、１９-7の出力も全
て“０”レベルとなる。これにより、ステージＷにおい
ては、システムクロック信号１０１が“０”レベルの期
間において、“０”レベルがビットＱ1、………、Ｑ7
として出力される。
３Ｈ”になった時点において、システムクロックが
“０”のタイミングでコンペアレジスタ４からは一致信
号（クリア信号）１０４が出力されて、Ｄラッチ１３に
よりラッチされ、ステージＶにおいて、外部クロック信
号１０３の立ち下がりのタイミングでＤラッチ１４にラ
ッチされる。Ｄラッチ１４の出力信号１１４は“１”レ
ベルで出力されて、ＮＯＲ回路１５に入力される。従っ
て、ＮＯＲ回路１５よりは“０”レベルの信号が出力さ
れて、ＡＮＤ回路１９-1、…………、１９-7の出力も全
て“０”レベルとなる。これにより、ステージＷにおい
ては、システムクロック信号１０１が“０”レベルの期
間において、“０”レベルがビットＱ1、………、Ｑ7
として出力される。
【００３０】また、ステージＷにおいては、Ｄラッチ１
４の“１”レベルの出力信号１１４は、インバータ１６
により反転されてＡＮＤ回路１８に入力される。これに
よりＡＮＤ回路１８からは“０”レベルが出力されて、
加算器２２-0のＢ端子に入力される。加算器２２-0にお
いては、Ａ端子に入力されている外部クロック信号１０
３とＢ端子に入力される“０”レベルとが加算されて、
Ｑ端子からは“１”レベルが出力される。この場合にお
いて、システムリセット信号１０２は“０”レベルであ
り、またシステムクロック信号１０１も“０”レベルで
あるため、加算器２２-0のＱ端子より出力される“１”
レベルは、ＡＮＤ回路１９-0およびトランスファゲート
２０-0を介して、ビットＱ0 として出力される。また、
カウンタ７に対しては、ステージＷにおけるシステムク
ロック信号１０１の立ち下がりにおいて“０１Ｈ”が書
き戻される。
４の“１”レベルの出力信号１１４は、インバータ１６
により反転されてＡＮＤ回路１８に入力される。これに
よりＡＮＤ回路１８からは“０”レベルが出力されて、
加算器２２-0のＢ端子に入力される。加算器２２-0にお
いては、Ａ端子に入力されている外部クロック信号１０
３とＢ端子に入力される“０”レベルとが加算されて、
Ｑ端子からは“１”レベルが出力される。この場合にお
いて、システムリセット信号１０２は“０”レベルであ
り、またシステムクロック信号１０１も“０”レベルで
あるため、加算器２２-0のＱ端子より出力される“１”
レベルは、ＡＮＤ回路１９-0およびトランスファゲート
２０-0を介して、ビットＱ0 として出力される。また、
カウンタ７に対しては、ステージＷにおけるシステムク
ロック信号１０１の立ち下がりにおいて“０１Ｈ”が書
き戻される。
【００３１】即ち、システムリセット解除後、またはコ
ンペアレジスタ４の値とカウンタ７の計数値の一致後に
おいては、最初の外部クロック信号１０３の入力の時点
から、カウンタ７におけるカウンタアップが開始され
る。そして、以後、外部クロック信号１０３が入力され
る度ごとに、カウンタ７においてはカウントアップが継
続して行われる。このように、カウントしたい数“ｎ”
をコンペアレジスタ４に書き込んでおくことにより、外
部クロック信号１０３が入力される度ごとに、カウンタ
７においては、１、２、３、………という具合に、ｎの
周期でカウントアップおよびクリアが繰返して行われ
る。この場合、カウンタ７においては、システムリセッ
ト解除後においてのみ、“００Ｈ”で外部クロック信号
１０３が入力されると必らず“０１Ｈ”以上の値とな
る。これにより、カウンタ７において読み出しが“０”
であれば、外部クロック信号１０３が一度も入力されて
いないもと判断される。
ンペアレジスタ４の値とカウンタ７の計数値の一致後に
おいては、最初の外部クロック信号１０３の入力の時点
から、カウンタ７におけるカウンタアップが開始され
る。そして、以後、外部クロック信号１０３が入力され
る度ごとに、カウンタ７においてはカウントアップが継
続して行われる。このように、カウントしたい数“ｎ”
をコンペアレジスタ４に書き込んでおくことにより、外
部クロック信号１０３が入力される度ごとに、カウンタ
７においては、１、２、３、………という具合に、ｎの
周期でカウントアップおよびクリアが繰返して行われ
る。この場合、カウンタ７においては、システムリセッ
ト解除後においてのみ、“００Ｈ”で外部クロック信号
１０３が入力されると必らず“０１Ｈ”以上の値とな
る。これにより、カウンタ７において読み出しが“０”
であれば、外部クロック信号１０３が一度も入力されて
いないもと判断される。
【００３２】次に、本発明の第２の実施例について説明
する。なお本実施例の構成を示すブロック図は、前述の
第１の実施例の場合と同様であり、図１に示されるとう
りである。本実施例の第１の実施例との相違点は、図１
に示される初期化制御回路の内部構成の差異、ならびに
これに伴なう動作の差異にある。
する。なお本実施例の構成を示すブロック図は、前述の
第１の実施例の場合と同様であり、図１に示されるとう
りである。本実施例の第１の実施例との相違点は、図１
に示される初期化制御回路の内部構成の差異、ならびに
これに伴なう動作の差異にある。
【００３３】図４は本実施例におけるインクリメンタ
（第１の実施例と同一構成）９および初期化制御回路
（第２の実施例）８の内部構成を示す図であり、インク
リメンタ９は、８ビット値に対応する加算器２２-0、２
２-1、………、２２-7により構成され、初期化制御回路
８は、８ビット値に対応するＡＮＤ回路１９-0、１
９-1、………、１９-7と、同様に、それぞれ８ビット値
に対応するトランスファゲート２０-0、２０-1、……
…、２０-7ならびに２１-0、２０-1、………、２１
-7と、ビットＱ0 に対応するＯＲ回路２３と、インバー
タ１１および１７と、Ｄラッチ１３および１４と、ＮＯ
Ｒ回路１５とを備えて構成される。また、図５（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）および（ｋ）は、本実施例の動
作状態を示すタイミング図である。
（第１の実施例と同一構成）９および初期化制御回路
（第２の実施例）８の内部構成を示す図であり、インク
リメンタ９は、８ビット値に対応する加算器２２-0、２
２-1、………、２２-7により構成され、初期化制御回路
８は、８ビット値に対応するＡＮＤ回路１９-0、１
９-1、………、１９-7と、同様に、それぞれ８ビット値
に対応するトランスファゲート２０-0、２０-1、……
…、２０-7ならびに２１-0、２０-1、………、２１
-7と、ビットＱ0 に対応するＯＲ回路２３と、インバー
タ１１および１７と、Ｄラッチ１３および１４と、ＮＯ
Ｒ回路１５とを備えて構成される。また、図５（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）および（ｋ）は、本実施例の動
作状態を示すタイミング図である。
【００３４】図４に示される本実施例の初期化制御回路
８においては、システムリセット信号１０２および一致
信号（クリア信号）１０４を取込む論理回路構成に若干
の差異はあるものの、各ステージにおいて、当該初期化
制御回路８に入力されるシステムクロック信号１０１、
システムリセット信号１０２、外部クロック信号１０３
および一致信号１０４の各入力レベルにより、インクリ
メンタ９に対応する初期化制御回路８の動作機能は、前
述の第１の実施例の場合と同様である。
８においては、システムリセット信号１０２および一致
信号（クリア信号）１０４を取込む論理回路構成に若干
の差異はあるものの、各ステージにおいて、当該初期化
制御回路８に入力されるシステムクロック信号１０１、
システムリセット信号１０２、外部クロック信号１０３
および一致信号１０４の各入力レベルにより、インクリ
メンタ９に対応する初期化制御回路８の動作機能は、前
述の第１の実施例の場合と同様である。
【００３５】例えば、図１、図４および図５において、
ビットＱ0 について考えると（他のビットについても同
様であるので省略する）、ステージｊにおいて、コンペ
アレジスタ４に“０３Ｈ”という値が保持されており、
カウンタ７より、計数値として“０３Ｈ”という値が入
力される場合には、コンペアレジスタ４からは一致信号
（クリア信号）１０４が“１”レベルで出力され、初期
化制御回路８に入力される。この場合、ステージｊにお
いては、Ｄラッチ１４の出力信号１１４は“０”レベル
であり、ＯＲ回路２３およびＮＯＲ回路１５に入力され
る。従って、ＮＯＲ回路１５の出力レベルは未だ“１”
レベルの状態にあって、当該“１”レベルの信号はＡＮ
Ｄ回路１９-0に入力される。このステージｊにおいて、
システムクロック信号１０１が“０”レベルとなる期間
においては、トランスファゲート２０-0はオンの状態と
なり、加算器２２-0の加算出力は、ＡＮＤ回路１９-0、
ＯＲ回路２３およびトランスファゲート２０-0を介し
て、ビットＱ0 として出力され、これにより、図５
（ｋ）に示されるように、カウンタ７に対しては、ステ
ージｌにおけるシステムクロック信号１０１の立ち下が
りにおいて“０１Ｈ”が書き戻される。
ビットＱ0 について考えると（他のビットについても同
様であるので省略する）、ステージｊにおいて、コンペ
アレジスタ４に“０３Ｈ”という値が保持されており、
カウンタ７より、計数値として“０３Ｈ”という値が入
力される場合には、コンペアレジスタ４からは一致信号
（クリア信号）１０４が“１”レベルで出力され、初期
化制御回路８に入力される。この場合、ステージｊにお
いては、Ｄラッチ１４の出力信号１１４は“０”レベル
であり、ＯＲ回路２３およびＮＯＲ回路１５に入力され
る。従って、ＮＯＲ回路１５の出力レベルは未だ“１”
レベルの状態にあって、当該“１”レベルの信号はＡＮ
Ｄ回路１９-0に入力される。このステージｊにおいて、
システムクロック信号１０１が“０”レベルとなる期間
においては、トランスファゲート２０-0はオンの状態と
なり、加算器２２-0の加算出力は、ＡＮＤ回路１９-0、
ＯＲ回路２３およびトランスファゲート２０-0を介し
て、ビットＱ0 として出力され、これにより、図５
（ｋ）に示されるように、カウンタ７に対しては、ステ
ージｌにおけるシステムクロック信号１０１の立ち下が
りにおいて“０１Ｈ”が書き戻される。
【００３６】即ち、前述の第１の実施例の場合と同様
に、システムリセット解除後、またはコンペアレジスタ
４の値とカウンタ７の計数値の一致後においては、最初
の外部クロック信号１０３の入力の時点から、カウンタ
７におけるカウンタアップが開始される。そして、以
後、外部クロック信号１０３が入力される度ごとに、カ
ウンタ７においてはカウントアップが継続して行われ
る。このように、カウントしたい数“ｎ”をコンペアレ
ジスタ４に書き込んでおくことにより、外部クロック信
号１０３が入力される度ごとに、カウンタ７において
は、１、２、３、………という具合に、ｎの周期でカウ
ントアップおよびクリアが繰返して行われる。この場
合、カウンタ７においては、システムリセット解除後に
おいてのみ、“００Ｈ”で外部クロック信号１０３が入
力されると必らず“０１Ｈ”以上の値となる。これによ
り、カウンタ７において読み出しが“０”であれば、外
部クロック信号１０３が一度も入力されていないものと
判断される。
に、システムリセット解除後、またはコンペアレジスタ
４の値とカウンタ７の計数値の一致後においては、最初
の外部クロック信号１０３の入力の時点から、カウンタ
７におけるカウンタアップが開始される。そして、以
後、外部クロック信号１０３が入力される度ごとに、カ
ウンタ７においてはカウントアップが継続して行われ
る。このように、カウントしたい数“ｎ”をコンペアレ
ジスタ４に書き込んでおくことにより、外部クロック信
号１０３が入力される度ごとに、カウンタ７において
は、１、２、３、………という具合に、ｎの周期でカウ
ントアップおよびクリアが繰返して行われる。この場
合、カウンタ７においては、システムリセット解除後に
おいてのみ、“００Ｈ”で外部クロック信号１０３が入
力されると必らず“０１Ｈ”以上の値となる。これによ
り、カウンタ７において読み出しが“０”であれば、外
部クロック信号１０３が一度も入力されていないものと
判断される。
【００３７】なお、上記の本発明の第１および第２の実
施例の動作説明においては、システムリセットにより
“００Ｈ”に初期化され、外部クロック信号の入力によ
りカウンタ７の内容に“０１Ｈ”が加算されるカウンタ
回路についての説明を行っているが、システムリセット
により“ｎ”に初期化され、外部クロック信号入力によ
ってカウンタの内容から“０１Ｈ”を減算するカウンタ
回路についても、本発明の適用を介して、一致発生時
に、次のカウントタイミングにおいて“ｎ−１”に初期
化することにより、同様の効果が得られることは云うま
でもない。
施例の動作説明においては、システムリセットにより
“００Ｈ”に初期化され、外部クロック信号の入力によ
りカウンタ７の内容に“０１Ｈ”が加算されるカウンタ
回路についての説明を行っているが、システムリセット
により“ｎ”に初期化され、外部クロック信号入力によ
ってカウンタの内容から“０１Ｈ”を減算するカウンタ
回路についても、本発明の適用を介して、一致発生時
に、次のカウントタイミングにおいて“ｎ−１”に初期
化することにより、同様の効果が得られることは云うま
でもない。
【００３８】
【発明の効果】以上説明したように、本発明は、従来の
ワンチップマイクロコンピュータに内蔵されるカウンタ
回路に適用されて、外部クロック信号の入力に対応し
て、必らずカウントアップ動作が行われるように制御す
る初期化制御回路を備えることにより、当該カウンタ値
の読み取りを行う極めて簡易なソフトウェア処理によ
り、前記外部クロック信号の入力の有無を判定すること
ができるという効果がある。
ワンチップマイクロコンピュータに内蔵されるカウンタ
回路に適用されて、外部クロック信号の入力に対応し
て、必らずカウントアップ動作が行われるように制御す
る初期化制御回路を備えることにより、当該カウンタ値
の読み取りを行う極めて簡易なソフトウェア処理によ
り、前記外部クロック信号の入力の有無を判定すること
ができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】前記一実施例に含まれるインクリメンタならび
に初期化制御回路の第１の実施例を示す回路図である。
に初期化制御回路の第１の実施例を示す回路図である。
【図３】前記初期化制御回路の第１の実施例を含む前記
一実施例の動作タイミング図である。
一実施例の動作タイミング図である。
【図４】前記一実施例に含まれるインクリメンタならび
に初期化制御回路の第２の実施例を示す回路図である。
に初期化制御回路の第２の実施例を示す回路図である。
【図５】前記初期化制御回路の第２の実施例を含む前記
一実施例の動作タイミング図である。
一実施例の動作タイミング図である。
【図６】一般的なマイクロコンピュータのシステム構成
図である。
図である。
【図７】従来例を示すブロック図である。
【図８】前記従来例に含まれるインクリメンタならびに
クリア回路を示す回路図である。
クリア回路を示す回路図である。
【図９】前記従来例の動作タイミング図である。
１、２３ ＯＲ回路 ２、６、２０-0〜２０-7、２１-0〜２０-7 トランス
ファゲート ３、４ コンペアレジスタ ５、１１、１２、１６、１７、３２ インバータ ７ カウンタ ８ 初期化制御回路 ９ インクリメンタ １０ リード／ライト制御回路 １３、１４、３４ Ｄラッチ １５ ＮＯＲ回路 １８、１９-0〜１９-7、３０ ＡＮＤ回路 ２２-0〜２２-7 加算器 ２３、３１ ＯＲ回路 ２４ マイクロコンピュータ ２５ メモリ ２６ ＣＰＵ ２７ 周辺制御回路 ２８ 外付け機器 ２９ クリア回路 ３３ ＲＳフリップフロップ
ファゲート ３、４ コンペアレジスタ ５、１１、１２、１６、１７、３２ インバータ ７ カウンタ ８ 初期化制御回路 ９ インクリメンタ １０ リード／ライト制御回路 １３、１４、３４ Ｄラッチ １５ ＮＯＲ回路 １８、１９-0〜１９-7、３０ ＡＮＤ回路 ２２-0〜２２-7 加算器 ２３、３１ ＯＲ回路 ２４ マイクロコンピュータ ２５ メモリ ２６ ＣＰＵ ２７ 周辺制御回路 ２８ 外付け機器 ２９ クリア回路 ３３ ＲＳフリップフロップ
Claims (1)
- 【請求項１】 ワンチップマイクロコンピュータに内蔵
されるカウンタ回路において、 供給されるクロック信号に基づいて計数が行われ、当該
計数を介して保持データの値が逐次更新される単数また
は複数個のカウンタと、 前記カウンタより出力される更新された保持データの値
を受けて、自己の保持データの値との比較照合を行い、
両データの値が一致する場合に、所定の一致信号を出力
するコンペアレジスタと、 前記一致信号を受けて、前記コンペアレジスタにおける
当該両データの値の一致発生直後に、最初に供給される
前記クロック信号の入力に対応して、前記カウンタにお
ける保持データの値を初期状態の値よりも１カウント進
める状態に初期化するように制御作用を行う初期化制御
回路と、 を少くとも備えることを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22627593A JP3338722B2 (ja) | 1993-09-13 | 1993-09-13 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22627593A JP3338722B2 (ja) | 1993-09-13 | 1993-09-13 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786922A JPH0786922A (ja) | 1995-03-31 |
| JP3338722B2 true JP3338722B2 (ja) | 2002-10-28 |
Family
ID=16842662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22627593A Expired - Fee Related JP3338722B2 (ja) | 1993-09-13 | 1993-09-13 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338722B2 (ja) |
-
1993
- 1993-09-13 JP JP22627593A patent/JP3338722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786922A (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020716 |
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