JPH02109130A - 演算回路 - Google Patents
演算回路Info
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- JPH02109130A JPH02109130A JP63260611A JP26061188A JPH02109130A JP H02109130 A JPH02109130 A JP H02109130A JP 63260611 A JP63260611 A JP 63260611A JP 26061188 A JP26061188 A JP 26061188A JP H02109130 A JPH02109130 A JP H02109130A
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- JP
- Japan
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- register
- stack
- data
- arithmetic
- mstr
- Prior art date
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- Granted
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- 108050001286 Somatostatin Receptor Proteins 0.000 abstract 3
- 102000011096 Somatostatin receptor Human genes 0.000 abstract 3
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000009508 confectionery Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Computational Mathematics (AREA)
- Mathematical Physics (AREA)
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は算術、論理、その他の一般的な演算を行う演
算回路に関し、特にスタックを用いて演算を行なう演算
回路に関する。
算回路に関し、特にスタックを用いて演算を行なう演算
回路に関する。
従来、この種のスタック型の演算回路は演算を行なう際
にスタックから必要とするデータをポツプして、演算し
た結果を再びスタックにプッシュするという動作を行な
っている。このように、演算されるデータはスタックに
のみ保存される０そして、スタックをアクセスするだめ
のスタックポインタとしてはアップダウンカウンタが用
いられるＯ 〔発明が解決しようとする課題〕 上述した従来のスタック型の演算回路は、被演算子をレ
ジスタに保持して演算結果をレジスタに格納する演算回
路（以下レジスタ型演算回路と言う）に対して動作速度
が遅く、またこのレジスタ型演算回路は命令を１サイク
ルで実行できるが、スタック型演算回路はスタックのア
クセスがあるために命令を１サイクルで実行させること
ができない。また、スタックポインタとして用いられる
アップダウンカウンタは構造が複雑になり、カウント方
向の切シ換えに時間がかかるという欠点がある。
にスタックから必要とするデータをポツプして、演算し
た結果を再びスタックにプッシュするという動作を行な
っている。このように、演算されるデータはスタックに
のみ保存される０そして、スタックをアクセスするだめ
のスタックポインタとしてはアップダウンカウンタが用
いられるＯ 〔発明が解決しようとする課題〕 上述した従来のスタック型の演算回路は、被演算子をレ
ジスタに保持して演算結果をレジスタに格納する演算回
路（以下レジスタ型演算回路と言う）に対して動作速度
が遅く、またこのレジスタ型演算回路は命令を１サイク
ルで実行できるが、スタック型演算回路はスタックのア
クセスがあるために命令を１サイクルで実行させること
ができない。また、スタックポインタとして用いられる
アップダウンカウンタは構造が複雑になり、カウント方
向の切シ換えに時間がかかるという欠点がある。
この発明に係る演算回路は、入力端子と出力端子がそれ
ぞれバッファを介して外部バスに接続され演算回路にプ
ッシュされた最新の値を保持する第１のレジスタと、入
力端子と出力端子がそれぞれ第１のレジスタの出力端子
と入力端子に接続され最新の値の１つ前の値を保持する
第２のレジスタと、残υの被演舅−子を保持するスタッ
クとを備え、第１のレジスタの出力と第２のレジスタの
出力を演算器に入力し、演算器の出力結果を第１のレジ
スタに返還するようＫしたものである。
ぞれバッファを介して外部バスに接続され演算回路にプ
ッシュされた最新の値を保持する第１のレジスタと、入
力端子と出力端子がそれぞれ第１のレジスタの出力端子
と入力端子に接続され最新の値の１つ前の値を保持する
第２のレジスタと、残υの被演舅−子を保持するスタッ
クとを備え、第１のレジスタの出力と第２のレジスタの
出力を演算器に入力し、演算器の出力結果を第１のレジ
スタに返還するようＫしたものである。
この発明はスタックのアクセスと演算器の演算動作を同
時に実行でき、クロックの１サイクルで動作を完了する
ことができる。
時に実行でき、クロックの１サイクルで動作を完了する
ことができる。
第１図はこの発明に係る演算回路の一実施例を示すブロ
ック図である。同図において、１８〜１ｆハハツフア、
２３〜２Ｃは２人力１出力のデータセレクタ、３はスタ
ック、４はこのスタック３の最上位にあるデータを保持
するレジスタ（ＭＳＴＲ）、５はこのスタック３の最上
位の次のデータを保持するレジスタ（５８ＴＲ）、１３
は下記の加ｑ−器の出力が新しいダウンカウンタの値と
して入力され、第２１ｉＱ（ａ）に示す実行サイクル’
［ｌ’ｘ％ｐｚ〜の終シのクロックの立ち上がりによっ
て更新されるダウ７カウンタ（ｓｐ）、ｒはこのダウン
カラ／り（ｓｐ）６の出力値に「１」を加える加賀器（
ｉＮＣ）、８は実際の演算を行なう演算器、９ａ〜９」
は信号線である。
ック図である。同図において、１８〜１ｆハハツフア、
２３〜２Ｃは２人力１出力のデータセレクタ、３はスタ
ック、４はこのスタック３の最上位にあるデータを保持
するレジスタ（ＭＳＴＲ）、５はこのスタック３の最上
位の次のデータを保持するレジスタ（５８ＴＲ）、１３
は下記の加ｑ−器の出力が新しいダウンカウンタの値と
して入力され、第２１ｉＱ（ａ）に示す実行サイクル’
［ｌ’ｘ％ｐｚ〜の終シのクロックの立ち上がりによっ
て更新されるダウ７カウンタ（ｓｐ）、ｒはこのダウン
カラ／り（ｓｐ）６の出力値に「１」を加える加賀器（
ｉＮＣ）、８は実際の演算を行なう演算器、９ａ〜９」
は信号線である。
なお、上記レジスタ（ＭＳＴＲ）４およびレジスタ（Ｓ
ＳＴＲ）５は第２図（ａ）に示す実行サイクルＴｘ、Ｔ
ｚ、Ｔａ、〜の終りで、第２図（ｂ）に示すクロックの
立上りによって各々に入力されている値に更新される。
ＳＴＲ）５は第２図（ａ）に示す実行サイクルＴｘ、Ｔ
ｚ、Ｔａ、〜の終りで、第２図（ｂ）に示すクロックの
立上りによって各々に入力されている値に更新される。
また、スタック３も同様にバッファ１ｆからのアドレス
で示される番地の飴に更新される。また、第２図は演算
回路の動作を示すタイムチヤードであり、第２図（ｃ）
は実行される演算命令を示し、第２図（ｄ）は信号線９
ａ上のデータを示し、第２図（ｅ）はレジスタ（ＭＳＴ
Ｒ）４のデータを示し、第２図（ｆ）はレジスタ（８Ｓ
ＴＲ）５のデータを示し、第２図（―は信号線９ｇ上の
データを示し、第２図（ｈ）はダウンカウンタ（ｓｐ）
のデータを示し、第２図（１）は加算器（ＩＮＣ）７の
出力を示し、第２図（」）は信号線９ｊ上のデータを示
す。
で示される番地の飴に更新される。また、第２図は演算
回路の動作を示すタイムチヤードであり、第２図（ｃ）
は実行される演算命令を示し、第２図（ｄ）は信号線９
ａ上のデータを示し、第２図（ｅ）はレジスタ（ＭＳＴ
Ｒ）４のデータを示し、第２図（ｆ）はレジスタ（８Ｓ
ＴＲ）５のデータを示し、第２図（―は信号線９ｇ上の
データを示し、第２図（ｈ）はダウンカウンタ（ｓｐ）
のデータを示し、第２図（１）は加算器（ＩＮＣ）７の
出力を示し、第２図（」）は信号線９ｊ上のデータを示
す。
次に、上記構成による演算回路の動作について第２図（
ａ）〜第２図（ｊ）を参照して説明する。ます、外部か
らスタック３ヘデータがプッシュされる場合、外部から
のデータは、信号線９ａ−バッファ１ａ−信号線９ｂ−
セレクタ２ａを介してレジスタ（ＭＳＴＲ）４に入力す
る。また、このレジスタ（ＭＳＴＲ）４のデータは、信
号線９Ｃ−セレクタ２ｂを介してレジスタ（ＳＳＴＲ）
５に入力する。
ａ）〜第２図（ｊ）を参照して説明する。ます、外部か
らスタック３ヘデータがプッシュされる場合、外部から
のデータは、信号線９ａ−バッファ１ａ−信号線９ｂ−
セレクタ２ａを介してレジスタ（ＭＳＴＲ）４に入力す
る。また、このレジスタ（ＭＳＴＲ）４のデータは、信
号線９Ｃ−セレクタ２ｂを介してレジスタ（ＳＳＴＲ）
５に入力する。
そして、このレジスタ（ＳＳＴＲ）５のデータは、信号
線９Ｃ−バッファ１ｅ−信号線９ｇを介してスタック３
に入力する。このときのスタック３のアドレスは、加算
器（ＩＮＣ）７によってダウン力ウノタ（ＳＰ）６の値
に「１」が加えられ、その結果がセレクタ２Ｃからバッ
ファ１ｆを介して与えられる。もし、プッシュ命令を実
行している最中に外部から命令の中止が強制された場合
でも、クロックの立ち上がυ前ならば命令の中止が可能
である。この場合、既にスタック３の値が更新されてい
ても、ダウンカウンタ（ＳＰ）６が更新されない限りは
スタック３内のデータは保証される。次に、スタック３
から外部へデータをポツプする場合、スタック３の最上
位のデータは、レジスタ（ＭＳＴＲ）４ Ｃ！号線９
Ｃ−バッファ１ｂ−（、Ｍ号線９ａを、ＪＩＬで外部に
出力される。そして、スタック３の２番目のデータは、
レジスタ（ＳＳＴＲ）５−信号線９ｅ−データセレクタ
２ａで選択されてレジスタ（ＭＳＴＲ）４に入力する。
線９Ｃ−バッファ１ｅ−信号線９ｇを介してスタック３
に入力する。このときのスタック３のアドレスは、加算
器（ＩＮＣ）７によってダウン力ウノタ（ＳＰ）６の値
に「１」が加えられ、その結果がセレクタ２Ｃからバッ
ファ１ｆを介して与えられる。もし、プッシュ命令を実
行している最中に外部から命令の中止が強制された場合
でも、クロックの立ち上がυ前ならば命令の中止が可能
である。この場合、既にスタック３の値が更新されてい
ても、ダウンカウンタ（ＳＰ）６が更新されない限りは
スタック３内のデータは保証される。次に、スタック３
から外部へデータをポツプする場合、スタック３の最上
位のデータは、レジスタ（ＭＳＴＲ）４ Ｃ！号線９
Ｃ−バッファ１ｂ−（、Ｍ号線９ａを、ＪＩＬで外部に
出力される。そして、スタック３の２番目のデータは、
レジスタ（ＳＳＴＲ）５−信号線９ｅ−データセレクタ
２ａで選択されてレジスタ（ＭＳＴＲ）４に入力する。
このレジスタ（ＳＳＴＲ）５に入力されるべきデータは
、スタック３信号線９ｇ−バッファ１ｄ−データセレク
タ２ｂで選択され、レジスタ（ＳＳＴＲ）５に入力され
る。
、スタック３信号線９ｇ−バッファ１ｄ−データセレク
タ２ｂで選択され、レジスタ（ＳＳＴＲ）５に入力され
る。
このときのスタック３のアドレスは、ダウンカウンタ（
ＳＰ）６の値がセレクタ２Ｃで選択されてバツファ１ｆ
からスタック３に入力する。そして、実行サイクルＴｌ
、Ｔ２．・・・・の終りのクロックの立ち上がりによっ
てレジスタ（ＭＳＴＲ）４とレジスタ（ＳＳＴＲ）５は
更新され、ダウンカラ／り（ＳＰ）６はその値をデクリ
メントする。この場合も、外部から命令を中止された場
合、レジスタ（ＭＳＴＲ）４゜レジスタ（ＳＳＴＲ）５
、ダウ、／カウンタ（ＳＰ）６の更新を中止すること
で命令を中止できる。次に、スタック３の最上位のデー
タと２番目のデータを被涌算子とした二項演算を行う場
合、演算されるデータはレジスタ（ＭＳＴＲ）４から信
号線９Ｃを介して演算器８に入力する一方、レジスタ（
ＳＳＴＲ）５から信号線９ｅを介して演算器８に入力し
、この演算器８で演算が実行される。演算結果は、信号
線９ｄ−バッファ１Ｃ−セレクタ２ａを介してレジスタ
（ＭＯＴＲ）４に入力する。また、レジスタ（ＳＳＴＲ
）５にセットされるデータはポツプ動作の時と同様にス
タック３から与えられ、このときのスタック３のアドレ
スも同様にダウンカウンタ（ＳＰ）６の値が与えられる
。そして、実行サイクルの終わりのクロックの立ち上が
シでレジスタ（ＭＳＴＲ）４とレジスタ（ＳＳＴＲ）５
は更新され、ダウンカウンタ（ＳＰ）６の値はデクリメ
ントされる。
ＳＰ）６の値がセレクタ２Ｃで選択されてバツファ１ｆ
からスタック３に入力する。そして、実行サイクルＴｌ
、Ｔ２．・・・・の終りのクロックの立ち上がりによっ
てレジスタ（ＭＳＴＲ）４とレジスタ（ＳＳＴＲ）５は
更新され、ダウンカラ／り（ＳＰ）６はその値をデクリ
メントする。この場合も、外部から命令を中止された場
合、レジスタ（ＭＳＴＲ）４゜レジスタ（ＳＳＴＲ）５
、ダウ、／カウンタ（ＳＰ）６の更新を中止すること
で命令を中止できる。次に、スタック３の最上位のデー
タと２番目のデータを被涌算子とした二項演算を行う場
合、演算されるデータはレジスタ（ＭＳＴＲ）４から信
号線９Ｃを介して演算器８に入力する一方、レジスタ（
ＳＳＴＲ）５から信号線９ｅを介して演算器８に入力し
、この演算器８で演算が実行される。演算結果は、信号
線９ｄ−バッファ１Ｃ−セレクタ２ａを介してレジスタ
（ＭＯＴＲ）４に入力する。また、レジスタ（ＳＳＴＲ
）５にセットされるデータはポツプ動作の時と同様にス
タック３から与えられ、このときのスタック３のアドレ
スも同様にダウンカウンタ（ＳＰ）６の値が与えられる
。そして、実行サイクルの終わりのクロックの立ち上が
シでレジスタ（ＭＳＴＲ）４とレジスタ（ＳＳＴＲ）５
は更新され、ダウンカウンタ（ＳＰ）６の値はデクリメ
ントされる。
この場合も、ポツプ動作と同様に、レジスタ（ＭＳＴＲ
）４ 、レジスタ（ＳＳＴＲ）５ 、ダウンカウンタ（
ＳＰ）６の更新を中止することで演舞［命令を中止でき
る。次に、スタックの最上位のデータを被演算子とした
単項演算を行々う場合は、演算されるデータがレジスタ
（ＭＳＴＲ）４−信号線９Ｃによって演算器８に与えら
れ、この演算器８で演算が実行される。演算結果は、信
号線９ｄ−バッファ１Ｃ−データセレクタ２ａを介して
レジスタ（ＭＳＴＲ）４に入力される。そして、第２図
（ａ）に示す実行サイクルの終９のクロック（第２図（
ｂｌ参照）の立ち上がりでレジスタ（ＭＳＴＲ）４は更
新される。この場合も、演算命令の中止はレジスタ（Ｍ
ＳＴＲ）４の更新を中止することで行える０次に、−例
としてＣ＝ Ｘ０Ｔ（Ａ） ＡＮＤ（Ｂｌの式の計算に
ついて説明する。まず、第２図（Ｃ）に示す演算命令に
おいて、その実行サイクルＴＩでプッシュ命令を実行す
ると、第２図（ｄ）に示す信号線９ａ上のデータｒＡＪ
は、バッファ１ａ−ｉ号線９ ｂ−ブタセレクタ２ａを
介してレジスタ（ＭＳＴＲ）４に第２図（ｅ）に示すよ
うに読み込まれる。このとき、このレジスタ（ＭＳＴＲ
）４の値Ｘは、信号線９Ｃデータセレクタ２ｂを介して
第２図（ｆ）に示すようにレジスタ（ＳＳＴＲ）５に移
動する。そして、ダウンカウンタ（ＳＰ）６には加算器
（ＩＮＣ）７の値がセットされ、第２図（ｈ）に示すよ
うにセットすることができる。次に、実行サイクルＴｇ
［おいて、第２図（Ｃ）に示すＸＯＴ命令を実行すると
、データｒＡＪの否定ｒＡＪがレジスタ（ＭＳＴＲ）４
にセットされるが、他の値は変化し々い。次に、実行サ
イクルＴ８において、第２図（Ｃ）に示すプッシュ命令
を実行すると第２図（ｄ）に示す信号線９ａ上のブタＢ
が、バッファ１ａ−信号線９ｂ−データセレクタ２ａを
介してレジスタ（ＭＳＴＲ）４に第２図（ｅ）に示すよ
うに読み込まれ、その他の動作は前記の実行サイクルＴ
ｌと同様である。次に、実行サイクルＴ４において、第
２図（Ｃ）に示すＡＮＤ命令を実行すると、Ｘ０Ｔ（４
）と（Ｂ）のＡＮＤがレジスタ（ＭＳＴＲ）４にセット
され、レジスタ（ＳＳＴＲ）５にはスタック３から前の
データＸが戻ってくる。このため、ダウンカウンタ（Ｓ
Ｐ）６の値は８２図（ｈ）に示すようにデクリメントさ
れる。次に、実行サイクルＴ５において、第２図（Ｃ）
に示すポツプ命令を実行すると、第２図（ｅ）に示すよ
うにレジスタ（ＭＳＴＲ）４にある演算結果が、信号線
９Ｃ−バッファ１ｂ−信号線９ａを介して第２図（ｄ）
に示すように外部データバスに出力される。そして、レ
ジスタ（ＭＳＴＲ）４にはレジスタ（ＳＳＴＲ）５から
値Ｘが戻され、レジスタ（ＳＳＴＲ）５にはスタック３
から値Ｙが戻される。そして、ダウンカウンタ（ＳＰ）
６の値はデクリメントされる。
）４ 、レジスタ（ＳＳＴＲ）５ 、ダウンカウンタ（
ＳＰ）６の更新を中止することで演舞［命令を中止でき
る。次に、スタックの最上位のデータを被演算子とした
単項演算を行々う場合は、演算されるデータがレジスタ
（ＭＳＴＲ）４−信号線９Ｃによって演算器８に与えら
れ、この演算器８で演算が実行される。演算結果は、信
号線９ｄ−バッファ１Ｃ−データセレクタ２ａを介して
レジスタ（ＭＳＴＲ）４に入力される。そして、第２図
（ａ）に示す実行サイクルの終９のクロック（第２図（
ｂｌ参照）の立ち上がりでレジスタ（ＭＳＴＲ）４は更
新される。この場合も、演算命令の中止はレジスタ（Ｍ
ＳＴＲ）４の更新を中止することで行える０次に、−例
としてＣ＝ Ｘ０Ｔ（Ａ） ＡＮＤ（Ｂｌの式の計算に
ついて説明する。まず、第２図（Ｃ）に示す演算命令に
おいて、その実行サイクルＴＩでプッシュ命令を実行す
ると、第２図（ｄ）に示す信号線９ａ上のデータｒＡＪ
は、バッファ１ａ−ｉ号線９ ｂ−ブタセレクタ２ａを
介してレジスタ（ＭＳＴＲ）４に第２図（ｅ）に示すよ
うに読み込まれる。このとき、このレジスタ（ＭＳＴＲ
）４の値Ｘは、信号線９Ｃデータセレクタ２ｂを介して
第２図（ｆ）に示すようにレジスタ（ＳＳＴＲ）５に移
動する。そして、ダウンカウンタ（ＳＰ）６には加算器
（ＩＮＣ）７の値がセットされ、第２図（ｈ）に示すよ
うにセットすることができる。次に、実行サイクルＴｇ
［おいて、第２図（Ｃ）に示すＸＯＴ命令を実行すると
、データｒＡＪの否定ｒＡＪがレジスタ（ＭＳＴＲ）４
にセットされるが、他の値は変化し々い。次に、実行サ
イクルＴ８において、第２図（Ｃ）に示すプッシュ命令
を実行すると第２図（ｄ）に示す信号線９ａ上のブタＢ
が、バッファ１ａ−信号線９ｂ−データセレクタ２ａを
介してレジスタ（ＭＳＴＲ）４に第２図（ｅ）に示すよ
うに読み込まれ、その他の動作は前記の実行サイクルＴ
ｌと同様である。次に、実行サイクルＴ４において、第
２図（Ｃ）に示すＡＮＤ命令を実行すると、Ｘ０Ｔ（４
）と（Ｂ）のＡＮＤがレジスタ（ＭＳＴＲ）４にセット
され、レジスタ（ＳＳＴＲ）５にはスタック３から前の
データＸが戻ってくる。このため、ダウンカウンタ（Ｓ
Ｐ）６の値は８２図（ｈ）に示すようにデクリメントさ
れる。次に、実行サイクルＴ５において、第２図（Ｃ）
に示すポツプ命令を実行すると、第２図（ｅ）に示すよ
うにレジスタ（ＭＳＴＲ）４にある演算結果が、信号線
９Ｃ−バッファ１ｂ−信号線９ａを介して第２図（ｄ）
に示すように外部データバスに出力される。そして、レ
ジスタ（ＭＳＴＲ）４にはレジスタ（ＳＳＴＲ）５から
値Ｘが戻され、レジスタ（ＳＳＴＲ）５にはスタック３
から値Ｙが戻される。そして、ダウンカウンタ（ＳＰ）
６の値はデクリメントされる。
以上詳細に説明したように、この発明に係る演算回路に
よれば、被演算子を保持するレジスタを付加し、併せて
スタックボインクと加算器を用いることにより、スタッ
クのアクセスと演算を同時に実行できる。また、クロッ
クの１サイクルで動作を完了できるためその動作速度を
高速化することができる。しかも、レジスタおよびカウ
ンタの更新が実行サイクルの最後に行われるため、実行
中の全ての命令を外部からの信号によって強制的に中止
することができる々どの効果がある。
よれば、被演算子を保持するレジスタを付加し、併せて
スタックボインクと加算器を用いることにより、スタッ
クのアクセスと演算を同時に実行できる。また、クロッ
クの１サイクルで動作を完了できるためその動作速度を
高速化することができる。しかも、レジスタおよびカウ
ンタの更新が実行サイクルの最後に行われるため、実行
中の全ての命令を外部からの信号によって強制的に中止
することができる々どの効果がある。
第１図はこの発明に係る演算回路の一実施例を示すブロ
ック図、第２図（ａ）〜＠２図（ｊｌは第１図の動作を
示すタイムチャートである。 ｊａ〜ｉｆｅ＠＠ｅバッファ、２ａ〜２Ｃ＠＠ｌｌ＠デ
ータセレクク、３φ・−ψスタック、４争・・―レジス
タ（ＭＳＴＲ）、 ５・・−・レジスタ（ＳＳＴＲ）、
６・・豐・ダウンカウンタ（ｓｐ）、Ｔ噛・・・加算器
（ＩＮＣ）、８ ・・・・演算器。
ック図、第２図（ａ）〜＠２図（ｊｌは第１図の動作を
示すタイムチャートである。 ｊａ〜ｉｆｅ＠＠ｅバッファ、２ａ〜２Ｃ＠＠ｌｌ＠デ
ータセレクク、３φ・−ψスタック、４争・・―レジス
タ（ＭＳＴＲ）、 ５・・−・レジスタ（ＳＳＴＲ）、
６・・豐・ダウンカウンタ（ｓｐ）、Ｔ噛・・・加算器
（ＩＮＣ）、８ ・・・・演算器。
Claims (1)
- 被演算子を保持するスタック構造を有し、演算命令によ
つてスタック上の被演算子を用いた演算を行い、その結
果を再びスタックに格納する演算回路において、入力端
子と出力端子がそれぞれバッファを介して外部バスに接
続され演算回路にプッシュされた最新の値を保持する第
１のレジスタと、入力端子と出力端子がそれぞれ第１の
レジスタの出力端子と入力端子に接続され最新の値の１
つ前の値を保持する第２のレジスタと、残りの被演算子
を保持するスタックとを備え、第１のレジスタの出力と
第２のレジスタの出力を演算器に入力し、演算器の出力
結果を第１のレジスタに返還することを特徴とする演算
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260611A JPH0743649B2 (ja) | 1988-10-18 | 1988-10-18 | 演算回路 |
| US07/421,983 US5018092A (en) | 1988-10-18 | 1989-10-16 | Stack-type arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260611A JPH0743649B2 (ja) | 1988-10-18 | 1988-10-18 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109130A true JPH02109130A (ja) | 1990-04-20 |
| JPH0743649B2 JPH0743649B2 (ja) | 1995-05-15 |
Family
ID=17350336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260611A Expired - Lifetime JPH0743649B2 (ja) | 1988-10-18 | 1988-10-18 | 演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018092A (ja) |
| JP (1) | JPH0743649B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1055352A (ja) * | 1996-08-08 | 1998-02-24 | Fuji Xerox Co Ltd | 浮動小数点数累積加算装置 |
| US8862653B2 (en) | 2011-04-26 | 2014-10-14 | University Of South Carolina | System and method for sparse matrix vector multiplication processing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564226A (en) * | 1966-12-27 | 1971-02-16 | Digital Equipment | Parallel binary processing system having minimal operational delay |
| JPS541135B1 (ja) * | 1967-07-22 | 1979-01-20 | ||
| US4587632A (en) * | 1980-05-27 | 1986-05-06 | At&T Bell Laboratories | Lookahead stack oriented computer |
| US4799181A (en) * | 1986-09-30 | 1989-01-17 | Honeywell Bull Inc. | BCD arithmetic using binary arithmetic and logical operations |
-
1988
- 1988-10-18 JP JP63260611A patent/JPH0743649B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-16 US US07/421,983 patent/US5018092A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743649B2 (ja) | 1995-05-15 |
| US5018092A (en) | 1991-05-21 |
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