JP3335245B2 - ショットキ接合型電界効果トランジスタ - Google Patents
ショットキ接合型電界効果トランジスタInfo
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- JP3335245B2 JP3335245B2 JP02832094A JP2832094A JP3335245B2 JP 3335245 B2 JP3335245 B2 JP 3335245B2 JP 02832094 A JP02832094 A JP 02832094A JP 2832094 A JP2832094 A JP 2832094A JP 3335245 B2 JP3335245 B2 JP 3335245B2
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Description
【0001】
【産業上の利用分野】本発明は、ショットキ接合型電界
効果トランジスタ(Schottky Barrier FET、SB FET)、
すなわち、金属−半導体接合型電界効果トランジスタ
(Metal Semiconductor FET 、MES FET )の改良に関
し、特に、高速動作と高耐圧の特性を兼ね備えたショッ
トキ接合型電界効果トランジスタに関する。
効果トランジスタ(Schottky Barrier FET、SB FET)、
すなわち、金属−半導体接合型電界効果トランジスタ
(Metal Semiconductor FET 、MES FET )の改良に関
し、特に、高速動作と高耐圧の特性を兼ね備えたショッ
トキ接合型電界効果トランジスタに関する。
【0002】
【従来の技術】高速動作を目的として、ゲートの長さが
短く、かつ−0.5Vから+0.1Vといった比較的高
い閾値電圧をもつショットキ接合型電界効果トランジス
タが提案されている(例えば、石田他 電子情報通信学
会技術研究報告ED88-148)。このようなトランジスタの
構成例を図6を参照して説明する。同図において、1は
ガリウム砒素等の半絶縁性基板、2はn型の不純物がイ
オン注入された動作層(能動層)、3は短チャネル効果
を抑制するためのp型不純物層、4はショットキゲート
電極、5及び6は不純物を同一の条件でイオン注入して
形成した低抵抗の中間濃度層、7はソース電極が接続さ
れるソース領域、8はドレイン電極が接続されるドレイ
ン領域である。
短く、かつ−0.5Vから+0.1Vといった比較的高
い閾値電圧をもつショットキ接合型電界効果トランジス
タが提案されている(例えば、石田他 電子情報通信学
会技術研究報告ED88-148)。このようなトランジスタの
構成例を図6を参照して説明する。同図において、1は
ガリウム砒素等の半絶縁性基板、2はn型の不純物がイ
オン注入された動作層(能動層)、3は短チャネル効果
を抑制するためのp型不純物層、4はショットキゲート
電極、5及び6は不純物を同一の条件でイオン注入して
形成した低抵抗の中間濃度層、7はソース電極が接続さ
れるソース領域、8はドレイン電極が接続されるドレイ
ン領域である。
【0003】この構成のトランジスタの特徴は、ゲート
下のチャネル領域の長さを可及的に短くして高速動作を
可能とし、かつ、ソース領域7及びドレイン領域8相互
間の距離を長くして短チャネル効果の発生を抑制し得る
ようにしたところにある。上記トランジスタのソース・
ドレイン間電圧対ドレイン電流特性を図4に点線で示
す。ゲート電圧一定の下にソース・ドレイン間電圧を増
加すると、ドレイン電流は比例的に増加するが、ソース
・ドレイン間の電位差によって空乏層のドレイン端がピ
ンチオフに達すると、ドレイン電流が飽和し、いわゆる
3極管特性を示す。
下のチャネル領域の長さを可及的に短くして高速動作を
可能とし、かつ、ソース領域7及びドレイン領域8相互
間の距離を長くして短チャネル効果の発生を抑制し得る
ようにしたところにある。上記トランジスタのソース・
ドレイン間電圧対ドレイン電流特性を図4に点線で示
す。ゲート電圧一定の下にソース・ドレイン間電圧を増
加すると、ドレイン電流は比例的に増加するが、ソース
・ドレイン間の電位差によって空乏層のドレイン端がピ
ンチオフに達すると、ドレイン電流が飽和し、いわゆる
3極管特性を示す。
【0004】ところが、図4のAに示すような、ドレイ
ン電流の飽和領域で完全に飽和せずに、更にドレイン電
流が増大し、ドレインコンダクタンスが増大する状態が
生じ易い。この状態では、ゲート電圧入力に対するドレ
イン電流出力(増幅出力)が歪むために、増幅回路の特
性上問題となっている。
ン電流の飽和領域で完全に飽和せずに、更にドレイン電
流が増大し、ドレインコンダクタンスが増大する状態が
生じ易い。この状態では、ゲート電圧入力に対するドレ
イン電流出力(増幅出力)が歪むために、増幅回路の特
性上問題となっている。
【0005】この問題を解決するために、ドレイン側の
中間濃度層6を形成せず、この部分に、深さ方向に動作
層2と同一の不純物濃度プロファイルを持つ層を残すト
ランジスタ構造が提案されている(例えば、Nagaoka. e
t. al,1993 International Conference on Solid State
Devices and Materials PD-2-1 )。
中間濃度層6を形成せず、この部分に、深さ方向に動作
層2と同一の不純物濃度プロファイルを持つ層を残すト
ランジスタ構造が提案されている(例えば、Nagaoka. e
t. al,1993 International Conference on Solid State
Devices and Materials PD-2-1 )。
【0006】
【発明が解決しようとする課題】しかしながら、このト
ランジスタ構造では、ドレインコンダクタンスが増大し
はじめる電圧を上昇できる代わりに、ドレイン抵抗が高
くなるため、従来のBPLDD(Buried P-layer light
ly doped drain)構造の長所である、ソース・ドレイン
間電圧対ドレイン電流特性における非飽和領域の立ち上
がりの急峻さや、高いトランスコンダクタンス特性を劣
化させており、特に、閾値電圧が0V付近のMESFE
Tに対しては、オフセット部分にほとんど電流が流れな
くなるため、この構造を適用できないという問題があっ
た。
ランジスタ構造では、ドレインコンダクタンスが増大し
はじめる電圧を上昇できる代わりに、ドレイン抵抗が高
くなるため、従来のBPLDD(Buried P-layer light
ly doped drain)構造の長所である、ソース・ドレイン
間電圧対ドレイン電流特性における非飽和領域の立ち上
がりの急峻さや、高いトランスコンダクタンス特性を劣
化させており、特に、閾値電圧が0V付近のMESFE
Tに対しては、オフセット部分にほとんど電流が流れな
くなるため、この構造を適用できないという問題があっ
た。
【0007】よって、本発明は、BPLDD構造の持つ
長所である、非飽和領域での特性の立ち上がりの急峻さ
や、高いトランスコンダクタンスという特性を損なうこ
となく、耐圧が高く、ソース・ドレイン間電圧が高い領
域でもドレインコンダクタンスの小さい、より特性の良
い電界効果トランジスタを提供することを目的とする。
長所である、非飽和領域での特性の立ち上がりの急峻さ
や、高いトランスコンダクタンスという特性を損なうこ
となく、耐圧が高く、ソース・ドレイン間電圧が高い領
域でもドレインコンダクタンスの小さい、より特性の良
い電界効果トランジスタを提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
本発明のショットキ接合型電界効果トランジスタは、半
導体基板上に形成された動作層と、上記動作層上に形成
されたショットキ接合型のゲート電極と、上記動作層の
両側に形成された、上記動作層より高濃度のソース及び
ドレイン領域と、上記動作層と上記ソース領域との間に
形成されたソース側中間濃度層と、上記動作層と上記ド
レイン領域との間に形成されたドレイン側中間濃度層
と、を備え、上記ドレイン側中間濃度層は、上記ソース
側中間濃度層よりも低濃度かつ厚い層に形成される、こ
とを特徴とする。
本発明のショットキ接合型電界効果トランジスタは、半
導体基板上に形成された動作層と、上記動作層上に形成
されたショットキ接合型のゲート電極と、上記動作層の
両側に形成された、上記動作層より高濃度のソース及び
ドレイン領域と、上記動作層と上記ソース領域との間に
形成されたソース側中間濃度層と、上記動作層と上記ド
レイン領域との間に形成されたドレイン側中間濃度層
と、を備え、上記ドレイン側中間濃度層は、上記ソース
側中間濃度層よりも低濃度かつ厚い層に形成される、こ
とを特徴とする。
【0009】
【作用】本発明のMESトランジスタ構造では、ドレイ
ン側中間濃度層を、ソース側中間濃度層よりも低濃度で
かつ厚い層とすることで、ドレイン電流密度を低下さ
せ、インパクトイオン化によるキャリアの発生を抑制す
る。
ン側中間濃度層を、ソース側中間濃度層よりも低濃度で
かつ厚い層とすることで、ドレイン電流密度を低下さ
せ、インパクトイオン化によるキャリアの発生を抑制す
る。
【0010】この結果、BPLDD構造の長所を維持
し、ドレイン抵抗を増大させることなく、ソフトブレイ
クダウン現象を低減することが可能となる。
し、ドレイン抵抗を増大させることなく、ソフトブレイ
クダウン現象を低減することが可能となる。
【0011】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図1は、本発明の構成によるMES
FETの一例を示す断面図である。同図において、1は
ガリウム砒素GaAs、インジウム燐InP等の化合物
半導体による半絶縁性基板、2は、例えばn型ガリウム
砒素による動作層、3は動作層2とは異なる型の、例え
ばp型の不純物イオン注入層、4は窒化タングステンW
Nx 、ケイ化タングステンWSix 等のゲート用金属を
用いたショットキ電極、5は、動作層2とソース領域7
との相互間に形成されたソース側中間濃度層、6は、ソ
ース側中間濃度層5よりも低濃度で厚い層であるドレイ
ン側中間濃度層、7は、図示しない抵抗性電極のソース
電極が形成されるソース領域、8は、図示しない抵抗性
電極のドレイン電極が形成されるドレイン領域である。
て詳細に説明する。図1は、本発明の構成によるMES
FETの一例を示す断面図である。同図において、1は
ガリウム砒素GaAs、インジウム燐InP等の化合物
半導体による半絶縁性基板、2は、例えばn型ガリウム
砒素による動作層、3は動作層2とは異なる型の、例え
ばp型の不純物イオン注入層、4は窒化タングステンW
Nx 、ケイ化タングステンWSix 等のゲート用金属を
用いたショットキ電極、5は、動作層2とソース領域7
との相互間に形成されたソース側中間濃度層、6は、ソ
ース側中間濃度層5よりも低濃度で厚い層であるドレイ
ン側中間濃度層、7は、図示しない抵抗性電極のソース
電極が形成されるソース領域、8は、図示しない抵抗性
電極のドレイン電極が形成されるドレイン領域である。
【0012】次に、上述した構造を有するMESFET
の製造過程について図2を参照して説明する。同図にお
いて、図1と対応する部分には同一符号を付している。
まず、半絶縁性ガリウム砒素GaAs基板1上にp型の
不純物を、ピーク濃度となる深さが0.2μmで5×1
016cm-3のピーク濃度となるようイオン注入してp型
不純物層3を形成する。n型の不純物を、ピーク濃度と
なる深さが0.025μmでピーク濃度が8×1017c
m-3となるように、イオン注入してn型の動作層2を形
成する。さらに、この動作層上に高融点金属によるショ
ットキゲート電極4を形成する(図2(a))。
の製造過程について図2を参照して説明する。同図にお
いて、図1と対応する部分には同一符号を付している。
まず、半絶縁性ガリウム砒素GaAs基板1上にp型の
不純物を、ピーク濃度となる深さが0.2μmで5×1
016cm-3のピーク濃度となるようイオン注入してp型
不純物層3を形成する。n型の不純物を、ピーク濃度と
なる深さが0.025μmでピーク濃度が8×1017c
m-3となるように、イオン注入してn型の動作層2を形
成する。さらに、この動作層上に高融点金属によるショ
ットキゲート電極4を形成する(図2(a))。
【0013】ドレイン側領域をレジスト10でマスク
し、n型層を形成するための不純物を、ピーク濃度とな
る深さが0.03〜0.06μm、例えば0.04μm
で2×1018cm-3のピーク濃度となるようにイオン注
入し、ソース側中間濃度層5を形成する(図2
(b))。
し、n型層を形成するための不純物を、ピーク濃度とな
る深さが0.03〜0.06μm、例えば0.04μm
で2×1018cm-3のピーク濃度となるようにイオン注
入し、ソース側中間濃度層5を形成する(図2
(b))。
【0014】ソース側領域をレジスト10でマスクし、
動作層と同時に形成されたドレイン側のn型層の実効的
なドナー濃度がきわめて低濃度となるよう動作層と同じ
深さに同じピーク濃度となるようなイオン注入条件で、
p型の不純物をイオン注入する(図2(c))。
動作層と同時に形成されたドレイン側のn型層の実効的
なドナー濃度がきわめて低濃度となるよう動作層と同じ
深さに同じピーク濃度となるようなイオン注入条件で、
p型の不純物をイオン注入する(図2(c))。
【0015】n型層を形成する不純物を、シートキャリ
ア濃度がソース側中間濃度層と同等になるよう、ピーク
濃度となる深さが0.06〜0.12μmの範囲内、例
えば0.1μmで8×1017cm-3のピーク濃度となる
条件でイオン注入し、ドレイン側中間濃度層6を形成す
る(図2(d))。
ア濃度がソース側中間濃度層と同等になるよう、ピーク
濃度となる深さが0.06〜0.12μmの範囲内、例
えば0.1μmで8×1017cm-3のピーク濃度となる
条件でイオン注入し、ドレイン側中間濃度層6を形成す
る(図2(d))。
【0016】ゲート電極の両側にソース側中間濃度層及
びドレイン側中間濃度層の各領域を画定する側壁11を
形成する。この部分をマスクとして、n型層を形成する
不純物を、ピーク濃度となる深さが0.1μmで、ピー
ク濃度が2×1018cm-3となるようにイオン注入し、
ソース領域7とドレイン領域8を形成する(図2
(e))。
びドレイン側中間濃度層の各領域を画定する側壁11を
形成する。この部分をマスクとして、n型層を形成する
不純物を、ピーク濃度となる深さが0.1μmで、ピー
ク濃度が2×1018cm-3となるようにイオン注入し、
ソース領域7とドレイン領域8を形成する(図2
(e))。
【0017】このようにして形成したMESFETの、
ソース・ドレイン間電圧対ドレイン電流特性を図4に実
線で示す。この素子のゲート長は0.64μm、ゲート
幅は10μmである。ゲート電圧VG は、動作層の空乏
層が十分に開いた条件として0.5V、空乏層が閉じた
条件として−0.2Vの例を示している。同図に示され
るように、ゲート電圧VG =−0.2Vにおける飽和領
域のドレイン電流は、点線で示される従来特性と略同じ
である(殆ど差が無い)。一方、ドレインコンダクタン
スが増大しはじめる電圧は、BPLDD構造で3.1V
であるのに対し、実施例の構造では4.7Vである。従
来の約1.5倍にまでドレインコンダクタンスの増大が
抑制されている。ゲート電圧VG =0.5Vでの飽和領
域での特性は、従来構成におけるドレインコンダクタン
スが増加しはじめる電圧が2Vであるのに対し、本発明
の構成では4Vである。ゲート電圧VG =−0.2Vの
場合と同様に、ドレインコンダクタンスが増大する電圧
は約2V上昇し、改善されている。また、本実施例の非
飽和領域は、従来例よりも電流の立上がりが急峻で、好
ましい。
ソース・ドレイン間電圧対ドレイン電流特性を図4に実
線で示す。この素子のゲート長は0.64μm、ゲート
幅は10μmである。ゲート電圧VG は、動作層の空乏
層が十分に開いた条件として0.5V、空乏層が閉じた
条件として−0.2Vの例を示している。同図に示され
るように、ゲート電圧VG =−0.2Vにおける飽和領
域のドレイン電流は、点線で示される従来特性と略同じ
である(殆ど差が無い)。一方、ドレインコンダクタン
スが増大しはじめる電圧は、BPLDD構造で3.1V
であるのに対し、実施例の構造では4.7Vである。従
来の約1.5倍にまでドレインコンダクタンスの増大が
抑制されている。ゲート電圧VG =0.5Vでの飽和領
域での特性は、従来構成におけるドレインコンダクタン
スが増加しはじめる電圧が2Vであるのに対し、本発明
の構成では4Vである。ゲート電圧VG =−0.2Vの
場合と同様に、ドレインコンダクタンスが増大する電圧
は約2V上昇し、改善されている。また、本実施例の非
飽和領域は、従来例よりも電流の立上がりが急峻で、好
ましい。
【0018】本発明の構成によって得られる、かかる効
果は、以下のように説明できる。ドレインコンダクタン
スの増大は、キャリアの流れによるインパクトイオン化
によって新たなキャリアが発生することによって生ずる
と考えられる。インパクトイオン化は電界強度が大きい
程、また、電流密度が高い程、顕著になり、新たなキャ
リアの発生量が多くなる。従って、電界強度の強い部分
の電流密度を下げることにより、キャリアの発生を抑
え、ドレインコンダクタンスの増大を低減させることが
可能である。
果は、以下のように説明できる。ドレインコンダクタン
スの増大は、キャリアの流れによるインパクトイオン化
によって新たなキャリアが発生することによって生ずる
と考えられる。インパクトイオン化は電界強度が大きい
程、また、電流密度が高い程、顕著になり、新たなキャ
リアの発生量が多くなる。従って、電界強度の強い部分
の電流密度を下げることにより、キャリアの発生を抑
え、ドレインコンダクタンスの増大を低減させることが
可能である。
【0019】図3は、従来構成におけるインパクトイオ
ン化のキャリア発生状態をシミレーションした結果を示
す。同図においては、MESFETのゲート電圧VG =
−0.2V、ドレイン電圧Vd=4.0V、の条件と
し、1cm-3/S当りの発生量を対数表示して、等高線
によりグラフ表示している。この結果、インパクトイオ
ン化によるキャリア発生は、動作層の表面部分と、動作
層とドレイン側中間濃度層との境界近傍、ドレイン側中
間領域およびドレイン領域とp型不純物層との境界領域
の近傍にかけて生じている。特にドレイン側中間濃度層
内部の動作層に近い部分で多く発生する、ことが判る。
そこで、本発明はドレイン側中間濃度層の構造を、ドレ
イン電圧を高くしたときに、MESFETの内部で電子
電流が流れる領域のうち電界強度が最も高くなるドレイ
ン側の中間濃度層で、電流密度を低下させ、深さ方向に
幅広く電流を拡散することにより、ドレイン抵抗を増加
させることなく、かつキャリア発生を可及的に抑制する
ことができるような形状とする。すなわち、ドレイン側
中間濃度層を、ソース側中間濃度層よりも低濃度でかつ
厚い(深い)層とすることで、ドレイン電流密度を低下
させ、インパクトイオン化によるキャリアの発生を抑制
する。
ン化のキャリア発生状態をシミレーションした結果を示
す。同図においては、MESFETのゲート電圧VG =
−0.2V、ドレイン電圧Vd=4.0V、の条件と
し、1cm-3/S当りの発生量を対数表示して、等高線
によりグラフ表示している。この結果、インパクトイオ
ン化によるキャリア発生は、動作層の表面部分と、動作
層とドレイン側中間濃度層との境界近傍、ドレイン側中
間領域およびドレイン領域とp型不純物層との境界領域
の近傍にかけて生じている。特にドレイン側中間濃度層
内部の動作層に近い部分で多く発生する、ことが判る。
そこで、本発明はドレイン側中間濃度層の構造を、ドレ
イン電圧を高くしたときに、MESFETの内部で電子
電流が流れる領域のうち電界強度が最も高くなるドレイ
ン側の中間濃度層で、電流密度を低下させ、深さ方向に
幅広く電流を拡散することにより、ドレイン抵抗を増加
させることなく、かつキャリア発生を可及的に抑制する
ことができるような形状とする。すなわち、ドレイン側
中間濃度層を、ソース側中間濃度層よりも低濃度でかつ
厚い(深い)層とすることで、ドレイン電流密度を低下
させ、インパクトイオン化によるキャリアの発生を抑制
する。
【0020】図5は、2次元デバイスシミュレーション
を用いて、上記実施例のトランジスタ構造と従来のBP
LDDのトランジスタ構造とについて、電流密度分布を
比較した結果を示したもので、ゲート電極のドレイン端
から、ドレイン側に0.06μmの距離にあるドレイン
側中間濃度層の、深さ方向の電流密度分布を示した。ゲ
ート電圧VG は、どちらも−0.2Vで、ドレイン電圧
はそれぞれの構造でドレインコンダクタンスが増加しは
じめる電圧として、BPLDD構造が4V、本発明の構
造で6Vである。同図中、実線で示される本発明の構造
では、点線で示されるBPLDD構造に比較して、電流
分布密度の最大値が約1/2に減少し、しかも、深さ方
向に幅広く分布している。そのため、ドレイン電流全体
を減少させることなく、インパクトイオン化によるキャ
リアの発生を抑え、高耐圧の特性を実現できたことが分
かる。
を用いて、上記実施例のトランジスタ構造と従来のBP
LDDのトランジスタ構造とについて、電流密度分布を
比較した結果を示したもので、ゲート電極のドレイン端
から、ドレイン側に0.06μmの距離にあるドレイン
側中間濃度層の、深さ方向の電流密度分布を示した。ゲ
ート電圧VG は、どちらも−0.2Vで、ドレイン電圧
はそれぞれの構造でドレインコンダクタンスが増加しは
じめる電圧として、BPLDD構造が4V、本発明の構
造で6Vである。同図中、実線で示される本発明の構造
では、点線で示されるBPLDD構造に比較して、電流
分布密度の最大値が約1/2に減少し、しかも、深さ方
向に幅広く分布している。そのため、ドレイン電流全体
を減少させることなく、インパクトイオン化によるキャ
リアの発生を抑え、高耐圧の特性を実現できたことが分
かる。
【0021】
【発明の効果】以上説明したように、本発明によれば、
短ゲートMESFETのもつ高速動作の特性を損なうこ
となく、インパクトイオン化によるキャリアの発生を抑
制することが可能となり、より理想的な飽和領域特性が
得られる。このため、高性能で安定に動作する電子回路
を実現することが可能である。
短ゲートMESFETのもつ高速動作の特性を損なうこ
となく、インパクトイオン化によるキャリアの発生を抑
制することが可能となり、より理想的な飽和領域特性が
得られる。このため、高性能で安定に動作する電子回路
を実現することが可能である。
【図1】本発明の実施例を示す断面図。
【図2】本発明のトランジスタ構造を形成する工程を示
す工程図。
す工程図。
【図3】従来構成におけるインパクトイオン化によるキ
ャリアの発生分布を示す説明図。
ャリアの発生分布を示す説明図。
【図4】本発明と従来構造のMESFETのソース・ド
レイン間電圧対ドレイン電流特性を示すグラフ。
レイン間電圧対ドレイン電流特性を示すグラフ。
【図5】本発明と従来構造のMESFETの電流密度分
布の比較を示すグラフ。
布の比較を示すグラフ。
【図6】従来のショットキ接合型電界効果トランジスタ
の構成例を示す断面図。
の構成例を示す断面図。
1 半絶縁性基板 2 動作層 3 動作層と異なる型の不純物分布層 4 ショットキゲート電極 5 ソース側中間濃度層 6 ドレイン側中間濃度層 7 ソース領域 8 ドレイン領域
Claims (4)
- 【請求項1】半導体基板上に形成された動作層と、 前記動作層上に形成されたショットキ接合型のゲート電
極と、 前記動作層の両側に形成された、前記動作層より高濃度
のソース及びドレイン領域と、 前記動作層と前記ソース領域との間に形成されたソース
側中間濃度層と、 前記動作層と前記ドレイン領域との間に形成されたドレ
イン側中間濃度層と、を備え、 前記ドレイン側中間濃度層は、前記ソース側中間濃度層
よりも低濃度かつ深さ方向に厚い層に形成される、 ことを特徴とするショットキ接合型電界効果トランジス
タ。 - 【請求項2】請求項1記載のショットキ接合型電界効果
トランジスタにおいて、 前記ドレイン側中間濃度層が、前記動作層と同一の深さ
までは前記動作層より低濃度であり、かつ前記動作層よ
り深さ方向に厚い層となる、ことを特徴とするショット
キ接合型電界効果トランジスタ。 - 【請求項3】請求項1または2記載のショットキ接合型
電界効果トランジスタにおいて、 前記動作層の下部に、更に、前記動作層とは異なる型の
不純物層が形成される、ことを特徴とするショットキ接
合型電界効果トランジスタ。 - 【請求項4】請求項1乃至3のいずれか1つに記載した
ショットキ接合型電界効果トランジスタにおいて、 前記ドレイン側中間濃度層のうちの、前記動作層と同等
の厚みの領域に、キャリア濃度を低下させるよう動作層
とは異なる型の不純物をイオン注入する、 ことを特徴とするショットキ接合型電界効果トランジス
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02832094A JP3335245B2 (ja) | 1994-02-25 | 1994-02-25 | ショットキ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02832094A JP3335245B2 (ja) | 1994-02-25 | 1994-02-25 | ショットキ接合型電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07235553A JPH07235553A (ja) | 1995-09-05 |
JP3335245B2 true JP3335245B2 (ja) | 2002-10-15 |
Family
ID=12245329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02832094A Expired - Fee Related JP3335245B2 (ja) | 1994-02-25 | 1994-02-25 | ショットキ接合型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
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