JP3327250B2

JP3327250B2 - 半導体記憶装置

Info

Publication number: JP3327250B2
Application number: JP13496599A
Authority: JP
Inventors: 真盛藤田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2002-09-24
Anticipated expiration: 2019-05-14
Also published as: KR100360504B1; JP2000331481A; KR20010029712A; US6418073B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データの読み出
し／書き込みを高速に行うため、プリチャージ回路にお
けるビットラインへのプリチャージ速度を向上させる半
導体記憶装置に係わるものである。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）などの半導体記憶装置において、デー
タの読み出し／書き込みを行う前のタイミングに、セン
スアンプに接続されたビット線対に対するプリチャージ
動作が行われている。このプリチャージの動作を早くす
ることにより、メモリセルへのデータの読み出し／書き
込み処理が高速に行える。図９に従来のＤＲＡＭにおけ
るメモリセルからセンスアンプまでの要部の回路の一例
を示す。

【０００３】図９において、ビット線対ＢＬ1〜ビット
線対ＢＬnの各ビット線（ＢＬＴ1〜ＢＬＴn，ＢＬＮ1〜
ＢＬＮn）のプリチャージを行う回路は、図９に示す構
成であり、すなわちプリチャージドライブ回路１００1
〜プリチャージドライブ回路１００q（qは自然数）、及
びプリチャージ回路ＳＷ1〜プリチャージ回路ＳＷnで構
成されている。ビット線対ＢＬ1〜ビット線対ＢＬnの各
ビット線（ＢＬＴ1〜ＢＬＴn，ＢＬＮ1〜ＢＬＮn）に
は、例えば、それぞれメモリセルＭＳ1〜メモリセルＭ
Ｓm（mは自然数、２×n＝m）が接続されている。

【０００４】例えば、メモリセルＭＳ1のデータを読み
出すとすると、図１０のタイミングチャートに従った読
み出し動作が行われる。このとき、ビット線対ＢＬ1〜
ビット線対ＢＬnの各ビット線は、制御信号ＰＤＬＢ１
が「Ｌ」レベルのため、各々プリチャージ回路ＳＷ1〜
プリチャージ回路ＳＷnによりプリチャージされてい
る。

【０００５】まず、時刻ｔ1において、メモリセルＭＳ1
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号が出力され、外部から入力される制御信号Ｒ
ＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下がる。
これにより、センスアンプ選択回路１は、入力される制
御信号ＲＡＳＢに基づき、所定のアドレスデコーダに対
応したセンスアンプ行に設けられたプリチャージドライ
ブ回路１００1〜プリチャージドライブ回路１００qへ、
時刻ｔ２において、「Ｈ」レベルの制御信号ＰＤＬＢ１
を出力する。

【０００６】そして、時刻ｔ3において、プリチャージ
ドライブ回路１００1〜プリチャージドライブ回路１０
０qは、制御信号ＰＤＬ１を各々「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。これにより、ビット線対Ｂ
Ｌ1〜ビット線対ＢＬnの各ビット線へのチャージ動作
は、終了する。このとき、ビット線対ＢＬ1〜ビット線
対ＢＬnの各ビット線は、例えば、メモリの電源電圧の
Ｖccに対して、Ｖcc／２の値にチャージされている。

【０００７】これにより、プリチャージ回路ＳＷ1〜プ
リチャージ回路ＳＷnにおけるビット線対ＢＬ1〜ビット
線対ＢＬnのイコライズを行うＭＯＳトランジスタがオ
フ状態となり、かつプリチャージ電流供給用のＭＯＳト
ランジスタがオフ状態となる。そして、時刻ｔ4におい
て、ビット線対ＢＬ1〜ビット線対ＢＬnの各々のビット
線がオープン状態となり、ワード線ＳＷＬ0が活性化さ
れて「Ｌ」レベルから「Ｈ」レベルへ立ち上がる。

【０００８】この結果、メモリセルＭＳ1に「Ｈ」のデ
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタに蓄積されている電荷がビット線ＢＬＴ1へ供
給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。

【０００９】そして、時刻ｔ5において、外部から入力
されるカラムアドレスに基づき、内部アドレス信号が図
示しないカラムデコーダから出力される。これにより、
所定のセンスアンプＳＡ1，センスアンプＳＡ2，…，セ
ンスアンプＳＡk（kは自然数、n＞k）のセンスアンプが
活性化される。すなわち、ビット線ＢＬＴ1とビット線
ＢＬＮ1とがセンスアンプＳＡ1の内部のセンスラインへ
接続され、ビット線ＢＬＴ2とビット線ＢＬＮ2とがセン
スアンプＳＡ2の内部のセンスラインへ接続され、…
…、ビット線ＢＬＴkとビット線ＢＬＮkとがセンスアン
プＳＡkの内部のセンスラインへ接続される。

【００１０】これにより、センスアンプＳＡ1は、ビッ
ト線ＢＬＴ1とビット線ＢＬＮ1との電圧差を増幅し、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、出力ドライバへ「Ｈ」レベルのデータを出力す
る。

【００１１】そして、時刻ｔ6において、図示しないロ
ウアドレスデコーダ回路から出力される制御信号ＲＡＳ
Ｂが「Ｌ」レベルから「Ｈ」レベルに立ちあがる。これ
により、時刻ｔ7において、センスアンプＳＡ1，……，
センスアンプＳＡkは不活性化され、ワード線ＳＷＬ0も
同様に不活性化されて「Ｈ」レベルから「Ｌ」レベルへ
立ち下がる。これにより、ビット線対ＢＬ1〜ビット線
対Ｂnの各ビット線は、オープン状態となる。

【００１２】そして、時刻ｔ8において、制御信号ＲＡ
ＳＢが「Ｈ」レベルとなることにより、センスアンプ選
択回路１は、制御信号ＰＤＬＢ１を「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。

【００１３】この結果、時刻ｔ9において、プリチャー
ジドライブ回路１００1〜プリチャージドライブ回路１
００qは、各々制御信号ＰＤＬ1を「Ｌ」レベルから
「Ｈ」レベルへ立ち上げる。これにより、プリチャージ
回路ＳＷ1〜プリチャージ回路ＳＷnの内部のＭＯＳトラ
ンジスタがオン状態となり、ビット線対ＢＬ1〜ビット
線対ＢＬnの各ビット線がプリチャージされる。そし
て、時刻ｔ15において、ビット線対ＢＬ1〜ビット線対
ＢＬnの各ビット線のの電圧が「Ｖcc／２」となり、プ
リチャージが終了する。

【００１４】この時刻ｔ8から時刻ｔ15までのチャージ
の時間を短縮することにより、データの読み出しまでの
待ち時間が短縮され、読み出し動作を高速に行うことが
可能である。これに対する対策としては、プリチャージ
回路ＳＷ1〜プリチャージ回路ＳＷnの内部のＭＯＳトラ
ンジスタのオン状態への移行の時間を短縮することと、
プリチャージ回路ＳＷ1〜プリチャージ回路ＳＷnの内部
のＭＯＳトランジスタのチャージ電流を増加させること
が考えられる。

【００１５】この対策として、プリチャージ回路ＳＷ1
〜プリチャージ回路ＳＷnの内部のＭＯＳトランジスタ
のチャネル長は電圧などの要因で決定されており、プリ
チャージ回路ＳＷ1〜プリチャージ回路ＳＷnの内部のＭ
ＯＳトランジスタのトランジスタ幅を大きく、また、こ
のＭＯＳトランジスタのオン状態におけるチャネルコン
ダクタンス（コンダクタンス）を向上させることが考え
られる。

【００１６】しかしながら、使用するＭＯＳトランジス
タのチャネル幅を大きくするため、プリチャージ回路Ｓ
Ｗ1〜プリチャージ回路ＳＷnの形成領域の面積が増加す
る。このため、プリチャージ回路ＳＷ1〜プリチャージ
回路ＳＷnが図１１に示すセンスアンプ回路等が設けら
れる領域ＳＡに形成されるため、限られたメモリセル領
域ＭＳの境界部分を広げる結果となり、半導体記憶装置
の全体のチップ面積を増加させてしまうことになる。こ
こで、図１１は、シェアードセンス方式を用いたＤＲＡ
Ｍの構成を示す概念図である。

【００１７】従って、プリチャージ回路ＳＷ1〜プリチ
ャージ回路ＳＷnを構成するＭＯＳトランジスタのチャ
ネル幅を大きくするのではなく、これらのＭＯＳトラン
ジスタのゲートの電位の上昇時間を短縮させて、すなわ
ちこれらのＭＯＳトランジスタのターンオン時間の短縮
させてプリチャージ開始のタイミングを早くするか、又
はこれらのＭＯＳトランジスタのゲート電圧を増加させ
てチャネルコンダクタンスを向上させることにより、プ
リチャージ回路ＳＷ1〜プリチャージ回路ＳＷnを構成す
るＭＯＳトランジスタの駆動能力を上げることが考えら
れる。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
た半導体記憶装置においては、プリチャージ回路ＳＷ1
〜プリチャージ回路ＳＷnを構成するＭＯＳトランジス
タを駆動させる、すなわちこれらのＭＯＳトランジスタ
のゲートに電荷をチャージさせるチャージ電流を流す、
プリチャージドライブ回路１００1〜プリチャージドラ
イブ回路１００qのＭＯＳトランジスタが、ｐチャネル
型のＭＯＳトランジスタＰＭで構成されている。

【００１９】また、プリチャージドライブ回路１００1
〜プリチャージドライブ回路１００qは、各々対応する
クロス領域ＣＲ（図１１参照）に構成されている。この
ため、プリチャージ回路ＳＷ1〜プリチャージ回路ＳＷn
を構成するＭＯＳトランジスタのターンオン時間を短縮
させようとして、ＭＯＳトランジスタＰＭのチャネル幅
を大きくしていくと、クロス領域ＣＲの面積を増加させ
る必要が出てくる。

【００２０】クロス領域ＣＲの近傍は、図１１における
領域Ｔを拡大した図１２に示す構造となっている。すな
わち、ＭＯＳトランジスタＰＭが形成可能な領域は、ク
ロス領域ＣＲ内のｎ-ＷＥＬＬ領域ＮＷのみである。こ
の図で、領域ＰＡは、ｎチャネル型のＭＯＳトランジス
タを作成する領域（ｐ基板またはｐ−ＷＥＬＬ領域）を
示している。ＳＰは分離領域であり、ｎ-ＷＥＬＬ領域
ＮＷと、ｎチャネル型のＭＯＳトランジスタを作成する
領域との分離を行っている。このため、プリチャージ回
路ＳＷ1〜プリチャージ回路ＳＷnを構成するＭＯＳトラ
ンジスタのターンオン時間を大幅に短縮させるほど、Ｍ
ＯＳトランジスタＰＭのチャネル幅を増加させることは
困難である。

【００２１】また、プリチャージ回路ＳＷ1〜プリチャ
ージ回路ＳＷnを構成するＭＯＳトランジスタのゲート
電圧を上昇させて、すなわち制御信号ＰＤＬ１の電圧レ
ベルを引き上げることで、これらのＭＯＳトランジスタ
チャネルのコンダクタンスを向上させようとすると、プ
リチャージドライブ回路１００1〜プリチャージドライ
ブ回路１００qにおけるＭＯＳトランジスタＰＭのソー
スに接続されている電源の電圧を上げる必要がある。

【００２２】しかしながら、単にソースに接続される電
源の電圧を上げた場合、ｐ型拡散層のＭＯＳトランジス
タＰＭのソースと、ｎ-ＷＥＬＬ領域に所定のウェル電
圧を与える分離領域ＳＰのｎ型の拡散層との電位が順方
向となり（図１３参照）、ＭＯＳトランジスタＰＭのソ
ースからｎ-ＷＥＬＬ領域ＮＷを介して、分離領域ＳＰ
のｎ型の拡散層に対して不必要な電流が流れてしまう。

【００２３】このため、ｎ-ＷＥＬＬ領域ＮＷの電圧を
ＭＯＳトランジスタＰＭのソースと同じ電圧とすれば良
いが、ｎ-ＷＥＬＬ領域ＮＷには、センスアンプＳＡ1〜
センスアンプＳＡnも形成されている。従って、このｎ-
ＷＥＬＬ領域ＮＷの電圧を上昇させると、センスアンプ
の電源電位よりも高くなり、センスアンプの能力が低下
して、半導体記憶装置のアクセス時間が遅くなってしま
う。

【００２４】そこで、センスアンプＳＡ1〜センスアン
プＳＡnのｐチャネル型ＭＯＳトランジスタが構成され
るｎ-ＷＥＬＬ領域と、プリチャージドライブ回路１０
０1〜プリチャージドライブ回路１００qにおけるＭＯＳ
トランジスタＰＭが構成されるｎ−ＷＥＬＬ領域とを分
離して形成し、ＭＯＳトランジスタＰＭが構成されるｎ
−ＷＥＬＬ領域、及びＭＯＳトランジスタＰＭのソース
に接続される電源の電圧を上昇させることが考えられ
る。

【００２５】しかしながら、上述したように、異なった
電位のｎ-ＷＥＬＬ領域を分離して形成すると、各々電
位を安定させる分離領域ＳＰが必要となり、クロス領域
ＣＲにおけるｎ-ＷＥＬＬ領域の面積がかなり小さいも
のとなる。すなわち、図１３に示す様に、ＭＯＳトラン
ジスタＰＭの拡散層と分離領域ＳＰのｎ型拡散層との距
離ｄ1，分離領域ＳＰのｎ型拡散層の幅ｄ2，分離領域Ｓ
Ｐのｎ型拡散層とｎ−ＷＥＬＬのエッジとの距離ｄ3，
ｎ−ＷＥＬＬのエッジと分離領域ＳＰのｐ型拡散層との
距離ｄ4，分離領域ＳＰのｐ型拡散層の幅ｄ5，及び分離
領域ＳＰのｐ型拡散層とｎチャネル型のＭＯＳトランジ
スタＮＭの拡散層との距離ｄ6は、ぞれぞれレイアウト
のデザインルールで決められている所定の値が必要とな
る。

【００２６】結果的に、ＭＯＳトランジスタＰＭのチャ
ネル幅を十分にとることができず、ＭＯＳトランジスタ
ＰＭは、プリチャージ回路ＳＷ1〜プリチャージ回路Ｓ
Ｗnを構成するＭＯＳトランジスタのターンオン時間を
遅くしてしまい、制御信号ＰＤＬ１の電圧レベルを上げ
た効果が無くなる。

【００２７】また、ＭＯＳトランジスタＰＭのチャネル
幅を十分にとるため、分離させたｎ−ＷＥＬＬ領域の面
積を増加させようとすると、実質的にクロス領域ＣＲを
広げることとなり、半導体集積回路のチップサイズが増
大してしまう。

【００２８】本発明は、このような背景の下になされた
もので、チップサイズを増加させることなく、プリチャ
ージの時間を短縮させて、メモリのアクセスを行うサイ
クルタイムを高速化することが可能な半導体記憶装置を
提供する事にある。

【００２９】

【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、複数のメモリセルから構成さ
れるメモリセル領域と、前記メモリセルを選択する複数
のワード線と、外部から入力されるアドレス信号に基づ
き、このアドレスが指定するメモリセルが接続された前
記ワード線を活性化させるワード線駆動回路と、活性化
されたワード線により選択された前記メモリセルに記憶
されている情報が所定のプリチャージ電圧からの電圧変
化として読み出される、このメモリセルに接続されたビ
ット線と、隣接する前記ビット線が２本組み合わせて形
成されたビット線対の電位差を増幅して、前記メモリセ
ルに記憶されているデータを検出するセンスアンプと、
前記ワード線が前記メモリセルを選択する前に、前記セ
ンスアンプに接続された前記ビット線対の２本のビット
線の電位をチャージするプリチャージ回路と、このプリ
チャージ回路を構成し、前記ビット線と電源との間にあ
って前記ビット線にプリチャージ電流を供給するｎチャ
ネル型の第１のＭＯＳトランジスタのゲートに、ｎチャ
ネル型の第２のＭＯＳトランジスタから所定の「Ｈ」レ
ベルの電圧の制御信号を供給するドライブ回路とを具備
し、前記第２のＭＯＳトランジスタをオン状態とする、
この第２のＭＯＳトランジスタのゲートに入力されるオ
ン信号の電圧が、前記制御信号の電圧とこの第２のＭＯ
Ｓトランジスタのしきい値電圧とを加えた電圧値以上で
あることを特徴とする。

【００３０】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、内部論理回路からの前記第２の
ＭＯＳトランジスタをオンするチャージ信号の「Ｈ」レ
ベルの電圧を、前記制御信号の電圧とこの第２のＭＯＳ
トランジスタのしきい値電圧とを加えた電圧値以上の電
圧を前記オン信号として出力する電圧変換回路を具備す
ることを特徴とする。

【００３１】請求項３記載の発明は、請求項１または請
求項２に記載の半導体記憶装置において、前記制御信号
の電圧を内部論理回路で使用されている電源電圧より高
い値とすることを特徴とする。

【００３２】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体記憶装置において、プ
リチャージ回路が前記ビット線対に対してプリチャージ
を行うタイミングより前に、前記電圧変換回路へ昇圧電
圧を供給することを特徴とする。

【００３３】請求項５記載の発明は、請求項１ないし請
求項４のいずれかに記載の半導体記憶装置において、ソ
ースが接地され、前記第１のＭＯＳトランジスタのゲー
トにドレインが接続され、ゲートに前記電圧変換回路の
前段から前記チャージ信号の反転論理のプリチャージ停
止信号が入力されるｎチャネル型の第３のＭＯＳトラン
ジスタを具備することを特徴とする。

【００３４】請求項６に記載の発明は、請求項１ないし
請求項５のいずれかに記載の半導体記憶装置において、
前記ドライバ回路が、前記第２のＭＯＳトランジスタと
前記第３のトランジスタとで構成されることを特徴とす
る。

【００３５】請求項７に記載の発明は、請求項１ないし
請求項６のいずれかに記載の半導体記憶装置において、
前記センスアンプと前記ワード線駆動回路とが交差する
部分に、前記センスアンプ，前記ワード線駆動回路及び
メモリセルが形成されないクロス領域が存在し、前記第
２のＭＯＳトランジスタ及び前記第３のＭＯＳトランジ
スタがこのクロス領域に形成されることを特徴とする。

【００３６】請求項８に記載の発明は、請求項１ないし
請求項６のいずれかに記載の半導体記憶装置において、
前記センスアンプと前記ワード線駆動回路とが交差する
部分に、前記センスアンプ，前記ワード線駆動回路及び
メモリセルが形成されないクロス領域が存在し、前記第
２のＭＯＳトランジスタが一のクロス領域に構成され、
前記第３のＭＯＳトランジスタが他のクロス領域に形成
されることを特徴とする。

【００３７】請求項９に記載の発明は、請求項１ないし
請求項８のいずれかに記載の半導体記憶装置において、
前記プリチャージ停止信号の立ち上がり時にのみ、プリ
チャージ停止信号の前記第３のＭＯＳトランジスタのゲ
ートへの伝搬を所定の時間遅らせる、前記第３のＭＯＳ
トランジスタのゲートと前記電圧変換回路の前段との間
に設けられたディレイ回路を具備することを特徴とす
る。

【００３８】請求項１０に記載の発明は、請求項１ない
し請求項９のいずれかに記載の半導体記憶装置におい
て、前記第３のＭＯＳトランジスタのチャネル幅を前記
第２のチャネル幅より大きく構成することを特徴とす
る。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体記憶装置の構成を示すブロック図である。こ
の図において、１はセンスアンプ選択回路であり、外部
から供給される制御信号ＲＡＳＢのタイミングで、ロウ
デコーダ（ＸＤＥＣ：図１１参照）から入力される内部
アドレス信号ＡＤＲに基づき、この内部アドレス信号Ａ
ＤＲに対応するセンスアンプ行、例えばセンスアンプＳ
Ａ1〜センスアンプＳＡnの選択を行う。

【００４０】また、センスアンプ選択回路１は、このセ
ンスアンプＳＡ1〜センスアンプＳＡnに各々接続される
ビット線ＢＬＴ1〜ビット線ＢＬＴn，ビット線ＢＬＮ1
〜ビット線ＢＬＮnの所定のプリチャージ電圧へプリチ
ャージを行うプリチャージ制御信号ＰＤＬＢを出力す
る。２はインバータであり、センスアンプ選択回路１か
ら入力されるプリチャージ制御信号ＰＤＬＢの信号の極
性を反転して、電圧変換回路３（図１１参照）へ出力す
る。

【００４１】電圧変換回路３は、入力されるプリチャー
ジ制御信号ＰＤＬＢの反転された信号の「Ｈ」レベル側
の電圧値を、半導体記憶装置の図示しない論理回路で使
用されている電源電圧Ｖccと、プリチャージドライブ回
路５1（プリチャージドライブ回路５2〜プリチャージド
ライブ回路５q）のＭＯＳトランジスタＮＭ1のしきい値
電圧Ｖt1とを加えた値「Ｖcc＋Ｖt1」以上の電圧ＶDVに
変換して、プリチャージ駆動信号ＰＤＬＤとして出力す
る。この電圧ＶDVは、図示しない昇圧回路から昇圧電圧
ＶＢＯＯＴとして、プリチャージが開始されるタイミン
グより前に供給される。すなわち、外部から制御信号Ｒ
ＡＳＢが「Ｌ」レベルで入力された時点で、昇圧回路
は、電圧変換回路３へ昇圧電圧ＶＢＯＯＴを供給する。

【００４２】プリチャージドライブ回路５1（プリチャ
ージドライブ回路５2〜プリチャージドライブ回路５q）
は、クロス領域ＣＲ（図１１参照）に形成され、ｎチャ
ネル型のＭＯＳトランジスタＮＭ1と、ｎチャネル型の
ＭＯＳトランジスタＮＭ２とで構成されている。また、
プリチャージドライブ回路５1（プリチャージドライブ
回路５2〜プリチャージドライブ回路５q）は、プリチャ
ージ駆動信号ＰＤＬＤが「Ｈ」レベルで入力されると、
プリチャージ信号ＰＤＬを「Ｈ」レベルで出力する。

【００４３】すなわち、プリチャージドライブ回路５1
のＭＯＳトランジスタＮＭ1は、ゲートに「Ｈ」レベル
のプリチャージ駆動信号ＰＤＬＤが入力されるとオン状
態となり、また、このプリチャージ駆動信号ＰＤＬＤの
電圧が「Ｖcc＋Ｖt1」以上のため、「Ｈ」レベルの値が
電源電圧「Ｖcc」の電圧値であるプリチャージ信号ＰＤ
Ｌを出力する。

【００４４】このとき、プリチャージ制御信号ＰＤＬＢ
は、プリチャージ制御信号ＰＤＬＤの逆の極性であるた
め、「Ｌ」レベルとなっている。このため、ＭＯＳトラ
ンジスタＮＭ2はオフ状態となっている。逆に、プリチ
ャージドライブ回路５1（プリチャージドライブ回路５2
〜プリチャージドライブ回路５q）は、プリチャージ駆
動信号ＰＤＬＤが「Ｌ」レベルで入力されると、プリチ
ャージ信号ＰＤＬを「Ｌ」レベルで出力する。

【００４５】すなわち、プリチャージ制御信号ＰＤＬＢ
は、プリチャージ制御信号ＰＤＬＤの逆の極性であるた
め、「Ｈ」レベルとなっている。このため、ＭＯＳトラ
ンジスタＮＭ2は、オン状態となっており、プリチャー
ジ制御信号を「Ｈ」レベルから「Ｌ」レベルへ引き下げ
る。また、プリチャージ制御信号ＰＤＬＢは、直接にセ
ンスアンプ選択回路１からプリチャージドライブ回路５
1（プリチャージドライブ回路５2〜プリチャージドライ
ブ回路n）へ入力されているため、「Ｌ」レベルから
「Ｈ」レベルへ遷移したとき高速にプリチャージ信号Ｐ
ＤＬを「Ｈ」レベルから「Ｌ」レベルへ遷移させること
ができる。このとき、プリチャージ制御信号ＰＤＬＤ
は、プリチャージ駆動信号ＰＤＬＤが「Ｌ」レベルで入
力されているため、オフ状態となっている。

【００４６】プリチャージ回路ＳＷ1（プリチャージ回
路ＳＷ2〜プリチャージ回路ＳＷn）は、図１１における
領域ＳＡに設けられ、ｎチャネル型のＭＯＳトランジス
タＮＭ3，ＭＯＳトランジスタＮＭ4，ＭＯＳトランジス
タＮＭ5により構成されている。また、プリチャージ回
路ＳＷ1（プリチャージ回路ＳＷ2〜プリチャージ回路Ｓ
Ｗn）は、センスアンプＳＡ1（センスアンプＳＡ2〜セ
ンスアンプＳＡnが活性化される前に、ビット線対ＢＬ1
（ビット線対ＢＬ2〜ビット線対ＢＬn）を所定のプリチ
ャージ電圧、例えばプリチャージ電圧「（Ｖcc／２）」
へチャージする。

【００４７】ここで、ＭＯＳトランジスタＮＭ3は、入
力されるプリチャージ信号が「Ｈ」レベルの場合にオン
状態となり、ビット線対ＢＬ1を構成するビット線ＢＬ
Ｔ1の電圧と、ビット線ＢＬＴＮ1の電圧とを同一の値と
するイコライズを行う。

【００４８】ＭＯＳトランジスタＮＭ4は、ドレインが
プリチャージ電圧を供給する電源に接続され、ソースが
ビット線ＢＬＴ1に接続されており、プリチャージ信号
が「Ｈ」レベルでゲートに入力されると、ビット線ＢＬ
Ｔ1を電圧値「Ｖcc／２」へプリチャージする。同様
に、ＭＯＳトランジスタＮＭ5は、ドレインがプリチャ
ージ電圧を供給する電源に接続され、ソースがビット線
ＢＬＮ1に接続されており、プリチャージ信号が「Ｈ」
レベルでゲートに入力されると、ビット線ＢＬＮ1を電
圧値「Ｖcc／２」へプリチャージする。

【００４９】ビットラインＢＬＴ1には、メモリセルＭ
Ｓ1及び図示しない複数のメモリセルが接続されてい
る。同様に、ビットラインＢＬＮ1には、メモリセルＭ
Ｓ2及び図示しない複数のメモリセルが接続されてい
る。また、他の、ビット線対ＢＬ2〜ビット線対ＢＬnを
構成するビット線にも複数のメモリセルが接続されてい
る。メモリセルＭＳ1，メモリセルＭＳ3，……，メモリ
セルＭＳ(m-3)，メモリセルＭＳ(m-1)には、ワード線
（副ワード線）ＳＷＬ0が接続されており、メモリセル
ＭＳ2，メモリセルＭＳ4，……，メモリセルＭＳ(m-
2)，メモリセルＭＳmには、ワード線（副ワード線）Ｓ
ＷＬ1が接続されている。

【００５０】ここで、この一実施形態の半導体記憶装置
には、分割ワード線方式の構成が一例として用いられて
おり、主ワード線（図１１のロウデコーダＸＤＥＣの出
力）が複数の副ワード線（図１１の副ロウデコーダＳＷ
Ｄの出力）に分割されて、各メモリセルの選択を行って
いる。

【００５１】メモリセルＭＳ1〜メモリセルＭＳmは、図
１１のメモリセル領域ＭＳに形成され、各々ｎチャネル
型のＭＯＳトランジスタＮＭ50とコンデンサＣとで構成
されている。例えば、メモリセルＭＳ1に注目すると、
ＭＯＳトランジスタＮＭ50は、ゲートがワード線ＳＷＬ
0に接続され、ドレインがビット線ＢＬＴ1に接続され、
ソースがコンデンサＣの一端に接続されている。コンデ
ンサＣの他端は、所定の電圧、例えば電圧「Ｖcc／２」
に電源に接続されている。他のメモリセルの構成も同様
である。

【００５２】また、コンデンサＣは、データの記憶を電
荷の蓄積として電圧レベルにより行う、すなわち、
「Ｈ」レベルのデータとして前記一端に電圧「Ｖcc／
２」より高い（以上の）電圧、また「Ｌ」レベルのデー
タとして「Ｖcc／２」より低い電圧となるように、各々
記憶するデータの状態に応じて電荷を蓄えることで、デ
ータの保持（記憶）を行う。

【００５３】例えば、ロウデコーダＸＤＥＣ及び副ロウ
デコーダＳＷＤ（図１１参照）がロウアドレスＡＤＲに
基づき、ワード線ＳＷＬ0を選択し、副ロウデコーダＳ
ＷＤ（図１１参照）がこの選択されたワード線ＳＷＬ0
を活性化すると、すなわちワード線ＳＷＬ0を「Ｈ」レ
ベルとする。これにより、メモリセルＭＳ1内のＭＯＳ
トランジスタＮＭ50がオン状態となり、コンデンサＣに
「Ｈ」レベルのデータが蓄えられている場合、コンデン
サＣに蓄えられた電荷がビット線ＢＬＴ1へ移動し、ビ
ット線ＢＬＴ1の電圧は、ビット線ＢＬＴ1とコンデンサ
Ｃとの容量比に対応した値だけ上昇する。

【００５４】逆に、コンデンサＣに「Ｌ」レベルのデー
タが蓄えられている場合、ワード線ＳＷＬ0活性化され
ると、ビット線ＢＬＴ1の電荷がコンデンサＣへ移動
し、ビット線ＢＬＴ1の電圧がビット線ＢＬＴ1とコンデ
ンサＣとの容量比に対応した値だけ下降する。他のメモ
リセルＭＳ2〜メモリセルＭＳm及び図示しないメモリセ
ルも、上述したメモリセルＭＳ1と同様にデータが記憶
され、各々が接続されたワード線ＳＷＬ0，ワード線Ｓ
ＷＬ1，…が活性化されると、各々記憶されているデー
タがビット線ＢＬＴ2〜ビット線ＢＬＴn，ビット線ＢＬ
Ｎ2〜ビット線ＢＬＮnの電圧値の変化として、それぞれ
対応するビット線ＢＬＴ2〜ビット線ＢＬＴn，ビット線
ＢＬＮ2〜ビット線ＢＬＮnへ出力される。

【００５５】ビット線ＢＬＴ1〜ビット線ＢＬＴn，ビッ
ト線ＢＬＮ1〜ビット線ＢＬＮnは、それぞれ構成するビ
ット線対ＢＬ1〜ビット線対ＢＬn毎に、それぞれセンス
アンプＳＷ1〜センスアンプＳＡnへ接続されている。セ
ンスアンプＳＡ1〜センスアンプＳＡnは、図１１におけ
る領域ＳＡに設けられ、入力されるビット線対のビット
線の各々の電圧の差を増幅して、コンデンサＣに記憶さ
れているデータの検出を行う。

【００５６】センスアンプＳＡ1〜センスアンプＳＡnに
おいて検出されたデータは、カラムアドレスに基づき、
図１１の領域ＹＤＥＣに設けられたＹスイッチにより選
択される。ここで、選択されたデータは、図示しないデ
ータアンプへ出力され、このデータアンプにより、接地
電圧と電源電圧Ｖccとの幅に増幅した後に出力バッファ
へ送られ、最終的に入出力回路ＰＩＯ（図１１参照）を
介して外部回路へ出力される。

【００５７】次に、図２を用いて図１における電圧変換
回路３を詳細に説明する。図２は、電圧変換回路３の構
成を示す概念図である。この図において、ＮＰ10はｐチ
ャネル型のＭＯＳトランジスタであり、ソースが昇圧電
源ＶＢＯＯＴに接続され、ゲートが端子Ｔ11へ接続さ
れ、ドレインがＭＯＳトランジスタ１０のドレインが接
続されている。ここで、昇圧電源ＶＢＯＯＴは、図示し
ない昇圧回路からプリチャージが開始されるタイミング
より前に電圧変換回路３へ供給される電圧である。ま
た、昇圧電源ＶＢＯＯＴは、プリチャージ駆動信号ＰＤ
ＬＤの「Ｈ」レベルに用いられる「Ｖcc＋Ｖt1」の値よ
り高い電圧である。

【００５８】

【００５９】ＮＰ11はｐチャネル型のＭＯＳトランジス
タであり、ソースが昇圧電源ＶＢＯＯＴに接続され、ゲ
ートがＭＯＳトランジスタ１０のドレインへ接続され、
ドレインが端子Ｔ11へ接続されている。ＭＯＳトランジ
スタＮＭ10は、ソースが接地されたｎチャネル型のＭＯ
Ｓトランジスタであり、ドレインがＭＯＳトランジスタ
ＮＰ10のドレインと接続され、ゲートが端子Ｔ10へ接続
されている。

【００６０】ＮＭ11はソースが接地されたｎチャネル型
のＭＯＳトランジスタであり、ドレインがＭＯＳトラン
ジスタＮＰ11のドレインと接続され、ゲートがインバー
タ１０の出力端子に接続されている。インバータ１０
は、端子Ｔ10から入力端子へ入力されるインバータ２か
らの信号を反転し、出力端子からＭＯＳトランジスタＮ
Ｍ11のゲートへ出力する。

【００６１】ＭＯＳトランジスタＮＰ10のゲート及びＭ
ＯＳトランジスタＮＰ11のゲートをそれぞれ対向するＭ
ＯＳトランジタのドレインへ接続させるのは、ＭＯＳト
ランジスタＮＰ10のゲート及びＭＯＳトランジスタＮＰ
11のゲートを電源ＶＢＯＯＴの「Ｈ」レベルとし、完全
にオフ状態とするためである。

【００６２】例えば、センスアンプ選択回路１がプリチ
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
インバータ２は入力されるプリチャージ制御信号ＰＤＬ
Ｂを反転して、「Ｈ」レベルの反転信号として出力す
る。これにより、端子Ｔ10にはプリチャージ制御信号Ｐ
ＤＬＢの反転信号が「Ｈ」レベルで出力される。そし
て、ＮＭＯＳトランジスタＮＭ10は、ゲートに「Ｈ」レ
ベルの反転信号が入力され、ドレインが「Ｌ」レベルに
引き下げられる。

【００６３】同時に、インバータ１０の入力端子に
「Ｈ」レベルの反転信号が入力され、インバータ１０は
この反転信号を反転し、「Ｌ」レベルの信号として、Ｍ
ＯＳトランジスタＮＭ11のゲートへ出力する。これによ
り、ＭＯＳトランジスタＮＭ11は、オフ状態となる。

【００６４】この結果、ＭＯＳトランジスタＮＰ11のゲ
ートが「Ｌ」レベルとなり、ＭＯＳトランジスタＮＰ11
はオン状態となり、ＭＯＳトランジスタＮＭ11がオフ状
態のため、端子Ｔ11の電圧レベルを「Ｈ」レベルに上昇
させる。そして、ＭＯＳトランジスタＮＰ10は、ゲート
が「Ｈ」レベルとなるためオフ状態となる。これに伴
い、ＭＯＳトランジスタＮＭ10のドレインの電圧は、接
地電圧に近い「Ｌ」レベルへ下がる。

【００６５】従って、センスアンプ選択回路１がプリチ
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
電圧変換回路３は、ＭＯＳトランジスタＮＭ1のしきい
値電圧Ｖt1とを加えた値「Ｖcc＋Ｖt1」より高い値の昇
圧電圧ＶＢＢＴ（電圧ＶDV）の電圧レベルのプリチャー
ジ駆動信号ＰＤＬＤを出力する。

【００６６】また、逆に、センスアンプ選択回路１がプ
リチャージ制御信号ＰＤＬＢを「Ｈ」レベルで出力する
と、インバータ２は入力されるプリチャージ制御信号Ｐ
ＤＬＢを反転して、「Ｌ」レベルの反転信号として出力
する。これにより、端子Ｔ10にはプリチャージ制御信号
ＰＤＬＢの反転信号が「Ｌ」レベルで出力される。そし
て、ＮＭＯＳトランジスタＮＭ10は、ゲートに「Ｌ」レ
ベルの反転信号が入力され、オフ状態となる。

【００６７】同時に、インバータ１０の入力端子に
「Ｌ」レベルの反転信号が入力され、インバータ１０は
この反転信号を反転し、「Ｈ」レベルの信号として、Ｍ
ＯＳトランジスタＮＭ11のゲートへ出力する。これによ
り、ＭＯＳトランジスタＮＭ11は、オン状態となる。

【００６８】この結果、ＭＯＳトランジスタＮＰ11のゲ
ートが「Ｈ」レベルとなり、ＭＯＳトランジスタＮＰ11
はオフ状態となり、ＭＯＳトランジスタＮＭ11がオン状
態のため、端子Ｔ11の電圧レベルを「Ｌ」レベルに低下
させる。そして、ＭＯＳトランジスタＮＰ10は、ゲート
が「Ｌ」レベルとなるためオン状態となる。これに伴
い、ＭＯＳトランジスタＮＭ10のドレインの電圧は、昇
圧電圧ＶＢＯＯＴの電圧値の「Ｈ」レベルへ上昇する。

【００６９】従って、センスアンプ選択回路１がプリチ
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
電圧変換回路３は、接地電圧の電圧値の「Ｌ」レベルの
プリチャージ駆動信号ＰＤＬＤを出力する。

【００７０】次に、図３を用いて図１におけるセンスア
ンプ回路ＳＡ1〜センスアンプＳＡnの詳細な説明を行
う。図３は、センスアンプ回路ＳＡ1〜センスアンプ回
路ＳＡnの構成及び周辺回路を示した概念図である。こ
の図において、図１で説明した構成には、同一の符号を
付して説明を省略する。なお、この一実施形態のセンス
アンプ構成は、シェアード型センスアンプであり、図１
で省略されていたが、２組のビット線対が１つのセンス
アンプを共有する構成となっている。

【００７１】例えば、センスアンプ回路ＳＡ1には、図
１で示した様に、ビット線ＢＬＴ1とビット線ＢＬＮ1と
で構成されたビット線対ＢＬ1と、ビット線ＢＬＢＴ1と
ビット線ＢＬＢＮ1とで構成されたビット線対ＢＬＢ1と
が接続され、各々に設けられているメモリセルの記憶レ
ベルの判定を選択的に行う。

【００７２】同様に、他のセンスアンプ回路ＳＡ2〜セ
ンスアンプＳＡnも、ビット線ＢＬＴ2，…，ビット線Ｂ
ＬＴn及びビット線ＢＬＮ2，…，ビット線ＢＬＮnで各
々構成されたビット線対ＢＬ2，…，ビット線対ＢＬn
と、ビット線ＢＬＢＴ2，…，ビット線ＢＬＢＴn及びビ
ット線ＢＬＢＮ2，…，ビット線ＢＬＢＮnで構成された
ビット線対ＢＬＢ2，…，ビット線対ＢＬＢnとが接続さ
れ、各々に設けられているメモリセルの記憶レベルの判
定を選択的に行う。

【００７３】センスアンプ回路ＳＡ1は、センスアンプ
ＳＡＰ1と、ｎチャネル型のＭＯＳトランジスタＭＴ，
ｎチャネル型のＭＯＳトランジスタＭＮ，ｎチャネル型
のＭＯＳトランジスタＭＴＢ，ｎチャネル型のＭＯＳト
ランジスタＭＮＢ，ｎチャネル型のＭＯＳトランジスタ
ＳＭＴ及びｎチャネル型のＭＯＳトランジスタＳＭＮと
で構成されている。

【００７４】同様に、センスアンプ回路ＳＡ2〜センス
アンプ回路ＳＡnは、各々センスアンプＳＡＰ2，……，
センスアンプＳＡＰnと、ｎチャネル型のＭＯＳトラン
ジスタＭＴ，ｎチャネル型のＭＯＳトランジスタＭＮ，
ｎチャネル型のＭＯＳトランジスタＭＴＢ，ｎチャネル
型のＭＯＳトランジスタＭＮＢ，ｎチャネル型のＭＯＳ
トランジスタＳＭＴ及びｎチャネル型のＭＯＳトランジ
スタＳＭＮとで構成されている。

【００７５】センスアンプ回路ＳＡ1〜センスアンプ回
路ＳＡnにおけるＭＯＳトランジスタＭＴ及びＭＯＳト
ランジスタＭＮは、図示しない内部回路から入力される
選択信号ＴＧ0が「Ｈ」レベルとなった場合、シェアー
ド型センスアンプ構成において、ビット線対ＢＬ1，…
…，ビット線対ＢＬnを選択して、センスアンプＳＡＰ
1，…，センスアンプＳＡＰnへ接続する。このとき、選
択信号ＴＧ1は「Ｌ」レベルとなっている。

【００７６】一方、センスアンプ回路ＳＡ1〜センスア
ンプ回路ＳＡnにおけるＭＯＳトランジスタＭＴＢ及び
ＭＯＳトランジスタＭＮＢは、図示しない内部回路から
入力される選択信号ＴＧ1が「Ｈ」レベルとなった場
合、シェアード型センスアンプ構成において、ビット線
対ＢＬＢ1，……，ビット線対ＢＬＢnを選択して、セン
スアンプＳＡＰ1，…，センスアンＳＡＰnへ接続する。
このとき、選択信号ＴＧ0は「Ｌ」レベルとなってい
る。

【００７７】センスアンプＳＡＰ1〜センスアンプＳＡ
Ｐnは、ｎチャネル型のＭＯＳトランジスタとｐチャネ
ル型のＭＯＳトランジスタ（矢印付き）とで構成された
フリップフロップ型のセンスアンプであり、接続されて
いるビット線対ＢＬ1，…，ビット線対ＢＬn、又は接続
されているビット線対ＢＬＢ11，…，ビット線対ＢＬＢ
nの各々を構成するビット線間の電圧差の増幅を行う。
また、センスアンプＳＡＰ1〜センスアンプＳＡＰnは、
増幅処理を行うタイミングの前に、電源信号ＳＡＰが
「Ｈ」レベルとなり電力が供給され、電源信号ＳＡＮが
「Ｌ」レベルとなり接地され、活性化された状態とな
る。センスアンプＳＡＰ1〜センスアンプＳＡＰnが活性
化されない状態のとき、電源信号ＳＡＰ及び電源信号Ｓ
ＡＮは、双方ともに「Ｈ」レベルまたは「Ｌ」レベルの
状態、もしくはハイインピーダンス状態となっている。

【００７８】例えば、選択信号ＴＧ0が「Ｈ」レベルと
なることで、ＭＯＳトランジスタＭＴ及びＭＯＳトラン
ジスタＭＮが、ソースとドレインとが導通したオン状態
となり、ビット線対ＢＬ1がセンスアンプＳＡＰ1に接続
されたとする。このとき、ワード線ＳＷＬ0は活性化さ
れている。

【００７９】この結果、センスアンプＳＡＰ1は、メモ
リセルＭＳ1（図１参照）のコンデンサＣに蓄えられた
データとしての電荷によりプリチャージ電圧から変化し
たビット線ＢＬＴ1の電圧と、プリチャージ電圧のまま
のビット線ＢＬＮ1の電圧との差を増幅する。また、

【００８０】センスアンプ回路ＳＡ1〜センスアンプ回
路ＳＡnにおけるＭＯＳトランジスタＭＴＢ及びＭＯＳ
トランジスタＭＮＢは、ｎチャネル型であり、センスア
ンプＳＡＰ1，……，センスアンプＳＡＰnの増幅したビ
ット線の電圧を対応するデータ線へ出力する。

【００８１】例えば、選択信号ＴＧ0が「Ｈ」レベル
で、内部アドレス信号ＹＳＷ0が「Ｈ」レベルとなった
とき、センスアンプ回路ＳＡ1及びセンスアンプ回路Ｓ
Ａ2のＭＯＳトランジスタＳＭＴとＭＯＳトランジスタ
ＳＭＮがオン状態となる。これにより、電圧の差が増幅
されたビット線ＢＬＴ1の電圧はＭＯＳトランジスタＳ
ＭＴを介して、データ線ＩＯ０Ｔへ出力され、また、電
圧の差が増幅されたビット線ＢＬＮ1の電圧はＭＯＳト
ランジスタＳＭＮを介して、データ線ＩＯ０Ｎへ出力さ
れる。

【００８２】同様に、電圧の差が増幅されたビット線Ｂ
ＬＴ2の電圧はＭＯＳトランジスタＳＭＴを介して、デ
ータ線ＩＯ１Ｔへ出力され、また、電圧の差が増幅され
たビット線ＢＬＮ2の電圧はＭＯＳトランジスタＳＭＮ
を介して、データ線ＩＯ１Ｎへ出力される。このとき、
内部アドレス信号ＹＳＷ2〜内部アドレス信号ＹＳＷp
（pは整数）は「Ｌ」レベルとなっている。ここで、内
部アドレス信号ＹＳＷ0〜内部アドレス信号ＹＳＷpは、
半導体記憶装置の外部回路から入力されるカラムアドレ
スの基づいて、図示しないカラムデコーダ（図１１に示
すＹＤＥＣ）から出力される。

【００８３】また、選択信号ＴＧ0が「Ｈ」レベルで、
内部アドレス信号ＹＳＷmが「Ｈ」レベルとなったと
き、センスアンプ回路ＳＡ(n-1)及びセンスアンプ回路
ＳＡnのＭＯＳトランジスタＳＭＴとＭＯＳトランジス
タＳＭＮがオン状態となる。これにより、電圧の差が増
幅されたビット線ＢＬＴ(n-1)の電圧はＭＯＳトランジ
スタＳＭＴを介して、データ線ＩＯ０Ｔへ出力され、ま
た、電圧の差が増幅されたビット線ＢＬＮ(n-1)の電圧
はＭＯＳトランジスタＳＭＮを介して、データ線ＩＯ０
Ｎへ出力される。

【００８４】同様に、電圧の差が増幅されたビット線Ｂ
ＬＴnの電圧はＭＯＳトランジスタＳＭＴを介して、デ
ータ線ＩＯ１Ｔへ出力され、また、電圧の差が増幅され
たビット線ＢＬＮnの電圧はＭＯＳトランジスタＳＭＮ
を介して、データ線ＩＯ１Ｎへ出力される。このとき、
内部アドレス信号ＹＳＷ0は「Ｌ」レベルとなってい
る。

【００８５】また、プリチャージ回路ＳＷ1〜プリチャ
ージ回路ＳＷnは、図１に示す電圧変換回路３から入力
されるプリチャージ信号ＰＬＤが「Ｈ」レベルとなるこ
とにより、プリチャージ電圧（例えばＶcc／２）を電源
ＨＦＶＣから各ビット線対ＢＬ1〜ビット線対ＢＬnへ供
給する。同様に、シェアードされた一方のプリチャージ
回路ＳＷＢ1〜プリチャージ回路ＳＷＢnは、図示しない
電圧変換回路から入力されるプリチャージ信号ＰＬＤＢ
が「Ｈ」レベルとなることにより、プリチャージ電圧
（例えばＶcc／２）を電源ＨＦＶＣから各ビット線対Ｂ
ＬＢ1〜ビット線対ＢＬＢnへ供給する。

【００８６】次に、図４を参照して図１のワード線ＳＷ
Ｌ0及びワード線ＳＷＬ1を活性化させる、図１１に示す
副ロウデコーダＳＷＤの説明を行う。図４は、図１１に
示す副ロウデコーダＳＷＤの構成を示すブロック図であ
る。この図において、ＮＮ1〜ＮＮ16はｎチャネル型の
ＭＯＳトランジスタである。主ワード線ＭＷＬが活性化
されると、主ワード線ＭＷＬが「Ｈ」レベルの所定の電
圧となり、ＭＯＳトランジスタＮＮ13を介してＭＯＳト
ランジスタＮＮ1のゲートを「Ｈ」レベルとし、ＭＯＳ
トランジスタＮＮ1はオン状態となる。

【００８７】同様に、主ワード線ＭＷＬが活性化される
と、主ワード線ＭＷＬが「Ｈ」レベルの所定の電圧とな
り、ＭＯＳトランジスタＮＮ14，ＭＯＳトランジスタＮ
Ｎ15，ＭＯＳトランジスタＮＮ16を各々介して、それぞ
れＭＯＳトランジスタＮＮ4，ＭＯＳトランジスタＮＮ
７，ＭＯＳトランジスタＮＮ10のゲートを「Ｈ」レベル
とし、それぞれＭＯＳトランジスタＮＮ4，ＭＯＳトラ
ンジスタＮＮ７，ＭＯＳトランジスタＮＮ10はオン状態
となる。

【００８８】ここで、ＭＯＳトランジスタＮＮ13〜ＭＯ
ＳトランジスタＮＮ16は、ゲートが所定の電圧で「Ｈ」
レベルにプルアップされている。すなわち、ＭＯＳトラ
ンジスタＮＮ13〜ＭＯＳトランジスタＮＮ16は、低電流
回路を構成している。また、内部アドレス信号ＲＡＩ0
〜内部アドレス信号ＲＡＩ3及び内部アドレス信号ＲＡ
ＩＢ0〜内部アドレス信号ＲＡＩＢ3は、外部回路から入
力されるロウアドレスに基づき、主ワード線デコーダＸ
ＤＥＣから出力される。

【００８９】内部アドレス信号ＲＡＩ0と内部アドレス
信号ＲＡＩＢ0と、内部アドレス信号ＲＡＩ1と内部アド
レス信号ＲＡＩＢ1と、内部アドレス信号ＲＡＩ2と内部
アドレス信号ＲＡＩＢ2と、内部アドレス信号ＲＡＩ3と
内部アドレス信号ＲＡＩＢ3とは、各々が相補的な信号
レベルの関係となっている。例えば、内部アドレス信号
ＲＡＩ0が「Ｈ」レベルのとき、内部アドレス信号ＲＡ
ＩＢ0は「Ｌ」レベルであり、内部アドレス信号ＲＡＩ0
が「Ｌ」レベルのとき、内部アドレス信号ＲＡＩＢ0は
「Ｈ」レベルである。また、他の内部アドレス信号ＲＡ
Ｉ1〜内部アドレス信号ＲＡＩ3と、内部アドレス信号Ｒ
ＡＩＢ1〜内部アドレス信号ＲＡＩＢ3との関係も、上述
した内部アドレス信号ＲＡＩ0と内部アドレス信号ＲＡ
ＩＢ0の関係と同様である。

【００９０】例えば、ＭＷＬnが活性化されて「Ｈ」レ
ベルとなり、内部アドレス信号ＲＡＩ0が「Ｈ」レベル
で出力され、内部アドレス信号ＲＡＩ1〜内部アドレス
信号ＲＡＩ3が「Ｌ」レベルで出力されたとする。この
とき、内部アドレス信号ＲＡＩＢ0が「Ｌ」レベルで出
力され、内部アドレス信号ＲＡＩＢ1〜内部アドレス信
号ＲＡＩＢ3が「Ｈ」レベルで出力される。

【００９１】従って、ＭＯＳトランジスタＮＮ1がオン
状態となり、ＭＯＳトランジスタＮＮ2がオフ状態とな
ることにより、内部アドレス信号ＲＡＩ0の「Ｈ」レベ
ルの所定の電圧が、ＭＯＳトランジスタＮＮ3のゲート
を「Ｈ」レベルとし、ＭＯＳトランジスタＮＮ3はオン
状態となる。これにより、ワード線ＳＷＬ0n（ワード線
ＳＷＬ0）を活性化させて「Ｈ」レベルとする。

【００９２】一方、ワード線ＳＷＬ1n（ワード線ＳＷＬ
1）〜ワード線ＳＷＬ3nは、内部アドレス信号ＲＡＩ1〜
内部アドレス信号ＲＡＩ3が「Ｌ」レベルのため、ＭＯ
ＳトランジスタＮＮ6，ＭＯＳトランジスタＮＮ9，ＭＯ
ＳトランジスタＮＮ12が各々オフ状態となり、また、内
部アドレス信号ＲＡＩＢ1〜内部アドレス信号ＲＡＩＢ3
が「Ｈ」レベルのため、ＭＯＳトランジスタＮＮ5，Ｍ
ＯＳトランジスタＮＮ8，ＭＯＳトランジスタＮＮ11が
各々オン状態となることで、活性化されずに「Ｌ」レベ
ルである。

【００９３】上述したように、本発明の一実施形態によ
る半導体記憶装置は、プリチャージドライブ回路５1〜
プリチャージドライブ回路５qが、全てｎチャネル型の
ＭＯＳトランジスタＮＭ1及びＭＯＳトランジスタＮＭ2
で構成されている。このため、本発明の一実施形態によ
る半導体記憶装置は、図１１の領域Ｔの部分を拡大した
図５のクロス領域ＣＲ近傍の図に示す様に、クロス領域
ＣＲにｎ−ＷＥＬＬ領域ＮＷを構成する必要がなくな
り、ｎ−ＷＥＬＬ領域ＮＷとｐ−ＷＥＬＬ領域との分離
のための分離領域ＳＰがクロス領域ＣＲ内に不必要とな
り、チップサイズを増大させずにクロス領域ＣＲ内に従
来に比較して、チャネル幅が大きなＭＯＳトランジスタ
ＮＭ1及びＭＯＳトランジスタＮＭ2を構成することが可
能となる。クロス領域ＣＲ及び副ロウデコーダＳＷＤと
は、ｎチャネル型のＭＯＳトランジスタが形成されるｐ
−ＷＥＬＬ（またはｐ型基板）となっている。ＰＡは、
ｎチャネル型のＭＯＳトランジスタの形成領域である。

【００９４】また、本発明の一実施形態による半導体記
憶装置は、プリチャージドライブ回路５1〜プリチャー
ジドライブ回路５qのＭＯＳトランジスタＮＭ1が、ｎ−
ＷＥＬＬ内に作成されるｐチャネル型のＭＯＳトランジ
スタでないため、ｐチャネル型に比較してキャリアの移
動度が高く、かつゲートに「Ｖcc（センスアンプＳＡ1
〜センスアンプＳＡnが形成されるｎ−ＷＥＬＬの電
位）＋Ｖt1」の値より高い電圧のプリチャージ駆動信号
ＰＤＬＤが入力されて駆動するため、オン状態のコンダ
クタンスが向上し、プリチャージ信号ＰＤＬを「Ｌ」レ
ベルから「Ｈ」レベルへ遷移させることができる。この
結果、本発明の第２の実施形態による半導体記憶装置
は、プリチャージ回路ＳＷ1〜プリチャージ回路ＳＷnを
構成するＭＯＳトランジスタＮＭ3〜ＭＯＳトランジス
タＮＭ5を高速にオン状態に移行させることができ、制
御信号ＲＡＳＢが入力されてから、プリチャージがの開
始されるまでの時間を従来より短縮し、アクセスタイム
を高速化させることが可能となる。

【００９５】さらに、本発明の一実施形態による半導体
記憶装置は、前述したプリチャージ駆動信号ＰＤＬＤに
用いられる昇圧電圧ＶＢＯＯＴがプリチャージ動作が行
われるタイミングより前に、図示しない昇圧回路からＭ
ＯＳトランジスタＮＰ10のソース及びＭＯＳトランジス
タＮＰ11のソースへ供給される。このため、本発明の一
実施形態による半導体記憶装置は、電圧変換回路３がプ
リチャージ動作が行われるタイミングより前に、プリチ
ャージドライブ回路５1〜プリチャージ回路５qへ昇圧電
圧ＶＢＯＯＴが供給されているので、センスアンプ選択
回路１から選択信号ＰＤＬＢが出力されると同時に、高
速にプリチャージ信号ＰＤＬＤを昇圧電圧ＶＢＯＯＴす
ることが可能となり、高速にプリチャージ信号ＰＤＬを
「Ｌ」レベルから「Ｈ」レベルへ遷移させることができ
る。

【００９６】次に、図１、図３および図６を参照し、一
実施形態の動作例を説明する。図６は、図１の半導体記
憶装置の動作例を示すタイミングチャートである。例え
ば、メモリセルＭＳ1のデータを読み出すとすると、図
６のタイミングチャートに従った読み出し動作が行われ
る。このとき、制御信号ＲＡＳＢが「Ｈ」レベルである
ため、ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット線
は、制御信号ＰＤＬＢが「Ｌ」レベルである。

【００９７】このため、電圧変換回路３からは、各々プ
リチャージ回路ＳＷ1〜プリチャージ回路ＳＷnに対して
「Ｖcc＋Ｖt1」より高い値のプリチャージ駆動信号ＰＤ
ＬＤが出力されている。これにより、各々プリチャージ
回路ＳＷ1〜プリチャージ回路ＳＷnは、接続されている
ビット線対ＢＬ1〜ビット線対ＢＬnの各々のビット線の
プリチャージ処理を行っている。

【００９８】次に、時刻ｔ1において、メモリセルＭＳ1
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号が出力され、外部から入力される制御信号Ｒ
ＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下がる。
これにより、センスアンプ回路１は、入力される制御信
号ＲＡＳＢに基づき、所定のアドレスデコーダに対応し
たセンスアンプ行に設けられたプリチャージドライブ回
路５1〜プリチャージドライブ回路５qへ、時刻ｔ２にお
いて、「Ｈ」レベルの制御信号ＰＤＬＢを出力する。同
時に、図示しない昇圧回路は、電圧変換回路３への昇圧
電圧ＶＢＯＯＴの供給を停止する。

【００９９】そして、時刻ｔ3において、プリチャージ
ドライブ回路５1〜プリチャージドライブ回路５qは、制
御信号ＰＤＬを各々「Ｈ」レベルから「Ｌ」レベルへ立
ち下げる。これにより、ビット線対ＢＬ1〜ビット線対
ＢＬnの各ビット線へのチャージ動作は、終了する。こ
のとき、ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット
線は、例えば、メモリの電源電圧のＶccに対して、Ｖcc
／２の電圧値にチャージされている。

【０１００】これにより、プリチャージ回路ＳＷ1〜プ
リチャージ回路ＳＷnにおけるビット線対ＢＬ1〜ビット
線対ＢＬnの相補のビット線同士、例えばビット線対Ｂ
Ｌ1を構成するビット線ＢＬＴ1及びビット線ＢＬＮ1の
イコライズを行うＭＯＳトランジスタＮＭ3がオフ状態
となり、かつプリチャージ電流供給用のＭＯＳトランジ
スタＮＭ4及びＭＯＳトランジスタＮＭ5がオフ状態とな
る。この結果、ビット線対ＢＬ1〜ビット線対ＢＬnの各
々のビット線は、どこにも電気的に接続されておらずオ
ープン状態となる。

【０１０１】そして、時刻ｔ4において、副ロウデコー
ダＳＷＤは、ワード線ＳＷＬ0のレベルを「Ｌ」レベル
から「Ｈ」レベルへ遷移させ、活性化させる。この結
果、メモリセルＭＳ1に「Ｈ」のデータが記録されてい
るとすると、メモリセルＭＳ1のキャパシタに蓄積され
ている電荷がビット線ＢＬＴ1へ供給され、ビット線Ｂ
ＬＴ1の電圧がプリチャージ電圧「Ｖcc／２」より上昇
し、ビット線ＢＬＮ1がダミーラインでプリチャージ電
圧「Ｖcc／２」のままである。

【０１０２】そして、時刻ｔ5において、外部から入力
されるカラムアドレスに基づき、内部アドレス信号がカ
ラムデコーダ（ＹＤＥＣ：図１１参照）から出力され
る。これにより、所定のセンスアンプＳＡ1，センスア
ンプＳＡ2，…，センスアンプＳＡk（kは自然数、n＞
k）のセンスアンプが活性化される。すなわち、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡ1の
内部のセンスラインへ接続され、ビット線ＢＬＴ2とビ
ット線ＢＬＮ2とがセンスアンプＳＡ2の内部のセンスラ
インへ接続され、……、ビット線ＢＬＴkとビット線Ｂ
ＬＮkとがセンスアンプＳＡkの内部のセンスラインへ接
続される。

【０１０３】これにより、センスアンプＳＡ1は、ビッ
ト線ＢＬＴ1とビット線ＢＬＮ1との電圧差を増幅し、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、出力ドライバへ「Ｈ」レベルのデータを出力す
る。

【０１０４】そして、時刻ｔ6において、ロウアドレス
デコーダ回路（ＸＤＥＣ：図１１参照）から出力される
制御信号ＲＡＳＢが「Ｌ」レベルから「Ｈ」レベルに立
ちあがる。これにより、時刻ｔ7において、センスアン
プＳＡ1，……，センスアンプＳＡkは不活性化され、ワ
ード線ＳＷＬ0も同様に不活性化されて「Ｈ」レベルか
ら「Ｌ」レベルへ立ち下がる。これにより、ビット線対
ＢＬ1からビット線対ＢＬnの各ビット線は、オープン状
態となる。

【０１０５】そして、時刻ｔ8において、制御信号ＲＡ
ＳＢが「Ｈ」レベルとなることにより、センスアンプ選
択回路１は、制御信号ＰＤＬＢを「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。また、制御信号ＲＡＳＢが
「Ｈ」レベルとなると同時に、昇圧電圧ＶＢＯＯＴが図
示しない昇圧回路から電圧変換回路３のＭＯＳトランジ
スタＮＰ10のソース及びＭＯＳトランジスタＮＰ11のソ
ースへ供給される。

【０１０６】この結果、時刻ｔ9において、プリチャー
ジドライブ回路５1〜プリチャージドライブ回路５qは、
各々制御信号ＰＤＬを「Ｌ」レベルから「Ｈ」レベルへ
立ち上げる。これにより、プリチャージ回路ＳＷ1〜プ
リチャージ回路ＳＷnの内部のＭＯＳトランジスタがオ
ン状態となり、ビット線対ＢＬ1〜ビット線対ＢＬnの各
ビット線がプリチャージされる。そして、時刻ｔ10にお
いて、ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット線
のの電圧が「Ｖcc／２」となり、プリチャージが終了す
る。従来の半導体記憶装置のプリチャージ回路の場合、
時刻ｔ15までプリチャージの時間が必要である。

【０１０７】このとき、時刻ｔ8からのプリチャージの
時間は、ｐチャネル型のトランジスタより電荷の移動度
が高いｎチャネル型のＭＯＳトランジスタＮＭ1を使用
しており、また、プリチャージ駆動信号ＰＤＬＤの
「Ｈ」レベルが「Ｖcc＋Ｖt1」より高い電圧の昇圧電圧
ＶＢＯＯＴとなっているため、ＭＯＳトランジスタＮＭ
1のオン状態のコンダクタンスが向上させられており、
かつｐチャネル型のトランジスタよりチャネル幅を大き
く取っているため、プリチャージ信号ＰＤＬの時刻ｔ9
からの立ち上がりを高速とすることができ、プリチャー
ジ回路ＳＷ1〜プリチャージ回路ＳＷnの内部のＭＯＳト
ランジスタＮＭ3のオン状態への移行の時間を短縮する
ことが可能となる。

【０１０８】また、プリチャージドライブ回路のＭＯＳ
トランジスタＮＭ1よりＭＯＳトランジスタ回路ＮＭ2の
チャネル幅を長くすることで、ビット線へのプリチャー
ジ動作を停止させるとき、ＭＯＳトランジスタＮＭ1と
ＭＯＳトランジスタ回路ＮＭ2との間で貫通電流が流れ
る状態になったとしても、ＭＯＳトランジスタＮＭ1の
電流を十分にＭＯＳトランジスタＮＭ2が接地点へ流す
ことができるため、プリチャージ信号のレベルを「Ｈ」
レベルから「Ｌ」レベルへ高速に遷移させることが可能
となる

【０１０９】さらに、プリチャージ回路ＳＷ1〜プリチ
ャージ回路ＳＷnを各々構成するＭＯＳトランジスタＮ
Ｍ3，ＭＯＳトランジスタＮＭ4及びＭＯＳトランジスタ
ＮＭ5のオン状態のコンダクタンスを向上させるため、
プリチャージ信号ＰＤＬの「Ｈ」レベルの電圧を内部回
路で使用する電圧Ｖccより高くすることも可能である。

【０１１０】このとき、プリチャージドライブ回路ＳＷ
1〜プリチャージドライブ回路ＳＷnのＭＯＳトランジス
タＮＭ1のドレインに電源電圧Ｖcc（センスアンプＳＡ1
〜センスアンプＳＡnが形成されるｎ−ＷＥＬＬの電
位）より高い電圧の昇圧電圧Ｖc2が接続される。そし
て、ＭＯＳトランジスタＮＭ3，ＭＯＳトランジスタＮ
Ｍ4及びＭＯＳトランジスタＮＭ5のしきい値電圧が「Ｖ
t2」であるとすると、プリチャージ駆動信号ＰＤＬＤの
電圧は、「Ｖc2＋Ｖt1＋Ｖt2」より高い電圧が望まし
い。

【０１１１】従って、図示しない昇圧回路は、「Ｖc2＋
Ｖt1＋Ｖt2」より高い昇圧電圧ＶＢＯＯＴを電圧変換回
路３へ供給する。上述のようにすることにより、ＭＯＳ
トランジスタＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯ
ＳトランジスタＮＭ5のゲートに電圧Ｖc2を効率的に印
加することができる。

【０１１２】この結果、プリチャージドライブ回路ＳＷ
1〜プリチャージドライブ回路ＳＷnを構成するＭＯＳト
ランジスタＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯＳ
トランジスタＮＭ5のオン状態のコンダクタンスを向上
することができ、ビット線対ＢＬ1〜ビット線対ＢＬnを
構成するビット線各々のプリチャージ時間を短縮する事
が可能となる。このとき、ＭＯＳトランジスタＮＭ1
は、ｐチャネル型のＭＯＳトランジスタでないため、昇
圧して電源電圧Ｖcc（すなわち、センスアンプＳＡ1〜
センスアンプＳＡnが形成されるｎ−ＷＥＬＬの電位）
より高い電圧を、ドレインに対して印加できる。

【０１１３】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図７に
示す半導体記憶装置の構成も可能である。図７の構成に
おいて第１の実施形態（上述の一実施形態）と同様のも
のについては、同一の符号を付し、再度の説明を省略す
る。

【０１１４】第１の実施形態のプリチャージドライブ回
路５1〜プリチャージドライブ回路５qは、クロス領域Ｃ
Ｒ（図１１参照）にＭＯＳトランジスタＮＭ1及びＭＯ
ＳトランジスタＮＭ2により、プリチャージ回路ＳＡ1〜
プリチャージ回路ＳＡnにおいて、メモリセル領域ＭＳ
毎に形成されていた。第２の実施形態においては、プリ
チャージ信号ＰＤＬを「Ｈ」レベルとするｎチャネル型
のＭＯＳトランジスタＮＭＶと、プリチャージ信号ＰＤ
Ｌを「Ｌ」レベルとするｎチャネル型のＭＯＳトランジ
スタＮＭＤとがクロス領域ＣＲ毎にどちらか一方が形成
されている。

【０１１５】このようにすることで、クロス領域ＣＲに
ＭＯＳトランジスタを１つだけ形成するので、他のＭＯ
Ｓトランジスタとの分離領域が必要なく、第１の実施形
態と比較してよりチャネル幅の大きなＭＯＳトランジス
タを構成することが可能となる。このため、第２の実施
形態の半導体記憶装置は、第１の実施形態と比較して、
プリチャージ信号ＰＤＬの電圧レベルの立ち上がり時間
及び立ち下がり時間をより高速に行うことが可能とな
り、アクセスタイムを高速化することができる。

【０１１６】第２の実施形態の半導体記憶装置の動作例
は、第１の実施形態の半導体記憶装置と同様のため、説
明を省略する。動作の説明において、ＭＯＳトランジス
タＮＭ1とＭＯＳトランジスタＮＭＶとを、また、ＭＯ
ＳトランジスタＮＭ2とＭＯＳトランジスタＮＭＤと
を、読み替えることにより、第１の実施形態の動作例の
説明が、第２の実施形態の動作例の説明として使用でき
る。

【０１１７】上述したように、本発明の第２の実施形態
による半導体記憶装置は、ＭＯＳトランジスタＮＭＶ及
びＭＯＳトランジスタＮＭＤが、ｎチャネル型で構成さ
れている。このため、本発明の第２の実施形態による半
導体記憶装置は、図５のクロス領域ＣＲ近傍の拡大図に
示す様に、クロス領域ＣＲにｎ−ＷＥＬＬ領域ＮＷを構
成する必要がなくなり、ｎ−ＷＥＬＬ領域ＮＷとｐ−Ｗ
ＥＬＬ領域との分離のための分離領域ＳＰがクロス領域
ＣＲ内に不必要となり、チップサイズを増大させずにク
ロス領域ＣＲ内に従来に比較して、チャネル幅が大きな
ＭＯＳトランジスタＮＭＶ及びＭＯＳトランジスタＮＭ
Ｄを各々構成することが可能となる。クロス領域ＣＲ及
び副ロウデコーダＳＷＤとは、ｎチャネル型のＭＯＳト
ランジスタが形成されるｐ−ＷＥＬＬ（またはｐ型基
板）となっている。

【０１１８】また、本発明の第２の実施形態による半導
体記憶装置は、プリチャージ回路ＳＷ1〜プリチャージ
回路ＳＷnをドライブするＭＯＳトランジスタＮＭＶ
が、ｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭＯＳ
トランジスタでないため、ｐチャネル型に比較してキャ
リアの移動度が高く、かつゲートに「Ｖcc（センスアン
プＳＡ1〜センスアンプＳＡnが形成されるｎ−ＷＥＬＬ
の電位）＋Ｖt1」の値より高い電圧のプリチャージ駆動
信号ＰＤＬＤが入力されて駆動するため、オン状態のコ
ンダクタンスが向上し、プリチャージ信号ＰＤＬを
「Ｌ」レベルから「Ｈ」レベルへ遷移させることができ
る。この結果、本発明の第２の実施形態による半導体記
憶装置は、プリチャージ回路ＳＷ1〜プリチャージ回路
ＳＷnを構成するＭＯＳトランジスタＮＭ3〜ＭＯＳトラ
ンジスタＮＭ5を高速にオン状態に移行させることがで
き、制御信号ＲＡＳＢが入力されてから、プリチャージ
がの開始されるまでの時間を従来より短縮し、アクセス
タイムを高速化させることが可能となる。

【０１１９】さらに、第２の実施形態の半導体記憶装置
は、プリチャージドライブ回路のＭＯＳトランジスタＮ
ＭＶよりＭＯＳトランジスタ回路ＮＭＤのチャネル幅を
長くすることで、ビット線へのプリチャージ動作を停止
させるとき、ＭＯＳトランジスタＮＭＶとＭＯＳトラン
ジスタ回路ＮＭＤとの間で貫通電流が流れる状態になっ
たとしても、ＭＯＳトランジスタＮＭＶの電流を十分に
ＭＯＳトランジスタＮＭＤが接地点へ流すことができる
ため、プリチャージ信号のレベルを「Ｈ」レベルから
「Ｌ」レベルへ高速に遷移させることが可能となる。

【０１２０】加えて、プリチャージ回路ＳＷ1〜プリチ
ャージ回路ＳＷnを各々構成するＭＯＳトランジスタＮ
Ｍ3，ＭＯＳトランジスタＮＭ4及びＭＯＳトランジスタ
ＮＭ5のオン状態のコンダクタンスを向上させるため、
プリチャージ信号ＰＤＬの「Ｈ」レベルの電圧を内部回
路で使用する電圧Ｖccより高くすることも可能である。

【０１２１】このとき、プリチャージドライブ回路ＳＷ
1〜プリチャージドライブ回路ＳＷnのＭＯＳトランジス
タＮＭＶのドレインに電源電圧Ｖcc（センスアンプＳＡ
1〜センスアンプＳＡnが形成されるｎ−ＷＥＬＬの電
位）より高い電圧の昇圧電圧Ｖc2が接続される。そし
て、ＭＯＳトランジスタＮＭ3，ＭＯＳトランジスタＮ
Ｍ4及びＭＯＳトランジスタＮＭ5のしきい値電圧が「Ｖ
t2」であるとすると、プリチャージ駆動信号ＰＤＬＤの
電圧は、「Ｖc2＋Ｖt1＋Ｖt2」より高い電圧が望まし
い。ここで、「Ｖt1」は、ＭＯＳトランジスタＮＭＶの
しきい値電圧である。

【０１２２】従って、図示しない昇圧回路は、「Ｖc2＋
Ｖt1＋Ｖt2」より高い昇圧電圧ＶＢＯＯＴを電圧変換回
路３へ供給する。上述のようにすることにより、ＭＯＳ
トランジスタＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯ
ＳトランジスタＮＭ5のゲートに電圧Ｖc2を効率的に印
加することができる。

【０１２３】この結果、プリチャージドライブ回路ＳＷ
1〜プリチャージドライブ回路ＳＷnを構成するＭＯＳト
ランジスタＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯＳ
トランジスタＮＭ5のオン状態のコンダクタンスを向上
することができ、ビット線対ＢＬ1〜ビット線対ＢＬnを
構成するビット線各々のプリチャージ時間を短縮する事
が可能となる。このとき、ＭＯＳトランジスタＮＭＶ
は、ｐチャネル型のＭＯＳトランジスタでないため、昇
圧して電源電圧Ｖcc（センスアンプＳＡ1〜センスアン
プＳＡnが形成されるｎ−ＷＥＬＬの電位）より高い電
圧を、ドレインに対して印加できる。

【０１２４】次に、第３の実施形態の説明を図８を参照
して行う。図８は、立ち上がり時間のみを遅らせるディ
レイ回路の構成を示す概念図である。このディレイ回路
は、第１の実施形態において、プリチャージ駆動信号Ｐ
ＤＬＤが「Ｌ」レベルに遷移して、ＭＯＳトランジスタ
ＮＭ1がオフ状態となった後に、プリチャージ制御信号
ＰＤＬＢを「Ｈ」レベルへ遷移させてプリチャージ信号
ＰＤＬを「Ｌ」レベルに下げるため、プリチャージ制御
信号ＰＤＬＢの「Ｈ」レベルへの遷移時間を調整するた
めに用いられる。このため、このディレイ回路は、図１
に示すブロック図において、センスアンプ選択回路１の
出力端子とＭＯＳトランジスタＮＭ2のゲートとの間に
介挿される。

【０１２５】同様に、第２の実施形態において、プリチ
ャージ駆動信号ＰＤＬＤが「Ｌ」レベルに遷移して、Ｍ
ＯＳトランジスタＮＭＶがオフ状態となった後に、プリ
チャージ制御信号ＰＤＬＢを「Ｈ」レベルへ遷移させて
プリチャージ信号ＰＤＬを「Ｌ」レベルに下げるため、
プリチャージ制御信号ＰＤＬＢの「Ｈ」レベルへの遷移
時間を調整するために用いられる。このため、このディ
レイ回路は、図７に示すブロック図において、センスア
ンプ選択回路１の出力端子とＭＯＳトランジスタＮＭＤ
のゲートとの間に介挿される。

【０１２６】この図８において、ＤＬは、抵抗及びコン
デンサなどから構成されるディレイ素子である。また、
ディレイ素子ＤＬのディレイ時間は、プリチャージ制御
信号ＰＤＬＢが「Ｈ」レベルに遷移してから、ＭＯＳト
ランジスタＮＭＶがオフ状態となるまでの時間に設定さ
れる。ＭＭ1はナンド回路であり、入力されるプリチャ
ージ制御信号ＰＤＬＢと、このプリチャージ制御信号Ｐ
ＤＬＢの遅延された信号との論理積を出力する。ＭＭ2
はインバータであり、ナンド回路ＭＭ1の出力を反転し
て、プリチャージ停止信号ＰＬＢとして出力する。これ
により、このディレイ回路は、「Ｈ」レベルから「Ｌ」
レベルへの遷移時間を変化させず、「Ｌ」レベルから
「Ｈ」レベルの遷移の時間を、ディレイ素子ＤＬのディ
レイ時間だけ遅延させることができる。

【０１２７】これにより、第１の実施形態においては、
ＭＯＳトランジスタＮＭ1とＭＯＳトランジスタＮＭ2と
の間に貫通電流を流さないように、ＭＯＳトランジスタ
ＮＭ1がオフ状態となるタイミングに合わせて、プリチ
ャージ制御信号ＰＤＬＢの「Ｈ」レベルへの遷移時間を
調整することが出来る。同様に、第２の実施形態におい
ては、ＭＯＳトランジスタＮＭＶとＭＯＳトランジスタ
ＮＭＤとの間に貫通電流を流さないように、ＭＯＳトラ
ンジスタＮＭＶがオフ状態となるタイミングに合わせ
て、プリチャージ制御信号ＰＤＬＢの「Ｈ」レベルへの
遷移時間を調整することが出来る。

【０１２８】

【発明の効果】請求項１記載の発明によれば、複数のメ
モリセルから構成されるメモリセル領域と、前記メモリ
セルを選択する複数のワード線と、外部から入力される
アドレス信号に基づき、このアドレスが指定するメモリ
セルが接続された前記ワード線を活性化させるワード線
駆動回路と、活性化されたワード線により選択された前
記メモリセルに記憶されている情報が所定のプリチャー
ジ電圧からの電圧変化として読み出される、このメモリ
セルに接続されたビット線と、隣接する前記ビット線が
２本組み合わせて形成されたビット線対の電位差を増幅
して、前記メモリセルに記憶されているデータを検出す
るセンスアンプと、前記ワード線が前記メモリセルを選
択する前に、前記センスアンプに接続された前記ビット
線対の２本のビット線の電位をチャージするプリチャー
ジ回路と、このプリチャージ回路を構成し、前記ビット
線と電源との間にあって前記ビット線にプリチャージ電
流を供給するｎチャネル型の第１のＭＯＳトランジスタ
のゲートに、ｎチャネル型の第２のＭＯＳトランジスタ
から所定の「Ｈ」レベルの電圧の制御信号を供給するド
ライブ回路とを具備し、前記第２のＭＯＳトランジスタ
をオン状態とする、この第２のＭＯＳトランジスタのゲ
ートに入力されるオン信号の電圧が、前記制御信号の電
圧とこの第２のＭＯＳトランジスタのしきい値電圧とを
加えた電圧値以上であるため、第２のＭＯＳトランジス
タがｎチャネル型のＭＯＳトランジスタ構成されている
ので、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する必
要がなくなり、ｎ−ＷＥＬＬ領域ＮＷとｐ−ＷＥＬＬ領
域との分離のための分離領域ＳＰがクロス領域ＣＲ内に
不必要となり、半導体記憶装置のチップサイズを増大さ
せずにクロス領域ＣＲ内に従来に比較して、チャネル幅
が大きな第２のＭＯＳトランジスタを構成することが可
能となり、また、第２のＭＯＳトランジスタがｎ−ＷＥ
ＬＬ内に作成されるｐチャネル型のＭＯＳトランジスタ
でないので、第１のＭＯＳトランジスタのゲートへ
「Ｈ」レベルの信号を供給する第２のＭＯＳトランジス
タのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）
＋第２のＭＯＳトランジスタのしきい値電圧」の値より
高い電圧により駆動することが可能であるため、第２の
ＭＯＳトランジスタのオン状態のコンダクタンスを向上
させ、高速に第１のＭＯＳトランジスタをオン状態にさ
せ、ビット線のプリチャージを高速に開始させること
で、アクセスタイムの高速化が可能となる。

【０１２９】請求項２記載の発明によれば、内部論理回
路からの前記第２のＭＯＳトランジスタをオンするチャ
ージ信号の「Ｈ」レベルの電圧を、前記制御信号の電圧
とこの第２のＭＯＳトランジスタのしきい値電圧とを加
えた電圧値以上の電圧を前記オン信号として出力する電
圧変換回路を具備するため、前記第２のＭＯＳトランジ
スタがオン状態のとき、前記制御信号の電圧が出力さ
れ、効率よく第２のＭＯＳトランジスタのオン状態のコ
ンダクタンスを向上させることが出来、高速に第１のＭ
ＯＳトランジスタをオン状態にさせ、ビット線のプリチ
ャージを高速に開始させることで、アクセスタイムの高
速化が可能となる。

【０１３０】請求項３記載の発明によれば、前記制御信
号の電圧を内部論理回路で使用されている電源電圧より
高い値とするため、第１のＭＯＳトランジスタのオン状
態のコンダクタンスを向上させ、ビット線へのプリチャ
ージ時間を短縮させ、アクセスタイムの高速化が可能と
なる。

【０１３１】請求項４記載の発明によれば、プリチャー
ジ回路が前記ビット線対に対してプリチャージを行うタ
イミングより前に、前記電圧変換回路へ昇圧電圧を供給
するため、プリチャージを指令する制御信号が入力した
時点で、前記制御信号の電圧とこの第２のＭＯＳトラン
ジスタのしきい値電圧とを加えた電圧値より高い電圧を
第２のトランジスタのゲートに供給できるので、高速に
第１のＭＯＳトランジスタをオン状態にさせ、ビット線
のプリチャージを高速に開始させることで、アクセスタ
イムの高速化が可能となる。

【０１３２】請求項５記載の発明によれば、ソースが接
地され、前記第１のＭＯＳトランジスタのゲートにドレ
インが接続され、ゲートに前記電圧変換回路の前段から
前記チャージ信号の反転論理のプリチャージ停止信号が
入力されるｎチャネル型の第３のＭＯＳトランジスタを
具備するため、ビット線のプリチャージを高速に停止さ
せ、前記センスアンプにおける増幅処理に移行できるの
で、アクセスタイムの高速化が可能となる。

【０１３３】請求項６に記載の発明によれば、前記ドラ
イバ回路が、前記第２のＭＯＳトランジスタと前記第３
のトランジスタとで構成されるため、高速に第１のＭＯ
Ｓトランジスタをオン状態にさせ、ビット線のプリチャ
ージを高速に開始させ、また、ビット線のプリチャージ
を高速に停止させ、前記センスアンプにおける増幅処理
に移行できるので、アクセスタイムの高速化が可能とな
る。

【０１３４】請求項７に記載の発明によれば、前記セン
スアンプと前記ワード線駆動回路とが交差する部分に、
前記センスアンプ，前記ワード線駆動回路及びメモリセ
ルが形成されないクロス領域が存在し、前記第２のＭＯ
Ｓトランジスタ及び前記第３のＭＯＳトランジスタがこ
のクロス領域に形成されるため、前記第２のＭＯＳトラ
ンジスタ及び前記第３のＭＯＳトランジスタが、移動度
のｐチャネル型より高いｎチャネル型のＭＯＳトランジ
スタであり、ｎ−ＷＥＬＬをクロス領域に作成する必要
が無くなり、ｎ−ＷＥＬＬとｐ−ＷＥＬＬとの分離領域
の形成されない面積の分、前記第２のＭＯＳトランジス
タ及び前記第３のＭＯＳトランジスタのチャネル幅を大
きくすることが出来、ビット線のプリチャージを高速に
開始させ、また、ビット線のプリチャージを高速に停止
させ、前記センスアンプにおける増幅処理に移行できる
ので、アクセスタイムの高速化が可能となる。

【０１３５】請求項８に記載の発明によれば、前記セン
スアンプと前記ワード線駆動回路とが交差する部分に、
前記センスアンプ，前記ワード線駆動回路及びメモリセ
ルが形成されないクロス領域が存在し、前記第２のＭＯ
Ｓトランジスタが一のクロス領域に構成され、前記第３
のＭＯＳトランジスタが他のクロス領域に形成されるた
め、クロス領域毎にＭＯＳトランジスタを１つだけ形成
するので、他のＭＯＳトランジスタとの分離領域が必要
なく、クロス領域に２つのＭＯＳトランジスタを形成す
る場合と比較して、よりチャネル幅の大きなＭＯＳトラ
ンジスタを構成することができ、ビット線のプリチャー
ジを高速に開始させ、ビット線のプリチャージを高速に
停止させ、前記センスアンプにおける増幅処理に移行で
きるので、アクセスタイムの高速化が可能となる。

【０１３６】請求項９に記載の発明によれば、前記プリ
チャージ停止信号の立ち上がり時にのみ、このプリチャ
ージ停止信号の前記第３のＭＯＳトランジスタのゲート
への伝搬を所定の時間遅らせる、前記第３のＭＯＳトラ
ンジスタのゲートと前記電圧変換回路の前段との間に設
けられたディレイ回路を具備するため、第２のＭＯＳト
ランジスタと第３のＭＯＳトランジスタとの間に貫通電
流を流さないように、第２のＭＯＳトランジスタがオフ
状態となるタイミングに合わせて、第３のＭＯＳトラン
ジスタをオン状態とするように、第３のＭＯＳトランジ
スタのゲートに入力されるチャージ信号の「Ｈ」レベル
への遷移時間を調整することが出来、省電力化が可能と
なる。

【０１３７】請求項１０に記載の発明によれば、前記第
３のＭＯＳトランジスタのチャネル幅を前記第２のチャ
ネル幅より大きく構成するため、ビット線へのプリチャ
ージ動作を停止させるとき、前記第２のＭＯＳトランジ
スタ及び前記第３のＭＯＳトランジスタに貫通電流が流
れる状態になったとしても、前記第２のＭＯＳトランジ
スタの電流を十分に前記第３のＭＯＳトランジスタが接
地点へ流すことができるため、プリチャージ信号のレベ
ルを「Ｈ」レベルから「Ｌ」レベルへ高速に遷移させる
ことが可能となり、アクセスタイムの高速化が可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。

【図２】図１に示す電圧変換回路３の構成を示す概念
図である。

【図３】図１に示すセンスアンプ回路ＳＡ1〜センス
アンプ回路ＳＡnの構成及び周辺回路を示した概念図で
ある。

【図４】図１１に示す副ロウデコーダＳＷＤの構成を
示すブロック図である。

【図５】本発明における図１１に示す半導体記憶装置
の概念図のクロス領域ＣＲ近傍の拡大図である。

【図６】本発明の一実施形態による半導体記憶装置の
動作例を示すタイミングチャートである。

【図７】本発明の第２の実施形態による半導体記憶装
置の構成を示すブロック図である。

【図８】本発明の第３の実施形態の半導体記憶装置に
使用されるディレイ回路の構成を示すブロック図であ
る。

【図９】従来例による半導体記憶装置の構成を示すブ
ロック図である。

【図１０】従来例による半導体記憶装置の動作例を示
すタイミングチャートである。

【図１１】シェアードセンス方式を用いたＤＲＡＭの
構成を示す概念図である。

【図１２】従来例による半導体記憶装置の図１１にお
けるクロス領域ＣＲ近傍を拡大した図である。

【図１３】半導体記憶装置のｎ−ＷＥＬＬ（ウェル）
近傍の断面図である。

【符号の説明】

１センスアンプ選択回路２インバータ３電圧変換回路５1，……，５q プリチャージドライブ回路ＭＳ1，……，ＭＳm メモリセルＮＭ1，ＮＭ2，ＮＭＶ，ＮＭＤＭＯＳトランジスタＮＭ3，ＮＭ4，ＮＭ5 ＭＯＳトランジスタＳＡ1，……，ＳＡn センスアンプ回路ＳＷ1，……，ＳＷn プリチャージ回路

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルから構成されるメモリ
セル領域と、前記メモリセルを選択する複数のワード線と、外部から入力されるアドレス信号に基づき、このアドレ
スが指定するメモリセルが接続された前記ワード線を活
性化させるワード線駆動回路と、活性化されたワード線により選択された前記メモリセル
に記憶されている情報が所定のプリチャージ電圧からの
電圧変化として読み出される、このメモリセルに接続さ
れたビット線と、隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、前記メモリセルに記憶さ
れているデータを検出するセンスアンプと、前記ワード線が前記メモリセルを選択する前に、前記セ
ンスアンプに接続された前記ビット線対の２本のビット
線の電位をチャージするプリチャージ回路と、このプリチャージ回路を構成し、前記ビット線と電源と
の間にあって前記ビット線にプリチャージ電流を供給す
るｎチャネル型の第１のＭＯＳトランジスタのゲート
に、ｎチャネル型の第２のＭＯＳトランジスタから所定
の「Ｈ」レベルの電圧の制御信号を供給するドライブ回
路とを具備し、前記第２のＭＯＳトランジスタをオン状態とする、この
第２のＭＯＳトランジスタのゲートに入力されるオン信
号の電圧が、前記制御信号の電圧とこの第２のＭＯＳト
ランジスタのしきい値電圧とを加えた電圧値以上である
ことを特徴とする半導体記憶装置。
【請求項２】内部論理回路から入力される前記第２の
ＭＯＳトランジスタをオンするチャージ信号の「Ｈ」レ
ベルの電圧を、前記制御信号の電圧とこの第２のＭＯＳ
トランジスタのしきい値電圧とを加えた電圧値以上の電
圧の前記オン信号として出力する電圧変換回路を具備す
ることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記制御信号の電圧を内部論理回路で使
用されている電源電圧より高い値とすることを特徴とす
る請求項１または請求項２に記載の半導体記憶装置。
【請求項４】プリチャージ回路が前記ビット線対に対
してプリチャージを行うタイミングより前に、前記電圧
変換回路へ昇圧電圧を供給することを特徴とする請求項
１ないし請求項３のいずれかに記載の半導体記憶装置。
【請求項５】ソースが接地され、前記第１のＭＯＳト
ランジスタのゲートにドレインが接続され、ゲートに前
記電圧変換回路の前段から前記チャージ信号の反転論理
のプリチャージ停止信号が入力されるｎチャネル型の第
３のＭＯＳトランジスタを具備することを特徴とする請
求項１ないし請求項４のいずれかに記載の半導体記憶装
置。
【請求項６】前記ドライバ回路が、前記第２のＭＯＳ
トランジスタと前記第３のトランジスタとで構成される
ことを特徴とする請求項１ないし請求項５のいずれかに
記載の半導体記憶装置。
【請求項７】前記センスアンプと前記ワード線駆動回
路とが交差する部分に、前記センスアンプ，前記ワード
線駆動回路及びメモリセルが形成されないクロス領域が
存在し、前記第２のＭＯＳトランジスタ及び前記第３の
ＭＯＳトランジスタがこのクロス領域に形成されること
を特徴とする請求項１ないし請求項６のいずれかに記載
の半導体記憶装置。
【請求項８】前記センスアンプと前記ワード線駆動回
路とが交差する部分に、前記センスアンプ，前記ワード
線駆動回路及びメモリセルが形成されないクロス領域が
存在し、前記第２のＭＯＳトランジスタが一のクロス領
域に構成され、前記第３のＭＯＳトランジスタが他のク
ロス領域に形成されることを特徴とする請求項１ないし
請求項６のいずれかに記載の半導体記憶装置。
【請求項９】前記プリチャージ停止信号の立ち上がり
時にのみ、このプリチャージ停止信号の前記第３のＭＯ
Ｓトランジスタのゲートへの伝搬を所定の時間遅らせ
る、この第３のＭＯＳトランジスタのゲートと前記電圧
変換回路の前段との間に設けられたディレイ回路を具備
することを特徴とする請求項１ないし請求項８のいずれ
かに記載の半導体記憶装置。
【請求項１０】前記第３のＭＯＳトランジスタのチャ
ネル幅を前記第２のチャネル幅より大きく構成すること
を特徴とする請求項１ないし請求項９のいずれかに記載
の半導体記憶装置。