JP2000090659A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 チップサイズをより微細化することができる
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、複数組の副ビット線
対SBLN0及びSBLT0、SBLN1及びSBLT
1、SBLN2及びSBLT2並びにSBLN3及びS
BLT3と、これらの副ビット線対に接続された複数個
のメモリセルMC0−0乃至MC0−3及びMC1−0
乃至MC1−3と、第1のビット線対間の電位差の読み
取り及び増幅を行う副センスアンプSSA1−0と、こ
の副センスアンプSSA1−0から出力される信号が伝
達される主ビット線対MBLN1及びMBLT1と、こ
の主ビット線対間の電位差を増幅する主センスアンプM
SA1と、この主センスアンプに内蔵され複数組の副ビ
ット線対のプリチャージを行うプリチャージ回路と、を
有する。
半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、複数組の副ビット線
対SBLN0及びSBLT0、SBLN1及びSBLT
1、SBLN2及びSBLT2並びにSBLN3及びS
BLT3と、これらの副ビット線対に接続された複数個
のメモリセルMC0−0乃至MC0−3及びMC1−0
乃至MC1−3と、第1のビット線対間の電位差の読み
取り及び増幅を行う副センスアンプSSA1−0と、こ
の副センスアンプSSA1−0から出力される信号が伝
達される主ビット線対MBLN1及びMBLT1と、こ
の主ビット線対間の電位差を増幅する主センスアンプM
SA1と、この主センスアンプに内蔵され複数組の副ビ
ット線対のプリチャージを行うプリチャージ回路と、を
有する。
Description
【0001】
【発明の属する技術分野】本発明は階層型ビット線構造
を有するダイナミックランダムアクセスメモリに好適な
半導体記憶装置に関し、特に、チップサイズの縮小を図
った半導体記憶装置に関する。
を有するダイナミックランダムアクセスメモリに好適な
半導体記憶装置に関し、特に、チップサイズの縮小を図
った半導体記憶装置に関する。
【0002】
【従来の技術】ダイナミックランダムアクセスメモリ
(DRAM)の記憶容量は年々増大しており、4Gb容
量のDRAMも試作され発表されている。このような記
憶容量の増大は、各メモリセルの面積を縮小し、ワード
線及びビット線のピッチを小さくすることにより実現で
きる。これに伴い、センスアンプの小型化が要求されて
いる。
(DRAM)の記憶容量は年々増大しており、4Gb容
量のDRAMも試作され発表されている。このような記
憶容量の増大は、各メモリセルの面積を縮小し、ワード
線及びビット線のピッチを小さくすることにより実現で
きる。これに伴い、センスアンプの小型化が要求されて
いる。
【0003】この要請に応えるために、階層型ビット線
構造及び共有副センスアンプを有するDRAMが提案さ
れている。図5は従来の半導体記憶装置を示す回路図で
ある。
構造及び共有副センスアンプを有するDRAMが提案さ
れている。図5は従来の半導体記憶装置を示す回路図で
ある。
【0004】従来の半導体記憶装置においては、主セン
スアンプMSA11に2本の主ビット線MBLN11及
びMBLT11が接続されている。そして、主ビット線
MBLT11及びMBLN11の間には、副センスアン
プSSA11−0が接続されている。副センスアンプS
SA11−0には、ライトスイッチ信号用の信号線WS
L11、リードスイッチ信号用の信号線RSL11、プ
リチャージバランス信号用の信号線PDL11及びハイ
電位とロウ電位との中間の電位が伝達される中間電位信
号線HVCL11が接続されており、プリチャージバラ
ンス信号用の信号線PDL11及び中間電位信号線HV
CL11を備えたプリチャージ回路PCC11が副セン
スアンプSSA11−0内に設けられている。
スアンプMSA11に2本の主ビット線MBLN11及
びMBLT11が接続されている。そして、主ビット線
MBLT11及びMBLN11の間には、副センスアン
プSSA11−0が接続されている。副センスアンプS
SA11−0には、ライトスイッチ信号用の信号線WS
L11、リードスイッチ信号用の信号線RSL11、プ
リチャージバランス信号用の信号線PDL11及びハイ
電位とロウ電位との中間の電位が伝達される中間電位信
号線HVCL11が接続されており、プリチャージバラ
ンス信号用の信号線PDL11及び中間電位信号線HV
CL11を備えたプリチャージ回路PCC11が副セン
スアンプSSA11−0内に設けられている。
【0005】また、副センスアンプSSA11−0に
は、8本の副ビット線SBLT10、SBLT11、S
BLT12、SBLT13、SBLN10、SBLN1
1、SBLN12及びSBLN13が接続されている。
4本の副ビット線SBLT10、SBLT11、SBL
T12及びSBLT13には、ワード線WL10が交差
しており、これらの夫々の交点にこれらの副ビット線及
びワード線に接続されたメモリセルが形成されている。
同様に、4本の副ビット線SBLN10、SBLN1
1、SBLN12及びSBLN13には、ワード線WL
11が交差しており、これらの夫々の交点にこれらの副
ビット線及びワード線に接続されたメモリセルが形成さ
れている。そして、これら8個のメモリセルと副センス
アンプSSA11−0との間には、夫々1個のMOSト
ランジスタが接続されている。
は、8本の副ビット線SBLT10、SBLT11、S
BLT12、SBLT13、SBLN10、SBLN1
1、SBLN12及びSBLN13が接続されている。
4本の副ビット線SBLT10、SBLT11、SBL
T12及びSBLT13には、ワード線WL10が交差
しており、これらの夫々の交点にこれらの副ビット線及
びワード線に接続されたメモリセルが形成されている。
同様に、4本の副ビット線SBLN10、SBLN1
1、SBLN12及びSBLN13には、ワード線WL
11が交差しており、これらの夫々の交点にこれらの副
ビット線及びワード線に接続されたメモリセルが形成さ
れている。そして、これら8個のメモリセルと副センス
アンプSSA11−0との間には、夫々1個のMOSト
ランジスタが接続されている。
【0006】副ビット線SBLT10又はSBLN10
に接続された夫々のMOSトランジスタのゲートには、
副ビット線分離信号用の信号線TGL10が接続され、
副ビット線SBLT11又はSBLN11に接続された
夫々のMOSトランジスタのゲートには、副ビット線分
離信号用の信号線TGL11が接続され、副ビット線S
BLT12又はSBLN12に接続された夫々のMOS
トランジスタのゲートには、副ビット線分離信号用の信
号線TGL12が接続され、副ビット線SBLT13又
はSBLN13に接続された夫々のMOSトランジスタ
のゲートには、副ビット線分離信号用の信号線TGL1
3が接続されている。
に接続された夫々のMOSトランジスタのゲートには、
副ビット線分離信号用の信号線TGL10が接続され、
副ビット線SBLT11又はSBLN11に接続された
夫々のMOSトランジスタのゲートには、副ビット線分
離信号用の信号線TGL11が接続され、副ビット線S
BLT12又はSBLN12に接続された夫々のMOS
トランジスタのゲートには、副ビット線分離信号用の信
号線TGL12が接続され、副ビット線SBLT13又
はSBLN13に接続された夫々のMOSトランジスタ
のゲートには、副ビット線分離信号用の信号線TGL1
3が接続されている。
【0007】更に、主センスアンプMSA11は副セン
スアンプSSA11−0等複数の副センスアンプに共有
されており、これにより、階層型のビット線構造となっ
ている。従って、全体的にセンスアンプが小型化され
た。
スアンプSSA11−0等複数の副センスアンプに共有
されており、これにより、階層型のビット線構造となっ
ている。従って、全体的にセンスアンプが小型化され
た。
【0008】このように構成された従来の半導体記憶装
置においては、副センスアンプのプリチャージは、夫々
の副センスアンプ内に設けられたプリチャージ回路によ
り行われる。例えば、副センスアンプSSA11−0の
プリチャージはプリチャージ回路PCC11により行わ
れる。
置においては、副センスアンプのプリチャージは、夫々
の副センスアンプ内に設けられたプリチャージ回路によ
り行われる。例えば、副センスアンプSSA11−0の
プリチャージはプリチャージ回路PCC11により行わ
れる。
【0009】また、ノイズの低減及び動作の安定性向上
を図った半導体記憶装置が提案されている(特開平4−
274081号公報)。図6は特開平4−274081
号公報に記載された従来の半導体記憶装置を示すブロッ
ク図である。
を図った半導体記憶装置が提案されている(特開平4−
274081号公報)。図6は特開平4−274081
号公報に記載された従来の半導体記憶装置を示すブロッ
ク図である。
【0010】特開平4−274081号公報に記載され
た従来の半導体記憶装置においては、主センスアンプM
SA21及びMSA22に2本の主ビット線MBLN2
1及びMBLT21が接続されている。そして、主ビッ
ト線MBLT21及びMBLN21の間には、副センス
アンプSSA21及びSSA22並びにプリチャージ回
路PCC21が接続されている。プリチャージ回路PC
C21には、プリチャージ回路PCC21の動作を制御
するためのプリチャージバランス信号が外部から伝達さ
れる信号線PDL21が接続されている。更に、プリチ
ャージ回路PCC21には、ハイ電位とロウ電位との間
の電位が伝達される中間電位信号線HVCL21が接続
されている。また、副センスアンプSSA21及びSS
A22には、1対の副ビット線(図示せず)が接続され
ており、この副ビット線に複数本のワード線(図示せ
ず)が交差している。そして、副ビット線とワード線と
の交点にビット線及びワード線に接続されたメモリセル
(図示せず)が形成されている。
た従来の半導体記憶装置においては、主センスアンプM
SA21及びMSA22に2本の主ビット線MBLN2
1及びMBLT21が接続されている。そして、主ビッ
ト線MBLT21及びMBLN21の間には、副センス
アンプSSA21及びSSA22並びにプリチャージ回
路PCC21が接続されている。プリチャージ回路PC
C21には、プリチャージ回路PCC21の動作を制御
するためのプリチャージバランス信号が外部から伝達さ
れる信号線PDL21が接続されている。更に、プリチ
ャージ回路PCC21には、ハイ電位とロウ電位との間
の電位が伝達される中間電位信号線HVCL21が接続
されている。また、副センスアンプSSA21及びSS
A22には、1対の副ビット線(図示せず)が接続され
ており、この副ビット線に複数本のワード線(図示せ
ず)が交差している。そして、副ビット線とワード線と
の交点にビット線及びワード線に接続されたメモリセル
(図示せず)が形成されている。
【0011】この公報に記載された従来の半導体記憶装
置においては、プリチャージバランス信号の電位の変化
により、主センスアンプMSA21及びMSA22のプ
リチャージが行われると共に、副センスアンプSSA2
1及びSSA22のプリチャージも行われる。
置においては、プリチャージバランス信号の電位の変化
により、主センスアンプMSA21及びMSA22のプ
リチャージが行われると共に、副センスアンプSSA2
1及びSSA22のプリチャージも行われる。
【0012】
【発明が解決しようとする課題】しかしながら、副セン
スアンプSSA11−0内にプリチャージ回路PCC1
1が設けられている従来の半導体記憶装置においては、
副センスアンプの小型化が十分ではない。
スアンプSSA11−0内にプリチャージ回路PCC1
1が設けられている従来の半導体記憶装置においては、
副センスアンプの小型化が十分ではない。
【0013】また、特開平4−274081号公報に記
載された従来の半導体記憶装置においては、所期の目的
は達成されたものの、近時のより一層の微細化に十分に
適用可能であるとはいえない。
載された従来の半導体記憶装置においては、所期の目的
は達成されたものの、近時のより一層の微細化に十分に
適用可能であるとはいえない。
【0014】本発明はかかる問題点に鑑みてなされたも
のであって、チップサイズをより微細化することができ
る半導体記憶装置を提供することを目的とする。
のであって、チップサイズをより微細化することができ
る半導体記憶装置を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数組の第1のビット線対と、この第1のビッ
ト線対に接続された複数個のメモリセルと、前記第1の
ビット線対間の電位差の読み取り及び増幅を行う第1の
センスアンプと、この第1のセンスアンプから出力され
る信号が伝達される第2のビット線対と、この第2のビ
ット線対間の電位差を増幅する第2のセンスアンプと、
この第2のセンスアンプに内蔵され複数組の前記第1の
ビット線対のプリチャージを行うプリチャージ回路と、
を有することを特徴とする。
装置は、複数組の第1のビット線対と、この第1のビッ
ト線対に接続された複数個のメモリセルと、前記第1の
ビット線対間の電位差の読み取り及び増幅を行う第1の
センスアンプと、この第1のセンスアンプから出力され
る信号が伝達される第2のビット線対と、この第2のビ
ット線対間の電位差を増幅する第2のセンスアンプと、
この第2のセンスアンプに内蔵され複数組の前記第1の
ビット線対のプリチャージを行うプリチャージ回路と、
を有することを特徴とする。
【0016】本発明においては、第1のビット線対のプ
リチャージを行うプリチャージ回路が第2のセンスアン
プに内蔵されているので、第1のセンスアンプが複数個
設けられた場合、各第1のセンスアンプ内にプリチャー
ジ回路が設けられている場合と比して全体的な面積が縮
小される。また、複数組の第1のビット線対が第1のセ
ンスアンプに共有されているので、よりチップサイズを
微細化することが可能である。
リチャージを行うプリチャージ回路が第2のセンスアン
プに内蔵されているので、第1のセンスアンプが複数個
設けられた場合、各第1のセンスアンプ内にプリチャー
ジ回路が設けられている場合と比して全体的な面積が縮
小される。また、複数組の第1のビット線対が第1のセ
ンスアンプに共有されているので、よりチップサイズを
微細化することが可能である。
【0017】前記第1のセンスアンプは、オープンビッ
ト線形又はフォールデッドビット線形の構造を有するこ
とができる。
ト線形又はフォールデッドビット線形の構造を有するこ
とができる。
【0018】また、前記プリチャージ回路は、前記プリ
チャージの際に複数組の前記ビット線対に印加されるプ
リチャージ電位が伝達されるプリチャージ電位信号線
と、このプリチャージ電位信号線にソース−ドレインの
一方が接続され前記第2のビット線対間に相互に直列に
接続された第1及び第2のMOSトランジスタと、これ
らの第1及び第2のMOSトランジスタのゲートに接続
され前記プリチャージの制御を行うプリチャージ制御信
号が伝達されるプリチャージ制御信号線と、このプリチ
ャージ制御信号線にゲートが接続されソース−ドレイン
の双方が前記第2のビット線対に接続された第3のMO
Sトランジスタと、を有することができる。
チャージの際に複数組の前記ビット線対に印加されるプ
リチャージ電位が伝達されるプリチャージ電位信号線
と、このプリチャージ電位信号線にソース−ドレインの
一方が接続され前記第2のビット線対間に相互に直列に
接続された第1及び第2のMOSトランジスタと、これ
らの第1及び第2のMOSトランジスタのゲートに接続
され前記プリチャージの制御を行うプリチャージ制御信
号が伝達されるプリチャージ制御信号線と、このプリチ
ャージ制御信号線にゲートが接続されソース−ドレイン
の双方が前記第2のビット線対に接続された第3のMO
Sトランジスタと、を有することができる。
【0019】更に、ダイナミックランダムアクセスメモ
リに使用されてもよい。
リに使用されてもよい。
【0020】更にまた、前記第1のセンスアンプは、複
数組の前記第1のビット線対間の導通及び非導通を制御
するスイッチング手段を有することができる。
数組の前記第1のビット線対間の導通及び非導通を制御
するスイッチング手段を有することができる。
【0021】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。本実施例は、ダイナミックランダムアクセスメ
モリ(DRAM)に適用したものである。図1は本発明
の実施例に係る半導体記憶装置の階層を示すブロック図
である。また、図2は同じく半導体記憶装置を示す回路
図である。
体記憶装置について、添付の図面を参照して具体的に説
明する。本実施例は、ダイナミックランダムアクセスメ
モリ(DRAM)に適用したものである。図1は本発明
の実施例に係る半導体記憶装置の階層を示すブロック図
である。また、図2は同じく半導体記憶装置を示す回路
図である。
【0022】本実施例においては、図1に示すように、
主センスアンプ(第2のセンスアンプ9MSA1に2本
の主ビット線(第2のビット線)MBLT1及びMBL
N1が接続されている。また、主ビット線MBLT1及
びMBLN1間には、(m+1)個の副センスアンプ
(第1のセンスアンプ)SSA1−0、SSA1−1、
・・・、SSA1−mが接続されている。更に、各副セ
ンスアンプSSA1−0、SSA1−1、・・・、SS
A1−mには、夫々4対の副ビット線(第1のビット
線)が接続されている。
主センスアンプ(第2のセンスアンプ9MSA1に2本
の主ビット線(第2のビット線)MBLT1及びMBL
N1が接続されている。また、主ビット線MBLT1及
びMBLN1間には、(m+1)個の副センスアンプ
(第1のセンスアンプ)SSA1−0、SSA1−1、
・・・、SSA1−mが接続されている。更に、各副セ
ンスアンプSSA1−0、SSA1−1、・・・、SS
A1−mには、夫々4対の副ビット線(第1のビット
線)が接続されている。
【0023】例えば、副センスアンプSSA1−0に
は、図2に示すように、8本の副ビット線SBLT0、
SBLT1、SBLT2、SBLT3、SBLN0、S
BLN1、SBLN2及びSBLN3が接続されてい
る。4本の副ビット線SBLT0、SBLT1、SBL
T2及びSBLT3には、ワード線WL0が交差してお
り、これらの夫々の交点にこれらの副ビット線及びワー
ド線に接続されたメモリセルMC0−0、MC0−1、
MC0−2及びMC0−3が形成されている。同様に、
4本の副ビット線SBLN0、SBLN1、SBLN2
及びSBLN3には、ワード線WL1が交差しており、
これらの夫々の交点にこれらの副ビット線及びワード線
に接続されたメモリセルMC1−0、MC1−1、MC
1−2及びMC1−3が形成されている。そして、これ
ら8個のメモリセルと副センスアンプSSA1−0との
間には、夫々1個のMOSトランジスタが接続されてい
る。また、メモリセルMC0−0又はMC1−0と副セ
ンスアンプSSA1−0との間に接続された2個のMO
Sトランジスタのゲートには、副ビット線分離信号TG
0が伝達される副ビット線分離信号線TGL0が接続さ
れている。同様に、他の6個のMOSトランジスタのゲ
ートには、夫々副ビット線分離信号TG1、TG2又は
TG3のいずれかが伝達される副ビット線分離信号線T
GL1、TGL2又はTGL3のいずれかが接続されて
いる。このように、本実施例における副センスアンプS
SA1−0には、4組の副ビット線対が接続され、副セ
ンスアンプSSA1−0は、オープンビット線形の構造
となっている。この副センスアンプSSA1−0(検知
回路)により、副ビット線対間の電位差が読み取られ増
幅される。
は、図2に示すように、8本の副ビット線SBLT0、
SBLT1、SBLT2、SBLT3、SBLN0、S
BLN1、SBLN2及びSBLN3が接続されてい
る。4本の副ビット線SBLT0、SBLT1、SBL
T2及びSBLT3には、ワード線WL0が交差してお
り、これらの夫々の交点にこれらの副ビット線及びワー
ド線に接続されたメモリセルMC0−0、MC0−1、
MC0−2及びMC0−3が形成されている。同様に、
4本の副ビット線SBLN0、SBLN1、SBLN2
及びSBLN3には、ワード線WL1が交差しており、
これらの夫々の交点にこれらの副ビット線及びワード線
に接続されたメモリセルMC1−0、MC1−1、MC
1−2及びMC1−3が形成されている。そして、これ
ら8個のメモリセルと副センスアンプSSA1−0との
間には、夫々1個のMOSトランジスタが接続されてい
る。また、メモリセルMC0−0又はMC1−0と副セ
ンスアンプSSA1−0との間に接続された2個のMO
Sトランジスタのゲートには、副ビット線分離信号TG
0が伝達される副ビット線分離信号線TGL0が接続さ
れている。同様に、他の6個のMOSトランジスタのゲ
ートには、夫々副ビット線分離信号TG1、TG2又は
TG3のいずれかが伝達される副ビット線分離信号線T
GL1、TGL2又はTGL3のいずれかが接続されて
いる。このように、本実施例における副センスアンプS
SA1−0には、4組の副ビット線対が接続され、副セ
ンスアンプSSA1−0は、オープンビット線形の構造
となっている。この副センスアンプSSA1−0(検知
回路)により、副ビット線対間の電位差が読み取られ増
幅される。
【0024】更に、副センスアンプSSA1−0には、
副ビット線対間の導通/非導通を制御するイコライズス
イッチ信号ESが伝達されるイコライズスイッチ信号線
ESL1、主ビット線MBLT1及びMBLN1と4対
の副ビット線との間の導通を制御するライトスイッチ信
号WSが伝達されるライトスイッチ信号線WSL1及び
主ビット線MBLT1及びMBLN1と副センスアンプ
SSA1−0内のフリップフロップを構成する2個のト
ランジスタとの間の導通を制御するリードスイッチ信号
RSが伝達されるリードスイッチ信号線RSL1が接続
されている。
副ビット線対間の導通/非導通を制御するイコライズス
イッチ信号ESが伝達されるイコライズスイッチ信号線
ESL1、主ビット線MBLT1及びMBLN1と4対
の副ビット線との間の導通を制御するライトスイッチ信
号WSが伝達されるライトスイッチ信号線WSL1及び
主ビット線MBLT1及びMBLN1と副センスアンプ
SSA1−0内のフリップフロップを構成する2個のト
ランジスタとの間の導通を制御するリードスイッチ信号
RSが伝達されるリードスイッチ信号線RSL1が接続
されている。
【0025】なお、本実施例においては、プリチャージ
回路が主センスアンプMSA1内に設けられている。図
3は本発明の実施例におけるプリチャージ回路を示す回
路図である。
回路が主センスアンプMSA1内に設けられている。図
3は本発明の実施例におけるプリチャージ回路を示す回
路図である。
【0026】プリチャージ回路には、プリチャージ電位
PRVが伝達されるプリチャージ電位信号線PRVL1
が主ビット線MBLT1及びMBLN1に直交するよう
に設けられている。更に、一方のソース−ドレインがプ
リチャージ電位信号線PRVL1に接続された2個のM
OSトランジスタTr1及びTr2が設けられている。
MOSトランジスタTr1の他方のソース−ドレインは
主ビット線MBLN1に接続され、MOSトランジスタ
Tr2の他方のソース−ドレインは主ビット線MBLT
1に接続されている。更にまた、両ソース−ドレインが
主ビット線MBLN1及びMBLT1の夫々に接続され
たMOSトランジスタTr3が設けられており、これら
のMOSトランジスタTr1、TR2及びTr3の夫々
のゲートに接続されたプリチャージ制御信号線PRCL
1が設けられている。プリチャージ制御信号線PRCL
1には、主ビット線MBLN1及びMBLT1間のバラ
ンス及びプリチャージ電位PRVへのプリチャージの制
御を行うプリチャージ信号PRCが伝達される。
PRVが伝達されるプリチャージ電位信号線PRVL1
が主ビット線MBLT1及びMBLN1に直交するよう
に設けられている。更に、一方のソース−ドレインがプ
リチャージ電位信号線PRVL1に接続された2個のM
OSトランジスタTr1及びTr2が設けられている。
MOSトランジスタTr1の他方のソース−ドレインは
主ビット線MBLN1に接続され、MOSトランジスタ
Tr2の他方のソース−ドレインは主ビット線MBLT
1に接続されている。更にまた、両ソース−ドレインが
主ビット線MBLN1及びMBLT1の夫々に接続され
たMOSトランジスタTr3が設けられており、これら
のMOSトランジスタTr1、TR2及びTr3の夫々
のゲートに接続されたプリチャージ制御信号線PRCL
1が設けられている。プリチャージ制御信号線PRCL
1には、主ビット線MBLN1及びMBLT1間のバラ
ンス及びプリチャージ電位PRVへのプリチャージの制
御を行うプリチャージ信号PRCが伝達される。
【0027】次に、上述のように構成された本実施例の
半導体記憶装置の動作について説明する。図4は本発明
の実施例に係る半導体記憶装置の動作を示すタイミング
チャートである。
半導体記憶装置の動作について説明する。図4は本発明
の実施例に係る半導体記憶装置の動作を示すタイミング
チャートである。
【0028】先ず、プリチャージ期間中は、各副ビット
線分離信号TG0乃至TG3、ライトスイッチ信号WS
及びイコライズスイッチ信号ES、プリチャージ制御信
号PRCが活性化され、主センスアンプMSA1内のプ
リチャージ回路により、主ビット線MBLN1及びMB
LT1がプリチャージ電位PRVに設定される。このと
き、8本の副ビット線SBLT0、SBLT1、SBL
T2、SBLT3、SBLN0、SBLN1、SBLN
2及びSBLN3は、主ビット線MBLN1及びMBL
T1を介してライトスイッチ信号WS及びイコライズス
イッチ信号ESによりプリチャージされる。
線分離信号TG0乃至TG3、ライトスイッチ信号WS
及びイコライズスイッチ信号ES、プリチャージ制御信
号PRCが活性化され、主センスアンプMSA1内のプ
リチャージ回路により、主ビット線MBLN1及びMB
LT1がプリチャージ電位PRVに設定される。このと
き、8本の副ビット線SBLT0、SBLT1、SBL
T2、SBLT3、SBLN0、SBLN1、SBLN
2及びSBLN3は、主ビット線MBLN1及びMBL
T1を介してライトスイッチ信号WS及びイコライズス
イッチ信号ESによりプリチャージされる。
【0029】プリチャージ終了後、各副ビット線分離信
号TG0乃至TG3が非活性とされ、ワード線WL0及
びWL1が活性化され、副ビット線SBLT0乃至SB
LT3上にメモリセルMC0−0のデータが読み出され
る。また、副ビット線SBLN0乃至SBLN3上に
は、メモリセルMC1−0のデータが読み出される。
号TG0乃至TG3が非活性とされ、ワード線WL0及
びWL1が活性化され、副ビット線SBLT0乃至SB
LT3上にメモリセルMC0−0のデータが読み出され
る。また、副ビット線SBLN0乃至SBLN3上に
は、メモリセルMC1−0のデータが読み出される。
【0030】その後、副ビット線分離信号TG0のみが
活性化され、副ビット線対SBLT0及びSBLN0間
の電位差の検知及び増幅が副センスアンプSSA0(検
知回路)により行われる。
活性化され、副ビット線対SBLT0及びSBLN0間
の電位差の検知及び増幅が副センスアンプSSA0(検
知回路)により行われる。
【0031】次に、リードスイッチ信号RSが活性化さ
れ、副センスアンプSSA1−0により増幅された信号
が主ビット線MBLT1及びMBLN1に転送され、主
センスアンプMSA1により更に増幅される。そして、
ライトスイッチ信号WSが活性化される。これにより、
主センスアンプMSA1において最大の振幅まで増幅さ
れた信号は、メモリセルMC0−0に再格納(リスト
ア)される。
れ、副センスアンプSSA1−0により増幅された信号
が主ビット線MBLT1及びMBLN1に転送され、主
センスアンプMSA1により更に増幅される。そして、
ライトスイッチ信号WSが活性化される。これにより、
主センスアンプMSA1において最大の振幅まで増幅さ
れた信号は、メモリセルMC0−0に再格納(リスト
ア)される。
【0032】再格納(リストア)の動作が終了した後、
ライトスイッチ信号WSが活性の状態で、副ビット線分
離信号線TG0が非活性となり、イコライズスイッチ信
号ES及びプリチャージプリチャージ制御信号PRCが
活性化され、主ビット線対MBLT1及びMBLN1並
びに副センスアンプSSA1−0内の検知ノードがプリ
チャージされる。
ライトスイッチ信号WSが活性の状態で、副ビット線分
離信号線TG0が非活性となり、イコライズスイッチ信
号ES及びプリチャージプリチャージ制御信号PRCが
活性化され、主ビット線対MBLT1及びMBLN1並
びに副センスアンプSSA1−0内の検知ノードがプリ
チャージされる。
【0033】その後、ライトスイッチ信号WS及びイコ
ライズスイッチ信号ESが非活性とされ、副ビット線分
離信号TG1のみが活性化され、副ビット線SBLT1
及びSBLN1上の信号の読み出し及び再格納(リスト
ア)が行われる。
ライズスイッチ信号ESが非活性とされ、副ビット線分
離信号TG1のみが活性化され、副ビット線SBLT1
及びSBLN1上の信号の読み出し及び再格納(リスト
ア)が行われる。
【0034】更に、副ビット線分離信号線TGL2又は
TGL3に接続された副ビット線SBLT2、SBLN
2、SBLT3及びSBLN3上の信号の読み出し及び
再格納(リストア)が同様に行われる。
TGL3に接続された副ビット線SBLT2、SBLN
2、SBLT3及びSBLN3上の信号の読み出し及び
再格納(リストア)が同様に行われる。
【0035】そして、メモリセルMC3への再格納(リ
ストア)が終了した後、ワード線WL0及びWL1は非
活性にされる。その後、全ての副ビット線分離信号TG
0乃至TG3、ライトスイッチ信号WS、イコライズス
イッチ信号ES及びプリチャージ制御信号PRCが活性
化され、主ビット線MBLT1及びMBLN1を介して
副ビット線SBLT0乃至SBLT3及びSBLN0乃
至SBLN3がプリチャージされる。
ストア)が終了した後、ワード線WL0及びWL1は非
活性にされる。その後、全ての副ビット線分離信号TG
0乃至TG3、ライトスイッチ信号WS、イコライズス
イッチ信号ES及びプリチャージ制御信号PRCが活性
化され、主ビット線MBLT1及びMBLN1を介して
副ビット線SBLT0乃至SBLT3及びSBLN0乃
至SBLN3がプリチャージされる。
【0036】なお、本実施例においては、オープンビッ
ト線形の副センスアンプが使用されているが、フォール
デッドビット線形の副センスアンプが使用されてもよ
い。
ト線形の副センスアンプが使用されているが、フォール
デッドビット線形の副センスアンプが使用されてもよ
い。
【0037】
【発明の効果】以上詳述したように、本発明によれば、
第1のビット線対のプリチャージを行うプリチャージ回
路を第2のセンスアンプに内蔵させるとともに、複数組
の第1のビット線対を第1のセンスアンプに共有させて
いるので、チップサイズをより微細化することができ
る。
第1のビット線対のプリチャージを行うプリチャージ回
路を第2のセンスアンプに内蔵させるとともに、複数組
の第1のビット線対を第1のセンスアンプに共有させて
いるので、チップサイズをより微細化することができ
る。
【図1】本発明の実施例に係る半導体記憶装置の階層を
示すブロック図である。
示すブロック図である。
【図2】同じく半導体記憶装置を示す回路図である。
【図3】本発明の実施例におけるプリチャージ回路を示
す回路図である。
す回路図である。
【図4】本発明の実施例に係る半導体記憶装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図5】従来の半導体記憶装置を示す回路図である。
【図6】特開平4−274081号公報に記載された従
来の半導体記憶装置を示すブロック図である。
来の半導体記憶装置を示すブロック図である。
MSA1、MSA11、MSA21、MSA22;主セ
ンスアンプ SSA1−0、SSA1−1、SSA1−m、SSA1
1−0、SSA21、SSA22;副センスアンプ MBLN1、MBLT1、MBLN11、MBLT1
1、MBLN21、MBLT21;主ビット線 SBLN0、SBLT0、SBLN1、SBLT1、S
BLN2、SBLT2、SBLN3、SBLT3、SB
LN10、SBLT10、SBLN11、SBLT1
1、SBLN12、SBLT12、SBLN13、SB
LT13;副ビット線 WL0、WL1、WL10、WL11;ワード線 MC0−0、MC0−1、MC0−2、MC0−3、M
C1−0、MC1−1、MC1−2、MC1−3;メモ
リセル TGL0、TGL1、TGL2、TGL3、TGL1
0、TGL11、TGL12、TGL13;副ビット線
分離信号線 WSL1、WSL11;ライトスイッチ信号線 RSL1、RSL11;リードスイッチ信号線 ESL1;イコライズスイッチ信号線 Tr1、Tr2、Tr3;MOSトランジスタ PRCL1;プリチャージ制御信号線 PRVL1;プリチャージ電位信号線
ンスアンプ SSA1−0、SSA1−1、SSA1−m、SSA1
1−0、SSA21、SSA22;副センスアンプ MBLN1、MBLT1、MBLN11、MBLT1
1、MBLN21、MBLT21;主ビット線 SBLN0、SBLT0、SBLN1、SBLT1、S
BLN2、SBLT2、SBLN3、SBLT3、SB
LN10、SBLT10、SBLN11、SBLT1
1、SBLN12、SBLT12、SBLN13、SB
LT13;副ビット線 WL0、WL1、WL10、WL11;ワード線 MC0−0、MC0−1、MC0−2、MC0−3、M
C1−0、MC1−1、MC1−2、MC1−3;メモ
リセル TGL0、TGL1、TGL2、TGL3、TGL1
0、TGL11、TGL12、TGL13;副ビット線
分離信号線 WSL1、WSL11;ライトスイッチ信号線 RSL1、RSL11;リードスイッチ信号線 ESL1;イコライズスイッチ信号線 Tr1、Tr2、Tr3;MOSトランジスタ PRCL1;プリチャージ制御信号線 PRVL1;プリチャージ電位信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉林 直彦 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 5B024 AA07 BA05 BA07 BA09 CA07 CA16
Claims (6)
- 【請求項1】 複数組の第1のビット線対と、この第1
のビット線対に接続された複数個のメモリセルと、前記
第1のビット線対間の電位差の読み取り及び増幅を行う
第1のセンスアンプと、この第1のセンスアンプから出
力される信号が伝達される第2のビット線対と、この第
2のビット線対間の電位差を増幅する第2のセンスアン
プと、この第2のセンスアンプに内蔵され複数組の前記
第1のビット線対のプリチャージを行うプリチャージ回
路と、を有することを特徴とする半導体記憶装置。 - 【請求項2】 前記第1のセンスアンプは、オープンビ
ット線形の構造を有することを特徴とする請求項1に記
載の半導体記憶装置。 - 【請求項3】 前記第1のセンスアンプは、フォールデ
ッドビット線形の構造を有することを特徴とする請求項
1に記載の半導体記憶装置。 - 【請求項4】 前記プリチャージ回路は、前記プリチャ
ージの際に複数組の前記ビット線対に印加されるプリチ
ャージ電位が伝達されるプリチャージ電位信号線と、こ
のプリチャージ電位信号線にソース−ドレインの一方が
接続され前記第2のビット線対間に相互に直列に接続さ
れた第1及び第2のMOSトランジスタと、これらの第
1及び第2のMOSトランジスタのゲートに接続され前
記プリチャージの制御を行うプリチャージ制御信号が伝
達されるプリチャージ制御信号線と、このプリチャージ
制御信号線にゲートが接続されソース−ドレインの双方
が前記第2のビット線対に接続された第3のMOSトラ
ンジスタと、を有することを特徴とする請求項1乃至3
のいずれか1項に記載の半導体記憶装置。 - 【請求項5】 ダイナミックランダムアクセスメモリに
使用されることを特徴とする請求項1乃至4のいずれか
1項に記載の半導体記憶装置。 - 【請求項6】 前記第1のセンスアンプは、複数組の前
記第1のビット線対間の導通及び非導通を制御するスイ
ッチング手段を有することを特徴とする請求項1乃至5
のいずれか1項に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10256656A JP2000090659A (ja) | 1998-09-10 | 1998-09-10 | 半導体記憶装置 |
US09/393,807 US6094392A (en) | 1998-09-10 | 1999-09-10 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10256656A JP2000090659A (ja) | 1998-09-10 | 1998-09-10 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000090659A true JP2000090659A (ja) | 2000-03-31 |
Family
ID=17295651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10256656A Pending JP2000090659A (ja) | 1998-09-10 | 1998-09-10 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6094392A (ja) |
JP (1) | JP2000090659A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011198431A (ja) * | 2010-03-23 | 2011-10-06 | Spansion Japan株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
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---|---|---|---|---|
JP3327250B2 (ja) * | 1999-05-14 | 2002-09-24 | 日本電気株式会社 | 半導体記憶装置 |
US6456521B1 (en) * | 2001-03-21 | 2002-09-24 | International Business Machines Corporation | Hierarchical bitline DRAM architecture system |
JP5266085B2 (ja) * | 2009-02-17 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
JP5343916B2 (ja) * | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
KR20150087202A (ko) * | 2012-11-22 | 2015-07-29 | 피에스4 뤽스코 에스.에이.알.엘. | 반도체 장치 |
US9792967B1 (en) * | 2016-06-13 | 2017-10-17 | International Business Machines Corporation | Managing semiconductor memory array leakage current |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04274081A (ja) * | 1991-02-28 | 1992-09-30 | Nec Corp | 半導体メモリ |
JPH05250875A (ja) * | 1992-02-27 | 1993-09-28 | Nec Corp | 半導体記憶装置 |
JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
US5675529A (en) * | 1995-07-07 | 1997-10-07 | Sun Microsystems, Inc. | Fast access memory array |
JP2900854B2 (ja) * | 1995-09-14 | 1999-06-02 | 日本電気株式会社 | 半導体記憶装置 |
FR2765026B1 (fr) * | 1997-06-19 | 1999-08-13 | Sgs Thomson Microelectronics | Procede et circuit de lecture pour memoire dynamique |
US5796665A (en) * | 1997-10-17 | 1998-08-18 | Vanguard International Semiconductor Corporation | Semiconductor memory device with improved read signal generation of data lines and assisted precharge to mid-level |
-
1998
- 1998-09-10 JP JP10256656A patent/JP2000090659A/ja active Pending
-
1999
- 1999-09-10 US US09/393,807 patent/US6094392A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011198431A (ja) * | 2010-03-23 | 2011-10-06 | Spansion Japan株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
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Publication number | Publication date |
---|---|
US6094392A (en) | 2000-07-25 |
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