JP3322069B2 - 中性点クランプ形インバータのｐｗｍ制御回路 - Google Patents
中性点クランプ形インバータのｐｗｍ制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、中性点クランプ形イン
バータを三角波キャリア比較ＰＷＭによって制御した場
合の最小オン時間及び最小オフ時間を保証する中性点ク
ランプ形インバータの制御方法に関する。
バータを三角波キャリア比較ＰＷＭによって制御した場
合の最小オン時間及び最小オフ時間を保証する中性点ク
ランプ形インバータの制御方法に関する。
【０００２】
【従来の技術】図１に中性点クランプ形インバータの主
回路の一相分を示す。このインバータは、直流電源Ｐ，
Ｎ間にスイッチング素子Ｔ１〜Ｔ４を直列に接続し、直
流電源の中性点Ｏと素子Ｔ１，Ｔ２の接続点との間及び
素子Ｔ３，Ｔ４の接続点と中性点Ｏとの間にそれぞれダ
イオードＤ１，Ｄ２を接続し、素子Ｔ２，Ｔ３の接続点
を出力点Ｕとしている。
回路の一相分を示す。このインバータは、直流電源Ｐ，
Ｎ間にスイッチング素子Ｔ１〜Ｔ４を直列に接続し、直
流電源の中性点Ｏと素子Ｔ１，Ｔ２の接続点との間及び
素子Ｔ３，Ｔ４の接続点と中性点Ｏとの間にそれぞれダ
イオードＤ１，Ｄ２を接続し、素子Ｔ２，Ｔ３の接続点
を出力点Ｕとしている。
【０００３】この中性点クランプ形インバータにおい
て、三角波（金属歯などを含む）キャリア比較方式によ
る制御を行う場合、通常は図４に示すように２つのキャ
リア（上キャリアと下キャリア）Ａ１，Ａ２を用意して
インバータのスイッチングモードを決定する。上キャリ
アＡ１よりも指令値ＶSが大きいときは出力電圧ＶUがＨ
レベル、下キャリアＡ２よりも指令値ＶSが小さい場合
はＬレベル、指令値ＶSが上キャリアＡ１と下キャリア
Ａ２の間にきているときはＯレベルの電圧を出力する。
て、三角波（金属歯などを含む）キャリア比較方式によ
る制御を行う場合、通常は図４に示すように２つのキャ
リア（上キャリアと下キャリア）Ａ１，Ａ２を用意して
インバータのスイッチングモードを決定する。上キャリ
アＡ１よりも指令値ＶSが大きいときは出力電圧ＶUがＨ
レベル、下キャリアＡ２よりも指令値ＶSが小さい場合
はＬレベル、指令値ＶSが上キャリアＡ１と下キャリア
Ａ２の間にきているときはＯレベルの電圧を出力する。
【０００４】このインバータは、主回路スイッチング素
子には理論的には直流電源電圧の半分の電圧しかかから
ないため、一般の電圧形インバータと比較した場合、同
じ素子を用いれば、出力電圧が２倍のインバータを構成
でき、同じ出力容量ならば素子の耐圧が半分で済む利点
がある。
子には理論的には直流電源電圧の半分の電圧しかかから
ないため、一般の電圧形インバータと比較した場合、同
じ素子を用いれば、出力電圧が２倍のインバータを構成
でき、同じ出力容量ならば素子の耐圧が半分で済む利点
がある。
【０００５】
【発明が解決しようとする課題】上記のように２つのキ
ャリアを用いてインバータをＰＷＭ制御した場合、キャ
リアの角と指令値がクロスするときは、極めて短時間だ
けスイッチングモードが変更される状態になる。これに
よって図４に示すように最小オン時間や最小オフ時間を
満たせないケースが発生する。これによって、素子の破
壊などの問題が発生する。
ャリアを用いてインバータをＰＷＭ制御した場合、キャ
リアの角と指令値がクロスするときは、極めて短時間だ
けスイッチングモードが変更される状態になる。これに
よって図４に示すように最小オン時間や最小オフ時間を
満たせないケースが発生する。これによって、素子の破
壊などの問題が発生する。
【０００６】本発明は、従来のこのような問題点に鑑み
てなされたものであり、その目的とするところは、最小
オン時間及び最小オフ時間を保証することのできる中性
点クランプ形インバータの制御方法を提供することにあ
る。
てなされたものであり、その目的とするところは、最小
オン時間及び最小オフ時間を保証することのできる中性
点クランプ形インバータの制御方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、中性点クランプ形インバータのＰＷＭ制
御回路において、電圧指令値が０付近になったことを検
出する指令値０付近検出回路と、指令値０付近検出信号
によりＰＷＭ制御のスイッチングモードを強制的に０レ
ベルに固定する回路とを設けてなるものである。
に、本発明は、中性点クランプ形インバータのＰＷＭ制
御回路において、電圧指令値が０付近になったことを検
出する指令値０付近検出回路と、指令値０付近検出信号
によりＰＷＭ制御のスイッチングモードを強制的に０レ
ベルに固定する回路とを設けてなるものである。
【０００８】
【作用】電圧指令値の０付近が検出されてスイッチング
モードが固定されるので、電圧指令値の０付近で発生す
る最小オン時間及び最小オン時間より短い時間の出力電
圧の発生することがなくなり、最小オン時間と最小オフ
時間が保証される。このため最小オン時間や最小オフ時
間が満たされない場合に生ずるスイッチ素子の破損がな
くなる。
モードが固定されるので、電圧指令値の０付近で発生す
る最小オン時間及び最小オン時間より短い時間の出力電
圧の発生することがなくなり、最小オン時間と最小オフ
時間が保証される。このため最小オン時間や最小オフ時
間が満たされない場合に生ずるスイッチ素子の破損がな
くなる。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。図２は従来の技術で説明した中性点クランプ形イ
ンバータ（図１）のＰＷＭ制御回路を示す。
する。図２は従来の技術で説明した中性点クランプ形イ
ンバータ（図１）のＰＷＭ制御回路を示す。
【００１０】図２において、１１はインバータの正弦波
電圧指令ＶSが０付近にあるか否かを検出する指令値０
付近検出回路で、電源ＥO1，ＥO2の０に近い電圧ＶB1，
ＶB2と電圧指令値ＶSを比較する比較器１３，１４と、
比較器１３，１４の出力信号を論理積で出力する論理回
路１５で構成されている。
電圧指令ＶSが０付近にあるか否かを検出する指令値０
付近検出回路で、電源ＥO1，ＥO2の０に近い電圧ＶB1，
ＶB2と電圧指令値ＶSを比較する比較器１３，１４と、
比較器１３，１４の出力信号を論理積で出力する論理回
路１５で構成されている。
【００１１】２１及び２２は上キャリア及び下キャリア
（図４）を出力する三角波発生器、２３及び２４は上キ
ャリア及び下キャリアと指令値ＶSとを比較し、上ＰＷ
Ｍ信号及び下ＰＷＭ信号を出力するＰＷＭ用比較器、２
５は比較器２３の出力がないことを条件に比較器２４の
出力信号を通す論理積回路、３１は論理積回路１５から
の信号が入力端子Ｄに入力し、論理積回路２５からの信
号が第２の入力端子に入力するＤ型フリップフロップ
（ＦＦ）回路、３３及び３４は比較器２３及び２４の出
力信号を反転する論理反転回路、４１はＦＦ回路３１か
らの信号がないことを条件に比較器２３からの信号があ
るとインバータ（図１）のスイッチング素子Ｔ１をゲー
ト駆動する第１のゲート回路、４２はＦＦ回路３１及び
比較器２４からの信号の論理和でスイッチング素子Ｔ２
のゲート駆動する第２のゲート回路、４３はＦＦ回路３
１及び論理反転回路３３からの信号の論理和でスイッチ
ング素子Ｔ３のゲートを駆動する第３のゲート回路、４
４はＦＦ回路３１の出力がないことを条件に論理反転回
路３４からの信号があるとスイッチング素子Ｔ４のゲー
トを駆動する第４のゲート回路である。
（図４）を出力する三角波発生器、２３及び２４は上キ
ャリア及び下キャリアと指令値ＶSとを比較し、上ＰＷ
Ｍ信号及び下ＰＷＭ信号を出力するＰＷＭ用比較器、２
５は比較器２３の出力がないことを条件に比較器２４の
出力信号を通す論理積回路、３１は論理積回路１５から
の信号が入力端子Ｄに入力し、論理積回路２５からの信
号が第２の入力端子に入力するＤ型フリップフロップ
（ＦＦ）回路、３３及び３４は比較器２３及び２４の出
力信号を反転する論理反転回路、４１はＦＦ回路３１か
らの信号がないことを条件に比較器２３からの信号があ
るとインバータ（図１）のスイッチング素子Ｔ１をゲー
ト駆動する第１のゲート回路、４２はＦＦ回路３１及び
比較器２４からの信号の論理和でスイッチング素子Ｔ２
のゲート駆動する第２のゲート回路、４３はＦＦ回路３
１及び論理反転回路３３からの信号の論理和でスイッチ
ング素子Ｔ３のゲートを駆動する第３のゲート回路、４
４はＦＦ回路３１の出力がないことを条件に論理反転回
路３４からの信号があるとスイッチング素子Ｔ４のゲー
トを駆動する第４のゲート回路である。
【００１２】次に、実施例の動作について図３を用いて
説明する。
説明する。
【００１３】電圧指令値ＶSが電圧ＶB1より上にあると
きは、比較器１３の出力信号はＬで論理積回路１５の出
力信号もＬとなっているので、ＦＦ回路３１の出力はＬ
である。従って、スイッチング素子Ｔ２及びＴ３はゲー
ト回路４２及び４３を介して比較器２４の出力信号及び
比較器２３の出力信号の反転信号で駆動され、また、ス
イッチング素子４１はゲート回路４１を介し比較器２３
からのＰＷＭ信号で駆動される。
きは、比較器１３の出力信号はＬで論理積回路１５の出
力信号もＬとなっているので、ＦＦ回路３１の出力はＬ
である。従って、スイッチング素子Ｔ２及びＴ３はゲー
ト回路４２及び４３を介して比較器２４の出力信号及び
比較器２３の出力信号の反転信号で駆動され、また、ス
イッチング素子４１はゲート回路４１を介し比較器２３
からのＰＷＭ信号で駆動される。
【００１４】従って、このときは図３に示すように出力
電圧Ｈが出力する。この出力電圧Ｈは従来図４における
最小オン時間を満たしている部分の出力電圧Ｈと変わり
がない。
電圧Ｈが出力する。この出力電圧Ｈは従来図４における
最小オン時間を満たしている部分の出力電圧Ｈと変わり
がない。
【００１５】なお、このときは比較器２４の出力信号は
Ｈ，論理反転回路３４の出力信号はＬとなっているの
で、ゲート回路４４は出力せず、スイッチング素子４４
はオフとなっている。
Ｈ，論理反転回路３４の出力信号はＬとなっているの
で、ゲート回路４４は出力せず、スイッチング素子４４
はオフとなっている。
【００１６】電圧指令値ＶSが低下して０に近い電圧Ｖ
B1 とＶ B2 の間に入ると、比較器１３，１４の出力信号が
共にＨとなるので、論理積回路１５からの出力信号もＨ
となる。
B1 とＶ B2 の間に入ると、比較器１３，１４の出力信号が
共にＨとなるので、論理積回路１５からの出力信号もＨ
となる。
【００１７】一方、論理積回路２５は、指令値ＶSが正
の間は比較器２３からのＰＷＭ信号がＬで比較器２４の
信号がＨのとき、また指令値ＶSが負の間は比較器２４
からのＰＷＭ信号がＨのときに出力信号がＨとなる。
の間は比較器２３からのＰＷＭ信号がＬで比較器２４の
信号がＨのとき、また指令値ＶSが負の間は比較器２４
からのＰＷＭ信号がＨのときに出力信号がＨとなる。
【００１８】したがって、ＦＦ回路３１は、論理積回路
１５が指令値ＶSの零点を検出すると、その直後に論理
積回路２５から出力される信号の立ち上がるときに出力
し、論理積回路１５の出力信号がＬとなるとその直後に
論理積回路２５から出力される信号の立ち上がるときに
出力がなくなる。
１５が指令値ＶSの零点を検出すると、その直後に論理
積回路２５から出力される信号の立ち上がるときに出力
し、論理積回路１５の出力信号がＬとなるとその直後に
論理積回路２５から出力される信号の立ち上がるときに
出力がなくなる。
【００１９】したがって指令値ＶSが零点付近となる
と、ＦＦ回路３１が出力してゲート回路４１及び４４が
強制的にオフされ、スイッチ素子Ｔ１，Ｔ４がオンする
ことはなくなる。これにより最小オン時間及び最小オフ
時間が保証される。
と、ＦＦ回路３１が出力してゲート回路４１及び４４が
強制的にオフされ、スイッチ素子Ｔ１，Ｔ４がオンする
ことはなくなる。これにより最小オン時間及び最小オフ
時間が保証される。
【００２０】ゲート回路４１及び４４が強制的にオフさ
れている期間ゲート回路４２及び４３はＦＦ回路３１の
出力によりオン状態としておく。
れている期間ゲート回路４２及び４３はＦＦ回路３１の
出力によりオン状態としておく。
【００２１】なお、実施例によれば、指令値ＶSが電圧
ＶB1，ＶB2の範囲内にある場合、スイッチングモードを
最小オン時間、最小オフ時間を満たさせない出力が出な
いように固定されるので、指令値に対する誤差を生ずる
可能性があるが、誤差となる電圧を出力するのは最小オ
ン時間、最小オフ時間よりも短い期間だけであるため、
精度には殆ど影響を及ぼすことはない。
ＶB1，ＶB2の範囲内にある場合、スイッチングモードを
最小オン時間、最小オフ時間を満たさせない出力が出な
いように固定されるので、指令値に対する誤差を生ずる
可能性があるが、誤差となる電圧を出力するのは最小オ
ン時間、最小オフ時間よりも短い期間だけであるため、
精度には殆ど影響を及ぼすことはない。
【００２２】また、実施例では検出回路１１で指令値Ｏ
付近を検出した後ＦＦ回路３１を介してゲート回路４１
〜４４を制御しているが、ＦＦ回路３１を用いているの
は、指令値Ｏ付近検出時のノイズの影響をなくすためで
あるので、本発明はこれに限定されるものではない。
付近を検出した後ＦＦ回路３１を介してゲート回路４１
〜４４を制御しているが、ＦＦ回路３１を用いているの
は、指令値Ｏ付近検出時のノイズの影響をなくすためで
あるので、本発明はこれに限定されるものではない。
【００２３】
【発明の効果】本発明は、上述のとおり構成されている
ので、インバータの電圧指令値のＯ付近でＯレベルを出
力するスイッチングモードに固定することができる。こ
のためスイッチングの最小オン時間や最小オフ時間を満
たせないケースがなくなり、スイッチ素子が破壊するこ
とがなくなる。
ので、インバータの電圧指令値のＯ付近でＯレベルを出
力するスイッチングモードに固定することができる。こ
のためスイッチングの最小オン時間や最小オフ時間を満
たせないケースがなくなり、スイッチ素子が破壊するこ
とがなくなる。
【図１】中性点クランプ形インバータの主回路一相分を
示す回路図。
示す回路図。
【図２】実施例にかかるＰＷＭ制御回路図。
【図３】実施例の動作を説明する波形図。
【図４】従来例の動作を説明する波形図。
１１…指令値Ｏ付近検出回路 １３，１４…指令値Ｏ付近検出用比較器 ２３，２４…上，下ＰＷＭ用比較器 ３１…フリップフロップ（ＦＦ）回路 ４１〜４４…ゲート回路 Ｔ１〜Ｔ４…スイッチング素子 Ｄ１，Ｄ２…中性点クランプ用ダイオード
Claims (1)
- 【請求項１】 中性点クランプ形インバータのＰＷＭ制
御回路において、 電圧指令値が０付近になったことを検出する指令値０付
近検出回路と、 指令値０付近検出信号によりＰＷＭ制御のスイッチング
モードを強制的に０レベルに固定する回路と、 を設け、最小オン時間と最小オフ時間を保証することを
特徴とした中性点クランプ形インバータのＰＷＭ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10836295A JP3322069B2 (ja) | 1995-05-02 | 1995-05-02 | 中性点クランプ形インバータのｐｗｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10836295A JP3322069B2 (ja) | 1995-05-02 | 1995-05-02 | 中性点クランプ形インバータのｐｗｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08308246A JPH08308246A (ja) | 1996-11-22 |
| JP3322069B2 true JP3322069B2 (ja) | 2002-09-09 |
Family
ID=14482827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10836295A Expired - Lifetime JP3322069B2 (ja) | 1995-05-02 | 1995-05-02 | 中性点クランプ形インバータのｐｗｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322069B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108880311A (zh) * | 2018-07-05 | 2018-11-23 | 华为技术有限公司 | 一种多电平逆变器的箝位调制方法、装置及逆变器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113328647B (zh) * | 2020-02-28 | 2022-07-08 | 北京金风科创风电设备有限公司 | Npc型三电平变流器的控制电路及npc型三电平变流器 |
-
1995
- 1995-05-02 JP JP10836295A patent/JP3322069B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108880311A (zh) * | 2018-07-05 | 2018-11-23 | 华为技术有限公司 | 一种多电平逆变器的箝位调制方法、装置及逆变器 |
| US11356034B2 (en) | 2018-07-05 | 2022-06-07 | Huawei Digital Power Technologies Co., Ltd. | Multi-level inverter clamping modulation method and apparatus, and inverter |
| US11716032B2 (en) | 2018-07-05 | 2023-08-01 | Huawei Digital Power Technologies Co., Ltd. | Multi-level inverter clamping modulation method and apparatus, and inverter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08308246A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| EXPY | Cancellation because of completion of term |