JP3316180B2 - Method for manufacturing thin film semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、絶縁表面上に形成
された薄膜状の絶縁ゲイト型半導体装置（薄膜トランジ
スタもしくはＴＦＴ）の構造および作製方法に関する。
本発明による半導体装置は、液晶ディスプレー等のアク
ティブマトリクスやイメージセンサー等の駆動回路、あ
るいはＳＯＩ集積回路や従来の半導体集積回路（マイク
ロプロセッサーやマイクロコントローラ、マイクロコン
ピュータ、あるいは半導体メモリー等）に使用されるも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure and a manufacturing method of a thin-film insulated gate semiconductor device (thin film transistor or TFT) formed on an insulating surface.
The semiconductor device according to the present invention is used for a driving circuit such as an active matrix such as a liquid crystal display or an image sensor, or an SOI integrated circuit or a conventional semiconductor integrated circuit (a microprocessor, a microcontroller, a microcomputer, a semiconductor memory, or the like). Things.

【０００２】[0002]

【従来の技術】近年、絶縁基板上、もしくは半導体基板
上であっても厚い絶縁膜によって半導体基板と隔てられ
た表面（絶縁表面）上に絶縁ゲイト型半導体装置（ＭＩ
ＳＦＥＴ）を形成する研究が盛んに成されている。特に
半導体層（活性層）が薄膜状である半導体装置を薄膜ト
ランジスタ（ＴＦＴ）という。このような半導体装置に
おいては、単結晶の半導体のような良好な結晶性を有す
る素子を得ることは困難で、通常は結晶性は有するが単
結晶でない、非単結晶の半導体を用いていた。2. Description of the Related Art In recent years, an insulating gate type semiconductor device (MI) has been formed on an insulating substrate or on a surface (insulating surface) separated from the semiconductor substrate by a thick insulating film even on a semiconductor substrate.
Research on forming SFETs has been actively conducted. In particular, a semiconductor device in which a semiconductor layer (active layer) is a thin film is called a thin film transistor (TFT). In such a semiconductor device, it is difficult to obtain an element having good crystallinity, such as a single-crystal semiconductor, and a non-single-crystal semiconductor that usually has crystallinity but is not single-crystal is used.

【０００３】[0003]

【発明が解決しようとする課題】このような非単結晶半
導体は、単結晶半導体に比較して特性が悪く、特に、ゲ
イト電極に逆電圧（すなわち、Ｎチャネル型ＴＦＴの場
合には負、Ｐチャネル型ＴＦＴの場合には正の電圧）を
印加した場合には、ソース／ドレイン間のリーク電流が
増加するという問題があった。この問題は、特にアクテ
ィブマトリクス回路のスイッチングトランジスタにＴＦ
Ｔを用いる場合には致命的であった。The characteristics of such a non-single-crystal semiconductor are inferior to those of a single-crystal semiconductor. In particular, a reverse voltage is applied to the gate electrode (that is, negative or P-type in the case of an N-channel TFT). When a positive voltage (in the case of a channel type TFT) is applied, there is a problem that the leak current between the source and the drain increases. This problem is particularly caused by switching transistors in active matrix circuits.
When T was used, it was fatal.

【０００４】従来、この問題に関しては、ＴＦＴにおい
てチャネルの形成される半導体層（活性層）を薄くする
ことによって解決できるという報告があった。例えば、
林久雄他は、Jpn.J.Appl.Phys. vol.23 (1984) L819 に
おいて、結晶性のシリコンの活性層の厚さを１０ｎｍか
ら１００ｎｍまで変化させてＴＦＴの特性を調べ、活性
層が薄くなると、電界効果移動度が向上し、しきい値電
圧、リーク電流が低下するという好ましい特性が得られ
た、と報告している。Conventionally, there has been a report that this problem can be solved by reducing the thickness of a semiconductor layer (active layer) in which a channel is formed in a TFT. For example,
Hisao Hayashi et al., In Jpn. J. Appl. Phys. Vol.23 (1984) L819, investigated the characteristics of TFT by changing the thickness of the crystalline silicon active layer from 10 nm to 100 nm , It is reported that, when the thickness is reduced, favorable characteristics such as an improvement in the field-effect mobility and a decrease in the threshold voltage and the leak current are obtained.

【０００５】しかしながら、この報告では電界効果移動
度は最大でも１０ｃｍ²／Ｖｓと極めて低く、アクティ
ブマトリクス回路のスイッチングトランジスタには用い
ることができても、それを駆動するための回路に用いる
ことは不可能であった。そもそも、この報告では、結晶
性シリコン膜は、ａｓ−ｄｅｐｏの状態で得られたもの
を利用したものであり、好ましい結晶性を有していなか
った。However, in this report, the field effect mobility is extremely low at a maximum of 10 cm ² / Vs, and although it can be used for a switching transistor of an active matrix circuit, it cannot be used for a circuit for driving it. It was possible. In the first place, in this report, a crystalline silicon film is obtained using an as-depo state, and has no preferable crystallinity.

【０００６】一方、良好な結晶性を有する半導体膜を非
単結晶半導体膜から得るには、熱アニールによって結晶
成長させる方法（固相成長法、ＳＰＣ）もしくは、レー
ザーもしくはそれと同等な強光を照射して液相状態を経
て、あるいは固相のまま結晶化させる方法（光アニール
法）が知られていた。例えば、シリコン膜を非単結晶シ
リコンから熱アニール法によって得るには、非晶質シリ
コン膜を５００〜６５０℃で加熱することが必要であっ
た。On the other hand, in order to obtain a semiconductor film having good crystallinity from a non-single-crystal semiconductor film, a method of growing crystals by thermal annealing (solid phase growth method, SPC), or irradiation of laser or strong light equivalent thereto There is known a method of performing crystallization through a liquid phase state or a solid phase (light annealing method). For example, to obtain a silicon film from non-single-crystal silicon by a thermal annealing method, it was necessary to heat the amorphous silicon film at 500 to 650 ° C.

【０００７】しかしながら、これらの方法では、基板
（下地を含む）の影響があるため、少なくとも５０ｎｍ
の厚さのシリコン膜を用いなければ良好な結晶性は得ら
れなかった。However, in these methods, the influence of the substrate (including the underlayer) is at least 50 nm.
Good crystallinity could not be obtained without using a silicon film having a thickness of

【０００８】[0008]

【課題を解決するための手段】本発明は、厚さ４０ｎｍ
以上の非晶質半導体膜を熱アニール法もしくは光アニー
ル法、あるいはそれらの併用によって結晶化させたの
ち、これを全面的もしくは選択的にエッチングすること
によって、厚さ３０ｎｍ以下の薄い結晶性半導体膜と
し、これをＴＦＴの活性層（チャネル形成領域の形成さ
れる部分、すなわち、その上にゲイト電極が形成される
部分）として用いることを特徴とするものである。SUMMARY OF THE INVENTION The present invention has a thickness of 40 nm.
The above amorphous semiconductor film is crystallized by a thermal annealing method, a light annealing method, or a combination thereof, and is then entirely or selectively etched to form a thin crystalline semiconductor having a thickness of 30 nm or less. A film is used as an active layer of a TFT (a portion where a channel formation region is formed, that is, a portion on which a gate electrode is formed).

【０００９】本発明は活性層の厚さに特色があるのであ
るが、以下、特に指示しない場合の厚さとは、指定され
た領域の平均的な厚さのことをいう。これは、多結晶材
料であると、粒界等の存在によって、凹凸が形成され
る。そして、何らかの理由によって、部分的に膜厚が異
常に小さかったり大きかったりすることがある。しか
し、このような異常な部分が素子や回路全体に影響を及
ぼすことはないので、無視してもよい。本発明が特定の
部分の平均的な厚さに着目するのはこのような理由から
である。In the present invention, the thickness of the active layer has a feature. Hereinafter, the thickness unless otherwise specified means the average thickness of a designated area. When a polycrystalline material is used, irregularities are formed due to the presence of grain boundaries and the like. Then, for some reason, the film thickness may be partially abnormally small or large. However, since such an abnormal portion does not affect the element or the entire circuit, it may be ignored. It is for this reason that the present invention focuses on the average thickness of a particular portion.

【００１０】本発明においては、活性層の半導体膜の結
晶性が優れていることが特色でもあり、その点で従来の
ＴＦＴ等とは異なる。しかしながら、結晶性について客
観的に論じることは極めて難しい。そこで、本発明では
結晶性が良好であることを、それを用いて作製したＴＦ
Ｔの電界効果移動度によって評価する。ただし、電界効
果移動度はゲイト電圧やその他の条件によって変動する
ものであるが、最大値はそのＴＦＴの活性層の結晶性を
客観的に反映しているものと考えられるので、評価には
適している。本発明においては、典型的には、最大の電
界効果移動度が５０ｃｍ²／Ｖｓ以上、好ましくは、１
００ｃｍ²／Ｖｓ以上の特性が得られるに十分な結晶性
を有し、厚さが３０ｎｍ以下のシリコン膜を得ることが
できる。The present invention is characterized by the fact that the semiconductor film of the active layer has excellent crystallinity, which is different from conventional TFTs and the like. However, it is extremely difficult to objectively discuss crystallinity. Therefore, in the present invention, it was confirmed that the crystallinity was good, and that
It is evaluated by the field effect mobility of T. However, although the field-effect mobility varies depending on the gate voltage and other conditions, it is considered that the maximum value objectively reflects the crystallinity of the active layer of the TFT, and thus is suitable for evaluation. ing. In the present invention, typically, the maximum field effect mobility is 50 cm ² / Vs or more, preferably 1 cm ² / Vs.
It is possible to obtain a silicon film having sufficient crystallinity so as to obtain characteristics of 00 cm ² / Vs or more and having a thickness of 30 nm or less.

【００１１】本発明において、半導体としてシリコンを
用いる場合には上記のエッチング工程は２通りの方法を
採用することが可能である。第１の方法は、シリコン膜
を薄く酸化して、酸化珪素膜を形成し、これをエッチン
グする、という工程を必要な数だけ繰り返しておこなう
ことを特徴とする。この方法は、シリコン膜を直接、溶
解させてエッチングするという方法に比較するとエッチ
ング深さの制御性に優れている。In the present invention, when silicon is used as the semiconductor, the above-mentioned etching step can employ two methods. The first method is characterized in that the steps of forming a silicon oxide film by thinly oxidizing a silicon film and etching the silicon oxide film are repeated as many times as necessary. This method is superior in controllability of the etching depth as compared with the method of directly dissolving and etching a silicon film.

【００１２】上記工程において酸化をおこなうには、熱
酸化や陽極酸化、あるいは酸化剤による酸化をおこなえ
ばよい。熱酸化あるいは陽極酸化では、酸化されるシリ
コン膜の厚さは温度や電圧、時間によって決定されるの
で、大きな基板を処理する場合にも極めて均一に制御で
きる。酸化剤を用いる場合も同様である。酸化剤を用い
る場合には、酸化剤としては、硝酸や過酸化水素、重ク
ロム酸塩、過マンガン酸塩の溶液を用いればよい。例え
ば、過酸化水素とアンモニアの混合溶液は極めて安定に
酸化をおこなうことができる。In the above step, oxidation may be performed by thermal oxidation, anodic oxidation, or oxidation using an oxidizing agent. In thermal oxidation or anodic oxidation, the thickness of a silicon film to be oxidized is determined by temperature, voltage and time, so that even when a large substrate is processed, it can be controlled very uniformly. The same applies when an oxidizing agent is used. When an oxidizing agent is used, a solution of nitric acid, hydrogen peroxide, dichromate, or permanganate may be used as the oxidizing agent. For example, a mixed solution of hydrogen peroxide and ammonia can be oxidized extremely stably.

【００１３】以上の方法によって薄い酸化珪素膜を形成
したのち、酸化珪素をエッチングするが、シリコンはエ
ッチングしないエッチャント（例えば、１％フッ酸等の
フッ化水素系の溶液）にシリコン膜をさらすことによっ
て、表面に形成された酸化珪素膜をエッチングする。こ
の結果、酸化された分だけシリコン膜は薄くなる。この
方法の問題点は工程を繰り返す必要から、エッチングす
る深さが大きくなると時間がかかることである。After a thin silicon oxide film is formed by the above method, the silicon oxide is etched, but the silicon film is exposed to an etchant that does not etch silicon (for example, a 1% hydrofluoric acid or other hydrogen fluoride-based solution). With this, the silicon oxide film formed on the surface is etched. As a result, the silicon film becomes thinner by the amount of oxidation. The problem with this method is that it takes time when the etching depth is large because the process must be repeated.

【００１４】第２の方法は酸化剤に加えて、酸化珪素を
も積極的にエッチングする成分を含有する溶液を用いて
エッチングをおこなう方法であり、工程が１段階で済む
ことが第１の方法と異なり、そのため量産性の点で優れ
ている。溶液としては、過酸化水素もしくは硝酸等の酸
化剤にフッ酸を加えたものを用いればよい。エッチング
レートの調整はフッ酸の濃度や緩衝溶液（酢酸等）の添
加量を選択すればよい。しかしながら、溶液の成分、温
度、エッチングの時間等を精密に制御しないと、エッチ
ング深さが大きくバラついてしまう。精密な深さ制御が
難しいことが問題である。The second method is a method in which etching is performed using a solution containing a component that positively etches silicon oxide in addition to the oxidizing agent. The first method requires that the process be completed in one stage. Unlike this, it is excellent in mass productivity. As the solution, a solution obtained by adding hydrofluoric acid to an oxidizing agent such as hydrogen peroxide or nitric acid may be used. The etching rate can be adjusted by selecting the concentration of hydrofluoric acid and the amount of buffer solution (such as acetic acid) to be added. However, unless the components of the solution, the temperature, the etching time, and the like are precisely controlled, the etching depth greatly varies. The problem is that precise depth control is difficult.

【００１５】以上、第１の方法か、第２の方法か、いず
れを選択するかは量産性、精密制御性等を考慮して決定
すればよい。As described above, whether to select the first method or the second method may be determined in consideration of mass productivity, precision controllability, and the like.

【００１６】本発明においては、上記の工程によってシ
リコン膜をエッチングし、薄膜化する操作は、基板全面
に対しておこなってもよいが、必要な箇所だけおこなう
とより効果的である。上記の操作が必要とされるのは、
ＴＦＴのチャネルが形成される部分であるので、上にゲ
イト電極が形成される部分（チャネル形成領域）を含む
領域に対して上記の薄膜化をおこなうとよい。逆に、ソ
ース／ドレイン電極を設ける領域に対しては、ある程度
の厚さのシリコン膜が有るほうがコンタクトホールを形
成する上で有利であるので、上記の薄膜化は避ける方が
好ましい。In the present invention, the operation of etching and thinning the silicon film by the above-described process may be performed on the entire surface of the substrate, but it is more effective to perform only the necessary portions. The above operations are required
Since this is a portion where the channel of the TFT is formed, the above-described thinning is preferably performed on a region including a portion where a gate electrode is formed (a channel formation region). Conversely, for a region where the source / drain electrodes are provided, it is preferable to avoid the above-mentioned thinning because it is more advantageous to form a contact hole with a silicon film having a certain thickness.

【００１７】また、複数のＴＦＴを有する場合には、特
にリーク電流が低いことが要求される回路（例えば、ア
クティブマトリクス回路のスイッチングトランジスタ）
やオン電流が小さくても構わない回路において、上記の
薄膜化を適用すると効果が大きい。When a plurality of TFTs are provided, a circuit requiring particularly low leakage current (eg, a switching transistor of an active matrix circuit)
In a circuit where the on-state current may be small, applying the above-described thinning has a large effect.

【００１８】本発明は、結晶化の促進のためにニッケ
ル、パラジウム、白金、コバルト、鉄等の重金属を含有
せしめた場合におこなうと極めて効果的である。これら
の重金属元素は非晶質シリコン膜中において、熱アニー
ルによる結晶化の際の触媒として機能し、熱アニール時
間の短縮と、熱アニール温度の低温化の点で効果があ
る。しかしながら、これらの元素がシリコン中に残留す
ると、様々なＴＦＴ特性に悪影響を与える。特にリーク
電流は、これらの元素をトラップセンターとして生じる
ものと類推されており、これらの元素の除去が課題とさ
れていた。これらの元素はシリコン膜と他の膜の界面に
偏析しやすく、特にゲイト絶縁膜との界面に存在するこ
とは好ましいことではなかった。The present invention is extremely effective when carried out when a heavy metal such as nickel, palladium, platinum, cobalt, iron or the like is contained in order to promote crystallization. These heavy metal elements function as catalysts in the crystallization by thermal annealing in the amorphous silicon film, and are effective in shortening the thermal annealing time and lowering the thermal annealing temperature. However, when these elements remain in silicon, they adversely affect various TFT characteristics. In particular, it is presumed that a leak current is generated by using these elements as trap centers, and it has been a problem to remove these elements. These elements tend to segregate at the interface between the silicon film and another film, and it is not preferable that they exist particularly at the interface with the gate insulating film.

【００１９】しかしながら、上記の工程によって活性層
の薄膜化をおこなうと、酸化珪素のエッチング工程にお
いて、これらの元素の濃度の大きな部分もエッチングさ
れてしまうので、これら結晶化促進のための元素の濃度
を低減できる。However, if the active layer is thinned by the above-described steps, a portion having a high concentration of these elements is also etched in the silicon oxide etching step, so that the concentration of these elements for promoting crystallization is increased. Can be reduced.

【００２０】その際には、図１１に示すように、薄膜化
されたシリコン活性層領域ｃのうち、ニッケル等の濃度
の高かった領域が選択的にエッチングされ、ホールａが
多数形成される。（図１１（Ａ）、（Ｂ））At this time, as shown in FIG. 11, a region having a high concentration of nickel or the like in the thinned silicon active layer region c is selectively etched to form a large number of holes a. (FIGS. 11A and 11B)

【００２１】その結果、チャネルの断面積ｂが増加し、
実質的なチャネル幅はａ幾何学的なチャネル長ｄよりも
大きくなる。このことは、オン電流の大きいことを要求
されるＴＦＴにとっては都合がよい。（図１１（Ｂ））As a result, the cross-sectional area b of the channel increases,
The substantial channel width is larger than the a geometric channel length d. This is convenient for a TFT required to have a large on-current. (FIG. 11B)

【００２２】本発明は、リーク電流の低減のために、ゲ
イト電極とソース／ドレインの両方、もしくはいずれか
一方と重ならないようにしたオフセットゲイト構造のＴ
ＦＴに対して実施すると、リーク電流抑制の効果を得る
上でより効果的である。According to the present invention, in order to reduce the leakage current, the offset gate structure has a T-shape which does not overlap with either or both of the gate electrode and the source / drain.
When implemented for FT, it is more effective in obtaining the effect of suppressing leakage current.

【００２３】本発明においては、結果的にソース／ドレ
インの全部、もしくは一部が極めて薄くなり、そのた
め、ソース／ドレインにおける抵抗が非常に高くなる。
このことは本発明が必要とされる回路（例えば、アクテ
ィブマトリクス回路のスイッチングトランジスタ）にお
いて問題となることは稀であるが、もし、ソース／ドレ
インの抵抗が問題となるようであれば、Ｎ型やＰ型の不
純物元素の活性化を十分におこなうことが有効であり、
必要である。そのためには、光アニールと熱アニールを
組み合わせて活性化することが有効である。例えば、レ
ーザー光の照射によって活性化をおこなった後、５００
〜６５０℃の熱アニールによる活性化を重ねておこなう
とよい。In the present invention, as a result, all or part of the source / drain becomes extremely thin, and therefore, the resistance at the source / drain becomes extremely high.
This rarely causes a problem in a circuit where the present invention is required (for example, a switching transistor of an active matrix circuit). However, if the resistance of the source / drain becomes a problem, the N-type It is effective to sufficiently activate P-type impurity elements and
is necessary. For that purpose, it is effective to activate by combining light annealing and thermal annealing. For example, after activation by laser light irradiation, 500
Activation by thermal annealing at up to 650 ° C. may be repeated.

【００２４】なお、本発明においては活性層の厚さが極
めて薄くなるので、レーザー光の照射に際しては、連続
発振レーザーよりもパルス幅１０μ秒以下のパルスレー
ザーが望ましい。In the present invention, since the thickness of the active layer is extremely thin, a pulse laser having a pulse width of 10 μs or less is preferably used when irradiating a laser beam, compared with a continuous wave laser.

【００２５】本発明においては、チャネル形成領域は極
めて薄く形成されるので、５０ｎｍ以下のゲイト絶縁膜
をプラズマＣＶＤ法や減圧ＣＶＤ、大気圧ＣＶＤ、ＥＣ
Ｒ（電子サイクロトロン共鳴）ＣＶＤ法等のＣＶＤ法、
あるいはスパッタ法によって堆積してもよい。この結
果、電界効果移動度、しきい値電圧、立ち上がり特性
（サブスレシュホールド特性、Ｓ値）が改善される。In the present invention, since the channel formation region is formed extremely thin, a gate insulating film having a thickness of 50 nm or less is formed by a plasma CVD method, a low pressure CVD, an atmospheric pressure CVD, an EC, or the like.
CVD method such as R (Electron Cyclotron Resonance) CVD method,
Alternatively, it may be deposited by a sputtering method. As a result, the field-effect mobility, the threshold voltage, and the rising characteristics (sub-threshold characteristics, S value) are improved.

【００２６】従来、単結晶半導体ウェハー上に形成され
るＭＯＳデバイスでは、ゲイト絶縁膜の厚さは５０ｎｍ
以下の薄いものが可能であった。これは、以下の２つの
理由による。第１は単結晶ウェハー上ではいわゆるＬＯ
ＣＯＳ技術等により、チャネル形成領域からフィールド
絶縁物へ移動する部分の段差が極めて緩やかであったこ
とである。第２は、ゲイト絶縁膜として用いられた酸化
膜が熱酸化によって得られたものであり、極めて被覆性
に優れていたためである。この２つの理由から極めて薄
いゲイト絶縁膜が可能であった。Conventionally, in a MOS device formed on a single crystal semiconductor wafer, the thickness of a gate insulating film is 50 nm.
The following thin ones were possible: This is for the following two reasons. The first is the so-called LO on a single crystal wafer.
This is because the step at the portion moving from the channel formation region to the field insulator was extremely gentle due to the COS technique or the like. Second, the oxide film used as the gate insulating film was obtained by thermal oxidation and was extremely excellent in coverage. For these two reasons, an extremely thin gate insulating film was possible.

【００２７】しかしながら、ＴＦＴにおいては第１の段
差の面では極めて不利であった。すなわち、活性層の厚
さが５０ｎｍ以上必要とされていた。また、第２の点で
も、特に８５０℃以上の高温プロセスによって熱酸化を
おこなう場合を除いて、熱酸化による十分な厚さのゲイ
ト絶縁膜を得ることは不可能であった。熱酸化の利用で
きない場合には、ＣＶＤ法やスパッタ法のような非熱酸
化法を採用することを余儀なくされていたが、これらの
方法には段差被覆性の問題が常に付きまとっていた。そ
の結果、ゲイト絶縁膜の厚さを５０ｎｍ以下とすること
は不可能とされてきた。しかしながら、本発明によって
これらの困難は解消された。However, the TFT is extremely disadvantageous in terms of the first step. That is, the thickness of the active layer was required to be 50 nm or more. In addition, in the second point, it is impossible to obtain a gate insulating film having a sufficient thickness by thermal oxidation, except when thermal oxidation is performed by a high-temperature process of 850 ° C. or more. When thermal oxidation cannot be used, non-thermal oxidation methods such as CVD and sputtering have to be employed, but these methods have always had a problem of step coverage. As a result, it has been impossible to reduce the thickness of the gate insulating film to 50 nm or less. However, these difficulties have been overcome by the present invention.

【００２８】本発明によって活性層の厚さが３０ｎｍ以
下となったことにより、ゲイト絶縁膜が５０ｎｍ、ある
いはそれより薄いものであっても、段差被覆性はほとん
ど問題でなくなった。特にゲイト絶縁膜を薄くできるこ
との効果は、スパッタ法によってゲイト絶縁膜を形成す
る場合に著しい。スパッタ法では、極めて熱酸化膜に近
い酸化珪素膜が得られるのであるが、成膜速度がＣＶＤ
法に比較して遅いためスパッタ法が採用されることは稀
であった。しかしながら、ゲイト絶縁膜が従来のものよ
り薄くてすむようになったことにより、この点では、Ｃ
ＶＤ法に対抗できるようになった。Since the thickness of the active layer is reduced to 30 nm or less according to the present invention, even if the gate insulating film is 50 nm or thinner, the step coverage becomes almost no problem. In particular, the effect of reducing the thickness of the gate insulating film is remarkable when the gate insulating film is formed by a sputtering method. In the sputtering method, a silicon oxide film very close to a thermal oxide film can be obtained.
Sputtering is rarely adopted because it is slower than sputtering. However, since the gate insulating film can be thinner than the conventional one, in this respect, C
It is now possible to compete with the VD method.

【００２９】本発明においては、初期の表面の凹凸の激
しいシリコン膜に関し、その凹凸を緩和できるという効
果もある。例えば、シリコン膜を露出した状態でレーザ
ーを照射した場合には非常に凹凸の激しい表面となり、
ゲイト絶縁膜の段差被覆性の障害となったが、本発明に
よって解消できる。これは、本発明において、シリコン
膜を薄膜化する工程によってなされるものであり、例え
ば、過酸化水素とアンモニアの混合液によって酸化をお
こない、フッ酸によってそれをエッチングするという工
程では５０ｎｍ程度であった凹凸が、最終的にはほとん
ど無視できる程度にまで減少する。この凹凸を減少させ
る効果は用いるエッチャントによって異なり、必要とす
る程度に応じてエッチャントを選択すればよい。According to the present invention, there is also an effect that the unevenness of the initial surface of the silicon film can be reduced. For example, when irradiating the laser with the silicon film exposed, it becomes a very rough surface,
An obstacle to the step coverage of the gate insulating film can be solved by the present invention. In the present invention, this is performed by the step of thinning the silicon film. For example, in the step of oxidizing with a mixed solution of hydrogen peroxide and ammonia and etching it with hydrofluoric acid, about 50 nm is used. The concavo-convex will eventually be reduced to almost negligible. The effect of reducing the unevenness depends on the etchant used, and the etchant may be selected according to the required degree.

【００３０】[0030]

【実施例】〔実施例１〕 本実施例を図１に示す。まず、基板１０１（コーニング
７０５９、１００ｍｍ×１００ｍｍ）上に下地酸化膜と
して、酸化珪素膜１０２をスパッタリング法により１０
０〜５００ｎｍ、例えば、４００ｎｍに成膜した。この
酸化珪素膜１０２は、ガラス基板からの不純物の拡散を
防ぐために設けられる。そして、非晶質シリコン膜１０
３をプラズマＣＶＤ法により４０〜１５０ｎｍ、例え
ば、５０ｎｍに成膜した。[Embodiment 1] This embodiment is shown in FIG. First, a silicon oxide film 102 was formed on a substrate 101 (Corning 7059, 100 mm × 100 mm) as a base oxide film by sputtering.
The film was formed to a thickness of 0 to 500 nm , for example, 400 nm . This silicon oxide film 102 is provided to prevent diffusion of impurities from the glass substrate. Then, the amorphous silicon film 10
3 was formed to a thickness of 40 to 150 nm , for example, 50 nm by a plasma CVD method.

【００３１】その後、非晶質シリコン膜上に〜数ｎｍの
ニッケルもしくはニッケル化合物を含む層１０４（ニッ
ケル含有層）を形成した。ニッケル含有層１０４を形成
するには、ニッケル元素を含有した溶液を塗布したの
ち、乾燥させる方法ニッケルもしくはニッケル化合物
をスパッタリング法によって成膜する方法ガス状の有
機ニッケルを熱、光、プラズマによって分解・堆積させ
る方法（気相成長法）のいずれかによって形成すればよ
い。の方法において溶液を塗布するには、例えば、ス
ピンコーティング法や、ディッピング法を用いればよ
い。本実施例においては、酢酸ニッケル膜をスピンコー
ティング法によって形成した。以下にその方法を詳述す
る。Thereafter, a layer 104 (nickel-containing layer) containing nickel or a nickel compound having a thickness of several nm is formed on the amorphous silicon film. In order to form the nickel-containing layer 104, a method of applying a solution containing a nickel element, followed by drying a method of forming a film of nickel or a nickel compound by a sputtering method Decomposition of gaseous organic nickel by heat, light and plasma It may be formed by any of the deposition methods (vapor phase growth method). In order to apply the solution in the above method, for example, a spin coating method or a dipping method may be used. In this example, a nickel acetate film was formed by a spin coating method. Hereinafter, the method will be described in detail.

【００３２】まず、非晶質シリコン膜上にシリコン表面
を酸化することにより酸化珪素膜を１〜５ｎｍに形成し
た。酸化珪素膜を形成するには、酸素雰囲気中でのＵＶ
光の照射、熱酸化、過酸化水素による処理等によってお
こなえばよい。ここでは、酸素雰囲気中でのＵＶ光の照
射により酸化膜を２ｎｍに成膜した。この酸化珪素膜
は、後のニッケル酢酸塩溶液を塗布する工程で、非晶質
シリコン膜の表面全体にニッケル酢酸塩溶液をゆき渡ら
せるため、すなわち、シリコン膜の表面特性を改善し、
水溶液を弾かなくするためのものである。First, a silicon oxide film having a thickness of 1 to 5 nm was formed on the amorphous silicon film by oxidizing the silicon surface. To form a silicon oxide film, UV in an oxygen atmosphere
It may be performed by light irradiation, thermal oxidation, treatment with hydrogen peroxide, or the like. Here, an oxide film was formed to a thickness of 2 nm by irradiation with UV light in an oxygen atmosphere. This silicon oxide film is used to spread the nickel acetate solution over the entire surface of the amorphous silicon film in the subsequent step of applying a nickel acetate solution, that is, to improve the surface characteristics of the silicon film,
This is to prevent the aqueous solution from repelling.

【００３３】つぎに、酢酸塩溶液中にニッケルを溶解し
て、ニッケル酢酸塩溶液を作製した。このとき、ニッケ
ルの濃度は１０ｐｐｍとした。そして、回転させた基板
上にこのニッケル酢酸塩溶液を基板表面に２ｍｌ滴下
し、この状態を５分間保持してニッケル酢酸塩溶液を均
一に基板上に行き渡らせた。その後、基板の回転数を上
げてスピンドライ（２０００ｒｐｍ、６０秒）をおこな
った。Next, nickel was dissolved in the acetate solution to prepare a nickel acetate solution. At this time, the concentration of nickel was 10 ppm. Then, 2 ml of this nickel acetate solution was dropped on the surface of the rotated substrate, and this state was maintained for 5 minutes to uniformly spread the nickel acetate solution over the substrate. Thereafter, spin drying (2000 rpm, 60 seconds) was performed while increasing the rotation speed of the substrate.

【００３４】本発明者の研究では、ニッケル酢酸塩溶液
中におけるニッケルの濃度は、１ｐｐｍ以上であれば実
用になる。このニッケル酢酸塩溶液の塗布工程を、１〜
複数回おこなうことにより、スピンドライ後の非晶質シ
リコン膜の表面に平均２ｎｍの膜厚を有する酢酸ニッケ
ル層を形成することができた。なお、この層というの
は、完全な膜になっているとは限らない。他のニッケル
化合物を用いても同様にできる。このようにして、酢酸
ニッケル膜１０４を形成した。（図１（Ａ））According to the study of the present inventors, the nickel concentration in the nickel acetate solution is practical if the concentration is 1 ppm or more. The step of applying the nickel acetate solution is performed by
By performing this process a plurality of times, a nickel acetate layer having an average thickness of 2 nm could be formed on the surface of the amorphous silicon film after spin drying. Note that this layer is not necessarily a complete film. The same can be done using other nickel compounds. Thus, the nickel acetate film 104 was formed. (Fig. 1 (A))

【００３５】本実施例においては、非晶質シリコン膜上
にニッケルもしくはニッケル化合物を導入する方法を示
したが、非晶質シリコン膜の下（すなわち、下地酸化膜
１０２とシリコン膜１０３の間）にニッケルもしくはニ
ッケル化合物を導入する方法を用いてもよい。この場合
は、非晶質シリコン膜の成膜前にニッケルもしくはニッ
ケル化合物を導入すればよい。In this embodiment, the method of introducing nickel or a nickel compound onto the amorphous silicon film has been described. However, the method is performed below the amorphous silicon film (ie, between the base oxide film 102 and the silicon film 103). Alternatively, a method of introducing nickel or a nickel compound into the metal may be used. In this case, nickel or a nickel compound may be introduced before the formation of the amorphous silicon film.

【００３６】ニッケル含有層形成後、加熱炉において、
窒素雰囲気中において５５０℃、４時間の加熱処理をお
こない結晶化せしめた。この熱アニールによって、大部
分の非晶質シリコンは結晶化したが、ところどころに非
晶質シリコンの部分が残されていた。そこで、結晶性向
上のためにＫｒＦエキシマレーザー光（波長２４８ｎ
ｍ）を照射し、これら不完全な結晶化部分をも結晶化さ
せた。レーザーのエネルギー密度は２００〜３５０ｍＪ
／ｃｍ² とした。レーザーのエネルギー密度はシリコン
膜の厚さ、結晶化の度合い等を考慮して決定すればよ
い。After the formation of the nickel-containing layer, in a heating furnace,
Heat treatment was performed at 550 ° C. for 4 hours in a nitrogen atmosphere to crystallize. By this thermal annealing, most of the amorphous silicon was crystallized, but some portions of the amorphous silicon remained. Therefore, KrF excimer laser light (wavelength 248 n
m), and these imperfectly crystallized portions were also crystallized. Laser energy density is 200-350mJ
/ Cm ² . The energy density of the laser may be determined in consideration of the thickness of the silicon film, the degree of crystallization, and the like.

【００３７】その後、結晶性シリコン膜のエッチングを
おこない１５〜３０ｎｍの膜厚に形成した。このエッチ
ングの工程は、まず、過酸化水素とアンモニアの混合溶
液を用いて結晶性珪素膜の表面を酸化させて酸化珪素を
形成して、その後、フッ酸によって酸化珪素膜を除去す
ることによりおこなった。この工程は、一度に５〜１２
ｎｍ程度エッチングされるので、同じ操作を数回繰り返
すことにより、必要な厚さのエッチングをおこなった。
この混合溶液は、過酸化水素、アンモニア、水が、５：
２：２に混合されたものを使用したが、他の混合比率の
ものでもよい。また、この他に硝酸を使用してもよい
し、結晶性珪素膜の表面を熱酸化した後、フッ酸でエッ
チングしても構わない。（図１（Ｂ））Thereafter, the crystalline silicon film was etched to a thickness of 15 to 30 nm . This etching step is performed by first oxidizing the surface of the crystalline silicon film using a mixed solution of hydrogen peroxide and ammonia to form silicon oxide, and then removing the silicon oxide film with hydrofluoric acid. Was. This step is performed 5-12 at a time.
Since the nm order etched, by repeating the same operation several times, it was carried out to etch the required thickness.
This mixed solution contains hydrogen peroxide, ammonia, and water at 5:
A mixture of 2: 2 was used, but another mixture ratio may be used. In addition, nitric acid may be used, or the surface of the crystalline silicon film may be thermally oxidized and then etched with hydrofluoric acid. (FIG. 1 (B))

【００３８】つぎに、このようにして得られた結晶性シ
リコン膜１０５をドライエッチング法によってエッチン
グして、島状領域１０６（島状シリコン膜）を形成し
た。この島状シリコン膜１０６はＴＦＴの活性層を構成
する。そして、ゲイト絶縁膜１０７として、膜厚２０〜
１５０ｎｍ、例えば、５０ｎｍの酸化珪素膜１０７をス
パッタ法によって形成した。Next, the crystalline silicon film 105 thus obtained was etched by a dry etching method to form an island region 106 (island silicon film). This island-like silicon film 106 forms an active layer of the TFT. The gate insulating film 107 has a thickness of 20 to
A silicon oxide film 107 having a thickness of 150 nm , for example, 50 nm was formed by a sputtering method.

【００３９】その後、厚さ１００ｎｍ〜３μｍ、例え
ば、５００ｎｍのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
リング法によって成膜して、これをパターニングして、
ゲイト電極１０８を形成した。つぎに基板をｐＨ≒７、
１〜３％の酒石酸のエチレングリコール溶液に浸し、白
金を陰極、アルミニウムのゲイト電極１０８を陽極とし
て、陽極酸化をおこなった。陽極酸化は、最初一定電流
で２２０Ｖまで電圧を上げ、その状態で１時間保持して
終了させた。このようにして、厚さ１５０〜３５０ｎ
ｍ、例えば、２００ｎｍの陽極酸化物被膜１０９を形成
した。（図１（Ｃ））Thereafter, an aluminum (containing 1 wt% Si or 0.1 to 0.3 wt% Sc) film having a thickness of 100 nm to 3 μm, for example, 500 nm is formed by a sputtering method. Pattern it,
A gate electrode 108 was formed. Next, the substrate was adjusted to pH 7,
It was immersed in an ethylene glycol solution of 1 to 3% tartaric acid, and anodized using platinum as a cathode and an aluminum gate electrode 108 as an anode. The anodic oxidation was first completed by increasing the voltage to 220 V at a constant current and maintaining the state for 1 hour. In this way, a thickness of 150-350 n
m, for example, to form a 200 nm of the anodic oxide film 109. (Fig. 1 (C))

【００４０】その後、イオンドーピング法によって、島
状シリコン膜１０６に、ゲイト電極１０８および陽極酸
化物被膜１０９をマスクとして自己整合的に不純物（本
実施例においては燐）を注入した。ドーピングガスとし
てはフォスフィン（ＰＨ３）を用いた。この場合のドー
ズ量は１×１０¹³〜５×１０¹⁵原子ｃｍ^-2、加速電圧は
１０〜９０ｋＶ、例えば、ドーズ量を５×１０¹⁴原子ｃ
ｍ^-2、加速電圧を８０ｋＶとした。この結果、Ｎ型不純
物領域１１０（ソース／ドレイン）が形成された。（図
１（Ｄ））Thereafter, impurities (phosphorus in this embodiment) were implanted into the island-shaped silicon film 106 in a self-aligned manner by using the gate electrode 108 and the anodic oxide film 109 as a mask by ion doping. Phosphine (PH3) was used as a doping gas. In this case, the dose is 1 × 10 ^{13 to} 5 × 10 ¹⁵ atoms cm ⁻² , the acceleration voltage is 10 to 90 kV, for example, the dose is 5 × 10 ¹⁴ atoms c.
m ⁻² , and the acceleration voltage was 80 kV. As a result, an N-type impurity region 110 (source / drain) was formed. (Fig. 1 (D))

【００４１】さらに、ＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピ
ングされた不純物領域１１０の活性化をおこなった。レ
ーザーのエネルギー密度は２００〜４００ｍＪ／ｃ
ｍ²、好ましくは２５０〜３００ｍＪ／ｃｍ²が適当であ
った。この工程は３５０〜５００℃の熱アニールによっ
ておこなってもよい。Further, a KrF excimer laser (wavelength 2
Irradiation of 48 nm and a pulse width of 20 nsec) was performed to activate the doped impurity region 110. Laser energy density is 200-400mJ / c
m ² , preferably 250 to 300 mJ / cm ² was suitable. This step may be performed by thermal annealing at 350 to 500 ° C.

【００４２】つぎに、層間絶縁膜として、プラズマＣＶ
Ｄ法によって酸化珪素膜１１１を厚さ３００ｎｍに成膜
した。（図１（Ｅ））Next, a plasma CV is used as an interlayer insulating film.
A silicon oxide film 111 was formed to a thickness of 300 nm by Method D. (FIG. 1 (E))

【００４３】そして、層間絶縁膜１１１、ゲイト絶縁膜
１０７のエッチングをおこない、ソース／ドレインにコ
ンタクトホールを形成した。その後、窒化チタン膜（厚
さ１００ｎｍ）、アルミニウム膜（厚さ５００ｎｍ）を
スパッタリング法によって成膜し、これをエッチングし
てソース／ドレイン電極１１２、１１３を形成し、ＴＦ
Ｔ回路を完成させた。（図１（Ｆ））Then, the interlayer insulating film 111 and the gate insulating film 107 were etched to form contact holes in the source / drain. Thereafter, a titanium nitride film (thickness: 100 nm ) and an aluminum film (thickness: 500 nm ) are formed by a sputtering method, and are etched to form source / drain electrodes 112 and 113, and to form a TF.
The T circuit was completed. (FIG. 1 (F))

【００４４】ＴＦＴ作製後、さらに２００〜４００℃で
水素化処理をおこなってもよい。本実施例のように、ソ
ース／ドレインへのコンタクトの部分の活性層の厚さが
極めて薄い場合には、アルミニウムとシリコンが直接、
接触すると合金化によって、接触不良が発生する可能性
が高い。これを避けるためには、上述のように、アルミ
ニウムとシリコンの間に窒化チタンその他の導電性でシ
リコンやアルミニウムと反応しにくい膜を設けると良
い。After the TFT is manufactured, a hydrogenation treatment may be further performed at 200 to 400 ° C. In the case where the thickness of the active layer at the part of the contact to the source / drain is extremely small as in this embodiment, aluminum and silicon are directly
When contact occurs, the possibility of contact failure is high due to alloying. In order to avoid this, as described above, it is preferable to provide a film of titanium nitride or another conductive material which does not easily react with silicon or aluminum between aluminum and silicon.

【００４５】本実施例では活性層の厚さを１０ｎｍから
５０ｎｍまで変化させて、その特性を測定した。図５に
は、活性層の厚さが上記実施例にしたがって、活性層を
薄膜化したもの（１０ｎｍ）と、従来の方法のもの（５
０ｎｍ）のドレイン電流（Ｉ_D）−ゲイト電圧（Ｖ_G）特
性の例を示す。この図から、本発明によって活性層を薄
くすることにより、ゲイト電極に逆バイアス（負）電圧
が印加された際のリーク電流の特性に大きく差が生じた
ことが分かる。In this embodiment, the characteristics of the active layer were measured by changing the thickness of the active layer from 10 nm to 50 nm . FIG. 5 shows that the thickness of the active layer is reduced (10 nm ) according to the above embodiment and that of the conventional method (5 nm ).
0 nm) of the drain current (I _D) - an example of the gate voltage (V _G) characteristics. From this figure, it can be seen that the thinning of the active layer according to the present invention caused a large difference in the leakage current characteristics when a reverse bias (negative) voltage was applied to the gate electrode.

【００４６】リーク電流については、さらに詳しく測定
し、図７に示した。特にＶ_D＝１０Ｖのときのリーク電
流は活性層を薄くすることにより格段に減少しているこ
とが分かる。このことは、ソース／ドレイン間に高い電
圧が印加される状態で低いリーク電流が要求されるアク
ティブマトリクス回路のスイッチングトランジスタとし
て好ましいものであった。The leak current was measured in more detail and is shown in FIG. In particular, it can be seen that the leakage current when V _D = 10 V is significantly reduced by making the active layer thinner. This is preferable as a switching transistor of an active matrix circuit that requires a low leakage current in a state where a high voltage is applied between the source and the drain.

【００４７】その他に、電界効果移動度、しきい値電圧
についても測定したが、活性層が薄くなるにしたがい、
前者は大きく、後者は小さくなることが確認された。い
ずれの場合も活性層の厚さが３０〜４０ｎｍの間で急激
な変化が起こることが確認された。In addition, the field effect mobility and the threshold voltage were also measured. As the active layer became thinner,
It was confirmed that the former was large and the latter was small. In each case, it was confirmed that a sharp change occurred when the thickness of the active layer was 30 to 40 nm .

【００４８】〔実施例２〕 本実施例では選択的にシリコン層を薄膜化する場合につ
いて記述する。実施例１の場合にはシリコン層は全面的
に薄膜化した。この場合には、ソース／ドレインにコン
タクトホールを形成する場合にオーバーエッチングのマ
ージンが取りにくくなるという問題以外に、マスク合わ
せのマーカーとして、別の被膜を形成しなければならな
いという問題があった。特に、これはトップゲイト型
（ゲイト電極が活性層の上に存在する）のＴＦＴを形成
する場合には大きな障害であった。Embodiment 2 In this embodiment, a case where the silicon layer is selectively thinned will be described. In the case of Example 1, the silicon layer was thinned over the entire surface. In this case, in addition to the problem that it is difficult to obtain a margin for over-etching when a contact hole is formed in the source / drain, there is a problem that another coating must be formed as a marker for mask alignment. In particular, this was a major obstacle in forming a top gate type TFT (gate electrode exists on the active layer).

【００４９】この問題について詳しく述べると、従来、
透明な基板上に被膜を重ねて、素子を形成してゆく工程
においては、初期の段階で何らかの被膜のパターンをマ
ーカーとして、その後のマスク合わせの工程で用いるこ
とが一般的であった。そして、そのマーカーを形成する
べき被膜としては、トップゲイト型のＴＦＴにおいて
は、シリコン膜を用いることが一般的であった。すなわ
ち、トップゲイト型ＴＦＴのプロセスにおいては、最初
におこなわれるパターン形成が、島状領域の形成だから
である。この島状領域の形成の際に、同時にマスク合わ
せのマーカーも形成される。以後、全てのマスク合わせ
の工程において、この際に形成されたマーカーを用い
る。The problem is described in detail below.
In a process of forming a device by laminating a film on a transparent substrate, it is common to use a pattern of some film as a marker in an initial stage and use it in a subsequent mask alignment process. As a film on which the marker is to be formed, a silicon film is generally used in a top gate type TFT. That is, in the process of the top gate type TFT, the first pattern formation is the formation of the island region. When this island-shaped region is formed, a marker for mask alignment is also formed at the same time. Thereafter, in all mask alignment steps, the markers formed at this time are used.

【００５０】このマーカーはシリコン膜が薄くなるとい
くつかの問題が生じた。特に、アルミニウム膜にパター
ンを形成する場合には、マーカーの部分とアルミニウム
被膜との段差を判別してマスク合わせをおこなうことが
要求されたが、シリコン膜が５０ｎｍ以下に薄くなる
と、十分な段差が確認できなくなり、マスク合わせ工程
において不良が発生しやすくなった。This marker caused several problems when the silicon film became thinner. In particular, when a pattern is formed on an aluminum film, it is required to determine the level difference between the marker portion and the aluminum film and perform mask alignment. However, when the silicon film is thinned to 50 nm or less, a sufficient level difference is obtained. Cannot be confirmed, and a defect easily occurs in the mask alignment process.

【００５１】ＴＦＴ特性の改善に加えて、マスク合わせ
の面でも改善する方法を示す。本実施例を図２に示す。
まず、透明なガラス基板２０１上に下地酸化膜として、
酸化珪素膜２０２をスパッタリング法により１００〜５
００ｎｍ、例えば、２００ｎｍに成膜した。この酸化珪
素膜は、ガラス基板からの不純物の拡散を防ぐために設
けられる。そして、非晶質シリコン膜をプラズマＣＶＤ
法により５０〜１５０ｎｍ、例えば、８０ｎｍに成膜し
た。ここで、シリコン膜の厚さを８０ｎｍとしたのは、
マスク合わせにおいて、マーカーが十分に確認できる厚
さを確保するためである。（図２（Ａ））A method for improving not only the TFT characteristics but also the mask alignment will be described. This embodiment is shown in FIG.
First, as a base oxide film on a transparent glass substrate 201,
The silicon oxide film 202 is formed to a thickness of 100 to 5 by a sputtering method.
The film was formed to have a thickness of 00 nm , for example, 200 nm . This silicon oxide film is provided to prevent diffusion of impurities from the glass substrate. Then, the amorphous silicon film is subjected to plasma CVD.
The film was formed to a thickness of 50 to 150 nm , for example, 80 nm by the method. Here, the reason why the thickness of the silicon film is set to 80 nm is as follows.
This is to ensure a thickness at which the marker can be sufficiently confirmed in mask alignment. (Fig. 2 (A))

【００５２】さらに、結晶性シリコン膜上に酸化珪素膜
２０４を５０ｎｍに形成した。酸化珪素の代わりに窒化
珪素でも構わない。この酸化珪素膜２０４は後の熱アニ
ールの際のキャップ膜となる。その後、非晶質シリコン
膜を５００〜６５０℃で熱アニールすることにより結晶
化せしめた。その際には、実施例１に示した如く、ニッ
ケル等を結晶化促進の触媒元素として添加してもよい。
また、結晶性向上のために、熱アニール工程の後にＫｒ
Ｆエキシマレーザー光を照射してもよい。Further, a silicon oxide film 204 having a thickness of 50 nm was formed on the crystalline silicon film. Silicon nitride may be used instead of silicon oxide. This silicon oxide film 204 becomes a cap film at the time of thermal annealing later. Thereafter, the amorphous silicon film was crystallized by thermal annealing at 500 to 650 ° C. At that time, as shown in Example 1, nickel or the like may be added as a catalyst element for promoting crystallization.
Further, in order to improve the crystallinity, Kr is added after the thermal annealing step.
An F excimer laser beam may be applied.

【００５３】そして、酸化珪素膜上にフォトレジスト２
０５を形成して、パターニングをおこない、チャネル領
域を形成する近傍がエッチングされるようにマスクを形
成した。この状態の断面図を図２（Ｂ）に、また、上方
から見た図面を図４（Ａ）に示す。本実施例では、第１
パターンおよび第２パターンという２つのパターンを形
成し、比較した。図４（Ａ）の矢印は、図２の断面の方
向を示す。（図２（Ｂ）、図４（Ａ））Then, a photoresist 2 is formed on the silicon oxide film.
05 was formed, patterning was performed, and a mask was formed so that the vicinity of the channel region was etched. A cross-sectional view in this state is shown in FIG. 2B, and a drawing viewed from above is shown in FIG. In the present embodiment, the first
Two patterns, a pattern and a second pattern, were formed and compared. The arrow in FIG. 4A indicates the direction of the cross section in FIG. (FIG. 2 (B), FIG. 4 (A))

【００５４】その後、実施例１と同様にシリコン膜のエ
ッチングをおこない、チャネル形成領域近傍を１５〜３
０ｎｍの膜厚に形成した。この際には、過酸化水素とア
ンモニアの混合液による酸化と１％フッ酸によるエッチ
ングを交互におこない、必要とする厚さまでシリコン膜
をエッチングした。（図２（Ｃ））Thereafter, the silicon film is etched in the same manner as in Example 1, and the vicinity of the channel formation region is
The film was formed to a thickness of 0 nm . At this time, oxidation with a mixed solution of hydrogen peroxide and ammonia and etching with 1% hydrofluoric acid were alternately performed to etch the silicon film to a required thickness. (Fig. 2 (C))

【００５５】そして、フォトレジスト２０５と酸化珪素
膜２０４を除去した。つぎに、このようにして得られた
結晶性シリコン膜をエッチングして、ＴＦＴを形成する
島状領域２０６（島状シリコン膜）とマスク合わせのマ
ーカー２０７、２０８を形成した。このときの上方から
見た図面を図４（Ｂ）に示す。この図では、先のシリコ
ン膜の薄膜化のパターンも点線で示してある。この結
果、第１パターン（図４左側）では、薄いシリコン層の
領域の形状が概略Ｈ型となった。第２パターンでは、薄
いシリコン層の領域の形状は長方形であった。第２パタ
ーンでは、島状領域をエッチングする際に、異常エッチ
ングの際に島状領域のクビレの部分が断絶してしまうこ
とがあったが、第１パターンではそのような現象は見ら
れなかった。（図４（Ｂ））Then, the photoresist 205 and the silicon oxide film 204 were removed. Next, the crystalline silicon film thus obtained was etched to form island-like regions 206 (island-like silicon films) for forming TFTs and markers 207 and 208 for mask alignment. FIG. 4B shows a drawing viewed from above at this time. In this figure, the pattern for thinning the silicon film is also indicated by a dotted line. As a result, in the first pattern (left side in FIG. 4), the shape of the region of the thin silicon layer was substantially H-shaped. In the second pattern, the shape of the region of the thin silicon layer was rectangular. In the second pattern, when the island region was etched, the cracked portion of the island region was sometimes cut off during abnormal etching, but such a phenomenon was not observed in the first pattern. . (FIG. 4 (B))

【００５６】その後、ゲイト絶縁膜として、膜厚２０〜
１５０ｎｍ、例えば、１００ｎｍの酸化珪素膜２０９を
プラズマＣＶＤ法によって形成した。（図２（Ｄ））Thereafter, a gate insulating film having a thickness of 20 to
A silicon oxide film 209 having a thickness of 150 nm , for example, 100 nm was formed by a plasma CVD method. (FIG. 2 (D))

【００５７】そして、厚さ１００ｎｍ〜３μｍ、例え
ば、５００ｎｍの燐がドープされた多結晶のシリコン膜
を減圧ＣＶＤ法によって成膜して、これをパターニング
して、ゲイト電極・配線に対応するフォトレジストのパ
ターンを形成した。この際には、マーカー２０７を用い
た。そして、このフォトレジストのパターンによって多
結晶シリコン膜をエッチングして、ゲイト電極２１０を
形成した。このときの上方から見た図面を図４（Ｃ）に
示す。（図４（Ｃ））Then, a phosphorus-doped polycrystalline silicon film having a thickness of 100 nm to 3 μm, for example, 500 nm is formed by a low pressure CVD method, and is patterned to correspond to the gate electrode and wiring. A photoresist pattern was formed. In this case, the marker 207 was used. Then, the polycrystalline silicon film was etched using the photoresist pattern to form a gate electrode 210. FIG. 4C shows a drawing viewed from above at this time. (FIG. 4 (C))

【００５８】その後、イオンドーピング法によって、島
状シリコン膜２０６に、ゲイト電極２１０をマスクとし
て自己整合的に不純物（本実施例においては燐）を注入
した。ドーピングガスとしてはＰＨ３ を用いた。この
場合のドーズ量は１×１０¹³〜５×１０¹⁵原子ｃｍ
―²、加速電圧は１０〜９０ｋＶ、例えば、ドーズ量を
１×１０¹⁵原子ｃｍ―²、加速電圧を８０ｋＶとした。
この結果、Ｎ型不純物領域２１１（ソース／ドレイン）
が形成された。（図２（Ｅ））Thereafter, impurities (phosphorus in this embodiment) were implanted into the island-like silicon film 206 in a self-aligned manner using the gate electrode 210 as a mask by an ion doping method. PH3 was used as a doping gas. The dose in this case is 1 × 10 ^{13 to} 5 × 10 ¹⁵ atoms cm.
- ^2, the acceleration voltage 10～90KV, for example, a dose of 1 × 10 ¹⁵ atoms cm- ^2, the accelerating voltage is 80 kV.
As a result, the N-type impurity region 211 (source / drain)
Was formed. (FIG. 2 (E))

【００５９】さらに、５００〜６５０℃、例えば、６０
０℃で熱アニールすることによって、ドーピングされた
不純物の活性化をおこなった。Further, at 500 to 650 ° C., for example, at 60
The doped impurities were activated by thermal annealing at 0 ° C.

【００６０】その後、層間絶縁膜として、減圧ＣＶＤ法
によって酸化珪素膜２１２を厚さ３００ｎｍに成膜し
た。Thereafter, as an interlayer insulating film, a silicon oxide film 212 was formed to a thickness of 300 nm by a low pressure CVD method.

【００６１】そして、層間絶縁膜２１２、ゲイト絶縁膜
２０９のエッチングをおこない、ソース／ドレインにコ
ンタクトホールを形成した。このとき、実施例１と異な
り、ソース／ドレイン領域は８０ｎｍと厚いため、コン
タクトホールの形成が容易であった。その後、アルミニ
ウム膜をスパッタリング法によって形成し、パターニン
グしてソース／ドレイン電極・配線に対応するフォトレ
ジストのパターンを形成した。この際には、マーカー２
０８を用いた。そして、このフォトレジストのパターン
によってアルミニウム膜をエッチングして、ソース／ド
レイン電極・配線２１３、２１４を形成した。ＴＦＴ作
製後、さらに２００〜４００℃で水素化処理をおこなっ
てもよい。（図２（Ｆ））Then, the interlayer insulating film 212 and the gate insulating film 209 were etched to form contact holes in the source / drain. At this time, unlike Example 1, the source / drain regions were as thick as 80 nm , so that the formation of the contact holes was easy. Thereafter, an aluminum film was formed by a sputtering method and patterned to form a photoresist pattern corresponding to the source / drain electrodes and wiring. In this case, Marker 2
08 was used. Then, the aluminum film was etched by the pattern of the photoresist to form source / drain electrodes / wirings 213 and 214. After the TFT is manufactured, a hydrogenation treatment may be further performed at 200 to 400 ° C. (FIG. 2 (F))

【００６２】このようにして得られたＴＦＴは、従来の
ＴＦＴと比較して、半導体層のチャネル形成領域近傍が
薄いため、電界効果移動度、しきい値電圧、リーク電流
等の特性に関しては、実施例１と大差無いものが得られ
た。一方、マーカーのシリコン膜が十分な厚さであった
ために、マスク合わせの不良を減らすことができた。ま
た、ソース、ドレインに関しては、８０ｎｍの厚さであ
ったために、十分に低いシート抵抗であった。また、本
実施例では、ソース／ドレインの部分の厚さが十分であ
ったので、窒化チタン膜を設けなくとも、ソース／ドレ
インでコンタクト不良が発生することはなかった。Since the TFT obtained in this manner is thinner in the vicinity of the channel forming region of the semiconductor layer than the conventional TFT, characteristics such as field-effect mobility, threshold voltage, leak current, etc. A product not much different from that of Example 1 was obtained. On the other hand, since the silicon film of the marker had a sufficient thickness, it was possible to reduce defective mask alignment. The source and the drain had a sufficiently low sheet resistance because they had a thickness of 80 nm . Further, in this embodiment, since the thickness of the source / drain portions was sufficient, no contact failure occurred in the source / drain even without providing the titanium nitride film.

【００６３】〔実施例３〕 本実施例を図３に示す。本実施例は、ＴＦＴ型液晶表示
装置の周辺回路のシフトレジスタ回路に用いられるＣＭ
ＯＳ素子とアクティブマトリクスのスイッチングトラン
ジスタ（画素ＴＦＴ）の作製に関して本発明を適用した
例を示す。まず、基板３０１上に下地酸化膜として、酸
化珪素膜３０２をスパッタリング法により１００〜５０
０ｎｍ、例えば、１００ｎｍに成膜した。そして、非晶
質シリコン膜をプラズマＣＶＤ法により４０〜１５０ｎ
ｍ、例えば、５０ｎｍに成膜した。[Embodiment 3] This embodiment is shown in FIG. In this embodiment, a CM used in a shift register circuit of a peripheral circuit of a TFT type liquid crystal display device is used.
An example in which the present invention is applied to manufacturing of an OS element and an active matrix switching transistor (pixel TFT) will be described. First, a silicon oxide film 302 is formed on a substrate 301 as a base oxide film by sputtering to a thickness of 100 to 50.
The film was formed to have a thickness of 0 nm , for example, 100 nm . Then, the amorphous silicon film is formed to a thickness of 40 to 150 n by a plasma CVD method.
m , for example, 50 nm .

【００６４】その後、実施例１と同様にスピンコーティ
ング法によって非晶質シリコン膜上に〜数ｎｍのニッケ
ル含有層を形成した。ニッケル含有層形成後、加熱炉に
おいて、窒素雰囲気中において５５０℃、４時間の加熱
処理をおこない結晶化せしめた。その後、さらに、結晶
性向上のために、２００〜３５０ｍＪ／ｃｍ²のエネル
ギー密度のＫｒＦエキシマレーザー光を照射した。（図
３（Ａ））Thereafter, a nickel-containing layer having a thickness of several nm was formed on the amorphous silicon film by spin coating in the same manner as in Example 1. After the formation of the nickel-containing layer, crystallization was performed by performing a heat treatment at 550 ° C. for 4 hours in a nitrogen atmosphere in a heating furnace. Thereafter, in order to further improve the crystallinity, KrF excimer laser light having an energy density of 200 to 350 mJ / cm ² was irradiated. (FIG. 3 (A))

【００６５】つぎに、このようにして得られた結晶性シ
リコン膜上に実施例２と同様にマスクを形成し、アクテ
ィブマトリクス回路の領域のみを薄膜化して、薄いシリ
コン領域３０３’を形成した。領域３０３’のシリコン
膜の厚さは３０ｎｍとした。エッチングの方法は実施例
２と同様におこなった。（図３（Ｂ））Next, a mask was formed on the crystalline silicon film thus obtained in the same manner as in Example 2, and only the active matrix circuit region was thinned to form a thin silicon region 303 '. The thickness of the silicon film in the region 303 ′ was 30 nm . The etching method was the same as in Example 2. (FIG. 3 (B))

【００６６】その後、この様にして得られた結晶性珪素
膜をパターニングして、島状領域３０４、３０５、３０
６（島状珪素膜）を形成した。この島状珪素膜３０４、
３０５、３０６はＴＦＴの活性層であり、前二者は周辺
駆動回路のシフトレジスタの回路に用いられ、最後の１
つはアクティブマトリクス回路の画素ＴＦＴに用いられ
る。そして、ゲイト絶縁膜３０７として、膜厚２０〜１
５０ｎｍ、例えば、１００ｎｍの酸化珪素膜３０７をプ
ラズマＣＶＤ法によって形成した。（図３（Ｃ））Thereafter, the crystalline silicon film thus obtained is patterned to form island-like regions 304, 305, 30
6 (island-like silicon film) was formed. This island-shaped silicon film 304,
Reference numerals 305 and 306 denote active layers of TFTs. The former two are used for a shift register circuit of a peripheral driving circuit.
One is used for a pixel TFT of an active matrix circuit. The gate insulating film 307 has a thickness of 20 to 1
A silicon oxide film 307 having a thickness of 50 nm , for example, 100 nm was formed by a plasma CVD method. (FIG. 3 (C))

【００６７】その後、厚さ１００ｎｍ〜３μｍ、例え
ば、５００ｎｍのアルミニウム膜をスパッタ法によって
成膜して、これをパターニングして、ゲイト電極３０
８、３０９、３１０を形成した。つぎに基板をｐＨ≒
７、１〜３％の酒石酸のエチレングリコール溶液に浸
し、白金を陰極、アルミニウムのゲイト電極３０８、３
０９、３１０を陽極として、陽極酸化をおこなった。陽
極酸化は、最初一定電流で２２０Ｖまで電圧を上げ、そ
の状態で１時間保持して終了させた。このようにして、
厚さ１５０〜３５０ｎｍ、例えば、２００ｎｍの陽極酸
化物を形成した。Thereafter, an aluminum film having a thickness of 100 nm to 3 μm, for example, 500 nm is formed by a sputtering method, and this is patterned to form a gate electrode 30.
8, 309 and 310 were formed. Next, set the substrate to pH ≒
7, dipped in 1-3% tartaric acid in ethylene glycol solution, platinum was used as cathode, aluminum gate electrode 308, 3
Anodization was performed using 09 and 310 as anodes. The anodic oxidation was first completed by increasing the voltage to 220 V at a constant current and maintaining the state for 1 hour. In this way,
An anodic oxide having a thickness of 150 to 350 nm , for example, 200 nm was formed.

【００６８】その後、イオンドーピング法によって、島
状珪素膜３０４、３０５、３０６に、ゲイト電極３０
８、３０９、３１０をマスクとして自己整合的に不純物
を注入した。この際には、最初に前面にフォスフィン
（ＰＨ）をドーピングガスとして燐を注入してＮ型不純
物領域３１１、３１２、３１３を形成した。（図３
（Ｄ））Thereafter, the gate electrodes 30 are formed on the island-shaped silicon films 304, 305, and 306 by ion doping.
Impurities were implanted in a self-aligned manner using 8, 309 and 310 as masks. At this time, N-type impurity regions 311, 312, and 313 were first formed by implanting phosphorus into the front surface using phosphine (PH) as a doping gas. (FIG. 3
(D))

【００６９】その後、Ｎチャネル型のＴＦＴを形成する
部分をフォトレジスト３１４で覆って、Ｐチャネル型の
ＴＦＴを形成する部分にジボラン（Ｂ₂Ｈ₆）をドーピン
グガスとして硼素を注入して、Ｎ型不純物領域３１１で
あった領域が反転して、Ｐ型不純物領域３１５を形成し
た。この場合、燐のドーズ量は２〜８×１０¹⁵原子ｃｍ
―²、加速電圧は８０ｋＶ、硼素のドーズ量は４〜１０
×１０¹⁵原子ｃｍ―²、加速電圧を６５ｋＶとした。
（図３（Ｅ））Thereafter, a portion where an N-channel TFT is to be formed is covered with a photoresist 314, and a portion where a P-channel TFT is to be formed is doped with boron using diborane (B ₂ H ₆ ) as a doping gas. The region that was the type impurity region 311 was inverted to form a P-type impurity region 315. In this case, the dose of phosphorus is 2 to 8 × 10 ¹⁵ atoms cm.
- ^2, the acceleration voltage is 80 kV, the dose of boron 4-10
× 10 ¹⁵ atoms cm- ^2, the accelerating voltage is 65 kV.
(FIG. 3 (E))

【００７０】さらに、ＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、不純物
領域３１２、３１３、３１５の活性化をおこなった。レ
ーザーのエネルギー密度は２００〜４００ｍＪ／ｃ
ｍ²、好ましくは２５０〜３００ｍＪ／ｃｍ²が適当であ
った。Further, a KrF excimer laser (wavelength 2
Irradiation of 48 nm and a pulse width of 20 nsec) was performed to activate the impurity regions 312, 313, and 315. Laser energy density is 200-400mJ / c
m ² , preferably 250 to 300 mJ / cm ² was suitable.

【００７１】つぎに、層間絶縁膜３１６として、プラズ
マＣＶＤ法によって酸化珪素膜３１６を厚さ３００ｎｍ
に成膜した。Next, a silicon oxide film 316 having a thickness of 300 nm is formed as an interlayer insulating film 316 by a plasma CVD method.
Was formed.

【００７２】そして、層間絶縁膜３１６、ゲイト絶縁膜
３０７のエッチングをおこない、ソース／ドレインにコ
ンタクトホールを形成した。その後、アルミニウム膜を
スパッタ法によって形成し、パターニングしてソース／
ドレイン電極３１７、３１８、３１９を形成した。（図
３（Ｆ））Then, the interlayer insulating film 316 and the gate insulating film 307 were etched to form contact holes at the source / drain. Thereafter, an aluminum film is formed by a sputtering method, and patterned to form a source /
Drain electrodes 317, 318, and 319 were formed. (FIG. 3 (F))

【００７３】最後に、パッシベーション膜３２０として
厚さ２００〜６００ｎｍ、例えば、３００ｎｍの窒化珪
素膜をプラズマＣＶＤ法によって形成し、これと酸化珪
素膜３１６、ゲイト絶縁膜３０７をエッチングして、不
純物領域３１３に対してコンタクトホールを形成した。
そして、インディウム錫酸化物膜（ＩＴＯ膜）を形成
し、これをエッチングして、画素電極３２１を形成し
た。（図３（Ｇ））Finally, a silicon nitride film having a thickness of 200 to 600 nm , for example, 300 nm is formed as a passivation film 320 by a plasma CVD method, and the silicon oxide film 316 and the gate insulating film 307 are etched to remove impurities. A contact hole was formed in the region 313.
Then, an indium tin oxide film (ITO film) was formed and etched to form a pixel electrode 321. (Fig. 3 (G))

【００７４】以上のようにして、周辺回路のシフトレジ
スタ回路と画素ＴＦＴとが形成された。As described above, the shift register circuit of the peripheral circuit and the pixel TFT were formed.

【００７５】本実施例では画素ＴＦＴはリーク電流の小
さい、活性層の薄いシリコン層を用い、また、オン電流
の大きなことの要求されるシフトレジスタ等の回路にお
いては、活性層の比較的厚いシリコン層を用いて、半導
体集積回路を構成することができたので、回路全体とし
ての特性を向上させることができた。In this embodiment, the pixel TFT uses a silicon layer having a small leak current and a thin active layer. In a circuit such as a shift register which requires a large on-current, a relatively thick silicon layer having an active layer is used. Since the semiconductor integrated circuit could be formed using the layers, the characteristics of the entire circuit could be improved.

【００７６】〔実施例４〕 本実施例を図８および図９に示す。本実施例は、ＴＦＴ
型液晶表示装置の周辺回路のシフトレジスタ回路に用い
られるＣＭＯＳ素子とアクティブマトリクスのスイッチ
ングトランジスタ（画素ＴＦＴ）の作製に関して本発明
を適用した例を示す。Embodiment 4 FIGS. 8 and 9 show this embodiment. This embodiment uses a TFT
An example in which the present invention is applied to the production of a CMOS element used for a shift register circuit of a peripheral circuit of a liquid crystal display device and a switching transistor (pixel TFT) of an active matrix is shown.

【００７７】まず、基板４０１上に下地酸化膜として、
酸化珪素膜４０２をスパッタリング法により１００〜５
００ｎｍ、例えば、２００ｎｍに成膜した。そして、非
晶質シリコン膜をプラズマＣＶＤ法により４０〜１５０
ｎｍ、例えば、６０ｎｍに成膜し、結晶化させた。First, as a base oxide film on the substrate 401,
The silicon oxide film 402 is formed in a thickness of 100 to 5 by a sputtering method.
The film was formed to have a thickness of 00 nm , for example, 200 nm . Then, the amorphous silicon film is formed by plasma CVD at 40 to 150 nm.
nm , for example, 60 nm , and crystallized.

【００７８】つぎに、このようにして得られた結晶性シ
リコン膜４０３上に実施例２と同様にマスクを形成し、
アクティブマトリクス回路のチャネル形成領域および全
てのＴＦＴ形成領域の周辺を薄膜化して、薄いシリコン
領域４０３’を形成した。薄いシリコン領域のシリコン
膜の厚さは３０ｎｍとした。エッチングの方法は実施例
２と同様におこなった。ここで島状領域の周辺領域を薄
膜化したのは、後の工程の島状領域を形成する際に、チ
ャネル領域を形成する周辺が過剰にエッチングされるこ
とを防ぐためである。（図８（Ａ））Next, a mask is formed on the crystalline silicon film 403 thus obtained in the same manner as in the second embodiment.
The periphery of the channel formation region and all the TFT formation regions of the active matrix circuit was thinned to form a thin silicon region 403 '. The thickness of the silicon film in the thin silicon region was 30 nm . The etching method was the same as in Example 2. The reason why the peripheral region of the island region is made thinner is to prevent the periphery around the channel region from being excessively etched when the island region is formed in a later step. (FIG. 8A)

【００７９】その後、この様にして得られた結晶性シリ
コン膜４０３をエッチングして、島状領域４０４、４０
５（島状シリコン膜）を形成した。この際、エッチング
は先に薄膜化された領域４０３’のみに対しておこなわ
れた。Thereafter, the crystalline silicon film 403 thus obtained is etched to form island-like regions 404, 40.
5 (island-like silicon film) was formed. At this time, the etching was performed only on the region 403 ′ that was previously thinned.

【００８０】このことの効果を図１０を使って、簡単に
説明する。図１０の（Ａ）〜（Ｄ）は、実施例２の様に
島状領域の周辺部を薄膜化せずに形成したものである。
図１０（Ａ）および（Ｂ）はシリコン膜をエッチングす
る工程の前を示している。同図において、厚さ６０ｎｍ
の領域１に、上記と同様の薄膜化工程によって、厚さ３
０ｎｍまで薄膜化された領域２が形成されている。図の
斜線部３は島状領域のパターンを示しており、これ以外
の部分がエッチングされることとなる。ここでエッチン
グを進めてゆく。（図１０（Ａ）、（Ｂ））The effect of this will be briefly described with reference to FIG. FIGS. 10A to 10D show the case where the peripheral portion of the island-shaped region is formed without being thinned as in the second embodiment.
FIGS. 10A and 10B show a state before the step of etching the silicon film. In the figure, the thickness is 60 nm.
In the region 1 of the above, a thickness of 3
A region 2 thinned to 0 nm is formed. The hatched portion 3 in the figure indicates the pattern of the island-shaped region, and other portions will be etched. Here, the etching proceeds. (FIGS. 10A and 10B)

【００８１】まず、シリコン膜を３０ｎｍエッチングし
たときの様子は図１０（Ｃ）の様になる。このとき、島
状領域の形成される部分６、７の領域ではシリコン膜は
エッチングされないので、以前と同じ膜厚（それぞれ、
３０ｎｍ、６０ｎｍ）を有している。ここで、領域６は
後にゲイト電極が形成される領域であり、島状領域の段
差の小さいことが望まれる。一方、図１０（Ｂ）におい
て、６０ｎｍの厚さを有していた領域１は、珪素膜がエ
ッチングされ薄くなり、約３０ｎｍの厚さのシリコン領
域である。First, the state when the silicon film is etched by 30 nm is as shown in FIG. At this time, since the silicon film is not etched in the regions 6 and 7 where the island regions are formed, the same film thickness as before (each,
30 nm and 60 nm ). Here, the region 6 is a region where a gate electrode is to be formed later, and it is desired that the step in the island-shaped region is small. On the other hand, in FIG. 10B, a region 1 having a thickness of 60 nm is a silicon region having a thickness of about 30 nm , which is thinned by etching the silicon film.

【００８２】また、一方、図１０（Ｂ）において、３０
ｎｍの厚さを有していた領域２は、珪素膜が全てエッチ
ングされ、下地酸化膜の表面５が現れてくる。しかし、
依然としてシリコン領域４と領域６、７はつながってお
り、更なるエッチングが必要である。（図１０（Ｃ））On the other hand, in FIG.
In the region 2 having a thickness of nm , the silicon film is entirely etched, and the surface 5 of the base oxide film appears. But,
The silicon region 4 and the regions 6, 7 are still connected and need further etching. (FIG. 10 (C))

【００８３】さらに、シリコン膜を３０ｎｍエッチング
すると図１０（Ｄ）の様になる。図１０（Ｃ）において
は、３０ｎｍのシリコン膜が残っていた領域４は、丁
度、全てのシリコン膜がエッチングされ、下地酸化膜表
面９が露出する。しかし、図１０（Ｃ）において、下地
酸化膜表面５が露出していた領域１０では、さらに、下
地酸化膜の奥深くまでエッチングがおこなわれてしま
う。このため、シリコンと酸化珪素のエッチングレート
が３：１という好ましい条件でさえ、島状領域８のうち
厚さが３０ｎｍだった部分６と、下地酸化膜との段差は
少なくとも４０ｎｍ程度ある。この段差は、エッチング
の際にシリコンと酸化珪素の選択比によって、変動する
が、島状領域を薄膜化したものの、段差はほとんど改善
されず、ゲイト絶縁膜をより薄く（例えば、５０ｎｍ以
下）することは困難であった。（図１０（Ｄ））Further, when the silicon film is etched by 30 nm , the state becomes as shown in FIG. In FIG. 10C, in the region 4 where the silicon film of 30 nm remains, just the entire silicon film is etched and the surface 9 of the base oxide film is exposed. However, in FIG. 10C, in the region 10 where the base oxide film surface 5 is exposed, the etching is further deepened into the base oxide film. For this reason, even under the preferable condition that the etching rate of silicon and silicon oxide is 3: 1, the step between the portion 6 of the island-shaped region 8 having a thickness of 30 nm and the base oxide film is at least about 40 nm . This step varies depending on the selectivity between silicon and silicon oxide during etching. However, although the island region is made thinner, the step is hardly improved, and the gate insulating film is made thinner (for example, 50 nm or less). It was difficult to do. (FIG. 10 (D))

【００８４】本実施例では島状領域周辺を薄膜化するこ
とによって、その点が改善できる。図１０（Ｅ）〜
（Ｇ）には、本実施例の様子を示す。図１０（Ａ）と同
様に、厚さ６０ｎｍのシリコン領域１１を薄膜化して、
厚さ３０ｎｍのシリコン領域１２を設ける。斜線部１３
は島状領域のパターンである。図から分かるように、島
状領域１３の周辺部は全て薄膜化したシリコン膜になっ
ている。（図１０（Ｅ）、（Ｆ））In this embodiment, the point can be improved by thinning the periphery of the island region. FIG.
(G) shows the state of the present embodiment. As in FIG. 10A, the silicon region 11 having a thickness of 60 nm is thinned,
A silicon region 12 having a thickness of 30 nm is provided. Shaded area 13
Is the pattern of the island region. As can be seen from the figure, the periphery of the island-shaped region 13 is entirely a thinned silicon film. (FIGS. 10E and 10F)

【００８５】この状態で、エッチングをおこなっていく
と、３０ｎｍエッチングした時点で下地酸化珪素膜表面
１５が露出する。そのとき、島状領域において、厚さ６
０ｎｍであった部分１７、および厚さ３０ｎｍであった
部分１６はそのままの厚さである。また、島状領域の周
辺領域は丁度、全てのシリコン膜がエッチングされた状
態で、周囲のシリコン領域１４から分離した状態とな
り、島状領域が完成する。シリコン領域１４は、図１０
（Ｆ）においては、厚さ６０ｎｍのシリコン領域であっ
たが、エッチングされて、厚さ約３０ｎｍとなってい
る。また、段差に関して考察すると、ゲイト電極がその
上に形成される領域１６と下地酸化膜表面との段差は領
域１６の厚さ（すなわち、３０ｎｍ）しかなく、厚さ６
０ｎｍのゲイト絶縁膜をこの上に形成しても問題はな
い。（図１０（Ｇ））When etching is performed in this state, the base silicon oxide film surface 15 is exposed at the time of etching by 30 nm . At that time, in the island region, the thickness 6
The portion 17 having a thickness of 0 nm and the portion 16 having a thickness of 30 nm have the same thickness. In addition, the peripheral region of the island region is separated from the surrounding silicon region 14 just after the entire silicon film is etched, and the island region is completed. The silicon region 14 is shown in FIG.
In (F), the silicon region has a thickness of 60 nm , but is etched to have a thickness of approximately 30 nm . Considering the step, the step between the region 16 on which the gate electrode is formed and the surface of the underlying oxide film is only the thickness of the region 16 (that is, 30 nm ), and the thickness is 6 nm.
There is no problem even if a gate insulating film of 0 nm is formed thereon. (FIG. 10 (G))

【００８６】上記の例ではシリコン膜の薄膜化に関して
は、膜厚を半分にする程度であったが、例えば、膜厚を
１／４やそれ以下にするという場合には、本実施例のよ
うに島状領域の周囲の部分を薄膜化することの効果は顕
著である。例えば、８０ｎｍのシリコン膜を２０ｎｍに
まで薄膜化する場合を考えれば、実施例２の場合には、
シリコンと酸化珪素のエッチング選択比が４：１という
非常に好ましい場合でさえ、段差は、２０ｎｍに、オー
バーエッチされた酸化珪素の深さ１５ｎｍを加えた３５
ｎｍである。本実施例の場合は２０ｎｍであり、実施例
２では、本実施例より段差が７５％も大きくなる。In the above example, the thickness of the silicon film was reduced to about half the thickness. However, for example, when the thickness is reduced to ４ or less, as in the present embodiment. The effect of reducing the thickness of the portion around the island region is remarkable. For example, considering the case where a silicon film of 80 nm is thinned to 20 nm , in the case of the second embodiment,
Even in the very preferred case of a 4: 1 silicon to silicon oxide etch selectivity, the step is 20 nm plus 15 nm of overetched silicon oxide depth of 35 nm.
nm . In the case of this embodiment, the thickness is 20 nm , and in Embodiment 2, the step is 75% larger than that of this embodiment.

【００８７】以上のようにして、エッチングをおこな
い、島状領域を形成した。いずれもＴＦＴの活性層とし
て、前者は周辺駆動回路のシフトレジスタ等の回路に用
いられ、後者はアクティブマトリクス回路の画素ＴＦＴ
として用いられる。その後、ゲイト絶縁膜４０６とし
て、膜厚２０〜８０ｎｍ、例えば、５０ｎｍの酸化珪素
膜４０６をプラズマＣＶＤ法によって形成した。As described above, etching was performed to form island regions. Both are used as active layers of TFTs, the former being used for circuits such as shift registers of peripheral driving circuits, and the latter being used for pixel TFTs of active matrix circuits.
Used as After that, as the gate insulating film 406, a silicon oxide film 406 having a thickness of 20 to 80 nm , for example, 50 nm was formed by a plasma CVD method.

【００８８】その後、厚さ１００ｎｍ〜３μｍ、例え
ば、５００ｎｍのアルミニウム膜をスパッタ法によって
成膜した。そして、フォトレジストをスピンコーティン
グ法によって形成した。フォトレジストの形成前に、陽
極酸化法によって厚さ１０〜１００ｎｍの酸化アルミニ
ウム膜を表面に形成しておくと、フォトレジストの密着
性が良くなる。その後、フォトレジストとアルミニウム
膜をパターニングして、ゲイト電極４０７、４０８、４
０９を形成した。エッチング終了後も、フォトレジスト
は剥離せず、各ゲイト電極上にマスク膜４１０、４１
１、４１２として残存せしめた。（図８（Ｂ））Thereafter, an aluminum film having a thickness of 100 nm to 3 μm, for example, 500 nm was formed by a sputtering method. Then, a photoresist was formed by a spin coating method. If an aluminum oxide film having a thickness of 10 to 100 nm is formed on the surface by anodic oxidation before forming the photoresist, the adhesiveness of the photoresist is improved. Thereafter, the photoresist and the aluminum film are patterned to form gate electrodes 407, 408, 4
09 was formed. After completion of the etching, the photoresist is not stripped, and the mask films 410 and 41 are formed on each gate electrode.
1,412. (FIG. 8 (B))

【００８９】さらにこれに電解溶液中で電流を通じてポ
ーラス陽極酸化し、厚さ３００〜６００ｎｍ、例えば、
厚さ５００ｎｍのポーラス陽極酸化物４１３、４１４、
４１５を形成した。ポーラス陽極酸化は、３〜２０％の
クエン酸もしくはショウ酸、燐酸、クロム酸、硫酸等の
酸性水溶液を用いておこない、５〜３０Ｖの一定電流を
ゲイト電極に印加すればよい。本実施例においてはショ
ウ酸溶液（３０℃）中で、電圧を１０Ｖとし、２０〜４
０分、陽極酸化した。ポーラス陽極酸化物の厚さは陽極
酸化をおこなう時間によって制御した。（図８（Ｃ））Further, a porous anodic oxidation is carried out by passing an electric current in an electrolytic solution to a thickness of 300 to 600 nm , for example.
A porous anodic oxide 413, 414 having a thickness of 500 nm ;
415 was formed. The porous anodic oxidation may be performed using a 3 to 20% aqueous acid solution of citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid, or the like, and a constant current of 5 to 30 V may be applied to the gate electrode. In this example, the voltage was set to 10 V in an oxalic acid solution (30 ° C.), and 20 to 4
Anodized for 0 minutes. The thickness of the porous anodic oxide was controlled by the time for performing anodic oxidation. (FIG. 8 (C))

【００９０】その後、マスク膜４１０、４１１、４１２
を剥離し、実施例と同様な方法で陽極酸化をおこなっ
た。すなわち、基板をｐＨ≒７、１〜３％の酒石酸のエ
チレングリコール溶液に浸し、白金を陰極、アルミニウ
ムのゲイト電極４０７、４０８、４０９を陽極として、
徐々に電圧を上げて陽極酸化を進行させた。このように
して、形成された陽極酸化物被膜は緻密で耐圧が高く、
特に、バリヤ型陽極酸化物と称される。本実施例では厚
さ１５０〜３５０ｎｍ、例えば、２００ｎｍのバリヤ型
陽極酸化物４１６、４１７、４１８を形成した。（図８
（Ｄ））Thereafter, the mask films 410, 411, 412
Was peeled off and anodized in the same manner as in the example. That is, the substrate is immersed in an ethylene glycol solution of tartaric acid at pH ≒ 7, 1-3%, platinum is used as a cathode, and aluminum gate electrodes 407, 408, 409 are used as anodes.
The voltage was gradually increased to proceed anodic oxidation. The anodic oxide coating thus formed is dense and has a high withstand voltage,
Particularly, it is called a barrier type anodic oxide. In this embodiment, barrier anodic oxides 416, 417, 418 having a thickness of 150 to 350 nm , for example, 200 nm are formed. (FIG. 8
(D))

【００９１】つぎに、周辺回路のＮチャネル型ＴＦＴお
よび画素ＴＦＴを形成する領域をマスク４１９で覆っ
て、周辺回路のＰチャネル型ＴＦＴのポーラス陽極酸化
物４１３をエッチングした。このとき、エチャントとし
て燐酸、酢酸、硝酸の混酸を用いた。（図８（Ｅ））Next, the region for forming the N-channel TFT and the pixel TFT of the peripheral circuit was covered with a mask 419, and the porous anodic oxide 413 of the P-channel TFT of the peripheral circuit was etched. At this time, a mixed acid of phosphoric acid, acetic acid and nitric acid was used as an etchant. (FIG. 8 (E))

【００９２】その後、マスク４１９を除去してゲイト酸
化膜４０６をドライエッチング法によってエッチングし
た。このとき、エッチングガスとしてＣＨ₄を使用する
ことによって、陽極酸化物はエッチングされず、酸化珪
素膜４０６のみがエッチングされた。その結果、ポーラ
ス陽極酸化物４１４、４１５の下の酸化珪素膜はエッチ
ングされずに、４０６ａ、４０６ｂ、４０６ｃが残っ
た。（図８（Ｆ））Thereafter, the mask 419 was removed, and the gate oxide film 406 was etched by dry etching. At this time, by using CH ₄ as an etching gas, the anodic oxide was not etched, and only the silicon oxide film 406 was etched. As a result, the silicon oxide films under the porous anodic oxides 414 and 415 were not etched, and 406a, 406b, and 406c remained. (FIG. 8 (F))

【００９３】そして、周辺回路のＮチャネル型ＴＦＴお
よび画素ＴＦＴのポーラス陽極酸化物４１４、４１５を
エッチングした。（図９（Ａ））Then, the porous anodic oxides 414 and 415 of the N-channel TFT and the pixel TFT of the peripheral circuit were etched. (FIG. 9A)

【００９４】その後、周辺回路のＮチャネル型ＴＦＴの
領域をマスク４２０で覆い、イオンドーピング法によっ
て、周辺回路のＰチャネル型ＴＦＴの領域のシリコン膜
および島状領域４０５に、ゲイト電極部（ゲイト電極、
バリヤ陽極酸化物、酸化珪素膜）をマスクとして自己整
合的に不純物を注入した。ここでは、ジボラン（Ｂ
₂Ｈ₆）をドーピングガスとして硼素を注入し、Ｐ型不純
物領域４２１、４２２を形成した。この場合、硼素のド
ーズ量は１〜４×１０¹⁵原子／ｃｍ²、加速電圧を１０
ｋＶとした。ここで、加速電圧が低いため、ゲイト酸化
膜４０６ｃの下部にはドーピングされず燐は導入されな
かった。（図９（Ｂ））Thereafter, the region of the N-channel TFT of the peripheral circuit is covered with a mask 420, and a gate electrode portion (gate electrode) is formed on the silicon film and the island region 405 of the region of the P-channel TFT of the peripheral circuit by ion doping. ,
Impurities were implanted in a self-aligned manner using the barrier anodic oxide, silicon oxide film) as a mask. Here, diborane (B
Boron was implanted using ₂ H ₆ ) as a doping gas to form P-type impurity regions 421 and 422. In this case, the dose of boron is 1 to 4 × 10 ¹⁵ atoms / cm ² and the acceleration voltage is 10
kV. Here, since the acceleration voltage was low, the lower portion of the gate oxide film 406c was not doped and phosphorus was not introduced. (FIG. 9 (B))

【００９５】そして、マスク４２０を除去して、前面に
フォスフィン（ＰＨ）をドーピングガスとして燐を注入
して、周辺回路のＮチャネル型ＴＦＴの領域にＮ型不純
物領域４２３を形成した。このとき、燐のドーズ量は１
〜８×１０¹⁴原子／ｃｍ²、加速電圧は５ｋＶとした。
ここで、加速電圧が低いため、ゲイト酸化膜４０６ｂの
下部にはドーピングされず燐は導入されなかった。ま
た、ドーズ量が硼素のドーズ量に比べ少ないため、周辺
回路のＰチャネル型ＴＦＴおよび画素ＴＦＴの不純物領
域４２１、４２２はＰ型不純物領域のままであった。
（図９（Ｃ））Then, the mask 420 was removed, and phosphorus was injected into the front surface using phosphine (PH) as a doping gas to form an N-type impurity region 423 in the N-channel TFT region of the peripheral circuit. At this time, the dose of phosphorus is 1
８8 × 10 ¹⁴ atoms / cm ² , and the acceleration voltage was 5 kV.
Here, since the acceleration voltage was low, phosphorus was not introduced into the lower portion of the gate oxide film 406b without being doped. Further, since the dose is smaller than the dose of boron, the impurity regions 421 and 422 of the P-channel TFT and the pixel TFT of the peripheral circuit remain P-type impurity regions.
(FIG. 9 (C))

【００９６】その後、燐のドーズ量を１×１０¹³〜１×
１０¹⁴原子ｃｍ―²、加速電圧は９０ｋＶとして、周辺
回路のＮチャネル型ＴＦＴの領域のドーピングがされな
かったゲイト酸化膜４０６ｂの下部に燐を導入し、低濃
度ドレイン４２４（ＬＤＤ、Ｎ− 型）が形成された。
（図９（Ｄ））Thereafter, the dose of phosphorus is increased from 1 × 10 ¹³ to 1 × 10 ¹³
10 ¹⁴ atoms cm- ^2, the acceleration voltage as 90 kV, phosphorus is introduced into the lower portion of not doping the region of the N channel TFT of the peripheral circuit gate oxide film 406b, a lightly doped drain 424 (LDD, N-type ) Formed.
(FIG. 9 (D))

【００９７】さらに、ＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、不純物
領域４２１、４２２、４２３、４２４の活性化をおこな
った。レーザーのエネルギー密度は２００〜４００ｍＪ
／ｃｍ²、好ましくは２５０〜３００ｍＪ／ｃｍ²が適当
であった。この際、画素ＴＦＴのゲイト酸化膜４０６ｃ
の下に存在するＰＩ接合は、レーザー照射によって十分
に活性化された。しかし、周辺回路のＴＦＴのＰＩ接
合、およびＮ^-Ｉ接合には十分なレーザー照射は期待で
きない。Further, a KrF excimer laser (wavelength 2
Irradiation of 48 nm and a pulse width of 20 nsec) was performed to activate the impurity regions 421, 422, 423, and 424. Laser energy density is 200-400mJ
/ Cm ² , preferably 250 to 300 mJ / cm ² . At this time, the gate oxide film 406c of the pixel TFT
The underlying PI junction was fully activated by laser irradiation. However, PI junction of the peripheral circuit of the TFT, and N ^- sufficient laser irradiation in I junction can not be expected.

【００９８】そこで、レーザー照射工程の後に、さら
に、３５０〜５５０℃でアニールをおこなって、上記接
合部の活性化を促進させた。その際には、周辺回路のＴ
ＦＴの活性層の厚さは５０ｎｍと厚いため、結晶化がチ
ャネル形成領域（Ｉ型）から周囲のＰ型およびＮ^-型に
進行し、良好なＰＩ接合、Ｎ^-Ｉ接合が得られた。（図
９（Ｅ））Then, after the laser irradiation step, annealing was further performed at 350 to 550 ° C. to promote the activation of the above-mentioned joint. At that time, the T
Since the thickness of the FT active layer is as thick as 50 nm , crystallization proceeds from the channel forming region (I-type) to the surrounding P-type and N ^- type, and good PI junction and N ^- I junction are obtained. . (FIG. 9E)

【００９９】つぎに、層間絶縁膜として、プラズマＣＶ
Ｄ法によって酸化珪素膜４２５を厚さ３００ｎｍに成膜
した。Next, a plasma CV is used as an interlayer insulating film.
A silicon oxide film 425 was formed to a thickness of 300 nm by Method D.

【０１００】そして、層間絶縁膜４２５、ゲイト絶縁膜
４０６のエッチングをおこない、ソース／ドレインにコ
ンタクトホールを形成した。その後、アルミニウム膜を
スパッタ法によって形成し、パターニングしてソース／
ドレイン電極４２６、４２７、４２８、４２９を形成し
た。Then, the interlayer insulating film 425 and the gate insulating film 406 were etched to form contact holes at the source / drain. Thereafter, an aluminum film is formed by a sputtering method, and patterned to form a source /
Drain electrodes 426, 427, 428, and 429 were formed.

【０１０１】最後に、パッシベーション膜４３０として
厚さ２００〜６００ｎｍ、例えば、３００ｎｍの窒化珪
素膜をプラズマＣＶＤ法によって形成し、これと酸化珪
素膜４２５、ゲイト絶縁膜４０６をエッチングして、不
純物領域４２２に対してコンタクトホールを形成した。
そして、インディウム錫酸化物膜（ＩＴＯ膜）を形成
し、これをエッチングして、画素電極４３１を形成し
た。（図９（Ｅ））Finally, a silicon nitride film having a thickness of 200 to 600 nm , for example, 300 nm is formed as a passivation film 430 by a plasma CVD method, and the silicon oxide film 425 and the gate insulating film 406 are etched to remove impurities. A contact hole was formed in the region 422.
Then, an indium tin oxide film (ITO film) was formed, and this was etched to form a pixel electrode 431. (FIG. 9E)

【０１０２】以上のようにして、周辺回路で通常のＰチ
ャネル型ＴＦＴ４３２とＮチャネル型のＬＤＤを有する
ＴＦＴ４３３によるＣＭＯＳ素子と、Ｐチャネル型のオ
フセット領域を有する画素ＴＦＴ４３４が形成された。As described above, in the peripheral circuit, the CMOS element including the normal P-channel type TFT 432 and the N-channel type TFT 433 having the LDD and the pixel TFT 434 having the P-channel type offset region were formed.

【０１０３】本実施例では、ゲイト酸化膜の厚さを従来
の約半分の５０ｎｍとすることができた。この結果、画
素ＴＦＴ、周辺回路とも従来に比較してより優れた特性
を示すことができた。In this embodiment, the thickness of the gate oxide film can be reduced to 50 nm, which is about half of the conventional thickness. As a result, both the pixel TFT and the peripheral circuit were able to show more excellent characteristics as compared with the related art.

【０１０４】[0104]

【発明の効果】本発明によって、優れた特性のＴＦＴを
得ることができた。また、実施例にも示したように、本
発明を利用して、最良の構成の半導体集積回路を構成す
ることもできた。本実施例では、シリコン半導体を例に
挙げて説明したが、他の半導体であってもよいことは自
明である。このように本発明は工業上、有益であり、特
許されるに十分たる資質を有する。According to the present invention, a TFT having excellent characteristics can be obtained. Further, as shown in the embodiment, the semiconductor integrated circuit having the best configuration can be formed by utilizing the present invention. In this embodiment, a silicon semiconductor has been described as an example, but it is obvious that another semiconductor may be used. Thus, the present invention is industrially useful and has sufficient qualities to be patented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明によるＴＦＴ回路の作製方法を示す。
（断面図、実施例１）FIG. 1 shows a method for manufacturing a TFT circuit according to the present invention.
(Cross section, Example 1)

【図２】 本発明によるＴＦＴ回路の作製方法を示す。
（断面図、実施例２）FIG. 2 shows a method for manufacturing a TFT circuit according to the present invention.
(Cross-sectional view, Example 2)

【図３】は本発明によるＴＦＴ回路の作製方法を示す。
（断面図、実施例３）FIG. 3 shows a method for manufacturing a TFT circuit according to the present invention.
(Cross-sectional view, Example 3)

【図４】 本発明によるＴＦＴ回路の作製方法を示す。
（上面図、実施例２）FIG. 4 shows a method for manufacturing a TFT circuit according to the present invention.
(Top view, Example 2)

【図５】 本発明によるＴＦＴのＩ_D −Ｖ_G 特性例を示
す。（実施例１）Figure 5 shows the I _D -V _G characteristic example of TFT according to the present invention. (Example 1)

【図６】 本発明によるＴＦＴの電界効果移動度の例を
示す。（実施例１）FIG. 6 shows an example of the field effect mobility of a TFT according to the present invention. (Example 1)

【図７】 本発明によるＴＦＴのリーク電流の例を示
す。（実施例１）FIG. 7 shows an example of a leak current of a TFT according to the present invention. (Example 1)

【図８】 本発明によるＴＦＴ回路の作製方法を示す。
（断面図、実施例４）FIG. 8 shows a method for manufacturing a TFT circuit according to the present invention.
(Cross-sectional view, Example 4)

【図９】 本発明によるＴＦＴ回路の作製方法を示す。
（断面図、実施例４）FIG. 9 shows a method for manufacturing a TFT circuit according to the present invention.
(Cross-sectional view, Example 4)

【図１０】本発明による島状領域のエッチング工程を示
す。（実施例４）FIG. 10 illustrates an island region etching process according to the present invention. (Example 4)

【図１１】本発明によるエッチング例の斜視図を示す。FIG. 11 shows a perspective view of an etching example according to the present invention.

【符号の説明】[Explanation of symbols]

１０１ 基板 １０２ 下地絶縁膜 １０３ 非晶質シリコン膜 １０４ 酢酸ニッケル層 １０５ 薄膜化した結晶性シリコン膜 １０６ 島状半導体領域（シリコン） １０７ ゲイト絶縁膜 １０８ ゲイト電極 １０９ 陽極酸化物被膜（酸化アルミニウ
ム） １１０ Ｎ型不純物領域 １１１ 層間絶縁物（酸化珪素） １１２、１１３ 金属配線（窒化チタン／アルミニウ
ム）DESCRIPTION OF SYMBOLS 101 Substrate 102 Base insulating film 103 Amorphous silicon film 104 Nickel acetate layer 105 Thin crystalline silicon film 106 Island-like semiconductor region (silicon) 107 Gate insulating film 108 Gate electrode 109 Anodic oxide film (aluminum oxide) 110 N Type impurity region 111 Interlayer insulator (silicon oxide) 112, 113 Metal wiring (titanium nitride / aluminum)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｄ (56)参考文献 特開 平１−154124（ＪＰ，Ａ) 特開 平５−67785（ＪＰ，Ａ) 特開 平５−90589（ＪＰ，Ａ) 特開 昭61−71636（ＪＰ，Ａ) 特開 昭61−252667（ＪＰ，Ａ) 特開 昭58−91678（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 H01L 21/20 H01L 27/12 H01L 29/786 ──────────────────────────────────────────────────続 き Continuation of the front page (51) Int.Cl. ⁷ Identification code FI H01L 29/78 618D (56) References JP-A-1-154124 (JP, A) JP-A-5-67785 (JP, A) JP-A-5-90589 (JP, A) JP-A-61-71636 (JP, A) JP-A-61-252667 (JP, A) JP-A-58-91678 (JP, A) (58) (Int.Cl. ⁷ , DB name) H01L 21/336 H01L 21/20 H01L 27/12 H01L 29/786

Claims (16)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁表面上に厚さ４０ｎｍ以上の非晶質の
半導体膜を形成し、非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布
し、 非晶質の前記 半導体膜を結晶化し、 結晶化された前記半導体膜の全部又は一部を薄くし、 前記半導体膜をエッチングして、薄くした前記半導体膜
の全部又は一部を含む島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を
形成することを特徴とする薄膜半導体装置の作製方法。 1. A forming an amorphous semiconductor film over a thickness of 40 nm on the insulating surface, a solution containing nickel on an amorphous of the semiconductor film coating
Crystallizing the amorphous semiconductor film, thinning all or part of the crystallized semiconductor film, and etching the semiconductor film to reduce the thickness of the semiconductor film.
All or part to form island-shaped semiconductor region including a method for manufacturing a thin film semiconductor device characterized by forming a gate insulating film and a gate electrode on the island-shaped semiconductor region on. 【請求項２】 請求項１において、薄くした前記半導体膜の全部又は一部 の厚さは１５〜３
０ｎｍであることを特徴とする薄膜半導体装置の作製方
法。 2. The semiconductor device according to claim 1, wherein the thickness of the thinned semiconductor film is 15 to 3 or more.
A method for manufacturing a thin film semiconductor device, wherein the thickness is 0 nm . 【請求項３】 絶縁表面上に厚さ４０ｎｍ以上の非晶質の
半導体膜を形成し、非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布
し、 非晶質の 前記半導体膜を結晶化し、 結晶化された前記半導体膜のチャネル形成領域を薄く
し、 前記半導体膜をエッチングして、薄くした前記チャネル
形成領域を含む島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を
形成し、 前記島状半導体領域に不純物を添加して、ソース及びド
レインを形成することを特徴とする薄膜半導体装置の作
製方法。 3. An amorphous semiconductor film having a thickness of 40 nm or more is formed on an insulating surface, and a solution containing nickel is applied on the amorphous semiconductor film.
Then, the amorphous semiconductor film is crystallized, and the channel forming region of the crystallized semiconductor film is thinned.
And etching the semiconductor film to reduce the thickness of the channel.
The island-shaped semiconductor region including a formation region is formed, the island-shaped semiconductor region using the gate insulating film and the gate electrode is formed on, by adding an impurity to the island-shaped semiconductor region, the source and de <br/> Rain A method for manufacturing a thin film semiconductor device, which is formed. 【請求項４】 絶縁表面上に厚さ４０ｎｍ以上の非晶質の
半導体膜を形成し、非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布
し、 非晶質の 前記半導体膜を結晶化し、 結晶化された前記半導体膜において、チャネル形成領域
と、前記半導体膜の周辺 とを薄くし、 前記半導体膜をエッチングして、前記チャネル形成領域
を含む島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を
形成し、前記 島状半導体領域に不純物を添加して、ソース及びド
レインを形成することを特徴とする薄膜半導体装置の作
製方法。 4. An amorphous semiconductor film having a thickness of 40 nm or more is formed on an insulating surface, and a solution containing nickel is applied on the amorphous semiconductor film.
Crystallizing the amorphous semiconductor film; and forming a channel forming region in the crystallized semiconductor film .
And thinning the periphery of the semiconductor film , etching the semiconductor film, and forming the channel formation region.
Forming an island-shaped semiconductor region including the gate insulating film and the gate electrode is formed on the island-shaped semiconductor region, by adding an impurity to the island-shaped semiconductor region, forming source and de <br/> Rain A method for manufacturing a thin film semiconductor device, comprising: 【請求項５】 絶縁表面上に厚さ４０ｎｍ以上の非晶質の
半導体膜を形成し、非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布
し、 非晶質の前記 半導体膜を結晶化し、 結晶化された前記半導体膜のチャネル形成領域を薄く
し、 前記半導体膜をエッチングして、薄くした前記チャネル
形成領域を含む島状半導体領域と、マスク合わせのマー
カーとを形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を
形成し、 前記島状半導体領域に不純物を添加して、ソース及びド
レインを形成する薄膜半導体装置の作製方法であって、前記チャネル形成領域 は前記マーカーよりも薄いことを
特徴とする薄膜半導体装置の作製方法。 5. An amorphous semiconductor film having a thickness of 40 nm or more is formed on an insulating surface, and a solution containing nickel is applied on the amorphous semiconductor film.
Then, the amorphous semiconductor film is crystallized, and the channel forming region of the crystallized semiconductor film is thinned.
And etching the semiconductor film to reduce the thickness of the channel.
And the island-shaped semiconductor region including a formation region to form a marker of mask alignment, the island-shaped semiconductor region using the gate insulating film and the gate electrode is formed on, by adding an impurity to the island-shaped semiconductor region, the source and A method for manufacturing a thin film semiconductor device for forming a drain, wherein the channel formation region is thinner than the marker. 【請求項６】 請求項３乃至５のいずれか一において、 前記チャネル形成領域は、前記ソース及び前記ドレイン
よりも薄いことを特徴とする薄膜半導体装置の作製方
法。 6. In any one of claims 3 to 5, wherein the channel forming region, a method for manufacturing a thin film semiconductor device, characterized in that thinner than the source and the drain. 【請求項７】 請求項３乃至６のいずれか一において、 前記チャネル形成領域の厚さは、１５〜３０ｎｍである
ことを特徴とする薄膜半導体装置の作製方法。 7. The method for manufacturing a thin film semiconductor device according to claim 3, wherein the thickness of the channel formation region is 15 to 30 nm . 【請求項８】 請求項１乃至７のいずれか一において、 結晶化された前記半導体膜を酸化し、 酸化された前記半導体膜をフッ化水素系の溶液に曝すこ
とによって薄くすることを特徴とする薄膜半導体装置の
作製方法。 8. A any one of claims 1 to 7, and characterized in that thinning by oxidizing the semiconductor film crystallized, exposing the semiconductor film is oxidized in a solution of hydrogen fluoride-based Of manufacturing a thin film semiconductor device. 【請求項９】 請求項１乃至７のいずれか一において、 結晶化された前記半導体膜を過酸化水素もしくは硝酸に
フッ酸を加えた溶液に曝すことによって薄くすることを
特徴とする薄膜半導体装置の作製方法。 9. A any one of claims 1 to 7, a thin film semiconductor device characterized by the semiconductor film crystallized thinned by exposure to a solution obtained by adding hydrofluoric acid to the hydrogen peroxide or nitric acid Method of manufacturing. 【請求項１０】 請求項１乃至９のいずれか一において、 スピンコーティング法もしくはディッピング法により前
記溶液を塗布することを特徴とする薄膜半導体装置の作
製方法。 10. A method for manufacturing a thin film semiconductor device according to claim 1, wherein said solution is applied by a spin coating method or a dipping method. 【請求項１１】 請求項１０において、非晶質の前記 半導体膜上に酸化膜を形成することを特徴
とする薄膜半導体装置の作製方法。 11. A method for manufacturing a thin film semiconductor device according to claim 10, wherein an oxide film is formed on said amorphous semiconductor film. 【請求項１２】絶縁表面上に厚さ４０ｎｍ以上の非晶質
の半導体膜を形成し、非晶質の 前記半導体膜を結晶化し、 結晶化された前記半導体膜において、チャネル形成領域
及びその周辺と、前記チャネル形成領域を含む島状半導
体領域となる領域の縁及びその周辺とを薄くし、前記半
導体膜をエッチングして、前記チャネル形成領域を含む
前記島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を
形成し、前記 島状半導体領域に不純物を添加して、ソース及びド
レインを形成することを特徴とする薄膜半導体装置の作
製方法。12. An amorphous semiconductor film having a thickness of 40 nm or more is formed on an insulating surface, the amorphous semiconductor film is crystallized, and a channel is formed in the crystallized semiconductor film . Forming area
And its periphery, and an island-shaped semiconductor including the channel forming region
The edge of the region to be the body region and the periphery thereof are thinned, and the semiconductor film is etched to include the channel formation region.
To form the island-shaped semiconductor region, a gate insulating film and the gate electrode is formed on the island-shaped semiconductor region, by adding an impurity to the island-shaped semiconductor region, forming source and de <br/> Rain A method for manufacturing a thin film semiconductor device, comprising: 【請求項１３】 請求項１２において、 前記チャネル形成領域の厚さは、１５〜３０ｎｍである
ことを特徴とする薄膜半導体装置の作製方法。 13. The method for manufacturing a thin film semiconductor device according to claim 12 , wherein the thickness of the channel formation region is 15 to 30 nm . 【請求項１４】 請求項１２または１３において、 結晶化された前記半導体膜を酸化し、 酸化された前記半導体膜をフッ化水素系の溶液に曝すこ
とによって薄くすることを特徴とする薄膜半導体装置の
作製方法。 14. The thin-film semiconductor device according to claim 12, wherein the crystallized semiconductor film is oxidized, and the oxidized semiconductor film is thinned by exposing it to a hydrogen fluoride-based solution. Method of manufacturing. 【請求項１５】 請求項１２または１３において、 結晶化された前記半導体膜を過酸化水素もしくは硝酸に
フッ酸を加えた溶液に曝すことによって薄くすることを
特徴とする薄膜半導体装置の作製方法。 15. The method for manufacturing a thin film semiconductor device according to claim 12, wherein the crystallized semiconductor film is thinned by exposure to a solution obtained by adding hydrofluoric acid to hydrogen peroxide or nitric acid. 【請求項１６】 請求項１乃至１５のいずれか一におい
て、 スパッタ法またはＣＶＤ法により前記ゲイト絶縁膜を形
成することを特徴とする薄膜半導体装置の作製方法。 16. The method for manufacturing a thin film semiconductor device according to claim 1, wherein the gate insulating film is formed by a sputtering method or a CVD method.