JP2003289081A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本明細書で開示する発明は、
結晶性を有する薄膜半導体を用いた半導体装置の作製方
法に関する。特に、プレーナー型薄膜トランジスタの作
製方法に関する。TECHNICAL FIELD The invention disclosed in this specification includes:
The present invention relates to a method for manufacturing a semiconductor device using a crystalline thin film semiconductor. In particular, it relates to a method for manufacturing a planar thin film transistor.
【０００２】[0002]
【従来の技術】最近、安価なガラス基板上に薄膜トラン
ジスタ（ＴＦＴ）を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置の需要が高まったことにある。2. Description of the Related Art Recently, a technique for producing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. The reason is that the demand for active matrix liquid crystal display devices has increased.
【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数百万個もの各画素のそれぞ
れにＴＦＴを配置し、各画素電極に出入りする電荷をＴ
ＦＴのスイッチング機能により制御するものである。The active matrix type liquid crystal display device is
A TFT is arranged in each of the millions of pixels arranged in a matrix, and the electric charge that flows in and out of each pixel electrode is T
It is controlled by the switching function of the FT.
【０００４】そのため、１個のＴＦＴが動作しなけれ
ば、それに接続された画素電極は表示素子としての機能
を失うことになる。これは、いわゆる点欠陥の原因とな
る。例えば、ノーマリブラックの液晶表示装置であれ
ば、白色表示した時に点欠陥が黒点として現れ、非常に
外観を害する。Therefore, if one TFT does not operate, the pixel electrode connected to it loses its function as a display element. This causes so-called point defects. For example, in the case of a normally black liquid crystal display device, point defects appear as black dots when displaying white, which is extremely detrimental to the appearance.
【０００５】また、この画素電極表示用ＴＦＴを駆動す
る回路（周辺駆動回路と呼ばれる）を、同じガラス基板
上にＴＦＴで集積化することが求められている。Further, it is required to integrate a circuit for driving the pixel electrode display TFT (called a peripheral drive circuit) with the TFT on the same glass substrate.
【０００６】この場合、駆動用ＴＦＴが動作しなけれ
ば、そのＴＦＴから駆動電圧を印加されるＴＦＴは全て
スイッチング素子として機能しなくなる。これは、いわ
ゆる線欠陥の原因となり、液晶表示装置として致命的な
障害となる。In this case, if the driving TFT does not operate, all the TFTs to which the driving voltage is applied do not function as a switching element. This causes so-called line defects, which is a fatal obstacle for a liquid crystal display device.
【０００７】従って、アクティブマトリクス型液晶表示
装置は、数百万個ものＴＦＴが長期的に正常、かつ、安
定した動作を維持しうるものでなくてはならない。Therefore, in the active matrix type liquid crystal display device, millions of TFTs must be able to maintain normal and stable operation for a long period of time.
【０００８】しかしながら、点欠陥や線欠陥を完全に排
除するのは極めて困難であるのが現状である。その原因
の１つとして、コンタクト不良がある。However, at present, it is extremely difficult to completely eliminate point defects and line defects. One of the causes is contact failure.
【０００９】コンタクト不良とは、配線電極とＴＦＴと
の電気的な接続箇所（以後、コンタクトと呼ぶ）が、接
続不良を起こした時に生じる動作不良のことである。特
に、プレーナー型ＴＦＴでは配線電極とＴＦＴとが、細
い開孔穴（コンタクトホール）を介して電気的接続を取
るため、コンタクト不良は重大な問題となっている。A contact failure is an operation failure that occurs when a connection failure (hereinafter referred to as a contact) between a wiring electrode and a TFT (hereinafter referred to as a contact). In particular, in the planar type TFT, the wiring electrode and the TFT are electrically connected to each other through a thin opening hole (contact hole), and thus contact failure is a serious problem.
【００１０】コンタクト不良は半導体素子特性の早期劣
化の主原因であり、大電流が流れる場合や高温動作にお
いて特に劣化が加速される。従って、コンタクトの信頼
性が半導体素子の信頼性を決めるとまで言われている。The contact failure is the main cause of the early deterioration of semiconductor device characteristics, and the deterioration is accelerated especially when a large current flows or at high temperature operation. Therefore, it is said that the reliability of the contact determines the reliability of the semiconductor device.
【００１１】一般的に、アクティブマトリクス型液晶表
示装置における画素表示領域の場合、ゲイト電極はその
まま画素表示領域外へ引き出されるためコンタクトが存
在しない。即ち、画素電極とのコンタクトが、液晶表示
装置の信頼性にとって非常に重要である。Generally, in the case of a pixel display area in an active matrix type liquid crystal display device, the gate electrode is directly drawn out of the pixel display area, so that there is no contact. That is, the contact with the pixel electrode is very important for the reliability of the liquid crystal display device.
【００１２】また、周辺駆動回路の場合は、数十万〜数
百万個のコンタクトが存在する。特にゲイト電極のコン
タクトがあること、大電流動作に伴う温度上昇があるこ
とは、コンタクトに対して画素表示領域以上の信頼性が
要求されることを意味する。In the case of the peripheral drive circuit, there are hundreds of thousands to millions of contacts. In particular, the presence of the contact of the gate electrode and the rise in temperature associated with the large current operation mean that the contact is required to have reliability higher than that of the pixel display region.
【００１３】コンタクト不良の原因は、大別して３つを
挙げられる。その１つとしては、配線電極を形成する導
電性膜と、ＴＦＴのソース／ドレインを形成する半導体
膜とが、オーミック接合により接触していないことが挙
げられる。The causes of contact failure are roughly classified into three. One of them is that the conductive film forming the wiring electrode and the semiconductor film forming the source / drain of the TFT are not in contact with each other by ohmic contact.
【００１４】これは、接合面に絶縁性の被膜、例えば金
属酸化物等が形成されたりすることによる。また、半導
体膜表面近傍の状態（不純物濃度、欠陥準位密度、清浄
度等）が、コンタクトの性能を大きく左右する。This is because an insulating film, such as a metal oxide, is formed on the joint surface. Further, the state near the surface of the semiconductor film (impurity concentration, defect level density, cleanliness, etc.) greatly affects the contact performance.
【００１５】２つめの原因としては、配線電極を形成す
る導電性膜のカバレッジが悪く、コンタクトホール内で
断線していることを挙げられる。この場合、配線電極の
成膜方法や成膜条件によって改善を図る必要がある。The second cause is that the coverage of the conductive film forming the wiring electrode is poor and the wiring is broken in the contact hole. In this case, it is necessary to improve the film forming method and film forming conditions of the wiring electrodes.
【００１６】また、３つめの原因としては、コンタクト
ホールの断面形状に起因する配線電極の断線が挙げられ
る。コンタクトホールの断面形状は、コンタクト部に覆
われた絶縁物（ＳｉＮ、ＳｉＯ2 等）のエッチング条件
に強く依存する。The third cause is disconnection of the wiring electrode due to the sectional shape of the contact hole. The cross-sectional shape of the contact hole strongly depends on the etching conditions of the insulator (SiN, SiO 2 etc.) covered with the contact portion.
【００１７】カバレッジの良好なコンタクトを形成する
ためには、連続的に変化する緩やかな断面形状（テーパ
ーと呼ばれる）が望ましい。また、多層層間絶縁膜の場
合によく見られる下層膜のオーバーエッチング（えぐ
れ）はカバレッジを著しく悪化させる。In order to form a contact with good coverage, it is desirable to have a gradually changing cross-sectional shape (called a taper). In addition, overetching of the lower layer film, which is often seen in the case of a multi-layer interlayer insulating film, significantly deteriorates the coverage.
【００１８】[0018]
【発明が解決しようとする課題】本明細書で開示する発
明は、配線電極とＴＦＴとの電気的な接続経路となるコ
ンタクトホールの断面形状を改善し、コンタクト不良に
よるＴＦＴの動作不良を低減することを課題とする。DISCLOSURE OF THE INVENTION The invention disclosed in the present specification improves the cross-sectional shape of a contact hole that serves as an electrical connection path between a wiring electrode and a TFT, and reduces defective operation of the TFT due to defective contact. This is an issue.
【００１９】即ち、コンタクトの信頼性を改善して、デ
バイスまたは液晶表示装置としての長期信頼性を改善す
ることを課題とする。また、点欠陥や線欠陥を排除し
て、製造工程の歩留りの向上を課題とする。That is, it is an object to improve the reliability of the contact and improve the long-term reliability as a device or a liquid crystal display device. Another object is to improve the yield of the manufacturing process by eliminating point defects and line defects.
【００２０】[0020]
【課題を解決するための手段】本明細書で開示する発明
の一つは、陽極酸化可能な材料からなるゲイト電極を有
するゲイト部と、半導体よりなるソース部またはドレイ
ン部と、を有する薄膜トランジスタの作製工程におい
て、前記ゲイト部、ソース部およびドレイン部を覆って
主成分の同じ絶縁性被膜を少なくとも二層に積層する工
程と、前記絶縁性被膜をドライエッチングにより開孔せ
しめるに際し、前記絶縁性被膜の最上層から最下層に向
かって順次傾斜角が小さくなるようにテーパーを形成す
る工程と、を有することを特徴とする。One of the inventions disclosed in the present specification is to provide a thin film transistor having a gate portion having a gate electrode made of an anodizable material and a source portion or a drain portion made of a semiconductor. In the manufacturing process, the step of laminating at least two layers of the insulating film having the same main component so as to cover the gate part, the source part and the drain part, and the step of opening the insulating film by dry etching, A step of forming a taper such that the inclination angle is gradually decreased from the uppermost layer to the lowermost layer.
【００２１】上記発明は、層間絶縁膜とする絶縁性被膜
のドライエッチングレートを制御することで、コンタク
トホールの断面形状を最上層から最下層に向かって順次
傾斜角が小さくなるようにテーパー化することを特徴と
する。なおテーパー角は、図３のαやβで示される確度
で定義される。In the above invention, the cross-sectional shape of the contact hole is tapered so that the inclination angle becomes gradually smaller from the uppermost layer to the lowermost layer by controlling the dry etching rate of the insulating film serving as the interlayer insulating film. It is characterized by The taper angle is defined by the accuracy indicated by α and β in FIG.
【００２２】前記絶縁性被膜は、層間絶縁膜としての機
能を有していれば良いため、酸化珪素膜、窒化珪素膜、
有機性樹脂など様々な材料が使用できる。Since the insulating film only needs to have a function as an interlayer insulating film, a silicon oxide film, a silicon nitride film,
Various materials such as organic resins can be used.
【００２３】この際、ドライエッチングレートを容易に
制御できる材料が望ましい。これは、上層のエッチング
レートを、下層のエッチングレートより速くすることで
容易に所望のテーパーを形成できるからである。At this time, a material which can easily control the dry etching rate is desirable. This is because a desired taper can be easily formed by making the etching rate of the upper layer higher than that of the lower layer.
【００２４】また、一般的にはドライエッチングにより
コンタクトホールを形成する場合、リアクティブイオン
エッチング法（ＲＩＥ法）が用いられる。In general, when a contact hole is formed by dry etching, a reactive ion etching method (RIE method) is used.
【００２５】しかし、ＲＩＥ法の欠点はエッチングが終
了した時点（エンドポイントと呼ばれる）がはっきりし
ないと、コンタクトをとるべき導電性薄膜をも掘り進ん
でしまうことである。However, the drawback of the RIE method is that if the time when etching is completed (called the end point) is not clear, the conductive thin film to be contacted is also dug.
【００２６】ＲＩＥ法の場合、エンドポイントの検知は
プラズマ発光測定によるのが一般的である。これは、エ
ッチングの際に生じる特定のラジカルやイオンをモニタ
リングすることによって行う。In the case of the RIE method, the end point is generally detected by plasma emission measurement. This is done by monitoring specific radicals and ions generated during etching.
【００２７】この場合、例えば酸化珪素膜からなるゲイ
ト絶縁膜上に形成された、酸化珪素膜からなる層間絶縁
膜のエッチングは、モニタする発光種が混同されエンド
ポイントの確認が困難となる。In this case, for example, in the etching of the interlayer insulating film made of a silicon oxide film formed on the gate insulating film made of a silicon oxide film, the emission species to be monitored are confused and it is difficult to confirm the end point.
【００２８】上記のことを考慮すると、層間絶縁膜とし
て用いる絶縁性被膜は作製するＴＦＴの構造を十分考慮
して選択する必要がある。Considering the above, it is necessary to select the insulating film used as the interlayer insulating film in consideration of the structure of the TFT to be manufactured.
【００２９】本明細書で開示する他の発明は、陽極酸化
可能な材料からなるゲイト電極を有するゲイト部と、半
導体よりなるソース部またはドレイン部と、を有する薄
膜トランジスタの作製工程において、前記ゲイト部、ソ
ース部およびドレイン部を覆って絶縁性被膜を形成する
工程と、前記絶縁性被膜をドライエッチング法により開
孔せしめる工程と、前記絶縁性被膜の下面に接する薄膜
をエッチングする工程と、前記工程により形成された開
孔穴をライトエッチングする工程と、を有することを特
徴とする。Another aspect of the present invention disclosed in the present specification is a step of manufacturing a thin film transistor having a gate portion having a gate electrode made of an anodizable material and a source portion or a drain portion made of a semiconductor. A step of forming an insulating film covering the source part and the drain part, forming a hole in the insulating film by a dry etching method, etching a thin film in contact with the lower surface of the insulating film, and the step of: And a step of light etching the open hole formed by.
【００３０】上記発明は、コンタクトホールをライトエ
ッチングによって拡げることと、コンタクトホール上部
にテーパーを形成することを特徴とする。The above invention is characterized in that the contact hole is expanded by light etching and a taper is formed on the upper portion of the contact hole.
【００３１】絶縁性被膜の下面に接する薄膜をウェット
エッチングすると、等方性エッチングのため絶縁性被膜
の下に回り込んで開孔穴が形成される。その時、下に回
り込んだ部分がえぐれとなり、後に配線電極の断線の原
因となる。When the thin film in contact with the lower surface of the insulating film is wet-etched, it is isotropically etched to form a hole around the insulating film under the insulating film. At that time, the portion that wraps around the bottom becomes a hollow, which later causes a disconnection of the wiring electrode.
【００３２】本発明によれば、ライトエッチングを行う
ことで、コンタクトホールの内壁面をえぐれた分だけ拡
げることができ、えぐれ部分をなくすことができる。According to the present invention, by performing the light etching, the inner wall surface of the contact hole can be expanded by the amount of the engraved portion, and the engraved portion can be eliminated.
【００３３】この時、ライトエッチングの際のガス組成
比は、コンタクトホールを形成する際のガス組成比より
もＯ2添加量を増やしたものとする。At this time, the gas composition ratio at the time of light etching is set so that the amount of O 2 added is larger than the gas composition ratio at the time of forming the contact hole.
【００３４】これは、えぐれ部分をなくすと同時にコン
タクトホールの開孔領域を形成するレジストマスクを後
退させ、コンタクトホールのへり（本明細書では、コン
タクトホール入口の外枠をへりと呼ぶこととする）の角
を丸くするためである。This is because the resist mask which forms the open area of the contact hole is made to recede at the same time as eliminating the recessed portion, and the lip of the contact hole (in this specification, the outer frame of the contact hole inlet is called a lip). ) To round the corners.
【００３５】即ち、このライトエッチングにより、なだ
らかな曲線に沿って落ち込むような断面形状のコンタク
トホールが得られる。従って、配線電極のカバレッジは
極めて良好なものとなる。That is, by this light etching, a contact hole having a cross-sectional shape that drops along a gentle curve can be obtained. Therefore, the coverage of the wiring electrode becomes extremely good.
【００３６】[0036]
【実施例】〔実施例１〕本発明を利用した薄膜トランジ
スタ（ＴＦＴ）の作製工程例を図１に示す。EXAMPLES Example 1 An example of a manufacturing process of a thin film transistor (TFT) using the present invention is shown in FIG.
【００３７】まず、酸化珪素膜などの絶縁膜を表面に有
したガラス基板１０１を用意する。その上に、図示しな
い５００Åの厚さの非晶質珪素膜をプラズマＣＶＤ法や
減圧熱ＣＶＤ法により形成し、適当な結晶化方法により
結晶化する。この結晶化は加熱によっても、レーザー光
の照射によっても良い。First, a glass substrate 101 having an insulating film such as a silicon oxide film on its surface is prepared. An amorphous silicon film (not shown) having a thickness of 500 Å is formed thereon by a plasma CVD method or a low pressure thermal CVD method and crystallized by an appropriate crystallization method. This crystallization may be performed by heating or laser light irradiation.
【００３８】次に、前記非晶質珪素膜を結晶化して得ら
れた結晶性珪素膜をパターニングして、活性層を構成す
る島状の半導体層１０２を形成する。Next, the crystalline silicon film obtained by crystallizing the amorphous silicon film is patterned to form an island-shaped semiconductor layer 102 which constitutes an active layer.
【００３９】その上に、後にゲイト絶縁膜として機能す
る酸化珪素膜１０３を１２００Åの厚さに形成する。こ
の酸化珪素膜１０３の形成方法は、プラズマＣＶＤ法や
減圧熱ＣＶＤ法によれば良い。A silicon oxide film 103 which later functions as a gate insulating film is formed thereon with a thickness of 1200 Å. The silicon oxide film 103 may be formed by a plasma CVD method or a low pressure thermal CVD method.
【００４０】次に、アルミニウムまたはアルミニウムを
主成分とする材料からなる膜１０４を４０００Åの厚さ
に形成する。このアルミニウム膜１０４は、後にゲイト
電極として機能する。勿論、アルミニウムの他に陽極酸
化可能な材料、例えば、タンタル、ニオブ等を用いても
構わない。Next, a film 104 made of aluminum or a material containing aluminum as its main component is formed to a thickness of 4000 Å. This aluminum film 104 later functions as a gate electrode. Of course, in addition to aluminum, anodizable materials such as tantalum and niobium may be used.
【００４１】次に、電解溶液中でアルミニウム膜１０４
を陽極として、陽極酸化を行う。電解溶液としては、３
％の酒石酸のエチレングリコール溶液をアンモニア水で
中和して、ＰＨ＝６．９２に調整したものを使用する。
また、白金を陰極として化成電流５ｍＡ、到達電圧１０
Ｖとして処理する。Next, in the electrolytic solution, the aluminum film 104 is formed.
Is used as an anode to perform anodic oxidation. The electrolytic solution is 3
% Ethylene glycol solution of tartaric acid is neutralized with aqueous ammonia and adjusted to PH = 6.92.
Also, with platinum as the cathode, the formation current was 5 mA and the ultimate voltage was 10
Process as V.
【００４２】こうして形成される緻密な陽極酸化膜１０
５は、後にフォトレジストとの密着性を高める効果があ
る。また、電圧印加時間を制御することで陽極酸化膜１
０５の厚さを制御できる。（図１（Ａ））The dense anodic oxide film 10 thus formed
5 has the effect of increasing the adhesion to the photoresist later. Further, by controlling the voltage application time, the anodic oxide film 1
The thickness of 05 can be controlled. (Fig. 1 (A))
【００４３】こうして、図１（Ａ）の状態が得られた
ら、アルミニウム膜１０４をパターニングして、図示し
ないゲイト電極を形成する。When the state of FIG. 1A is obtained in this way, the aluminum film 104 is patterned to form a gate electrode (not shown).
【００４４】次に、２度目の陽極酸化を行い、多孔質の
陽極酸化膜１０６を形成する。電解溶液は３％のシュウ
酸水溶液とし、白金を陰極として化成電流２〜３ｍＡ、
到達電圧８Ｖとして処理する。Next, a second anodic oxidation is performed to form a porous anodic oxide film 106. The electrolytic solution was a 3% oxalic acid aqueous solution, and the formation current was 2 to 3 mA with platinum as the cathode.
It is processed as an ultimate voltage of 8V.
【００４５】この時陽極酸化は基板に対して平行な方向
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜１０６の長さを制御できる。At this time, anodization proceeds in a direction parallel to the substrate. Further, the length of the porous anodic oxide film 106 can be controlled by controlling the voltage application time.
【００４６】さらに、専用の剥離液でフォトレジストを
除去した後、３度目の陽極酸化を行い、図１（Ｂ）の状
態を得る。Further, after removing the photoresist with a dedicated stripping solution, anodic oxidation is performed for the third time to obtain the state shown in FIG. 1 (B).
【００４７】この時、電解溶液は３％の酒石酸のエチレ
ングリコール溶液をアンモニア水で中和して、ＰＨ＝
６．９２に調整したものを使用する。そして、白金を陰
極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして
処理する。At this time, the electrolytic solution was prepared by neutralizing a 3% ethylene glycol solution of tartaric acid with aqueous ammonia to obtain PH =
Use the one adjusted to 6.92. Then, the platinum is used as a cathode and the formation current is 5 to 6 mA, and the ultimate voltage is 100 V.
【００４８】この際形成される陽極酸化膜１０７は、非
常に緻密、かつ、強固である。そのため、ド−ピング工
程などの後工程で生じるダメージからゲイト電極１０８
を保護する効果を持つ。The anodic oxide film 107 formed at this time is extremely dense and strong. Therefore, the gate electrode 108 is prevented from being damaged in a post process such as a doping process.
Has the effect of protecting.
【００４９】また、強固な陽極酸化膜１０７はエッチン
グされにくいため、コンタクトホール開孔の際にエッチ
ング時間が長くなる問題がある。そのため、１０００Å
以下の厚さにするのが望ましい。Further, since the strong anodic oxide film 107 is hard to be etched, there is a problem that the etching time becomes long when the contact hole is opened. Therefore, 1000Å
The following thicknesses are desirable.
【００５０】次いで、イオンドーピング法により、島状
の半導体層１０２に不純物を注入する。例えば、Ｎチャ
ネル型ＴＦＴを作製するならば、不純物としてＰ（リ
ン）を用いれば良い。Next, impurities are implanted into the island-shaped semiconductor layer 102 by the ion doping method. For example, when manufacturing an N-channel TFT, P (phosphorus) may be used as an impurity.
【００５１】まず、図１（Ｂ）の状態で１度目のイオン
ドーピングを行う。なお、Ｐ（リン）の注入は加速電圧
６０〜９０ｋＶ、ドーズ量0.2 〜5 ×１０15原子／ｃｍ
2 で行う。本実施例では、加速電圧８０ｋＶ、ドーズ量
１×１０15原子／ｃｍ2 とする。First, in the state of FIG. 1B, the first ion doping is performed. The implantation of P (phosphorus) is performed at an acceleration voltage of 60 to 90 kV and a dose of 0.2 to 5 × 10 15 atoms / cm 3.
Do in 2 . In this embodiment, the acceleration voltage is 80 kV and the dose is 1 × 10 15 atoms / cm 2 .
【００５２】すると、ゲイト電極１０８、多孔質の陽極
酸化膜１０６がマスクとなり、後にソース／ドレインと
なる領域１０９、１１０が自己整合的に形成される。Then, the gate electrode 108 and the porous anodic oxide film 106 serve as a mask, and the regions 109 and 110 to be source / drain later are formed in a self-aligned manner.
【００５３】次に、図１（Ｃ）に示す様に、多孔質の陽
極酸化膜１０６を除去して、２度目のドーピングを行
う。なお、２度目のＰ（リン）の注入は加速電圧６０〜
９０ｋＶ、ドーズ量0.1 〜5 ×１０14原子／ｃｍ2 で行
う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１
０14原子／ｃｍ2 とする。Next, as shown in FIG. 1C, the porous anodic oxide film 106 is removed and a second doping is performed. The second injection of P (phosphorus) is performed at an accelerating voltage of 60-
It is carried out at 90 kV and a dose amount of 0.1 to 5 × 10 14 atoms / cm 2 . In this embodiment, the acceleration voltage is 80 kV and the dose amount is 1 × 1.
It is set to 0 14 atoms / cm 2 .
【００５４】すると、ゲイト電極１０８がマスクとな
り、ソース領域１０９、ドレイン領域１１０と比較して
不純物濃度の低い、低濃度不純物領域１１１、１１２が
自己整合的に形成される。Then, the gate electrode 108 serves as a mask, and the low-concentration impurity regions 111 and 112 having a lower impurity concentration than the source region 109 and the drain region 110 are formed in a self-aligned manner.
【００５５】同時に、ゲイト電極１０８の直下は不純物
が全く注入されないため、ＴＦＴのチャネルとして機能
する領域１１３が自己整合的に形成される。At the same time, since no impurities are implanted right under the gate electrode 108, the region 113 functioning as the channel of the TFT is formed in a self-aligned manner.
【００５６】このようにして形成される低濃度不純物領
域（またはＬＤＤ領域）１１２は、チャネル領域１１３
とドレイン領域１１０との間に高電界が形成されるのを
抑制する効果を持つ。The low concentration impurity region (or LDD region) 112 thus formed is the channel region 113.
This has the effect of suppressing the formation of a high electric field between the drain region 110 and the drain region 110.
【００５７】次に、ＫｒＦエキシマレ−ザ−光の照射及
び熱アニ−ルを行う。本実施例では、レ−ザ−光のエネ
ルギ−密度は250 〜300mJ/cm2 とし、熱アニ−ルは300
〜450 ℃１hrで行う。Next, irradiation with KrF excimer laser light and thermal annealing are performed. In this embodiment, the energy density of laser light is 250 to 300 mJ / cm 2 , and the thermal anneal is 300
Perform at ~ 450 ° C for 1 hr.
【００５８】この工程により、イオンド−ピング工程で
損傷を受けた、島状の半導体層１０２の結晶性を改善す
ることができる。By this step, the crystallinity of the island-shaped semiconductor layer 102 damaged by the ion doping step can be improved.
【００５９】次に、図１（Ｄ）に示す様に、２層構造で
構成される層間絶縁膜１１４、１１５をプラズマＣＶＤ
法により形成する。本実施例では、この層間絶縁膜１１
４、１１５はそれぞれ組成比の異なる窒化珪素膜からな
る。Next, as shown in FIG. 1D, the interlayer insulating films 114 and 115 having a two-layer structure are formed by plasma CVD.
It is formed by the method. In this embodiment, this interlayer insulating film 11
Reference numerals 4 and 115 are made of silicon nitride films having different composition ratios.
【００６０】この際、２層目層間絶縁膜１１５には、１
層目層間絶縁膜１１４よりもドライエッチングレートが
速い性質を有するような組成比の窒化珪素膜を用いる。
例えば、成膜ガスの圧力や成膜温度を高くしたり、ＲＦ
パワーを下げたりする事で、エッチングレートが速い膜
を形成することができる。At this time, the second interlayer insulating film 115 has 1
A silicon nitride film having a composition ratio such that the dry etching rate is faster than that of the second interlayer insulating film 114 is used.
For example, the pressure of the film forming gas or the film forming temperature may be increased, or the RF
By lowering the power, a film with a high etching rate can be formed.
【００６１】具体的には、１層目の成膜温度を２５０℃
とし、２層目の成膜温度を３５０℃とすると、２層目の
ドライエッチングレートは１層目の２倍程に速くなる。
また、１層目の成膜ガス圧力を0.3torr とし、２層目の
成膜ガス圧力を0.7torr とする。このようにすると、２
層目のドライエッチングレートは１層目の1.5倍程に速
くなる。Specifically, the film formation temperature of the first layer is 250 ° C.
If the film forming temperature of the second layer is 350 ° C., the dry etching rate of the second layer is about twice as fast as that of the first layer.
Further, the pressure of the film forming gas for the first layer is set to 0.3 torr, and the pressure of the film forming gas for the second layer is set to 0.7 torr. With this, 2
The dry etching rate of the first layer is about 1.5 times faster than that of the first layer.
【００６２】これは、図３に示すコンタクトホールの形
状において、２層目層間絶縁膜１１５の傾斜角βよりも
１層目層間絶縁膜１１４の傾斜角αの方が小さくなるよ
うにするために必要な要素である。This is because in the shape of the contact hole shown in FIG. 3, the inclination angle α of the first interlayer insulating film 114 is smaller than the inclination angle β of the second interlayer insulating film 115. It is a necessary element.
【００６３】また、１層目と２層目の層間絶縁膜の合計
膜厚が、ゲイト電極１０８の膜厚の１〜３倍となるよう
にする。これは、層間絶縁膜のカバレッジを良くするこ
とで層間絶縁膜を介するリーク電流を防止するためであ
る。The total film thickness of the first and second interlayer insulating films is set to be 1 to 3 times the film thickness of the gate electrode 108. This is to prevent the leakage current through the interlayer insulating film by improving the coverage of the interlayer insulating film.
【００６４】ただし、１層目層間絶縁膜１１４は合計膜
厚の１／３以下の膜厚が望ましい。それ以上では、傾斜
角αが大きくなり、後のライトエッチング工程において
不都合が生じる。However, the thickness of the first interlayer insulating film 114 is preferably 1/3 or less of the total film thickness. If it is more than that, the inclination angle α becomes large, which causes inconvenience in the subsequent light etching step.
【００６５】次に、図２（Ａ）の２０１で示すレジスト
マスクを形成して、ドライエッチング法によりコンタク
トホールを形成する。エッチングガスの組成比はＣＦ4:
Ｏ2＝４０: ６０となるようにする。Next, a resist mask 201 shown in FIG. 2A is formed, and a contact hole is formed by a dry etching method. The composition ratio of the etching gas is CF 4 :
O 2 = 40: 60.
【００６６】エッチングはエンドポイントが確認されて
から、１５０秒後に終了する。エンドポイントは図５の
様に、窒素イオンの信号強度が一定になった時間として
検出される。１層目で窒素イオンの信号強度が大きくな
るのは、１層目の方が２層目より緻密であることによ
る。The etching ends 150 seconds after the end point is confirmed. As shown in FIG. 5, the end point is detected as the time when the signal intensity of nitrogen ions becomes constant. The signal intensity of nitrogen ions in the first layer is high because the first layer is denser than the second layer.
【００６７】この時、ソース／ドレインコンタクト部２
０２、２０３では、ゲイト絶縁膜１０３がドライエッチ
ングのストッパー膜として働く。また、ゲイト電極部２
０４では、陽極酸化膜１０７がドライエッチングのスト
ッパー膜として働く。At this time, the source / drain contact portion 2
In Nos. 02 and 203, the gate insulating film 103 functions as a stopper film for dry etching. Also, the gate electrode section 2
In 04, the anodic oxide film 107 functions as a stopper film for dry etching.
【００６８】さらに、２層目層間絶縁膜１１５は１層目
層間絶縁膜１１４よりもエッチングレートが速いので、
図２（Ａ）に示すようにテーパーが形成される。Furthermore, since the second-layer interlayer insulating film 115 has a faster etching rate than the first-layer interlayer insulating film 114,
A taper is formed as shown in FIG.
【００６９】次に、バッファーフッ酸を用いてコンタク
トホール底面のゲイト絶縁膜１０３をエッチングして、
ソース／ドレイン部１０９、１１０コンタクトホールを
完成させる。Next, the gate insulating film 103 on the bottom surface of the contact hole is etched using buffer hydrofluoric acid,
The source / drain portions 109 and 110 contact holes are completed.
【００７０】次いで、クロム酸、酢酸、燐酸、硝酸を混
合した組成からなるクロム混酸溶液を用いて陽極酸化膜
１０７をエッチングして、ゲイト電極部２０４のコンタ
クトホールを完成させる。Then, the anodic oxide film 107 is etched by using a chromium mixed acid solution having a composition in which chromic acid, acetic acid, phosphoric acid and nitric acid are mixed to complete the contact hole of the gate electrode portion 204.
【００７１】このように、ゲイト絶縁膜１０３のエッチ
ングを先に行えば、陽極酸化膜１０７は耐バッファーフ
ッ酸性に優れているため、ゲイト電極１０８を保護する
ことができる。また、クロム混酸溶液はソース領域１０
９、ドレイン領域１１０の表面を殆どエッチングしな
い。As described above, if the gate insulating film 103 is etched first, the anodic oxide film 107 is excellent in buffer hydrofluoric acid resistance, so that the gate electrode 108 can be protected. The chromium mixed acid solution is used in the source region 10
9. The surface of the drain region 110 is hardly etched.
【００７２】以上のようにして、図２（Ｂ）の状態が得
られる。しかし、バッファーフッ酸やクロム混酸を用い
るようなウェットエッチングは、等方性にエッチングが
進行するため、図２（Ｂ）の円内に示すようなえぐれ部
分が形成されてしまう。As described above, the state of FIG. 2B is obtained. However, in wet etching using buffer hydrofluoric acid or chromic acid mixture, since the etching proceeds isotropically, a cut-out portion as shown in a circle in FIG. 2B is formed.
【００７３】そこで、層間絶縁膜をライトエッチングに
より後退させて、図２（Ｃ）に示すようにえぐれ部分の
ない状態とする。この際、１層目層間絶縁膜１１４は傾
斜角αが小さいほど容易に後退する。Therefore, the interlayer insulating film is made to recede by light etching so as to be in a state where there is no engraved portion as shown in FIG. 2 (C). At this time, the first interlayer insulating film 114 is more easily retracted as the inclination angle α is smaller.
【００７４】このライトエッチングはドライエッチング
法により行い、エッチングガスの組成比はＣＦ4:Ｏ2 ＝
２５: ７５となるようにする。この組成比では、窒化珪
素と珪素の選択比が１０以上となるため、ソース領域１
０９、ドレイン領域１１０の表面を殆どエッチングしな
い。This light etching is performed by a dry etching method, and the composition ratio of the etching gas is CF 4 : O 2 =
25: 75. With this composition ratio, since the selection ratio of silicon nitride and silicon is 10 or more, the source region 1
09, the surface of the drain region 110 is hardly etched.
【００７５】また、このライトエッチングはＯ2 添加率
の高いガス組成比で行われるため、レジストマスク２０
１も同時に後退する。そのため、図４の円内に示す様に
コンタクトホールのへりにおける断面形状は角がエッチ
ングされて曲線となる。Since this light etching is performed with a gas composition ratio with a high O 2 addition rate, the resist mask 20 is used.
1 also retreats at the same time. Therefore, as shown in the circle of FIG. 4, the cross-sectional shape at the edge of the contact hole becomes a curve with the corners etched.
【００７６】コンタクトホールの形成が終了したら、配
線電極２０５、２０６、２０７を形成して、水素雰囲気
中で３５０℃２ｈｒのアニール処理を行う。After the formation of the contact holes is completed, the wiring electrodes 205, 206, 207 are formed and an annealing treatment is performed at 350 ° C. for 2 hours in a hydrogen atmosphere.
【００７７】以上の工程を経て、図２（Ｄ）に示すよう
な薄膜トランジスタが作製される。Through the above steps, a thin film transistor as shown in FIG. 2D is manufactured.
【００７８】〔実施例２〕本実施例は、本明細書に開示
する発明を単結晶シリコンウエハーを利用したＩＣプロ
セスに利用した場合の例である。具体的には、シリコン
ウエハーを利用してＭＯＳ型トランジスタを作製する場
合の例を示す。[Embodiment 2] This embodiment is an example in which the invention disclosed in this specification is applied to an IC process using a single crystal silicon wafer. Specifically, an example of manufacturing a MOS transistor using a silicon wafer will be shown.
【００７９】図６〜図８に本実施例の作製工程を示す。
まず図６（Ａ）に示すようにＮ型の単結晶シリコンウエ
ハー６０１上に熱酸化膜と窒化珪素膜とを積層し、それ
をパターニングすることにより、熱酸化膜６０２と窒化
珪素膜６０３の積層膜でなるパターンを形成する。6 to 8 show the manufacturing process of this embodiment.
First, as shown in FIG. 6A, a thermal oxide film and a silicon nitride film are laminated on an N-type single crystal silicon wafer 601, and then patterned to form a thermal oxide film 602 and a silicon nitride film 603. A pattern made of a film is formed.
【００８０】次に選択的な熱酸化法により、フィールド
酸化膜６０４、６０５を形成する。こうして図６（Ａ）
に示す状態を得る。Next, field oxide films 604 and 605 are formed by a selective thermal oxidation method. Thus, FIG. 6 (A)
The state shown in is obtained.
【００８１】次に熱酸化膜６０２と窒化珪素膜６０３を
除去し、再度熱酸化法により、熱酸化膜６０６を形成す
る。この熱酸化膜６０６は、ゲイト絶縁膜を構成する。Next, the thermal oxide film 602 and the silicon nitride film 603 are removed, and the thermal oxide film 606 is formed again by the thermal oxidation method. This thermal oxide film 606 constitutes a gate insulating film.
【００８２】次にゲイト電極６０７を適当な金属材料、
またはシリサイド材料、または半導体材料でもって形成
する。ゲイト電極６０７を形成したら、ソース／ドレイ
ン領域を形成するための不純物のドーピングを行う。Next, the gate electrode 607 is formed of a suitable metal material,
Alternatively, it is formed using a silicide material or a semiconductor material. After forming the gate electrode 607, doping of impurities for forming the source / drain regions is performed.
【００８３】ここでは、Ｐチャネル型のＭＯＳ型トラン
ジスタを作製するためにＢ（ボロン）のドーピングをイ
オン注入法でもって行う。なお、Ｎチャネル型のＭＯＳ
型トランジスタを作製するのであれば、Ｐ（リン）のド
ーピングを行えばよい。Here, B (boron) doping is performed by an ion implantation method in order to manufacture a P-channel type MOS transistor. N-channel type MOS
If a type transistor is to be manufactured, P (phosphorus) doping may be performed.
【００８４】上記のドーピングの後、加熱処理を行うこ
とにより、注入された不純物の活性化とドーピングに際
しての半導体層の損傷のアニールを行う。After the above doping, heat treatment is performed to activate the implanted impurities and anneal damage to the semiconductor layer during the doping.
【００８５】こうして、図６（Ｂ）のように、Ｐ型を有
するソース領域６０８、ドレイン領域６０９が自己整合
的に形成される。Thus, as shown in FIG. 6B, the P-type source region 608 and the drain region 609 are formed in a self-aligned manner.
【００８６】次に層間絶縁膜として窒化珪素膜６１０と
６１１を成膜する。ここでも実施例１と同様な方法によ
り、６１０より６１１の窒化珪素膜の方がエッチングレ
ートが速くなるような膜質とする。Next, silicon nitride films 610 and 611 are formed as interlayer insulating films. Also in this case, the same method as in Example 1 is used to obtain a film quality such that the etching rate of the silicon nitride film 611 is faster than that of 610.
【００８７】こうして図６（Ｃ）に示す状態を得る。次
に図７（Ａ）に示すように、レジストマスク６１２を配
置し、ドライエッチング法により、コンタクトホール６
１３と６１４の形成を行う。Thus, the state shown in FIG. 6C is obtained. Next, as shown in FIG. 7A, a resist mask 612 is arranged, and the contact hole 6 is formed by a dry etching method.
13 and 614 are formed.
【００８８】こうして図７（Ａ）に示す状態を得る。こ
の際、熱酸化膜でなるゲイト絶縁膜６０６がエッチング
ストッパーとして機能する。Thus, the state shown in FIG. 7A is obtained. At this time, the gate insulating film 606 made of a thermal oxide film functions as an etching stopper.
【００８９】次にウェットエッチング法を用いて６１
５、６１６で示されるコンタクトホールの形成を行う。Next, using a wet etching method, 61
Contact holes 5 and 616 are formed.
【００９０】こうして図７（Ｂ）に示す状態を得る。こ
の際、ウェットエッチング法による等方性のエッチング
が進行するので、６１５と６１６のコンタクトホール
は、６１３、６１４で示されるコンタクトホールの底部
を広げてしまうようなものとなる。Thus, the state shown in FIG. 7B is obtained. At this time, isotropic etching by the wet etching method progresses, so that the contact holes 615 and 616 expand the bottoms of the contact holes 613 and 614.
【００９１】次にライトドライエッチングにより層間絶
縁膜およびレジストマスクを後退させる。ここでのドラ
イエッチングは、ＣＦ4 とＯ2 とを混合したものを利用
して行う。ここで酸素を混合させるのは、レジストマス
クを後退させるためである。Next, the interlayer insulating film and the resist mask are set back by light dry etching. The dry etching here is performed using a mixture of CF 4 and O 2 . The reason for mixing oxygen here is to retract the resist mask.
【００９２】こうして図８（Ａ）に示すようななだらか
な断面形状を有したコンタクトを得ることができる。In this way, it is possible to obtain a contact having a gentle sectional shape as shown in FIG.
【００９３】図８（Ａ）に示す状態を得たら、ソース電
極６１９とドレイン電極６２０を形成する。こうしてＭ
ＯＳ型トランジスタが完成する。After obtaining the state shown in FIG. 8A, a source electrode 619 and a drain electrode 620 are formed. Thus M
The OS type transistor is completed.
【００９４】[0094]
【発明の効果】本発明によれば、層間絶縁膜を二層以上
の多層構造とし、下層よりも上層のエッチングレートを
速くしたため、層間絶縁膜の最上層から最下層に向かっ
て、順次傾斜角が小さくなるようにテーパーを形成する
ことができる。According to the present invention, since the interlayer insulating film has a multi-layer structure of two or more layers and the etching rate of the upper layer is higher than that of the lower layer, the inclination angle is sequentially increased from the uppermost layer to the lowermost layer of the interlayer insulating film. The taper can be formed so that
【００９５】また、ライトエッチングを行うことで、図
２（Ｂ）の円内のようなゲイト絶縁膜１０３や陽極酸化
膜１０７のえぐれ部分を無くすことができる。さらに、
コンタクトホールの上部断面形状も改善することができ
る。Further, by performing the light etching, it is possible to eliminate the hollowed-out portions of the gate insulating film 103 and the anodic oxide film 107 as shown in the circle of FIG. 2B. further,
The upper cross-sectional shape of the contact hole can also be improved.
【００９６】以上の効果により、コンタクトホールの断
面形状が大きく改善され、ＴＦＴ作製の歩留りおよび配
線コンタクトの信頼性が向上する。また、それに伴いデ
バイスまたは表示システムの長期信頼性を向上させるこ
とができる。Due to the above effects, the cross-sectional shape of the contact hole is greatly improved, and the yield of TFT fabrication and the reliability of the wiring contact are improved. In addition, the long-term reliability of the device or the display system can be improved accordingly.
【図１】薄膜トランジスタの作製工程を示す図。1A to 1C are diagrams illustrating a manufacturing process of a thin film transistor.
【図２】薄膜トランジスタの作製工程を示す図。2A to 2D are diagrams illustrating a manufacturing process of a thin film transistor.
【図３】コンタクトホールの断面形状を示す図。FIG. 3 is a view showing a sectional shape of a contact hole.
【図４】コンタクトホールの断面形状を示す図。FIG. 4 is a view showing a sectional shape of a contact hole.
【図５】ドライエッチング時のエンドポイントを示す
図。FIG. 5 is a diagram showing end points during dry etching.
【図６】発明を利用したＩＣプロセスを示す図。FIG. 6 is a diagram showing an IC process utilizing the invention.
【図７】発明を利用したＩＣプロセスを示す図。FIG. 7 is a diagram showing an IC process utilizing the invention.
【図８】発明を利用したＩＣプロセスを示す図。FIG. 8 is a diagram showing an IC process utilizing the invention.
１０１ ガラス基板 １０２ 島状の半導体層 １０３ 酸化珪素膜 １０４ アルミニウム膜 １０５ 緻密な陽極酸化膜 １０６ 多孔質の陽極酸化膜 １０７ 強固な陽極酸化膜 １０８ ゲイト電極 １０９ ソース領域 １１０ ドレイン領域 １１１ 低濃度不純物領域 １１２ 低濃度不純物領域 １１３ チャネル領域 １１４ １層目層間絶縁膜 １１５ ２層目層間絶縁膜 ２０１ レジストマスク ２０２ ソースコンタクト部 ２０３ ドレインコンタクト部 ２０４ ゲイトコンタクト部 ２０５ 配線電極 ２０６ 配線電極 ２０７ 配線電極 101 glass substrate 102 island-shaped semiconductor layer 103 Silicon oxide film 104 Aluminum film 105 Dense anodic oxide film 106 porous anodic oxide film 107 Strong anodic oxide film 108 Gate electrode 109 source area 110 drain region 111 low concentration impurity region 112 low concentration impurity region 113 channel region 114 First layer interlayer insulating film 115 Second layer interlayer insulating film 201 resist mask 202 Source contact part 203 Drain contact part 204 Gate Contact Department 205 wiring electrode 206 wiring electrode 207 Wiring electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｓ 21/90 Ｃ Ｆターム(参考） 4M104 AA01 AA09 BB02 BB13 BB17 CC01 CC05 DD04 DD08 DD11 DD12 DD16 DD17 DD20 DD79 DD91 EE05 EE09 EE16 GG09 HH13 5F033 GG04 KK01 KK08 KK09 KK17 KK19 NN32 QQ09 QQ10 QQ11 QQ19 QQ21 QQ25 QQ34 QQ35 QQ37 QQ58 QQ65 QQ73 RR03 RR04 RR06 RR20 SS13 SS15 SS26 TT02 XX02 XX12 5F110 AA06 AA30 BB02 CC02 DD02 DD13 EE03 EE04 EE34 EE38 FF02 FF30 FF32 GG02 GG13 GG25 GG45 GG47 HJ01 HJ12 HJ23 HL14 HM15 NN03 NN24 NN35 PP03 QQ04 QQ05 QQ11 QQ24 5F140 AA10 AC36 BA01 BE07 BF01 BF04 BF05 BF08 BJ28 BK13 BK21 BK26 CB01 CC01 CC08─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 616S 21/90 CF term (reference) 4M104 AA01 AA09 BB02 BB13 BB17 CC01 CC05 DD04 DD08 DD11 DD12 DD16 DD17 DD20 DD79 DD91 EE05 EE09 EE16 GG09 HH13 5F033 GG04 KK01 KK08 KK09 KK17 KK19 NN32 QQ09 QQ10 QQ11 QQ19 QQ21 QQ25 QQ34 QQ35 EE 38 CC38 EE38 QC QS04 QS04 QS04 QS04 QS04 QS03 FF02 FF30 FF32 GG02 GG13 GG25 GG45 GG47 HJ01 HJ12 HJ23 HL14 HM15 NN03 NN24 NN35 PP03 QQ04 QQ05 QQ11 QQ24 5F140 AA10 AC36 BA01 BE07 BF01 BF04 BF05 BF08 BJ28 BK08 CB01 BK21 BK21 BK21 BK21 BK21
Claims (15)
領域を有する半導体層と、 前記半導体層上の絶縁膜と、 前記絶縁膜上のゲイト電極と、 前記絶縁膜および前記ゲイト電極上の第１の層間絶縁膜
と、 前記第１の層間絶縁膜上の第２の層間絶縁膜と、 前記第２の層間絶縁膜、前記第１の層間絶縁膜および前
記絶縁膜に設けられたコンタクトホールと、 を有する半導体装置であって、 前記コンタクトホールは、前記第２の層間絶縁膜の傾斜
角より前記第１の層間絶縁膜の傾斜角が小さくなるよう
に設けられていることを特徴とする半導体装置。1. A semiconductor layer having a channel region, a source region and a drain region, an insulating film on the semiconductor layer, a gate electrode on the insulating film, a first interlayer on the insulating film and the gate electrode. An insulating film; a second interlayer insulating film on the first interlayer insulating film; a contact hole formed in the second interlayer insulating film, the first interlayer insulating film and the insulating film; It is a semiconductor device, Comprising: The said contact hole is provided so that the inclination angle of the said 1st interlayer insulation film may become smaller than the inclination angle of the said 2nd interlayer insulation film.
領域を有する半導体層と、 前記半導体層上の絶縁膜と、 前記絶縁膜上のゲイト電極と、 前記絶縁膜および前記ゲイト電極上の第１の層間絶縁膜
と、 前記第１の層間絶縁膜上の第２の層間絶縁膜と、 前記第２の層間絶縁膜、前記第１の層間絶縁膜および前
記絶縁膜に設けられたコンタクトホールと、 を有する半導体装置であって、 前記コンタクトホールは、前記第２の層間絶縁膜の傾斜
角より前記第１の層間絶縁膜の傾斜角が小さくなるよう
に設けられ、前記コンタクトホールのへりは角が丸くな
っていることを特徴とする半導体装置。2. A semiconductor layer having a channel region, a source region and a drain region, an insulating film on the semiconductor layer, a gate electrode on the insulating film, a first interlayer on the insulating film and the gate electrode. An insulating film; a second interlayer insulating film on the first interlayer insulating film; a contact hole formed in the second interlayer insulating film, the first interlayer insulating film and the insulating film; In the semiconductor device, the contact hole is provided such that an inclination angle of the first interlayer insulating film is smaller than an inclination angle of the second interlayer insulating film, and a rim of the contact hole has a rounded corner. A semiconductor device characterized in that.
１の層間絶縁膜の膜厚は、前記第１および第２の層間絶
縁膜の合計膜厚の１／３以下であることを特徴とする半
導体装置。3. The film thickness of the first interlayer insulating film according to claim 1 or 2, which is 1/3 or less of a total film thickness of the first and second interlayer insulating films. Semiconductor device.
記第１の層間絶縁膜は窒化珪素または有機樹脂でなるこ
とを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the first interlayer insulating film is made of silicon nitride or organic resin.
記第２の層間絶縁膜は窒化珪素または有機樹脂でなるこ
とを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the second interlayer insulating film is made of silicon nitride or organic resin.
記第２の層間絶縁膜は前記第１の層間絶縁膜よりも高い
エッチングレートを有することを特徴とする半導体装
置。6. The semiconductor device according to claim 1, wherein the second interlayer insulating film has a higher etching rate than that of the first interlayer insulating film.
領域を有する半導体層と、 前記半導体層上の絶縁膜と、 前記絶縁膜上のゲイト電極と、 前記絶縁膜および前記ゲイト電極上の多層の層間絶縁膜
と、 前記半導体層の一部を露出させるために、前記多層の層
間絶縁膜および前記絶縁膜に設けられたコンタクトホー
ルと、 を有する半導体装置であって、 前記コンタクトホールは、前記層間絶縁膜の上層から下
層に向かって傾斜角が小さくなるように設けられている
ことを特徴とする半導体装置。7. A semiconductor layer having a channel region, a source region and a drain region, an insulating film on the semiconductor layer, a gate electrode on the insulating film, a multilayer interlayer insulation film on the insulating film and the gate electrode. A semiconductor device, comprising: a film; and a contact hole formed in the insulating film to expose a part of the semiconductor layer, wherein the contact hole is the interlayer insulating film. The semiconductor device is provided so that the inclination angle decreases from the upper layer toward the lower layer.
の少なくとも１つは窒化珪素または有機樹脂でなること
を特徴とする半導体装置。8. The semiconductor device according to claim 7, wherein at least one of the multilayer interlayer insulating films is made of silicon nitride or an organic resin.
間絶縁膜の上層は前記層間絶縁膜の下層よりも高いエッ
チングレートを有することを特徴とする半導体装置。9. A semiconductor device according to claim 7, wherein the upper layer of the interlayer insulating film has a higher etching rate than the lower layer of the interlayer insulating film.
前記コンタクトホールは前記半導体層の一部を露出する
ために設けられていることを特徴とする半導体装置。10. The method according to any one of claims 1 to 9,
The semiconductor device, wherein the contact hole is provided to expose a part of the semiconductor layer.
て、前記絶縁膜は酸化珪素でなることを特徴とする半導
体装置。11. A semiconductor device according to claim 1, wherein the insulating film is made of silicon oxide.
て、前記半導体層は絶縁表面を有する基板上に設けられ
ていることを特徴とする半導体装置。12. The semiconductor device according to claim 1, wherein the semiconductor layer is provided on a substrate having an insulating surface.
て、前記絶縁膜はゲイト絶縁膜であることを特徴とする
半導体装置。13. The semiconductor device according to claim 1, wherein the insulating film is a gate insulating film.
て、前記半導体層は、さらに低濃度不純物領域を有する
ことを特徴とする半導体装置。14. The semiconductor device according to claim 1, wherein the semiconductor layer further has a low concentration impurity region.
て、前記半導体装置は、さらに前記コンタクトホールを
通して前記ソース領域または前記ドレイン領域に電気的
に接続された電極を有することを特徴とする半導体装
置。15. The semiconductor device according to claim 1, further comprising an electrode electrically connected to the source region or the drain region through the contact hole. .
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| JP2003070819A JP2003289081A (en) | 1995-11-27 | 2003-03-14 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33262995 | 1995-11-27 | ||
| JP7-332629 | 1995-11-27 | ||
| JP2003070819A JP2003289081A (en) | 1995-11-27 | 2003-03-14 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33289496A Division JP3842852B2 (en) | 1995-11-27 | 1996-11-27 | Method for manufacturing semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008009259A Division JP2008147692A (en) | 1995-11-27 | 2008-01-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003289081A true JP2003289081A (en) | 2003-10-10 |
Family
ID=29252709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003070819A Withdrawn JP2003289081A (en) | 1995-11-27 | 2003-03-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003289081A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317949A (en) * | 2004-03-31 | 2005-11-10 | Nec Corp | Contact hole formation method and manufacturing device of the same |
| KR100647775B1 (en) * | 2004-12-01 | 2006-11-23 | 엘지.필립스 엘시디 주식회사 | Thin Film Transistor Substrate And Method of Fabricating The Same |
| WO2007017982A1 (en) * | 2005-08-11 | 2007-02-15 | Sharp Kabushiki Kaisha | Circuit board, electronic device, and process for producing circuit board |
| JP2009015101A (en) * | 2007-07-06 | 2009-01-22 | Toshiba Matsushita Display Technology Co Ltd | Array substrate |
-
2003
- 2003-03-14 JP JP2003070819A patent/JP2003289081A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7262454B2 (en) | 2004-12-01 | 2007-08-28 | Lg.Philips Lcd Co., Ltd. | Thin film transistor substrate and fabricating method thereof |
| WO2007017982A1 (en) * | 2005-08-11 | 2007-02-15 | Sharp Kabushiki Kaisha | Circuit board, electronic device, and process for producing circuit board |
| US8035103B2 (en) | 2005-08-11 | 2011-10-11 | Sharp Kabushiki Kaisha | Circuit board, electronic device, and method for producing circuit board |
| JP2009015101A (en) * | 2007-07-06 | 2009-01-22 | Toshiba Matsushita Display Technology Co Ltd | Array substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070808 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080118 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080218 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080307 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100202 |