JPH0799323A - Manufacture of semiconductor device - Google Patents
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- JPH0799323A JPH0799323A JP6197513A JP19751394A JPH0799323A JP H0799323 A JPH0799323 A JP H0799323A JP 6197513 A JP6197513 A JP 6197513A JP 19751394 A JP19751394 A JP 19751394A JP H0799323 A JPH0799323 A JP H0799323A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ガラス等の絶縁基板、
あるいは各種基板上に形成された半導体装置、例えば、
薄膜トランジスタ（ＴＦＴ）や薄膜ダイオード（ＴＦ
Ｄ）、またはそれらを応用した薄膜集積回路、特にアク
ティブ型液晶表示装置（液晶ディスプレー）用薄膜集積
回路の作製方法に関するものである。BACKGROUND OF THE INVENTION The present invention relates to an insulating substrate such as glass,
Alternatively, semiconductor devices formed on various substrates, for example,
Thin film transistor (TFT) and thin film diode (TF)
D), or a thin film integrated circuit to which they are applied, in particular, a method for manufacturing a thin film integrated circuit for an active liquid crystal display device (liquid crystal display).
【０００２】[0002]
【従来の技術】近年、ガラス等の絶縁基板上にＴＦＴを
有する半導体装置、例えば、ＴＦＴを画素の駆動に用い
るアクティブ型液晶表示装置やイメージセンサー等が開
発されている。ガラス基板としては、ガラス基板中から
の不純物の析出の問題、価格の問題等からコーニング７
０５９ガラスが一般に用いられる。この７０５９ガラス
の転移点温度は、６２８℃であり、歪み点は５９３℃で
ある。他の、歪み点が５５０〜６５０℃の実用的な工業
用ガラス材料としては表１に示されるものが知られてい
る。2. Description of the Related Art In recent years, semiconductor devices having TFTs on an insulating substrate such as glass, for example, active type liquid crystal display devices using TFTs for driving pixels and image sensors have been developed. As a glass substrate, Corning 7 is used due to problems such as precipitation of impurities from the glass substrate and price problems.
059 glass is commonly used. The 7059 glass has a transition temperature of 628 ° C and a strain point of 593 ° C. As other practical industrial glass materials having a strain point of 550 to 650 ° C., those shown in Table 1 are known.
【０００３】[0003]
【表１】 [Table 1]
【０００４】これらの装置に用いられるＴＦＴには、薄
膜状の珪素半導体を用いるのが一般的である。薄膜状の
珪素半導体としては、非晶質珪素半導体（ａ−Ｓｉ）か
らなるものと結晶性を有する珪素半導体からなるものの
２つに大別される。非晶質珪素半導体は作製温度が低
く、気相法で比較的容易に作製することが可能で量産性
に富むため、最も一般的に用いられているが、導電率等
の物性が結晶性を有する珪素半導体に比べて劣るため、
今後より高速特性を得る為には、結晶性を有する珪素半
導体からなるＴＦＴの作製方法の確立が強く求められて
いた。尚、結晶性を有する珪素半導体としては、多結晶
珪素、微結晶珪素、結晶成分を含む非晶質珪素、結晶性
と非晶質性の中間の状態を有するセミアモルファス珪素
等が知られている。Thin film silicon semiconductors are generally used for the TFTs used in these devices. The thin-film silicon semiconductor is roughly classified into two, that is, an amorphous silicon semiconductor (a-Si) and a crystalline silicon semiconductor. Amorphous silicon semiconductors are the most commonly used because they have a low manufacturing temperature, can be relatively easily manufactured by the vapor phase method, and have high mass productivity. Since it is inferior to the silicon semiconductors it has,
In order to obtain higher speed characteristics in the future, establishment of a method for manufacturing a TFT made of a crystalline silicon semiconductor has been strongly demanded. As the crystalline silicon semiconductor, polycrystalline silicon, microcrystalline silicon, amorphous silicon containing a crystalline component, semi-amorphous silicon having an intermediate state between crystalline and amorphous are known. .
【０００５】これら結晶性を有する薄膜状の珪素半導体
を得る方法としては、非晶質の半導体膜を成膜してお
き、長時間、熱エネルギーを印加（熱アニール）するこ
とにより結晶性を有せしめるという方法が知られてい
る。しかしながら、加熱温度として６００℃以上の高温
にすることが必要であり、そのため、基板が不可逆的に
収縮することが問題となっていた。特にパターニング工
程後において、かような高温での処理をおこなうことは
不可能であった。また、結晶化に要する加熱時間が数十
時間以上にも及ぶので、その時間を短くすることも必要
である。As a method for obtaining these thin film silicon semiconductors having crystallinity, an amorphous semiconductor film is formed and then heat energy is applied (thermal annealing) for a long time to obtain crystallinity. The method of burrowing is known. However, it is necessary to set the heating temperature to a high temperature of 600 ° C. or higher, which causes a problem that the substrate contracts irreversibly. In particular, it has been impossible to perform such high temperature processing after the patterning step. Further, since the heating time required for crystallization reaches several tens of hours or more, it is necessary to shorten the heating time.
【０００６】このような問題点に関し、最近、結晶化を
促進する触媒としての効果を有するある種の金属元素を
添加することによって、結晶化温度を低下させ、また、
結晶化時間を短縮できることがわかった。このような目
的に用いられる結晶化を助長させる金属元素（触媒性金
属元素）としてはＦｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐ
ｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、
Ｃｕ、Ｚｎ、Ａｕ、Ａｇがその効果を確かめられてい
る。With respect to such a problem, recently, by adding a certain metal element having an effect as a catalyst for promoting crystallization, the crystallization temperature is lowered, and
It was found that the crystallization time can be shortened. Examples of metal elements (catalytic metal elements) that promote crystallization used for such purposes include Fe, Co, Ni, Ru, Rh, and P.
d, Os, Ir, Pt, Sc, Ti, V, Cr, Mn,
The effects of Cu, Zn, Au and Ag have been confirmed.
【０００７】これらの元素は珪素膜の全面にわたって、
均等に導入すると、結晶成長が膜に対して垂直、すなわ
ち膜厚の方向に生じるのに対し、珪素膜の特定の部分に
導入して、結晶化をおこなうと導入された部分を出発点
として周囲に結晶化領域が拡大する特性（横方向成長
性）があり、このようにして結晶化した珪素膜は、触媒
性金属元素を均等に導入したものに比較して高い電界効
果移動度を示した。These elements are distributed over the entire surface of the silicon film.
If it is introduced evenly, crystal growth occurs in the direction perpendicular to the film, that is, in the direction of the film thickness, whereas it is introduced into a specific part of the silicon film and the part introduced when crystallization is performed is used as a starting point to surround the film. Has a characteristic that the crystallized region expands (lateral growth), and the silicon film crystallized in this way exhibits higher field effect mobility than that in which the catalytic metal element is uniformly introduced. .
【０００８】しかしながら、このように選択的に触媒性
金属元素を導入するには、結晶化の熱アニール工程の前
にパターニングをおこなわなければならず、上述の基板
の収縮によって触媒性金属元素の導入のパターンが他の
素子・回路のパターンと著しくずれてしまうことがあっ
た。図４には、このような手段を用いてＴＦＴを作製す
る場合の例を示す。図４（Ａ）の点線で書かれた領域４
０２、４０３はそれぞれ、活性層（珪素膜）とゲイト電
極が本来パターニングされるべき一を示す。実線で示さ
れた長方形の領域４０１は触媒性金属元素の導入される
パターンである。However, in order to selectively introduce the catalytic metal element as described above, patterning must be performed before the thermal annealing step for crystallization, and the introduction of the catalytic metal element due to the contraction of the substrate described above. There was a case where the pattern of was significantly shifted from the patterns of other elements and circuits. FIG. 4 shows an example of manufacturing a TFT by using such a means. Area 4 written with a dotted line in FIG.
Reference numerals 02 and 403 respectively indicate ones where the active layer (silicon film) and the gate electrode should be originally patterned. A rectangular region 401 indicated by a solid line is a pattern into which a catalytic metal element is introduced.
【０００９】この工程によって、触媒性金属元素を導入
した後、熱アニールをおこなうと、図４（Ｂ）の楕円で
示された領域４０４が結晶化する。すなわち領域４０４
は横方向結晶領域である。この楕円の大きさは触媒性金
属元素の濃度や熱アニール時間・温度に依存する。図４
（Ｂ）に示すように、ゲイト電極や活性層が本来あるべ
き位置に形成されれば、ＴＦＴのチャネル形成領域は横
方向結晶領域内に形成されるので何ら問題はなかった。
しかしながら、実際には熱アニール工程によって基板が
収縮するために、ゲイト電極と活性層は、それぞれ４０
５、４０６に示されるように形成され、領域４０４とチ
ャネル形成領域が重ならない。すなわち、チャネル形成
領域のうち、斜線部４０７で示した領域が非晶質のまま
となる。当然の結果としてＴＦＴの特性は著しく悪くな
る。By this step, when the catalytic metal element is introduced and then thermal annealing is performed, the region 404 indicated by the ellipse in FIG. 4B is crystallized. That is, the area 404
Is a lateral crystal region. The size of this ellipse depends on the concentration of the catalytic metal element and the thermal annealing time / temperature. Figure 4
As shown in (B), if the gate electrode and the active layer are formed at the positions where they should be, the channel forming region of the TFT is formed in the lateral crystal region, and there is no problem.
However, since the substrate actually shrinks due to the thermal annealing process, the gate electrode and the active layer are each 40
5, 406, the region 404 and the channel formation region do not overlap. That is, in the channel formation region, the region shown by the hatched portion 407 remains amorphous. As a result, the characteristics of the TFT are significantly deteriorated.
【００１０】このように基板の収縮のために、高い温度
での処理をおこなう前にパターニングをおこなうことは
非常な困難を極めた。この場合の高い温度は基板の種類
によって異なるが、比較的、良く用いられるコーニング
社製７０５９番のガラスでは５００℃以上の温度であ
る。Due to the shrinkage of the substrate, it has been extremely difficult to perform patterning before the treatment at a high temperature. The high temperature in this case varies depending on the type of the substrate, but it is a temperature of 500 ° C. or higher in comparatively often used Corning No. 7059 glass.
【００１１】[0011]
【発明が解決しようとする課題】本発明は、上記の問題
を解決する手段を提供するものである。より具体的には
基板の収縮を抑制する手段を開示するとともに、より歩
留りが高く特性の良い半導体回路・素子を得る手段を提
供する。SUMMARY OF THE INVENTION The present invention provides means for solving the above problems. More specifically, a means for suppressing the contraction of the substrate is disclosed, and a means for obtaining a semiconductor circuit / element having a higher yield and better characteristics is provided.
【００１２】[0012]
【課題を解決するための手段】本発明は、ガラス基板上
に下地膜として、プラズマＣＶＤ法によって酸化珪素
膜、窒化珪素膜、窒化アルミニウムまたはこれらを２層
以上重ねた多層膜を形成したのち、基板をその歪み点
（歪み温度）以上、好ましくはガラス転移点以上の温度
において熱アニールし、その後、２℃／分以下、好まし
くは、０．５℃／分以下、より好ましくは０．３℃／分
以下の速度で、歪み点以下の温度まで徐冷することによ
って、ガラス基板自体のその後の熱処理における収縮を
抑制する。降温速度は基板の種類によって変動する。一
般に降温速度が低いほど良好な特性が得られるが、降温
速度を遅くすると、処理時間が長くなり、量産性が低下
する。したがって、降温速度の選択にあたっては、処理
時間と必要とする特性を考慮しなければならない。この
熱処理は酸化性もしくは窒化性の雰囲気でおこなうとよ
い。According to the present invention, a silicon oxide film, a silicon nitride film, an aluminum nitride film or a multilayer film in which two or more layers thereof are stacked is formed as a base film on a glass substrate by a plasma CVD method. The substrate is thermally annealed at a temperature above its strain point (strain temperature), preferably above its glass transition point, and then 2 ° C./min or less, preferably 0.5 ° C./min or less, more preferably 0.3 ° C. By gradually cooling to a temperature below the strain point at a rate of not more than / minute, shrinkage of the glass substrate itself in subsequent heat treatment is suppressed. The cooling rate varies depending on the type of substrate. Generally, the lower the temperature lowering rate, the better the characteristics obtained. However, if the temperature lowering rate is slower, the processing time becomes longer and the mass productivity is lowered. Therefore, in selecting the cooling rate, the processing time and the required characteristics must be taken into consideration. This heat treatment is preferably performed in an oxidizing or nitriding atmosphere.
【００１３】例えば、窒素、アンモニア、一酸化二窒素
の窒化性の気体を用いれば、これらのガスによって下地
膜の表面近傍を窒化させることができる。すると、ガラ
スの不純物であるホウ素、バリウム、ナトリウム等が後
工程で形成される半導体中に析出することを防ぐことが
でき、信頼性の高い半導体デバイスを形成するうえで有
効である。For example, if a nitriding gas such as nitrogen, ammonia, or dinitrogen monoxide is used, the vicinity of the surface of the base film can be nitrided by these gases. Then, it is possible to prevent boron, barium, sodium, and the like, which are impurities of glass, from precipitating in a semiconductor formed in a later step, which is effective in forming a highly reliable semiconductor device.
【００１４】ガラス基板は、加熱することによって縮
む、特に加熱終了後にゆっくりと冷却すると、極めて大
きく縮むと同時にガラス基板内での局所的な応力が緩和
される。その結果、大きく縮ませれば縮ませる程、後の
加熱工程における基板の縮みは小さくなる。また、この
加熱処理温度が高い程、その効果も大きくなる。したが
って、その後、再び熱処理をおこなっても、ガラス基板
の応力が緩和されているので、それ以上、縮んだり、そ
ったりする余地は小さい。さらに、結晶化アニール等の
後の熱処理工程において、加熱温度から急冷した場合、
本発明の熱アニール処理を施したガラス基板はほとんど
縮まないことが判明した。The glass substrate shrinks by heating, and particularly when it is cooled slowly after heating, it shrinks extremely greatly and at the same time local stress in the glass substrate is relaxed. As a result, the greater the shrinkage, the smaller the shrinkage of the substrate in the subsequent heating step. Further, the higher the heat treatment temperature, the greater the effect. Therefore, even if the heat treatment is performed again thereafter, the stress of the glass substrate is relaxed, and there is little room for further shrinking or warping. Furthermore, in the heat treatment step after crystallization annealing, etc., when rapidly cooling from the heating temperature,
It was found that the glass substrate subjected to the thermal annealing treatment of the present invention hardly shrinks.
【００１５】例えば、コーニング７０５９基板（歪み点
５９３℃、ガラス転移点６２８℃）では、６４０℃、４
時間の熱アニール後に、０．２℃／分の速度で５５０℃
まで徐冷してから取り出した基板は、この熱アニールと
徐冷の前後で１９００ｐｐｍも収縮するが、その後は収
縮することはほとんどなく、例えば、５５０℃、８時間
の熱処理をおこなっても２０ｐｐｍの収縮しか発生せ
ず、６００℃、４時間の熱処理によっても７０ｐｐｍし
か収縮しなかった。最初の熱アニール温度（この場合は
６４０℃）を越えない温度で、その後に熱処理をおこな
う範囲では使用に差し支えるような収縮はなかったが、
好ましくは歪み点以下の温度での使用がよい。すなわ
ち、コーニング７０５９基板では５９３℃以下の温度で
熱処理（結晶化アニール等）をおこなうことが好まし
い。また、熱アニールの温度は珪素膜の結晶化の温度の
±３０℃の温度でおこなうことが好ましい。For example, for a Corning 7059 substrate (strain point 593 ° C., glass transition point 628 ° C.), 640 ° C., 4
550 ° C at a rate of 0.2 ° C / min after thermal annealing for an hour
The substrate taken out after being slowly cooled down to 1900 ppm contracted before and after this thermal annealing and annealing, but hardly contracted after that, for example, even if it was subjected to heat treatment at 550 ° C. for 8 hours, it was 20 ppm. Only the shrinkage occurred, and the heat treatment at 600 ° C. for 4 hours caused only the shrinkage of 70 ppm. Although there was no shrinkage that would hinder use in the range where the heat treatment was performed at a temperature not exceeding the initial thermal annealing temperature (640 ° C in this case),
It is preferably used at a temperature below the strain point. That is, it is preferable that the Corning 7059 substrate be subjected to heat treatment (crystallization annealing or the like) at a temperature of 593 ° C. or lower. The thermal annealing temperature is preferably ± 30 ° C. which is the crystallization temperature of the silicon film.
【００１６】何も処理をおこなわなかった基板では５５
０℃、８時間の熱処理１０００ｐｐｍ以上も収縮し、熱
処理前と後にパターニングの工程が存在すると、マスク
合わせが不可能となった。また、６００℃、４時間の熱
処理後の冷却速度の違いによる基板の縮みは表２のよう
になり、通常冷却以上の速度で急冷することによって実
用的な縮みに抑えることができた。55 for a substrate that has not undergone any processing
Heat treatment at 0 ° C. for 8 hours shrank by 1000 ppm or more, and if there was a patterning step before and after the heat treatment, mask alignment became impossible. Further, the shrinkage of the substrate due to the difference in the cooling rate after the heat treatment at 600 ° C. for 4 hours is as shown in Table 2, and it was possible to suppress the shrinkage to a practical level by quenching at a rate higher than the normal cooling rate.
【００１７】[0017]
【表２】 [Table 2]
【００１８】このような熱アニールをおこなうには、以
下に示すような方法によればよい。図９に示すのは、本
発明に用いる加熱炉の例を示すものであり、石英製の反
応管１１、基板保持手段（基板ホルダー）１２、水平に
配置された基板１３が示されている。また、図には示さ
れていないが、この装置は外部から反応管１１を加熱す
るためのヒーターが備えられている。また、反応管内に
所定のガスを供給する手段、基板保持手段を反応管から
外部に移動させる手段を備えている。To perform such thermal annealing, the following method may be used. FIG. 9 shows an example of a heating furnace used in the present invention, in which a reaction tube 11 made of quartz, a substrate holding means (substrate holder) 12, and a substrate 13 arranged horizontally are shown. Further, although not shown in the figure, this apparatus is provided with a heater for heating the reaction tube 11 from the outside. Further, it is provided with means for supplying a predetermined gas into the reaction tube and means for moving the substrate holding means from the reaction tube to the outside.
【００１９】図９には、基板保持部分１２にガラス基板
１３が水平に保持されている状態が示されている。ここ
では、ガラス基板を水平に保持すると、基板が撓み、そ
の平面性が損なわれることを防ぐ上で効果があった。こ
のような構成は、ガラス基板に歪点以上の温度が加わる
工程が必要とされる場合に有用である。また、その後の
珪素膜の結晶化、活性化等の熱アニール工程において
も、上記のような構成とするとよい。FIG. 9 shows a state in which the glass substrate 13 is horizontally held by the substrate holding portion 12. Here, holding the glass substrate horizontally was effective in preventing the substrate from bending and impairing its planarity. Such a configuration is useful when a step of applying a temperature above the strain point to the glass substrate is required. In addition, in the subsequent thermal annealing process such as crystallization and activation of the silicon film, the above-mentioned configuration may be adopted.
【００２０】また、上記前熱処理後に行なわれる成膜、
結晶成長、酸化、活性化等に必要な加熱処理において
は、加熱後１０℃／分〜３００℃／分の速度で急冷する
ことが重要である。特にガラス材料の歪み点付近の±１
００℃においては、上記の速度で急冷するとガラス材料
の伸縮を抑制することができた。例えば、コーニング７
０５９ガラスでは４９３〜６９３℃での処理温度が必要
なプロセスにおいては、４９３℃までは、少なくとも急
冷することが、さらなる縮み（場合によっては伸び）を
３０ｐｐｍ以下に抑える上で有効である。In addition, film formation performed after the pre-heat treatment,
In the heat treatment required for crystal growth, oxidation, activation, etc., it is important to quench the material after heating at a rate of 10 ° C / min to 300 ° C / min. Especially ± 1 near the strain point of glass material
At 00 ° C., when the glass material was rapidly cooled at the above rate, the expansion and contraction of the glass material could be suppressed. For example, Corning 7
In a process that requires a treatment temperature of 493 to 693 ° C. for 059 glass, at least quenching to 493 ° C. is effective in suppressing further shrinkage (elongation in some cases) to 30 ppm or less.
【００２１】[0021]
【作用】上記の如く、ガラス基板に対しては、歪み点以
上の温度で熱アニールした後、徐冷する工程を経ると、
その後の熱処理工程（結晶化熱アニール等）においても
基板の収縮等が生じることは少なく、熱処理工程の前後
にパターニングが必要な場合にとって都合が良い。さら
に、より歩留り良く、また特性の優れた半導体回路等を
形成するには、下地膜は上述のような基板の熱アニール
および徐冷の工程の前に形成することが好ましかった。
例えば、珪素膜に触媒性金属元素（ニッケル等) を選択
的に導入し、横方向成長をおこなうと、上記のように歪
み点以上の温度で熱アニールされる際に下地膜の応力が
緩和され、結晶成長を促進する効果があることが明らか
になった。As described above, when the glass substrate is annealed at a temperature equal to or higher than the strain point and then slowly cooled,
Subsequent shrinkage of the substrate is less likely to occur in the subsequent heat treatment step (such as thermal annealing for crystallization), which is convenient when patterning is required before and after the heat treatment step. Further, in order to form a semiconductor circuit or the like with higher yield and excellent characteristics, it was preferable to form the base film before the above-described steps of thermal annealing and slow cooling of the substrate.
For example, when a catalytic metal element (such as nickel) is selectively introduced into the silicon film and lateral growth is performed, the stress of the base film is relieved when thermally annealed at a temperature above the strain point as described above. , It was revealed that it has an effect of promoting crystal growth.
【００２２】また、酸化珪素膜を最上層の（すなわち、
その上に珪素膜が形成される）下地膜として用いた場合
には、上記の如き高温での熱アニールによって、熱酸化
膜に近い特性を示すようになり、特性を改善することが
可能であった。通常、下地膜の上に密着して珪素膜が形
成されるが、この珪素膜と下地膜の界面には多くの界面
準位が発生する。特にプラズマＣＶＤ法によって成膜さ
れた場合には著しい。これは下地膜の膜質自体が良好で
ないためである。膜質の改善には高温での熱アニールが
好ましいが、従来は６００℃を越えるような温度での熱
アニールは行われず、したがって、膜質の改善はほとん
ど見られなかった。しかし、本発明では基板の歪み点以
上の高温でアニールされるので膜質の改善が進み、半導
体素子の特性も改善される。また、膜のエッチングレー
トも低下する。膜のエッチングレートの低下は半導体素
子を歩留り良く作製するうえで欠かせないことでもあ
る。Further, the silicon oxide film is used as the uppermost layer (that is,
When used as a base film (on which a silicon film is formed), the characteristics similar to those of a thermal oxide film are exhibited by the thermal annealing at the high temperature as described above, and the characteristics can be improved. It was Normally, a silicon film is formed in close contact with the base film, but many interface levels occur at the interface between the silicon film and the base film. In particular, it is remarkable when the film is formed by the plasma CVD method. This is because the quality of the underlying film itself is not good. Thermal annealing at a high temperature is preferable for improving the film quality, but conventionally, thermal annealing at a temperature exceeding 600 ° C. is not performed, and therefore, the film quality is hardly improved. However, according to the present invention, since annealing is performed at a temperature higher than the strain point of the substrate, the film quality is improved and the characteristics of the semiconductor element are also improved. In addition, the etching rate of the film also decreases. The reduction of the etching rate of the film is also indispensable for manufacturing semiconductor devices with high yield.
【００２３】従来、ＴＦＴのような半導体素子の歩留り
を高める上で障害となっているのが、下地膜のオーバー
エッチングの問題であった。従来、ＴＦＴ等の素子を得
るには、珪素膜をパターニングして、素子間の分離を計
ることが一般的であった。従来の手法を図５に示す。基
板５１上に、酸化珪素等の材料で下地膜５２を形成し、
その上に珪素膜５３を堆積する。そして、その上に酸化
珪素や窒化珪素等の材料の保護膜５４が物理的気相成長
法（ＰＶＤ法、例えばスパッタ法）や化学的気相成長法
（ＣＶＤ法、例えばプラズマＣＶＤ法、光ＣＶＤ法等）
によって形成される。Conventionally, the problem of increasing the yield of semiconductor elements such as TFTs has been the problem of over-etching of the underlying film. Conventionally, in order to obtain an element such as a TFT, it has been general to pattern a silicon film to measure the isolation between elements. A conventional method is shown in FIG. A base film 52 is formed on the substrate 51 with a material such as silicon oxide,
A silicon film 53 is deposited on it. Then, a protective film 54 made of a material such as silicon oxide or silicon nitride is formed thereon by a physical vapor deposition method (PVD method, eg sputtering method) or a chemical vapor deposition method (CVD method, eg plasma CVD method, photo CVD method). Law, etc.)
Formed by.
【００２４】そして、さらにフォトレジスト材料の被膜
がコーティングされ、公知のフォトリソグラフィー法に
よって、パターニングがなされ、選択的にフォトレジス
ト５５が残される。（図２（Ａ）） 保護膜５４が設けられる理由は、このフォトリソグラフ
ィー工程において、珪素膜とフォトレジスト膜が直接、
接触することを防止するためである。すなわち、フォト
レジストの下に存在する珪素膜は、後でＴＦＴの活性層
のように、極めて汚染の少ないことが要求される目的に
使用されるからである。しかしながら、これらＰＶＤ
法、ＣＶＤ法によって作製した絶縁膜はピンホールが多
く、そのため、数１００Å以上の厚さが必要とされた。Then, a film of a photoresist material is further coated and patterned by a known photolithography method to selectively leave the photoresist 55. (FIG. 2A) The reason why the protective film 54 is provided is that the silicon film and the photoresist film are directly formed in this photolithography process.
This is to prevent contact. That is, the silicon film existing under the photoresist is used later for a purpose such as an active layer of a TFT, which is required to have very little contamination. However, these PVD
The insulating film produced by the CVD method or the CVD method has many pinholes, so that a thickness of several hundred Å or more is required.
【００２５】そして、ドライエッチングもしくはウェッ
トエッチングによって保護膜５４と珪素膜５３をエッチ
ングし、島状の珪素膜５６を形成する。この島状の珪素
膜の上面には保護膜５７が密着している。保護膜のエッ
チングは通常、ウェットエッチングで、珪素膜のエッチ
ングは通常、ドライエッチングでおこなわれる。珪素膜
のエッチングにドライエッチングが用いられるのは、オ
ーバーエッチを極力防止するためである。（図２
（Ｂ））Then, the protective film 54 and the silicon film 53 are etched by dry etching or wet etching to form an island-shaped silicon film 56. A protective film 57 is in close contact with the upper surface of the island-shaped silicon film. Etching of the protective film is usually wet etching, and etching of the silicon film is usually dry etching. The reason why dry etching is used for etching the silicon film is to prevent overetching as much as possible. (Fig. 2
(B))
【００２６】そして、公知の剥離手段によって、フォト
レジスト５５を剥離し、図２（Ｃ）に示す状態を得る。
その後、島状珪素膜状に残った保護膜２７をエッチング
するのであるが、この場合には同時に下地膜もエッチン
グされてしまう。特にウェットエッチング等の等方的な
エッチングの場合には、図５（Ｄ）に示すような空孔５
８が形成される。このエッチングの程度ｘは、下地膜と
保護膜のエッチングレートの差、厚さの差によって決定
される。Then, the photoresist 55 is peeled off by a known peeling means to obtain the state shown in FIG. 2 (C).
After that, the protective film 27 remaining in the form of the island-shaped silicon film is etched, but in this case, the base film is also etched at the same time. Particularly in the case of isotropic etching such as wet etching, the holes 5 as shown in FIG.
8 is formed. The degree of etching x is determined by the difference in etching rate and the difference in thickness between the base film and the protective film.
【００２７】例えば、どちらも同じエッチングレートで
あれば、少なくとも保護膜の厚さだけ、下地膜がエッチ
ングされることとなる。実際には余裕を見てエッチング
をおこなうので、ｘの大きさは保護膜の厚さよりも大き
くなる。ｘを小さくするには保護膜のエッチングレート
が下地膜よりも大きなことが必要であるが、量産性を考
慮すると、どちらもプラズマＣＶＤ法によって形成され
る酸化珪素を用いることが望まれ、そのままでは保護膜
よりも下地膜のエッチングレートを小さくすることは困
難であった。For example, if both have the same etching rate, the underlying film is etched by at least the thickness of the protective film. Actually, since etching is performed with a margin, the size of x becomes larger than the thickness of the protective film. In order to reduce x, the etching rate of the protective film needs to be higher than that of the base film. However, in consideration of mass productivity, it is desirable to use silicon oxide formed by the plasma CVD method in both cases. It was difficult to reduce the etching rate of the base film as compared with the protective film.
【００２８】下地膜がオーバーエッチされて、空孔５８
ができるため、その上に形成されるゲイト絶縁膜５９や
ゲイト電極６０のステップカバレージは良いものではな
い。このため、ゲイト電極と活性層の間の絶縁が不十分
でリーク電流が発生する。特にストライプ状にパターニ
ングされるゲイト電極では空孔５８がゲイト絶縁膜の成
膜によっても埋められずに残り、ウェットエッチの際
に、エッチャントが侵入して、ゲイト電極の膜の下面か
らエッチングするため、ゲイト電極が断線するという問
題が生じた。また、同様に、ゲイト電極を陽極酸化する
ＴＦＴ（例えば、特開平５−１５２３３５）の場合に
は、ゲイト電極の上面からだけでなく、下面からも陽極
酸化が進行し、やはり断線することが問題であった。The base film is over-etched and holes 58 are formed.
Therefore, the step coverage of the gate insulating film 59 and the gate electrode 60 formed thereon is not good. For this reason, the insulation between the gate electrode and the active layer is insufficient and a leak current occurs. In particular, in the gate electrode patterned in the stripe shape, the holes 58 remain unfilled even when the gate insulating film is formed, and the etchant enters during the wet etching to etch from the lower surface of the gate electrode film. However, there is a problem that the gate electrode is broken. Similarly, in the case of a TFT in which the gate electrode is anodized (for example, Japanese Patent Laid-Open No. 5-152335), anodization progresses not only from the upper surface of the gate electrode but also from the lower surface of the gate electrode, which also causes disconnection. Met.
【００２９】ところが、本発明の基板の熱アニール工程
によって、エッチングレートの問題は解決された。例え
ば、ＴＥＯＳ（テトラ・エトキシ・シラン、Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）を原料ガスとして、プラズマＣＶＤ法によ
って成膜される酸化珪素膜に関しては、５５０〜６００
℃で４時間アニールをおこなっても、エッチングレート
は９３０Å／分程度であったが、６４０℃で４時間アニ
ールをおこなえば、８２０Å／分にまで改善される。こ
の値は熱酸化膜やスパッタ法によって形成される酸化珪
素膜よりも１０％程度大きいだけで、このことからオー
バーエッチングが防止され、また、オーバーエッチング
に起因する上記の不良も改善される。そして、下地膜と
して、プラズマＣＶＤ法による酸化珪素膜を用いること
ができるので、量産性が向上する。特に酸素、酸化窒
素、オゾン等の酸化性の雰囲気で熱処理した場合には、
酸化珪素中の炭素や水素の除去ができ、また、珪素の不
対結合手を酸素によって埋めることができたので、より
膜質を向上させることができた。However, the problem of the etching rate has been solved by the thermal annealing process of the substrate of the present invention. For example, TEOS (tetra ethoxy silane, Si (OC
For a silicon oxide film formed by plasma CVD using 2 H 5 ) 4 ) as a source gas, 550 to 600
The etching rate was about 930 Å / min even after annealing for 4 hours at ℃, but it was improved to 820 Å / minute when annealing at 640 ° C for 4 hours. This value is only about 10% larger than that of a thermal oxide film or a silicon oxide film formed by a sputtering method, which prevents overetching and also improves the above-mentioned defects caused by overetching. Since the silicon oxide film formed by the plasma CVD method can be used as the base film, mass productivity is improved. Especially when heat-treated in an oxidizing atmosphere such as oxygen, nitric oxide, or ozone,
Since carbon and hydrogen in the silicon oxide could be removed and the dangling bonds of silicon could be filled with oxygen, the film quality could be further improved.
【００３０】上記のような熱アニール処理を施したガラ
ス基板はその後のより低温での熱処理によっても収縮す
ることがないので、半導体素子・回路を形成するうえで
非常に都合がよい。加えて、下地膜を上記の熱アニール
と徐冷処理の前に形成することによって、下地膜の特性
を高め、半導体素子の特性や歩留りを上げることができ
る。また、選択的に触媒性金属元素を添加しなければな
らない結晶化方式を採用する場合には、５００〜６００
℃の熱アニール工程（結晶化工程）をはさんで、パター
ニング工程が存在したために従来であれば、基板の収縮
が大きな問題であったが、本発明によって、安定してパ
ターニングでき、歩留り高く素子を形成することができ
た。The glass substrate which has been subjected to the thermal annealing treatment as described above does not shrink even by subsequent heat treatment at a lower temperature, which is very convenient for forming a semiconductor element / circuit. In addition, by forming the base film before the above-mentioned thermal annealing and gradual cooling treatment, the properties of the base film can be enhanced, and the properties and yield of semiconductor elements can be improved. Further, when adopting a crystallization method in which a catalytic metal element has to be selectively added, 500 to 600 is used.
Since there was a patterning process between the thermal annealing process (crystallization process) at ℃, the shrinkage of the substrate was a big problem in the past. However, according to the present invention, stable patterning can be performed, and a device with high yield can be obtained. Could be formed.
【００３１】本発明において、下地膜として、プラズマ
ＣＶＤ法による酸化珪素膜を用いることは、量産性の点
で大いにメリットがある。従来は、下地膜の特性やエッ
チングレートを考慮するとスパッタ法による酸化珪素が
最も適していたが、生産性（スルプット）が低いことが
問題であった。本発明によって、プラズマＣＶＤによっ
ても、スパッタ法に匹敵する酸化珪素膜を下地膜として
用いることができるようになった。In the present invention, the use of the silicon oxide film by the plasma CVD method as the base film is very advantageous in terms of mass productivity. Conventionally, silicon oxide formed by the sputtering method was most suitable in consideration of the characteristics of the underlying film and the etching rate, but there was a problem that the productivity (sput) was low. According to the present invention, a silicon oxide film comparable to a sputtering method can be used as a base film even by plasma CVD.
【００３２】[0032]
〔実施例１〕本実施例はガラス基板上に形成された結晶
性珪素膜を用いたＰチャネル型ＴＦＴ（ＰＴＦＴとい
う）とＮチャネル型ＴＦＴ（ＮＴＦＴという）とを相補
型に組み合わせた回路を形成する例である。本実施例の
構成は、アクティブ型の液晶表示装置の画素電極のスイ
ッチング素子や周辺ドライバー回路、さらにはイメージ
センサや集積回路に利用することができる。[Embodiment 1] In this embodiment, a circuit in which a P-channel TFT (referred to as PTFT) and an N-channel TFT (referred to as NTFT) using a crystalline silicon film formed on a glass substrate are combined in a complementary type is formed. This is an example. The structure of this embodiment can be used for a switching element of a pixel electrode of an active type liquid crystal display device, a peripheral driver circuit, an image sensor and an integrated circuit.
【００３３】図１に本実施例の作製工程の断面図を示
す。本実施例におけるパターニング工程と主な熱処理工
程（基板の熱アニール／徐冷工程を除く）は以下のよう
になる。 ニッケルドーピングマスクのパターニング（図１
（Ａ）参照） 結晶化アニール（５５０℃もしくは６００℃、図１
（Ｂ）参照） 活性層パターニング（図１（Ｃ）参照） ゲイト電極パターニング コンタクトホールのパターニング ソース／ドレイン電極・配線のパターニング（図１
（Ｄ）参照） このうち、の熱アニール工程の前後にパターニング工
程が存在するため基板が該熱アニール工程で収縮しない
ことが求められる。FIG. 1 shows a sectional view of the manufacturing process of this embodiment. The patterning process and the main heat treatment process (excluding the substrate thermal annealing / slow cooling process) in this embodiment are as follows. Patterning of nickel doping mask (Fig. 1
(See (A)) Crystallization annealing (550 ° C. or 600 ° C., FIG. 1)
Active layer patterning (see FIG. 1C) Gate electrode patterning Contact hole patterning Source / drain electrode / wiring patterning (FIG. 1)
(See (D)) Of these, since the patterning process exists before and after the thermal annealing process, it is required that the substrate does not shrink in the thermal annealing process.
【００３４】まず、基板（コーニング７０５９）１０１
を洗浄し、ＴＥＯＳと酸素を原料とするプラズマＣＶＤ
法によって厚さ２０００Åの酸化珪素の下地膜１０２を
形成した。次に図９の熱アニール炉を用いて、基板１０
１を歪み点（５９３℃）よりも高い６００〜６６０℃、
例えば６４０℃で１〜４時間、例えば４時間アニール
し、その後、０．１〜０．５℃／分、例えば０．２℃／
分で徐冷し、４５０〜５９０℃、例えば５５０℃まで温
度が低下した段階で取り出した。この冷却速度の制御
は、雰囲気ガスの流入量を変化させることによって行っ
た。この取り出し温度は、この後の熱処理工程の最高温
度以下であることが望ましい。すなわち、本実施例で
は、結晶化アニール温度が、その後の最高温度となるの
で、結晶化アニール温度が６００℃であれば、６００℃
以下の温度で取り出すことが望ましい。また、上記の熱
アニール処理は酸素気流中でおこなった。この熱アニー
ルは、基板の湾曲を防ぐために、水平から±３０度以下
の角度で行うことが望ましい。First, the substrate (Corning 7059) 101
Plasma cleaning using TEOS and oxygen as raw materials
A base film 102 of silicon oxide having a thickness of 2000 Å was formed by the method. Next, using the thermal annealing furnace shown in FIG.
1 is 600 to 660 ° C, which is higher than the strain point (593 ° C),
For example, annealing is performed at 640 ° C. for 1 to 4 hours, for example, 4 hours, and then 0.1 to 0.5 ° C./minute, for example, 0.2 ° C./minute.
It was gradually cooled in minutes and taken out at a stage when the temperature dropped to 450 to 590 ° C, for example, 550 ° C. This control of the cooling rate was performed by changing the inflow amount of the atmospheric gas. It is desirable that this take-out temperature be equal to or lower than the maximum temperature of the subsequent heat treatment step. That is, in this embodiment, the crystallization annealing temperature becomes the maximum temperature thereafter, so if the crystallization annealing temperature is 600 ° C., 600 ° C.
It is desirable to take out at the following temperature. Further, the above thermal annealing treatment was performed in an oxygen stream. This thermal annealing is preferably performed at an angle of ± 30 degrees or less from the horizontal in order to prevent the substrate from being curved.
【００３５】このような処理を施した基板上に、フォト
レジスト、あるいはエッチングのできるポリイミドや感
光性ポリイミド（フォトニース）によってマスク１０３
を形成し、それをパターニングして、選択的に下地膜を
露出させた領域１００を形成した。（図１（Ａ）） そして、スパッタ法によって、厚さ５〜２０Å、例えば
１０Åのニッケル膜を形成した。このニッケル膜は、極
めて薄いので厳密には膜としての形状を示さない。上記
の膜厚の数字は平均的なものである。この際には基板を
１５０〜３００℃に加熱することが好ましかったので、
マスク１０３はそれなりの耐熱性があることが好ましか
った。その後、マスク１０３を取り除いた。そして、プ
ラズマＣＶＤ法によって、厚さ３００〜１５００Å、例
えば８００Åの真性（Ｉ型）の非晶質珪素膜１０４、お
よびプラズマＣＶＤ法によって厚さ２００Åの保護膜１
０６を成膜した。On the substrate thus treated, a mask 103 is formed by a photoresist or an etchable polyimide or a photosensitive polyimide (photonice).
Was formed and patterned to form a region 100 in which the underlying film was selectively exposed. (FIG. 1A) Then, a nickel film having a thickness of 5 to 20 Å, for example, 10 Å was formed by the sputtering method. Since this nickel film is extremely thin, it does not exhibit a film shape in a strict sense. The above film thickness numbers are average values. At this time, since it was preferable to heat the substrate to 150 to 300 ° C,
It was preferable that the mask 103 had some heat resistance. After that, the mask 103 was removed. Then, an intrinsic (I-type) amorphous silicon film 104 having a thickness of 300 to 1500 Å, for example, 800 Å by the plasma CVD method, and a protective film 1 having a thickness of 200 Å by the plasma CVD method.
06 was deposited.
【００３６】そして、窒素不活性雰囲気化（大気圧）、
５５０℃で８時間、または６００℃で４時間、熱アニー
ルして結晶化させた。この際、ニッケル膜が選択的に成
膜された１００の領域においては、基板１０１に対して
垂直方向に結晶性珪素膜１０４の結晶化が進行した。そ
して、領域１００以外の領域では、矢印で示すように、
領域１００から横方向（基板と平行な方向）に結晶成長
が進行した。ニッケルが直接形成された領域１００の周
辺、および結晶成長の先端の領域はニッケルの濃度の大
きな領域１０５であった。（図１（Ｂ））Then, a nitrogen inert atmosphere (atmospheric pressure),
Crystallization was performed by thermal annealing at 550 ° C. for 8 hours or at 600 ° C. for 4 hours. At this time, in the region of 100 where the nickel film was selectively formed, the crystallization of the crystalline silicon film 104 proceeded in the direction perpendicular to the substrate 101. Then, in areas other than the area 100, as indicated by arrows,
Crystal growth proceeded in the lateral direction (direction parallel to the substrate) from the region 100. The periphery of the region 100 where nickel was directly formed and the region at the tip of crystal growth were the region 105 where the nickel concentration was high. (Fig. 1 (B))
【００３７】この工程の後に、珪素膜をパターニングし
て、ＴＦＴの島状の活性層１０４’を形成した。この
際、チャネル形成領域となる部分に結晶成長の先端部
（すなわち、結晶珪素領域と非晶質珪素領域の境界で、
ニッケルの濃度が大きい）が存在しないようにすること
が重要である。こうすることで、ソース／ドレイン間を
移動するキャリアがチャネル形成領域において、ニッケ
ル元素の影響を受けないようにすることができる。この
工程における結晶成長距離、すなわち、ニッケル添加領
域１００から結晶成長の先端まではせいぜい１００μｍ
であった。After this step, the silicon film was patterned to form the TFT island-shaped active layer 104 '. At this time, a tip of crystal growth is formed at a portion which will be a channel formation region (that is, at the boundary between the crystalline silicon region and the amorphous silicon region,
It is important that there is no (high nickel concentration) present. This makes it possible to prevent carriers moving between the source / drain from being affected by the nickel element in the channel formation region. The crystal growth distance in this step, that is, the distance from the nickel-added region 100 to the tip of the crystal growth is 100 μm at most.
Met.
【００３８】従来であれば、ニッケル導入マスク１０３
のパターニングと活性層１０４’のパターニングの間に
結晶化アニール工程が存在するために、１０００ｐｐ
ｍ、すなわち、１００ｍｍ角の基板においては上下で５
０μｍもの基板収縮があったために、このような微妙な
パターニングが実施できなかった。しかしながら、本実
施例では基板の収縮が７０ｐｐｍ以下、すなわち、上下
４μｍ以下に抑えられているので、十分可能である。Conventionally, the nickel introduction mask 103 is used.
1000 pp due to the crystallization anneal step existing between the patterning of the active layer 104 'and the patterning of the active layer 104'.
m, that is, 5 on the top and bottom of a 100 mm square substrate
Due to the substrate shrinkage of 0 μm, such delicate patterning could not be performed. However, in this embodiment, the shrinkage of the substrate is suppressed to 70 ppm or less, that is, 4 μm or less in the vertical direction, which is sufficiently possible.
【００３９】活性層１０４’の大きさはＴＦＴのチャネ
ル長とチャネル幅を考慮して決定される。小さなもので
は、５０μｍ×２０μｍ、大きなものでは１００μｍ×
１０００μｍであった。このような活性層を基板上に多
く形成した。そして、ＴＥＯＳと酸素を原料としてプラ
ズマＣＶＤ法によって厚さ１２００Åの酸化珪素膜１０
７を成膜し、ゲイト絶縁膜とした。（図１（Ｃ））The size of the active layer 104 'is determined in consideration of the channel length and channel width of the TFT. 50 μm × 20 μm for small ones, 100 μm × for large ones
It was 1000 μm. Many such active layers were formed on the substrate. Then, a silicon oxide film 10 having a thickness of 1200 Å is formed by plasma CVD using TEOS and oxygen as raw materials.
7 was formed as a gate insulating film. (Fig. 1 (C))
【００４０】引き続いて、スパッタリング法によって、
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム（０．０１〜０．２％のスカンジウムを含む）を
成膜した。そして、アルミニウム膜をパターニングし
て、ゲイト電極１０８、１１０を形成した。さらに、こ
のアルミニウムの電極の表面を陽極酸化して、表面に酸
化物層１０９、１１１を形成した。この陽極酸化は、酒
石酸が１〜５％含まれたエチレングリコール溶液中でお
こなった。得られた酸化物層１０９、１１１の厚さは２
０００Åであった。なお、この酸化物１０９と１１１
は、後のイオンドーピング工程において、オフセットゲ
イト領域を形成する厚さとなるので、オフセットゲイト
領域の長さを上記陽極酸化工程で決めることができる。Subsequently, by the sputtering method,
A film of aluminum (containing 0.01 to 0.2% scandium) having a thickness of 6000 to 8000Å, for example, 6000Å was formed. Then, the aluminum film was patterned to form the gate electrodes 108 and 110. Further, the surface of the aluminum electrode was anodized to form oxide layers 109 and 111 on the surface. This anodic oxidation was performed in an ethylene glycol solution containing 1-5% tartaric acid. The thickness of the obtained oxide layers 109 and 111 is 2
It was 000Å. The oxides 109 and 111
Has a thickness for forming an offset gate region in a subsequent ion doping process, and thus the length of the offset gate region can be determined by the anodizing process.
【００４１】次に、イオンドーピング法（プラズマドー
ピング法とも言う）によって、活性層領域（ソース／ド
レイン、チャネルを構成する）にゲイト電極部（ゲイト
電極１０８とその周囲の酸化層１０９、ゲイト電極１１
０とその周囲の酸化層１１１）をマスクとして、自己整
合的にＰもしくはＮ導電型を付与する不純物を添加し
た。ドーピングガスとして、フォスフィン（ＰＨ3 ）お
よびジボラン（Ｂ2 Ｈ6）を用い、前者の場合は、加速
電圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合
は、４０〜８０ｋＶ、例えば６５ｋＶとした。ドース量
は１×１０15〜８×１０15ｃｍ-2、例えば、燐を２×１
０15ｃｍ-2、ホウ素を５×１０15とした。ドーピングに
際しては、一方の領域をフォトレジストで覆うことによ
って、それぞれの元素を選択的にドーピングした。この
結果、Ｎ型の不純物領域１１５と１１７、Ｐ型の不純物
領域１１２と１１４が形成され、Ｐチャネル型ＴＦＴ
（ＰＴＦＴ）の領域とＮチャネル型ＴＦＴ（ＮＴＦＴ）
との領域を形成することができた。Next, a gate electrode portion (gate electrode 108 and its surrounding oxide layer 109, gate electrode 11) is formed in the active layer region (which constitutes a source / drain and a channel) by an ion doping method (also called a plasma doping method).
Using 0 and its surrounding oxide layer 111) as a mask, impurities that impart P or N conductivity type were added in a self-aligned manner. Phosphine (PH 3 ) and diborane (B 2 H 6 ) were used as the doping gas, and the acceleration voltage was 60 to 90 kV, for example 80 kV in the former case, and 40 to 80 kV, for example 65 kV in the latter case. The dose is 1 × 10 15 to 8 × 10 15 cm -2 , for example, phosphorus is 2 × 1
0 15 cm -2 and boron was 5 × 10 15 . Upon doping, one region was covered with a photoresist to selectively dope each element. As a result, N-type impurity regions 115 and 117 and P-type impurity regions 112 and 114 are formed, and P-channel TFTs are formed.
(PTFT) area and N-channel TFT (NTFT)
It was possible to form the area with.
【００４２】その後、レーザー光の照射によってアニー
ルをおこなった。レーザー光としては、ＫｒＦエキシマ
レーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を
用いたが、他のレーザーであってもよい。レーザー光の
照射条件は、エネルギー密度が２００〜４００ｍＪ／ｃ
ｍ2 、例えば２５０ｍＪ／ｃｍ2 とし、一か所につき２
〜１０ショット、例えば２ショット照射した。このレー
ザー光の照射時に基板を２００〜４５０℃程度に加熱す
ることによって、効果を増大せしめてもよい。（図１
（Ｄ））After that, annealing was performed by irradiation with laser light. As the laser light, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was used, but another laser may be used. The laser light irradiation condition is that the energy density is 200 to 400 mJ / c.
m 2 , for example, 250 mJ / cm 2, and 2 per place
Irradiation was performed for 10 shots, for example, 2 shots. The effect may be increased by heating the substrate to about 200 to 450 ° C. during the irradiation of the laser light. (Fig. 1
(D))
【００４３】続いて、厚さ６０００Åの酸化珪素膜１１
８を層間絶縁物としてプラズマＣＶＤ法によって形成し
た。この層間絶縁物としてはポリイミドまたは酸化珪素
とポリイミドの２層膜を利用してもよい。さらにコンタ
クトホールを形成して、金属材料、例えば、窒化チタン
とアルミニウムの多層膜によってＴＦＴの電極・配線１
１９、１２０、１２１を形成した。最後に、１気圧の水
素雰囲気で３５０℃、３０分のアニールを行い、ＴＦＴ
を相補型に構成した半導体回路を完成した。（図１
（Ｅ）） 上記に示す回路は、ＰＴＦＴとＮＴＦＴとを相補型に設
けたＣＭＯＳ構造であるが、上記工程において、２つの
ＴＦＴを同時に作り、中央で切断することにより、独立
したＴＦＴを２つ同時に作製することも可能である。Then, a silicon oxide film 11 having a thickness of 6000Å is formed.
8 was formed by the plasma CVD method as an interlayer insulator. As this interlayer insulator, polyimide or a two-layer film of silicon oxide and polyimide may be used. Further, a contact hole is formed, and a TFT electrode / wiring 1 is formed of a metal material, for example, a multilayer film of titanium nitride and aluminum.
19, 120, 121 were formed. Finally, anneal at 350 ° C. for 30 minutes in a hydrogen atmosphere of 1 atm, and
We have completed a semiconductor circuit that has a complementary structure. (Fig. 1
(E)) The circuit shown above has a CMOS structure in which PTFT and NTFT are provided in a complementary type. In the above process, two TFTs are formed at the same time and cut at the center to form two independent TFTs. It is also possible to fabricate them at the same time.
【００４４】本実施例においては、ニッケルを導入する
方法として、非晶質珪素膜１０４下の下地膜１０２上に
選択的にニッケルを薄膜（極めて薄いので、膜として観
察することは困難である）として形成し、この部分から
結晶成長を行なう方法を採用したが、非晶質珪素膜１０
４を形成後に、選択的にニッケル膜を成膜する方法でも
よい。即ち、結晶成長は非晶質珪素膜の上面からおこな
ってもよいし、下面からおこなってもよい。また、予め
非晶質珪素膜を成膜し、さらにイオンドーピング法を用
いて、ニッケルイオンをこの非晶質珪素膜１０４中に選
択的に注入する方法を採用してもよい。この場合は、ニ
ッケル元素の濃度を細かく制御することができるという
特徴を有する。またプラズマ処理やＣＶＤ法による方法
でもよい。In this embodiment, as a method of introducing nickel, nickel is selectively thinned on the base film 102 under the amorphous silicon film 104 (it is extremely thin, so it is difficult to observe it as a film). The amorphous silicon film 10 was formed by using the method described above.
A method of selectively forming a nickel film after forming 4 may be used. That is, crystal growth may be performed from the upper surface or the lower surface of the amorphous silicon film. Alternatively, a method of forming an amorphous silicon film in advance and then selectively implanting nickel ions into the amorphous silicon film 104 by using an ion doping method may be adopted. In this case, the nickel element concentration can be finely controlled. Alternatively, a plasma treatment or a CVD method may be used.
【００４５】〔実施例２〕本実施例は、アクティブ型の
液晶表示装置において、Ｎチャネル型ＴＦＴをスイッチ
ング素子として各画素に設けた例である。以下において
は、一つの画素について説明するが、他に多数（一般に
は数十万）の画素が同様な構造で形成される。また、Ｎ
チャネル型ＴＦＴだけではなくＰチャネル型ＴＦＴでも
よいことはいうまでもない。また、液晶表示装置の画素
部分に設けるのではなく、周辺回路部分にも利用でき
る。また、イメージセンサや他の装置に利用することが
できる。即ち薄膜トランジタと利用するのであれば、特
にその用途が限定されるものではない。[Embodiment 2] This embodiment is an example in which an N-channel TFT is provided in each pixel as a switching element in an active type liquid crystal display device. Although one pixel will be described below, a large number of pixels (generally several hundreds of thousands) are formed in the same structure. Also, N
It goes without saying that not only the channel type TFT but also the P channel type TFT may be used. Further, instead of being provided in the pixel portion of the liquid crystal display device, it can be used in the peripheral circuit portion. It can also be used for image sensors and other devices. That is, if it is used as a thin film transistor, its use is not particularly limited.
【００４６】本実施例の作製工程の概略を図２に示す。
本実施例において、基板２０１としては日本電気硝子社
製ＯＡ−２基板（歪み点６３５℃、厚さ１．１ｍｍ、３
００×４００ｍｍ）を使用した。まず、基板２０１に下
地膜２０２（酸化珪素）をプラズマＣＶＤ法で２０００
Åの厚さに形成した。ＣＶＤの原料ガスとしてはＴＥＯ
Ｓと酸素を用いた。このような熱処理を施した基板を歪
み点以上の温度の７００℃で２時間アニールした後、
０．２℃／分で６００℃まで徐冷した。熱アニールおよ
び徐冷は酸素気流中でおこなった。以上の熱処理によっ
て基板の収縮は大幅に低減された。例えば６００℃、４
時間のアニールでは２０ｐｐｍ、５５０℃、４時間のア
ニールでは１０ｐｐｍの収縮しか観察されなかった。The outline of the manufacturing process of this embodiment is shown in FIG.
In this example, as the substrate 201, an OA-2 substrate manufactured by Nippon Electric Glass Co., Ltd. (strain point 635 ° C., thickness 1.1 mm, 3 mm
00 × 400 mm) was used. First, a base film 202 (silicon oxide) is formed on a substrate 201 by a plasma CVD method at 2000.
Formed to a thickness of Å. TEO as a CVD source gas
S and oxygen were used. After annealing the substrate subjected to such heat treatment at 700 ° C. which is a temperature higher than the strain point for 2 hours,
It was gradually cooled to 600 ° C at 0.2 ° C / min. Thermal annealing and gradual cooling were performed in an oxygen stream. The heat treatment described above significantly reduced the shrinkage of the substrate. For example, 600 ℃, 4
Only 20 ppm shrinkage was observed for 20 hour anneal, 20 ppm, 550 ° C., 4 hour anneal.
【００４７】この後、選択的にニッケルを導入するため
に、ポリイミドにより、マスク２０３を形成した。そし
て、スパッタリング法によりニッケル膜を成膜した。こ
のニッケル膜は、スパッタリング法によって、厚さ５〜
２００Å、例えば２０Åの厚さに形成した。このように
して、選択的に領域２０４にニッケル膜が形成された。
（図２（Ａ））After that, a mask 203 was formed from polyimide to selectively introduce nickel. Then, a nickel film was formed by the sputtering method. This nickel film has a thickness of 5 to 5 by a sputtering method.
It was formed to a thickness of 200Å, for example, 20Å. In this way, the nickel film was selectively formed in the region 204.
(Fig. 2 (A))
【００４８】この後、ＬＰＣＶＤ法もしくはプラズマＣ
ＶＤ法で非晶質珪素膜２０５を１０００Åの厚さに形成
し、また、プラズマＣＶＤ法によって厚さ２００Åの酸
化珪素膜２０６を保護膜として形成した。そして、４５
０℃で１時間脱水素化をおこなった後、加熱アニールに
よって結晶化をおこなった。このアニール工程は、窒素
雰囲気下、６００℃で４時間おこなった。このアニール
工程において、非晶質珪素膜２０５下の２０４の領域に
は、ニッケル膜が形成されているので、この部分から結
晶化が起こった。この結晶化の際、ニッケルが成膜され
ている領域２０４では、基板２０１に垂直方向に珪素の
結晶成長が進行した。また、矢印で示されるように、ニ
ッケルが成膜されいていない領域（領域２０５以外の領
域）においては、基板に対し、平行な方向に結晶成長が
進行した。（図２（Ｂ））After this, the LPCVD method or plasma C
An amorphous silicon film 205 was formed to a thickness of 1000Å by the VD method, and a silicon oxide film 206 having a thickness of 200Å was formed as a protective film by the plasma CVD method. And 45
After performing dehydrogenation at 0 ° C. for 1 hour, crystallization was performed by heat annealing. This annealing process was performed at 600 ° C. for 4 hours in a nitrogen atmosphere. In this annealing step, since the nickel film was formed in the region 204 under the amorphous silicon film 205, crystallization occurred from this portion. During this crystallization, crystal growth of silicon proceeded in a direction perpendicular to the substrate 201 in the region 204 where the nickel film was formed. Further, as indicated by the arrow, in the region where nickel was not formed (region other than the region 205), crystal growth proceeded in a direction parallel to the substrate. (Fig. 2 (B))
【００４９】この熱アニール工程の後、結晶化した珪素
膜をパターニングしてＴＦＴの島状活性層２０５’のみ
を残存させ、その他を除去した。この際、結晶成長した
結晶の先端部が活性層、なかでもチャネル形成領域に存
在しないようにすることが重要である。具体的には、図
２（Ｂ）の珪素膜２０５のうち、少なくとも結晶化の先
端部とニッケルが導入された２０４の部分をエッチング
で除去し、結晶性珪素膜２０５の基板に平行な方向に結
晶成長した中間部分を活性層として利用することが好ま
しい。これは、ニッケルが結晶成長先端部および導入部
に集中して存在している事実を踏まえ、この先端部に集
中したニッケルがＴＦＴの特性に悪影響を及ぼすことを
防ぐためである。After this thermal annealing step, the crystallized silicon film was patterned to leave only the island-shaped active layer 205 'of the TFT and remove the others. At this time, it is important that the tip of the grown crystal does not exist in the active layer, especially in the channel formation region. Specifically, of the silicon film 205 in FIG. 2B, at least the crystallization tip and the portion of nickel introduced 204 are removed by etching, and the crystalline silicon film 205 is removed in a direction parallel to the substrate. It is preferable to use the middle portion where the crystal has grown as the active layer. This is to prevent the nickel concentrated in the tip portion from adversely affecting the characteristics of the TFT, in consideration of the fact that nickel is concentrated in the crystal growth tip portion and the introduction portion.
【００５０】その後、ＴＥＯＳを原料として、酸素雰囲
気中のプラズマＣＶＤ法によって、酸化珪素のゲイト絶
縁膜（厚さ７０〜１２０ｎｍ、典型的には１２０ｎｍ）
２０７を形成した。基板温度は３５０℃とした。（図２
（Ｃ）） 次に公知の多結晶珪素を主成分とした膜をＣＶＤ法で形
成し、パターニングを行うことによって、ゲイト電極２
０８を形成した。多結晶珪素には導電性を向上させるた
めに不純物として燐を０．１〜５％導入した。After that, a gate insulating film of silicon oxide (thickness 70 to 120 nm, typically 120 nm) is formed by plasma CVD method in an oxygen atmosphere using TEOS as a raw material.
207 was formed. The substrate temperature was 350 ° C. (Fig. 2
(C)) Next, a known film containing polycrystalline silicon as a main component is formed by a CVD method and patterned to form the gate electrode 2
08 was formed. Phosphorus was introduced into polycrystalline silicon as an impurity in an amount of 0.1 to 5% in order to improve conductivity.
【００５１】その後、Ｎ型の不純物として、燐をイオン
ドーピング法で注入し、自己整合的にソース領域／ドレ
イン領域２１０、チャネル形成領域２０９を形成した。
そして、５５０℃で４時間のアニールをおこなうことに
よって、イオン注入のために結晶性の劣化した珪素膜の
結晶性を改善させた。もともと結晶化を助長させる効果
のあるニッケルを含有していたため、活性層の結晶化は
容易であった。この熱アニールによって、このＴＦＴの
ソース／ドレインのシート抵抗は３００〜８００Ω／ｃ
ｍ2 となった。（図２（Ｄ））After that, phosphorus was implanted as an N-type impurity by an ion doping method to form the source / drain regions 210 and the channel formation region 209 in a self-aligned manner.
Then, by performing annealing at 550 ° C. for 4 hours, the crystallinity of the silicon film having deteriorated crystallinity due to ion implantation was improved. Originally, the active layer was easily crystallized because it contained nickel, which has the effect of promoting crystallization. By this thermal annealing, the sheet resistance of the source / drain of this TFT is 300 to 800 Ω / c.
It became m 2 . (Fig. 2 (D))
【００５２】その後、酸化珪素またはポリイミドによっ
て層間絶縁物２１１を形成し、さらに、画素電極２１２
をＩＴＯによって形成した。そして、コンタクトホール
を形成して、ＴＦＴのソース／ドレイン領域にクロム／
アルミニウム多層膜で電極２１３、２１４を形成し、こ
のうち一方の電極２１４はＩＴＯ２１２にも接続するよ
うにした。最後に、水素中で２００〜４００℃で２時間
アニールして、水素化をおこなった。このようにして、
ＴＦＴを完成した。この工程は、同時に他の多数の画素
領域においても同時におこなわれる。また、より耐湿性
を向上させるために、全面に窒化珪素等でパッシベーシ
ョン膜を形成してもよい。（図２（Ｅ））After that, an interlayer insulator 211 is formed of silicon oxide or polyimide, and the pixel electrode 212 is further formed.
Was formed of ITO. Then, a contact hole is formed, and chromium /
The electrodes 213 and 214 were formed of an aluminum multilayer film, and one of the electrodes 214 was connected to the ITO 212. Finally, hydrogenation was performed by annealing in hydrogen at 200 to 400 ° C. for 2 hours. In this way
The TFT is completed. This process is simultaneously performed on many other pixel regions at the same time. In addition, in order to further improve the moisture resistance, a passivation film may be formed on the entire surface with silicon nitride or the like. (Fig. 2 (E))
【００５３】本実施例で作製したＴＦＴは、ソース領
域、チャネル形成領域、ドレイン領域を構成する活性層
として、キャリアの流れる方向に結晶成長させた結晶性
珪素膜を用いているので、結晶粒界をキャリアが横切る
ことがなく、即ちキャリアが針状の結晶の結晶粒界に沿
って移動することになるから、キャリアの移動度の高い
ＴＦＴを得ることができる。本実施例で作製したＴＦＴ
はＮチャネル型であり、その移動度は、９０〜１３０
（ｃｍ2 ／Ｖｓ）であった。従来の６００℃、４８時間
の熱アニールによる結晶化によって得られた結晶珪素膜
を用いたＮチャネル型ＴＦＴの移動が、５０〜７０（ｃ
ｍ2 ／Ｖｓ）であったことと比較すると、これは大きな
特性の向上である。The TFT manufactured in this example uses a crystalline silicon film which is crystal-grown in the carrier flow direction as an active layer forming a source region, a channel forming region and a drain region. Since the carriers do not traverse, that is, the carriers move along the crystal grain boundaries of needle-like crystals, a TFT with high carrier mobility can be obtained. TFT manufactured in this example
Is an N-channel type, and its mobility is 90 to 130.
(Cm 2 / Vs). The movement of the conventional N-channel TFT using a crystalline silicon film obtained by crystallization by thermal annealing at 600 ° C. for 48 hours is 50 to 70 (c).
m 2 / Vs), this is a great improvement in characteristics.
【００５４】また、本実施例は、ドーピング不純物の活
性化に熱アニールの手段を用いているが、これは、実施
例１のようなレーザー光を用いる場合に比べて、穏やか
な反応であり、特に、レーザーアニールにおいては、ゲ
イト電極部の影の部分とレーザー照射される部分の境界
の結晶性の不連続性が信頼性低下の原因となっていた
が、本実施例ではチャネル形成領域もソース／ドレイン
領域も同様に加熱されるので、特に信頼性の点で優れて
いた。In this embodiment, the thermal annealing means is used to activate the doping impurities, but this is a mild reaction as compared with the case of using the laser light as in the first embodiment. In particular, in laser annealing, the discontinuity of crystallinity at the boundary between the shadow portion of the gate electrode portion and the portion to be irradiated with laser has been a cause of deterioration in reliability. Since the / drain region is also heated in the same manner, it was particularly excellent in reliability.
【００５５】〔実施例３〕図３を用いて、本実施例を説
明する。基板としては、コーニング社製１７３３番ガラ
ス（歪み点６４０℃）を用いた。ガラス基板３０１上に
プラズマＣＶＤ法によって下地膜３０２を形成し、さら
に、基板を歪み点以上の７００℃の一酸化二窒素（Ｎ2
Ｏ）雰囲気中で１時間アニールした後、０．２℃／分で
６００℃まで徐冷した。そして、プラズマＣＶＤ法によ
って厚さ３００〜８００Åの非晶質珪素膜３０４を成膜
した。さらに、厚さ１０００Åの酸化珪素のマスク３０
３を用いて３００で示される領域にニッケル膜を実施例
１と同様にして成膜した。次に５５０℃、８時間の加熱
アニールを行い、珪素膜３０４の結晶化を行った。この
際、矢印３０５で示されるように、基板に対して平行な
方向に結晶成長が進行した。（図３（Ａ））[Embodiment 3] This embodiment will be described with reference to FIG. As the substrate, No. 1733 glass (strain point 640 ° C.) manufactured by Corning Incorporated was used. A base film 302 is formed on a glass substrate 301 by a plasma CVD method, and the substrate is further heated at 700 ° C. above the strain point to form dinitrogen monoxide (N 2
O) After annealing for 1 hour in the atmosphere, the material was gradually cooled to 600 ° C at 0.2 ° C / minute. Then, an amorphous silicon film 304 having a thickness of 300 to 800 Å was formed by the plasma CVD method. Further, a silicon oxide mask 30 having a thickness of 1000Å
3 was used to form a nickel film in the region indicated by 300 in the same manner as in Example 1. Next, heating annealing was performed at 550 ° C. for 8 hours to crystallize the silicon film 304. At this time, as indicated by an arrow 305, crystal growth proceeded in a direction parallel to the substrate. (Fig. 3 (A))
【００５６】次に、マスク３０３（結晶化アニールの際
の保護膜でもある）を除去し、珪素膜３０４をパターニ
ングして、島状の活性層領域３０６および３０７を形成
した。この際、図３（Ａ）で３００で示された領域が、
ニッケルが直接導入された領域であり、ニッケルが高濃
度に存在する領域である。また、実施例１および２で示
したように結晶成長の終点にも、やはりニッケルが高濃
度に存在する。これらの領域は、その間の結晶化してい
る領域に比較してニッケルの濃度が１桁近く高いことが
判明している。したがって、本実施例においては、アク
ティブ素子、例えばＴＦＴを形成するための領域である
活性層領域３０６、３０７はこれらのニッケル濃度の高
い領域を避けてパターニングし、ニッケルの高濃度領域
を意図的に除去した。活性層のエッチングは垂直方向に
異方性を有するＲＩＥ法によって行った。（図３
（Ｂ））Next, the mask 303 (which is also a protective film during crystallization annealing) was removed, and the silicon film 304 was patterned to form island-shaped active layer regions 306 and 307. At this time, the area indicated by 300 in FIG.
It is a region where nickel is directly introduced, and is a region where nickel exists in a high concentration. Further, as shown in Examples 1 and 2, nickel also exists in high concentration at the end point of crystal growth. It has been found that the nickel concentration in these regions is higher than that of the crystallized regions by almost one digit. Therefore, in this embodiment, the active layer regions 306 and 307, which are regions for forming active elements such as TFTs, are patterned by avoiding the regions having a high nickel concentration, and the high nickel concentration regions are intentionally formed. Removed. The etching of the active layer was performed by the RIE method having anisotropy in the vertical direction. (Fig. 3
(B))
【００５７】本実施例では、活性層３０６と３０７とを
利用して相補型に構成されたＴＦＴ回路を得る。すなわ
ち、本実施例の回路はＰＴＦＴとＮＴＦＴが分断されて
いる点で、実施例１の図１（Ｄ）に示す構成と異なる。
すなわち、図１（Ｄ）に示す構造においては、２つのＴ
ＦＴの活性層が連続してつながっており、その中間領域
においてニッケル濃度が高いが、本実施例では、どの部
分を取ってみてもニッケル濃度は低いという特色を有す
る。このため動作の安定性を高めることができる。In the present embodiment, a complementary TFT circuit is obtained by utilizing the active layers 306 and 307. That is, the circuit of this embodiment is different from the structure of Embodiment 1 shown in FIG. 1D in that the PTFT and the NTFT are separated.
That is, in the structure shown in FIG.
The active layers of the FT are continuously connected, and the nickel concentration is high in the intermediate region, but this embodiment has a feature that the nickel concentration is low regardless of which part is taken. Therefore, the stability of operation can be improved.
【００５８】次いで、厚さ２００〜３０００Åの厚さの
酸化珪素または窒化珪素膜３０８をプラズマＣＶＤ法に
よって形成した。そして、可視・近赤外光のランプアニ
ールをおこなった。赤外線の光源としてはハロゲンラン
プを用いた。波長は結晶性珪素によく吸収される０．５
〜４μｍ、好ましくは０．８〜１．３μｍを用いた。可
視・近赤外光の強度は、モニターの単結晶珪素ウェハー
上の温度が８００〜１３００℃、代表的には９００〜１
２００℃の間にあるように調整した。具体的には、珪素
ウェハーに埋め込んだ熱電対の温度をモニターして、こ
れを赤外線の光源にフィードバックさせた。なお、赤外
光照射は、Ｈ2 雰囲気中にておこなった。Ｈ2 雰囲気に
０．１〜１０％のＨＣｌ、その他ハロゲン化水素やフッ
素や塩素、臭素の化合物を混入してもよい。Then, a silicon oxide or silicon nitride film 308 having a thickness of 200 to 3000 Å was formed by the plasma CVD method. Then, lamp annealing of visible / near infrared light was performed. A halogen lamp was used as the infrared light source. The wavelength is 0.5, which is well absorbed by crystalline silicon.
.About.4 .mu.m, preferably 0.8 to 1.3 .mu.m. As for the intensity of visible / near infrared light, the temperature on the monitor single crystal silicon wafer is 800 to 1300 ° C, typically 900 to 1
It was adjusted to be between 200 ° C. Specifically, the temperature of the thermocouple embedded in the silicon wafer was monitored and fed back to the infrared light source. The infrared light irradiation was performed in an H 2 atmosphere. 0.1 to 10% of HCl, other hydrogen halides, and compounds of fluorine, chlorine, and bromine may be mixed in the H 2 atmosphere.
【００５９】本実施例では可視・近赤外光照射の際に、
酸化珪素または窒化珪素の保護膜が活性層の表面に形成
されており、このため、赤外光照射の際の表面の荒れや
汚染を防止することができた。このようなランプアニー
ル工程を併用することによって、熱アニールによる結晶
化だけでは不十分であった結晶性を向上させることがで
きた。（図３（Ｃ）） 可視・近赤外光照射後、保護膜３０８を除去した。その
後は実施例１と同様にゲイト絶縁膜３０９、ゲイト電極
３１０、３１１を形成した。ゲイト電極としてはタンタ
ルを用い、ゲイト電極の表面には陽極酸化法によって、
酸化タンタルの被膜を１０００〜３０００Å、例えば３
０００Å形成した。そして、実施例１と同様にイオンド
ーピング法によって不純物元素を導入し、ソース／ドレ
イン領域を形成した。In this embodiment, during irradiation of visible / near infrared light,
Since a protective film of silicon oxide or silicon nitride is formed on the surface of the active layer, it was possible to prevent the surface from being roughened or contaminated during infrared light irradiation. By using such a lamp annealing process together, it was possible to improve the crystallinity, which was not sufficient only by crystallization by thermal annealing. (FIG. 3C) After irradiation with visible / near infrared light, the protective film 308 was removed. After that, the gate insulating film 309 and the gate electrodes 310 and 311 were formed similarly to the first embodiment. Tantalum is used as the gate electrode, and the surface of the gate electrode is anodized.
Apply a tantalum oxide coating of 1000-3000Å, eg 3
000Å formed. Then, as in Example 1, the impurity element was introduced by the ion doping method to form the source / drain regions.
【００６０】この不純物の活性化にはランプアニール法
を用いた。赤外線の光源としてはハロゲンランプを用い
た。波長が０．５〜４μｍ、好ましくは０．８〜１．３
μｍの可視・赤外光を３０〜１８０秒照射した。上記波
長の可視・近赤外線は燐またはホウ素が１０19〜１０21
ｃｍ-3添加された非晶質珪素へは吸収されやすく、１０
００℃以上の熱アニールにも匹敵する効果的なアニール
を行うことができる。その反面、ガラス基板へは吸収さ
れにくいので、ガラス基板を高温に加熱することがな
く、また短時間の処理ですむので、ガラス基板の縮みが
問題となる工程においては最適な方法であるといえる。
特に本実施例では事前に基板の収縮が起こらないような
処理が施してあるのでなおさらである。A lamp annealing method was used to activate the impurities. A halogen lamp was used as the infrared light source. Wavelength is 0.5-4 μm, preferably 0.8-1.3
Irradiation with visible / infrared light of μm was performed for 30 to 180 seconds. In the visible / near infrared rays of the above wavelength, phosphorus or boron is 10 19 to 10 21.
It is easily absorbed by the amorphous silicon added with cm -3.
It is possible to perform effective annealing comparable to thermal annealing at 00 ° C. or higher. On the other hand, since it is difficult to be absorbed by the glass substrate, it does not require heating the glass substrate to a high temperature and requires only a short treatment time, so it can be said that it is the optimal method in the process where shrinkage of the glass substrate is a problem. .
Particularly, in the present embodiment, the treatment is performed in advance so that the substrate does not shrink, which is all the more remarkable.
【００６１】可視・近赤外光の強度は、モニターの単結
晶珪素ウェハー上の温度が８００〜１３００℃、代表的
には９００〜１２００℃の間にあるように調整した。具
体的には、珪素ウェハーに埋め込んだ熱電対の温度をモ
ニターして、これを赤外線の光源にフィードバックさせ
た。なお、赤外光照射は、Ｈ2 雰囲気中にておこなっ
た。Ｈ2 雰囲気に０．１〜１０％のＨＣｌ、その他ハロ
ゲン化水素やフッ素や塩素、臭素の化合物を混入しても
よい。（図３（Ｄ））The intensity of visible / near-infrared light was adjusted so that the temperature on the single crystal silicon wafer of the monitor was 800 to 1300 ° C, typically 900 to 1200 ° C. Specifically, the temperature of the thermocouple embedded in the silicon wafer was monitored and fed back to the infrared light source. The infrared light irradiation was performed in an H 2 atmosphere. 0.1 to 10% of HCl, other hydrogen halides, and compounds of fluorine, chlorine, and bromine may be mixed in the H 2 atmosphere. (Fig. 3 (D))
【００６２】その後、層間絶縁物３１２を成膜して、こ
れにコンタクトホールを形成し、メタル配線３１３、３
１４、３１５を形成した。さらに、１気圧の水素雰囲気
中で２５０〜４００℃、例えば３５０℃でアニールする
ことによって、水素化をおこなった。（図３（Ｅ）） このようにして、相補型ＴＦＴ回路を形成した。本実施
例ではランプアニール（可視・近赤外光照射）の際に活
性層の表面に保護膜が形成されており、表面の荒れや汚
染が防止される。このため、本実施例のＴＦＴの特性
（電界移動度やしきい値電圧）および信頼性は極めて良
好であった。After that, an interlayer insulating film 312 is formed, contact holes are formed in the film, and metal wirings 313 and 3 are formed.
14 and 315 were formed. Further, hydrogenation was performed by annealing at 250 to 400 ° C., for example 350 ° C., in a hydrogen atmosphere of 1 atm. (FIG. 3E) In this way, a complementary TFT circuit was formed. In this embodiment, a protective film is formed on the surface of the active layer during lamp annealing (visible / near infrared light irradiation) to prevent the surface from being roughened or contaminated. Therefore, the characteristics (electric field mobility and threshold voltage) and reliability of the TFT of this example were extremely good.
【００６３】〔実施例４〕図６を用いて、本実施例を説
明する。基板としては、ＮＨテクノグラス社製のＮＡ４
５ガラス（歪み点６１０℃）を用いた。ガラス基板６０
１上にプラズマＣＶＤ法によって２層の下地膜を形成し
た。まず、基板上に窒化珪素膜６０２を１０００Å成膜
し、さらに酸化珪素膜６０３を１０００Å成膜した。以
上の成膜は連続的におこなった。窒化珪素膜６０２を形
成する理由は、ガラス基板からの可動イオン等による汚
染をなくすためである。[Embodiment 4] This embodiment will be described with reference to FIG. As the substrate, NA4 manufactured by NH Techno Glass Co., Ltd.
5 glass (strain point 610 ° C.) was used. Glass substrate 60
A two-layer base film was formed on 1 by plasma CVD. First, a silicon nitride film 602 having a film thickness of 1000 Å and a silicon oxide film 603 having a film thickness of 1000 Å were formed on a substrate. The above film formation was continuously performed. The reason for forming the silicon nitride film 602 is to eliminate contamination by movable ions or the like from the glass substrate.
【００６４】さらに、基板を歪み点以上の６５０℃の一
酸化二窒素（Ｎ2 Ｏ）雰囲気中で１時間アニールした
後、０．２℃／分で５００℃まで徐冷した。そして、プ
ラズマＣＶＤ法によって厚さ３００〜８００Å、例え
ば、５００Åの非晶質珪素膜６０４を成膜した。さら
に、厚さ１０００Åの酸化珪素のマスク６０５を形成し
た。そして、酢酸ニッケル水溶液を用いたスピンコーテ
ィング法によって、酢酸ニッケル膜６０６を形成した。
ニッケルの濃度は５０〜３００ｐｐｍ、例えば、１００
ｐｐｍとした。このとき、酢酸ニッケル膜６０６は数〜
数十Å程度と極めて薄いため膜になってるとは限らな
い。（図６（Ａ））Further, the substrate was annealed in a dinitrogen monoxide (N 2 O) atmosphere at 650 ° C. above the strain point for 1 hour and then gradually cooled to 500 ° C. at 0.2 ° C./min. Then, an amorphous silicon film 604 having a thickness of 300 to 800 Å, for example, 500 Å was formed by the plasma CVD method. Further, a mask 605 of silicon oxide having a thickness of 1000Å was formed. Then, a nickel acetate film 606 was formed by a spin coating method using a nickel acetate aqueous solution.
The concentration of nickel is 50 to 300 ppm, for example, 100
It was defined as ppm. At this time, the nickel acetate film 606 has several
It is not necessarily a film because it is so thin as several tens of liters. (Fig. 6 (A))
【００６５】次に５５０℃、８時間の加熱アニールをお
こない、非晶質珪素膜６０４を結晶化せしめた。この
際、矢印で示されるように、基板に対して平行な方向に
結晶成長が進行した。次に、マスク６０５（結晶化アニ
ールの際の保護膜でもある）を除去した後、結晶性の向
上のためにレーザー結晶化を施した。ＫｒＦエキシマレ
ーザー光（波長２４８ｎｍ）を２００〜３００ｍＪ／ｃ
ｍ2 で照射することによって、結晶性珪素膜６０７が得
られた。（図６（Ｂ））Next, heating annealing was performed at 550 ° C. for 8 hours to crystallize the amorphous silicon film 604. At this time, as indicated by an arrow, crystal growth proceeded in a direction parallel to the substrate. Next, after removing the mask 605 (which is also a protective film at the time of crystallization annealing), laser crystallization was performed to improve crystallinity. KrF excimer laser light (wavelength 248 nm) is 200 to 300 mJ / c
By irradiating with m 2 , a crystalline silicon film 607 was obtained. (Fig. 6 (B))
【００６６】その後、結晶性珪素膜６０７をパターニン
グして、島状の活性層領域６１１を形成した。この際、
図６（Ｂ）で６０８で示された領域が、ニッケルが直接
導入された領域であり、ニッケルが高濃度に存在する領
域である。また、実施例１および２で示したように結晶
成長の終点６０９、６１０にも、やはりニッケルが高濃
度に存在する。これらの領域は、その間の結晶化してい
る領域に比較してニッケルの濃度が１桁近く高いことが
判明している。したがって、本実施例においては、アク
ティブ素子、例えば画素ＴＦＴを形成するための領域で
ある活性層領域はこれらのニッケル濃度の高い領域を避
けてパターニングし、ニッケルの高濃度領域を意図的に
除去した。活性層のエッチングは垂直方向に異方性を有
するＲＩＥ法によっておこなった。After that, the crystalline silicon film 607 was patterned to form an island-shaped active layer region 611. On this occasion,
A region denoted by reference numeral 608 in FIG. 6B is a region into which nickel is directly introduced, and is a region in which nickel is present at a high concentration. Further, as shown in Examples 1 and 2, nickel is also present in high concentration at the crystal growth end points 609 and 610. It has been found that the nickel concentration in these regions is higher than that of the crystallized regions by almost one digit. Therefore, in the present embodiment, the active layer region, which is a region for forming an active element such as a pixel TFT, is patterned while avoiding the regions having a high nickel concentration, and the high concentration region of nickel is intentionally removed. . The etching of the active layer was performed by the RIE method having anisotropy in the vertical direction.
【００６７】次いで、ゲイト絶縁膜６１２として、厚さ
２００〜３０００Å、例えば、１０００Åの酸化珪素膜
をプラズマＣＶＤ法によって形成した。その後、厚さ１
０００Å〜３μｍ、例えば、５０００Åのアルミニウム
（１ｗｔ％のＳｉ、もしくは、０．１〜０．３ｗｔ％の
Ｓｃを含む）膜をスパッタリング法によって形成した。
そして、フォトレジストをスピンコーティング法によっ
て形成した。フォトレジスト形成前に、陽極酸化法によ
って厚さ１００〜１０００Åの酸化アルミニウム膜を表
面に形成しておくと、フォトレジストの密着性が良くな
る。その後、フォトレジストとアルミニウム膜をパター
ニングして、ゲイト電極６１３を形成した。エッチング
終了後も、フォトレジストは剥離せず、ゲイト電極６１
３上にマスク膜６１４として残存せしめた。Next, as the gate insulating film 612, a silicon oxide film having a thickness of 200 to 3000 Å, for example, 1000 Å, was formed by the plasma CVD method. Then thickness 1
An aluminum (containing 1 wt% Si or 0.1 to 0.3 wt% Sc) film having a thickness of 000 Å to 3 μm, for example, 5000 Å, was formed by a sputtering method.
Then, a photoresist was formed by spin coating. If an aluminum oxide film having a thickness of 100 to 1000 Å is formed on the surface by anodic oxidation before the photoresist is formed, the adhesion of the photoresist is improved. Then, the photoresist and the aluminum film were patterned to form a gate electrode 613. The photoresist is not peeled off even after the etching, and the gate electrode 61 is not removed.
3 was left as a mask film 614.
【００６８】さらに、これに電解溶液中で電流を通じて
ポーラス陽極酸化し、厚さ３０００〜６０００Å、例え
ば、厚さ５０００Åのポーラス型陽極酸化物６１５を形
成した。ポーラス陽極酸化は、３〜２０％のクエン酸も
しくはショウ酸、燐酸、クロム酸、硫酸等の酸性水溶液
を用いておこない、５〜３０Ｖの一定電流をゲイト電極
に印加すればよい。本実施例においてはショウ酸溶液
（３０℃）中で、電圧を１０Ｖとし、２０〜４０分、陽
極酸化した。ポーラス型陽極酸化物の厚さは陽極酸化を
おこなう時間によって制御した。（図６（Ｃ））Further, a porous anodic oxide 615 having a thickness of 3000 to 6000 Å, for example, 5000 Å, was formed by carrying out a porous anodic oxidation in the electrolytic solution by applying an electric current. Porous anodic oxidation may be performed using an acidic aqueous solution of 3 to 20% citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid, or the like, and a constant current of 5 to 30 V may be applied to the gate electrode. In this example, the voltage was set to 10 V and anodized in an oxalic acid solution (30 ° C.) for 20 to 40 minutes. The thickness of the porous anodic oxide was controlled by the time of anodic oxidation. (Fig. 6 (C))
【００６９】その後、マスク６１４を剥離してバリヤ陽
極酸化をおこなった。この際には、基板をｐＨ≒７、１
〜３％の酒石酸のエチレングリコール溶液に浸し、白金
を陰極、アルミニウムの電極を陽極として、徐々に電圧
を上げて陽極酸化を進行させた。このようにして、緻密
で耐圧の高いバリヤ型陽極酸化物６１６が形成された。
そして、ゲイト絶縁膜６１２をドライエッチング法によ
ってエッチングした。このとき、陽極酸化物６１５、６
１６はエッチングされず、ゲイト絶縁膜６１２のみがエ
ッチングされ、島状の活性層６１１が現れた時点でエッ
チングを終了した。その結果、ポーラス型陽極酸化物６
１５の下のゲイト絶縁膜６１２’はエッチングされずに
残った。（図６（Ｄ））Thereafter, the mask 614 was peeled off and barrier anodic oxidation was performed. At this time, the substrate should have a pH of approximately 7, 1
It was immersed in an ethylene glycol solution of tartaric acid of ˜3%, platinum was used as a cathode, and an aluminum electrode was used as an anode, and the voltage was gradually increased to proceed anodization. In this way, a dense barrier type anodic oxide 616 having a high breakdown voltage was formed.
Then, the gate insulating film 612 was etched by the dry etching method. At this time, anodic oxide 615, 6
16 was not etched, only the gate insulating film 612 was etched, and the etching was terminated when the island-shaped active layer 611 appeared. As a result, the porous anodic oxide 6
The gate insulating film 612 ′ under 15 remained without being etched. (Figure 6 (D))
【００７０】その後、ポーラス型陽極酸化物６１５をエ
ッチングして、除去した。そして、イオンドーピング法
によって、島状の活性層６１１にゲイト電極部（ゲイト
電極、バリヤ型陽極酸化物、酸化珪素膜）をマスクとし
て、自己整合的に不純物として硼素を注入て、Ｐ型不純
物領域６１７が形成された。ここでは、ドーピングガス
にジボラン（Ｂ2 Ｈ6 ）を使用した。このとき、硼素の
ドーズ量は１〜４×１０15原子／ｃｍ2 、加速電圧を１
０ｋＶとした。ここで、加速電圧が低いため、ゲイト絶
縁膜の下部にはドーピングされず硼素は導入されず、オ
フセット領域が形成された。（図６（Ｅ））Then, the porous anodic oxide 615 was etched and removed. Then, by ion doping, boron is injected as an impurity in a self-aligned manner in the island-shaped active layer 611 using the gate electrode portion (gate electrode, barrier type anodic oxide, silicon oxide film) as a mask to form a P type impurity region. 617 was formed. Here, diborane (B 2 H 6 ) was used as the doping gas. At this time, the dose amount of boron is 1 to 4 × 10 15 atoms / cm 2 , and the acceleration voltage is 1
It was set to 0 kV. Here, since the accelerating voltage is low, boron was not introduced into the lower portion of the gate insulating film, and an offset region was formed. (Fig. 6 (E))
【００７１】さらに、これを３５０〜５５０℃、例え
ば、５００℃、４時間の熱アニールをおこない、ドーピ
ングされた不純物の活性化をおこなった。さらに、より
活性化を進めるためにＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射した。レーザ
ーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好
ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。
この際、ゲイト絶縁膜６１２’の下に存在するＰＩ接合
は、レーザー照射によって十分に活性化された。ここ
で、熱アニールによって活性化をおこなっても構わな
い。つぎに、層間絶縁膜６１９として酸化珪素膜を、プ
ラズマＣＶＤ法によって３０００Åに成膜した。Further, this was subjected to thermal annealing at 350 to 550 ° C., for example, 500 ° C. for 4 hours to activate the doped impurities. In order to further activate the KrF excimer laser (wavelength 2
Irradiation with 48 nm and pulse width 20 nsec). The energy density of the laser was 200 to 400 mJ / cm 2 , preferably 250 to 300 mJ / cm 2 .
At this time, the PI junction existing under the gate insulating film 612 ′ was sufficiently activated by laser irradiation. Here, activation may be performed by thermal annealing. Next, a silicon oxide film was formed as an interlayer insulating film 619 to a thickness of 3000 Å by the plasma CVD method.
【００７２】そして、層間絶縁膜６１９のエッチングを
おこない、ソース領域にコンタクトホールを形成した。
その後、アルミニウム膜をスパッタリング法によって形
成し、パターニングをおこないソース電極６１９を形成
した。（図６（Ｆ）） 最後にパッシベーション膜６２０として厚さ１０００〜
６０００Å、例えば、３０００Åの窒化珪素膜をプラズ
マＣＶＤ法によって形成し、これと層間絶縁膜６１８を
エッチングしてドレインにコンタクトホールを形成し
た。その後、インディウム錫酸化物膜（ＩＴＯ膜）を形
成して、これをエッチングして画素電極６２１を形成し
た。（図６（Ｇ）） 以上のようにして、Ｐチャネル型のオフセット領域を有
する画素ＴＦＴが形成された。Then, the interlayer insulating film 619 was etched to form a contact hole in the source region.
After that, an aluminum film was formed by a sputtering method and patterned to form a source electrode 619. (FIG. 6 (F)) Finally, as the passivation film 620, the thickness of 1000-
A 6000 Å, for example, 3000 Å silicon nitride film was formed by the plasma CVD method, and this and the interlayer insulating film 618 were etched to form a contact hole in the drain. After that, an indium tin oxide film (ITO film) was formed, and this was etched to form a pixel electrode 621. (FIG. 6G) As described above, the pixel TFT having the P-channel type offset region was formed.
【００７３】〔実施例５〕図７を用いて、本実施例を説
明する。基板としては、コーニング社製１７３３番ガラ
スを用いた。まず、ガラス基板７０１上に下地膜を形成
した。ここでは、基板上にスパッタリング法によって窒
化アルミニウム膜７０２を１０００Å成膜し、さらにプ
ラズマＣＶＤ法によって酸化珪素膜７０３を１０００Å
成膜し、２層から成る下地膜を形成した。窒化アルミニ
ウム膜７０２を形成する理由は、ガラス基板からの可動
イオン等による汚染をなくすためである。[Embodiment 5] This embodiment will be described with reference to FIG. Corning No. 1733 glass was used as the substrate. First, a base film was formed on the glass substrate 701. Here, an aluminum nitride film 702 having a thickness of 1000 Å is formed on a substrate by a sputtering method, and a silicon oxide film 703 has a thickness of 1000 Å by a plasma CVD method.
A film was formed to form a base film composed of two layers. The reason for forming the aluminum nitride film 702 is to eliminate contamination by mobile ions or the like from the glass substrate.
【００７４】さらに、基板を歪み点以上の７００℃の窒
素（Ｎ2 ）雰囲気中で１時間アニールした後、０．２℃
／分で６００℃まで徐冷した。そして、プラズマＣＶＤ
法によって厚さ３００〜８００Å、例えば、５００Åの
非晶質珪素膜７０４を成膜した。さらに、厚さ１０００
Åの酸化珪素のマスク７０５を形成した。そして、酢酸
ニッケル溶液を用いたスピンコーティング法によって、
酢酸ニッケル膜７０６を形成した。（図７（Ａ））Further, the substrate was annealed in a nitrogen (N 2 ) atmosphere at 700 ° C. above the strain point for 1 hour, and then 0.2 ° C.
It was gradually cooled to 600 ° C. at a speed of about 1 minute. And plasma CVD
By the method, an amorphous silicon film 704 having a thickness of 300 to 800 Å, for example, 500 Å was formed. Furthermore, thickness 1000
A Å silicon oxide mask 705 was formed. Then, by a spin coating method using a nickel acetate solution,
A nickel acetate film 706 was formed. (Figure 7 (A))
【００７５】次に５５０℃、８時間の加熱アニールをお
こない、非晶質珪素膜７０４の結晶化をおこなった。こ
の際、矢印で示されるように、基板に対して平行な方向
に結晶成長が進行した。次に、マスクを除去した後、結
晶性の向上のためにレーザー結晶化を施した。ＫｒＦエ
キシマレーザー光を２００〜３００ｍＪ／ｃｍ2 で照射
することによって、結晶性珪素膜７０７が得られた。
（図７（Ｂ）） その後、結晶性珪素膜７０７をパターニングして、島状
の活性層領域７１１を形成した。この際、実施例４と同
様に、ニッケルの濃度が高い領域を避けて活性層を形成
した。Next, heat anneal was performed at 550 ° C. for 8 hours to crystallize the amorphous silicon film 704. At this time, as indicated by an arrow, crystal growth proceeded in a direction parallel to the substrate. Next, after removing the mask, laser crystallization was performed to improve crystallinity. A crystalline silicon film 707 was obtained by irradiating with KrF excimer laser light at 200 to 300 mJ / cm 2 .
(FIG. 7B) After that, the crystalline silicon film 707 was patterned to form an island-shaped active layer region 711. At this time, as in Example 4, the active layer was formed while avoiding the region where the nickel concentration was high.
【００７６】次いで、ゲイト絶縁膜７１２として、厚さ
２００〜３０００Å、例えば、１２００Åの酸化珪素膜
をプラズマＣＶＤ法によって形成した。その後、厚さ１
０００Å〜３μｍ、例えば、６０００Åのアルミニウム
膜をスパッタリング法によって形成した。そして、実施
例４と同様な方法で、ゲイト電極７１３、フォトレジス
トのマスク７１４、ポーラス陽極酸化物７１５を形成し
た。（図７（Ｃ）Then, as the gate insulating film 712, a silicon oxide film having a thickness of 200 to 3000 Å, for example, 1200 Å was formed by the plasma CVD method. Then thickness 1
An aluminum film of 000Å to 3 μm, for example, 6000Å was formed by the sputtering method. Then, a gate electrode 713, a photoresist mask 714, and a porous anodic oxide 715 were formed in the same manner as in Example 4. (Figure 7 (C)
【００７７】その後、マスク７１４を剥離してバリヤ陽
極酸化をおこない，バリヤ型陽極酸化物７１６を形成し
た。そして、ゲイト絶縁膜をドライエッチング法によっ
てエッチングしたその結果、ポーラス型陽極酸化物７１
６の下のゲイト絶縁膜７１２’が残った。（図７
（Ｄ）） その後、ポーラス型陽極酸化物７１５をエッチングし
て、除去し、イオンドーピング法によって、島状の活性
層領域７１１にゲイト電極部（ゲイト電極、バリヤ型陽
極酸化物、酸化珪素膜）をマスクとして、自己整合的に
不純物として硼素を注入して、Ｐ型不純物領域７１７が
形成された。（図７（Ｅ））After that, the mask 714 was peeled off and barrier anodic oxidation was performed to form a barrier type anodic oxide 716. Then, as a result of etching the gate insulating film by the dry etching method, the porous anodic oxide 71
The gate insulating film 712 'under 6 remained. (Fig. 7
(D) After that, the porous anodic oxide 715 is etched and removed, and the gate electrode portion (gate electrode, barrier type anodic oxide, silicon oxide film) is formed on the island-shaped active layer region 711 by the ion doping method. Using as a mask, boron was implanted as an impurity in a self-aligned manner to form a P-type impurity region 717. (Fig. 7 (E))
【００７８】さらに、ＫｒＦエキシマレーザー（波長２
４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、不純物
領域７１７の活性化をおこなった。さらに、ソース／チ
ャネル、ドレイン／チャネル間の接合を良くするため
に、３５０〜５５０℃、例えば、５００℃で４時間の熱
アニールをおこなった。つぎに、層間絶縁膜７１８とし
て酸化珪素膜を、プラズマＣＶＤ法によって３０００Å
に成膜した。そして、層間絶縁膜７１８のエッチングを
おこない、ソース領域にコンタクトホールを形成した。
その後、アルミニウム膜をスパッタリング法によって形
成し、パターニングをおこないソース電極７１９を形成
した。（図７（Ｆ）） 最後にパッシベーション膜７２０として厚さ２０００〜
６０００Å、例えば、３０００Åの窒化珪素膜をプラズ
マＣＶＤ法によって形成し、これと層間絶縁膜７１８を
エッチングしてドレインにコンタクトホールを形成し
た。その後、インディウム錫酸化物膜（ＩＴＯ膜）を形
成して、これをエッチングして画素電極７２１を形成し
た。（図７（Ｇ）） 以上のようにして、Ｐチャネル型のオフセット領域を有
する画素ＴＦＴが形成された。Furthermore, a KrF excimer laser (wavelength 2
The impurity region 717 was activated by irradiation with 48 nm and a pulse width of 20 nsec. Further, in order to improve the junction between the source / channel and the drain / channel, thermal annealing was performed at 350 to 550 ° C., for example, 500 ° C. for 4 hours. Next, a silicon oxide film is formed as the interlayer insulating film 718 by the plasma CVD method at 3000 Å
It was formed into a film. Then, the interlayer insulating film 718 was etched to form a contact hole in the source region.
After that, an aluminum film was formed by a sputtering method and patterned to form a source electrode 719. (FIG. 7 (F)) Finally, a passivation film 720 having a thickness of 2000 to
A 6000 Å, for example, 3000 Å silicon nitride film was formed by a plasma CVD method, and this and the interlayer insulating film 718 were etched to form a contact hole in the drain. After that, an indium tin oxide film (ITO film) was formed, and this was etched to form a pixel electrode 721. (FIG. 7G) As described above, the pixel TFT having the P-channel type offset region was formed.
【００７９】〔実施例６〕図８を用いて、本実施例を説
明する。基板としては、コーニング社製７０５９番ガラ
スを用いた。まず、ガラス基板８０１上に下地膜を形成
した。ここでは、基板上にプラズマＣＶＤ法によって酸
化珪素膜８０２を１０００Å成膜し、さらにプラズマＣ
ＶＤ法によって窒化酸化珪素膜８０３を１０００Å成膜
し、２層から成る下地膜を形成した。[Sixth Embodiment] This embodiment will be described with reference to FIG. Corning 7059 glass was used as the substrate. First, a base film was formed on the glass substrate 801. Here, a silicon oxide film 802 is formed on the substrate by a plasma CVD method in an amount of 1000 liters, and plasma C is further added.
A silicon oxynitride film 803 having a thickness of 1000 Å was formed by the VD method to form a two-layer base film.
【００８０】さらに、基板を歪み点以上の６４０℃のア
ンモニア（ＮＨ3 ）雰囲気中で１時間アニールした後、
０．２℃／分で４００℃まで徐冷した。そして、プラズ
マＣＶＤ法によって厚さ３００〜８００Å、例えば、５
００Åの非晶質珪素膜８０４を成膜した。さらに、厚さ
１０００Åの酸化珪素のマスク８０５を形成した。そし
て、酢酸ニッケル溶液を用いたスピンコーティング法に
よって、酢酸ニッケル膜８０６を形成した。（図８
（Ａ）） 次に５５０℃、８時間の加熱アニールをおこない、非晶
質珪素膜８０４の結晶化をおこなった。この際、矢印で
示されるように、基板に対して平行な方向に結晶成長が
進行した。Further, after annealing the substrate for 1 hour in an ammonia (NH 3 ) atmosphere at 640 ° C. above the strain point,
It was gradually cooled to 400 ° C at 0.2 ° C / min. Then, the thickness is 300 to 800 Å, for example, 5 by the plasma CVD method.
A 00Å amorphous silicon film 804 was formed. Further, a silicon oxide mask 805 having a thickness of 1000 Å was formed. Then, a nickel acetate film 806 was formed by a spin coating method using a nickel acetate solution. (Fig. 8
(A)) Next, thermal annealing was performed at 550 ° C. for 8 hours to crystallize the amorphous silicon film 804. At this time, as indicated by an arrow, crystal growth proceeded in a direction parallel to the substrate.
【００８１】次に、マスクを除去した後、結晶性の向上
のためにレーザー結晶化を施した。ＫｒＦエキシマレー
ザー光を２００〜３００ｍＪ／ｃｍ2 で照射することに
よって、結晶性珪素膜８０７が得られた。（図８
（Ｂ）） その後、結晶性珪素膜８０７をパターニングして、島状
の活性層領域８１１を形成した。この際、実施例４と同
様に、ニッケルの濃度が高い領域を避けて活性層を形成
した。この際、ＲＩＥ法によって、エッチングをおこな
ったが、窒化酸化珪素膜８０３のエッチングレートは珪
素膜に比較して非常に小さかったので、下地膜のオーバ
ーエッチは少なかった。Next, after removing the mask, laser crystallization was performed to improve the crystallinity. A crystalline silicon film 807 was obtained by irradiating with KrF excimer laser light at 200 to 300 mJ / cm 2 . (Fig. 8
(B) After that, the crystalline silicon film 807 was patterned to form an island-shaped active layer region 811. At this time, as in Example 4, the active layer was formed while avoiding the region where the nickel concentration was high. At this time, etching was performed by the RIE method, but since the etching rate of the silicon oxynitride film 803 was much smaller than that of the silicon film, overetching of the base film was small.
【００８２】次いで、ゲイト絶縁膜８１２として、厚さ
２００〜３０００Å、例えば、１２００Åの酸化珪素膜
をプラズマＣＶＤ法によって形成した。その後、厚さ１
０００Å〜３μｍ、例えば、６０００Åのアルミニウム
膜をスパッタリング法によって形成した。そして、実施
例４と同様な方法で、ゲイト電極８１３、フォトレジス
トのマスク８１４、ポーラス陽極酸化物８１５を形成し
た。（図８（Ｃ））Next, as the gate insulating film 812, a silicon oxide film having a thickness of 200 to 3000 Å, for example, 1200 Å was formed by the plasma CVD method. Then thickness 1
An aluminum film of 000Å to 3 μm, for example, 6000Å was formed by the sputtering method. Then, a gate electrode 813, a photoresist mask 814, and a porous anodic oxide 815 were formed in the same manner as in Example 4. (Fig. 8 (C))
【００８３】その後、マスク８１４を剥離してバリヤ陽
極酸化をおこない，バリヤ型陽極酸化物８１６を形成し
た。そして、ゲイト絶縁膜をドライエッチング法によっ
てエッチングしたその結果、ポーラス型陽極酸化物８１
６の下のゲイト絶縁膜８１２’が残った。（図８
（Ｄ））Then, the mask 814 was peeled off and barrier anodic oxidation was performed to form a barrier type anodic oxide 816. Then, as a result of etching the gate insulating film by a dry etching method, the porous anodic oxide 81
The gate insulating film 812 'under 6 remained. (Fig. 8
(D))
【００８４】その後、ポーラス型陽極酸化物８１５をエ
ッチングして、除去し、イオンドーピング法によって、
島状の活性層領域８１１にゲイト電極部（ゲイト電極、
バリヤ型陽極酸化物、酸化珪素膜）をマスクとして、自
己整合的に不純物として硼素を注入して、Ｐ型不純物領
域８１７が形成された。（図８（Ｅ）） さらに、３５０〜５５０℃、例えば、５００℃、４時間
の熱アニールをおこない、ドーピングされた不純物の活
性化をおこなった。そして、より活性化を好ましくおこ
なうために、ＫｒＦエキシマレーザー（波長２４８ｎ
ｍ、パルス幅２０ｎｓｅｃ）を照射した。その後、ソー
ス／チャネル接合、およびドレイン／チャネル接合の特
性を改善させるために、３５０〜５５０℃、例えば、４
８０℃、１時間のアニールをおこなった。つぎに、層間
絶縁膜８１８として酸化珪素膜を、プラズマＣＶＤ法に
よって３０００Åに成膜した。After that, the porous anodic oxide 815 is etched and removed, and an ion doping method is used.
The gate electrode portion (gate electrode,
Using the barrier type anodic oxide and silicon oxide film as a mask, boron was implanted as an impurity in a self-aligned manner to form a P type impurity region 817. (FIG. 8E) Further, thermal annealing was performed at 350 to 550 ° C., for example, 500 ° C. for 4 hours to activate the doped impurities. Then, in order to perform the activation more preferably, the KrF excimer laser (wavelength 248n
m, pulse width 20 nsec). Then, in order to improve the characteristics of the source / channel junction and the drain / channel junction, 350 to 550 ° C., for example, 4
Annealing was performed at 80 ° C. for 1 hour. Next, a silicon oxide film was formed as the interlayer insulating film 818 to a thickness of 3000 Å by the plasma CVD method.
【００８５】そして、層間絶縁膜８１８のエッチングを
おこない、ソース領域にコンタクトホールを形成した。
その後、アルミニウム膜をスパッタリング法によって形
成し、パターニングをおこないソース電極８１９を形成
した。（図８（Ｆ）） 最後にパッシベーション膜８２０として厚さ２０００〜
６０００Å、例えば、３０００Åの窒化珪素膜をプラズ
マＣＶＤ法によって形成し、これと層間絶縁膜７１８を
エッチングしてドレインにコンタクトホールを形成し
た。その後、インディウム錫酸化物膜（ＩＴＯ膜）を形
成して、これをエッチングして画素電極８２１を形成し
た。（図８（Ｇ）） 以上のようにして、Ｐチャネル型のオフセット領域を有
する画素ＴＦＴが形成された。Then, the interlayer insulating film 818 was etched to form a contact hole in the source region.
After that, an aluminum film was formed by a sputtering method and patterned to form a source electrode 819. (FIG. 8 (F)) Finally, as the passivation film 820, the thickness of 2000-
A 6000 Å, for example, 3000 Å silicon nitride film was formed by a plasma CVD method, and this and the interlayer insulating film 718 were etched to form a contact hole in the drain. After that, an indium tin oxide film (ITO film) was formed and this was etched to form a pixel electrode 821. (FIG. 8G) As described above, the pixel TFT having the P-channel type offset region was formed.
【００８６】[0086]
【発明の効果】上記のように基板を歪み点以上の温度で
熱アニールして、徐冷することによって以後の熱処理に
よる基板の収縮が非常に小さくなった。一般には、実施
例に示したようなニッケルを導入するパターニング工程
（マスク合わせ工程）は、他のパターニング工程に比べ
ると、それほどの精度は要求されない。一方、コンタク
トホールの開孔やゲイト電極の形成のパターニングは数
μｍ以下の精度が要求される。このため、従来はドーピ
ング不純物の活性化は実質的に熱的なプロセスを伴わな
いレーザーアニールが中心であった。As described above, by thermally annealing the substrate at a temperature equal to or higher than the strain point and gradually cooling, the shrinkage of the substrate due to the subsequent heat treatment becomes very small. Generally, the patterning step (mask alignment step) of introducing nickel as shown in the embodiment does not require so much accuracy as compared with other patterning steps. On the other hand, patterning for forming contact holes and forming gate electrodes requires accuracy of several μm or less. For this reason, conventionally, the activation of doping impurities has been centered on laser annealing that does not involve a substantially thermal process.
【００８７】しかしながら、本発明によって、かなりの
温度まで基板収縮を抑制できるようになったため、実施
例２に示したような熱アニールや実施例３に示したよう
なランプアニールという、より量産に適した手段を用い
ることができるようになった。このように、本発明は絶
縁基板上の半導体装置の形成に極めて効果がある。However, since the present invention makes it possible to suppress the shrinkage of the substrate to a considerable temperature, the thermal annealing as shown in Example 2 and the lamp annealing as shown in Example 3 are more suitable for mass production. It became possible to use the means. As described above, the present invention is extremely effective in forming a semiconductor device on an insulating substrate.
【図１】 実施例１のＴＦＴの作製工程を示す。1A to 1C show steps of manufacturing a TFT of Example 1. FIG.
【図２】 実施例２のＴＦＴの作製工程を示す。FIG. 2 shows a process of manufacturing a TFT of Example 2.
【図３】 実施例３のＴＦＴの作製工程を示す。FIG. 3 shows a manufacturing process of a TFT of Example 3.
【図４】 従来の基板収縮によるパターニングのずれの
例を示す。FIG. 4 shows an example of deviation of patterning due to conventional substrate contraction.
【図５】 従来のＴＦＴ形成時の下地膜のオーバーエッ
チングの例を示す。FIG. 5 shows an example of overetching a base film when forming a conventional TFT.
【図６】 実施例４のＴＦＴの作製工程を示す。FIG. 6 shows a manufacturing process of a TFT of Example 4.
【図７】 実施例５のＴＦＴの作製工程を示す。FIG. 7 shows a process of manufacturing a TFT of Example 5.
【図８】 実施例６のＴＦＴの作製工程を示す。FIG. 8 shows a manufacturing process of a TFT of Example 6.
【図９】 本発明に用いる熱アニール炉の構成例を示
す。FIG. 9 shows a structural example of a thermal annealing furnace used in the present invention.
１００ ニッケル導入部分 １０１ ガラス基板 １０２ 下地膜（酸化珪素膜） １０３ マスク １０４ 珪素膜 １０４’ 島状珪素膜（活性層） １０５ ニッケルの濃度の高い領域 １０６ 保護膜（酸化珪素） １０７ ゲイト絶縁膜（酸化珪素膜） １０８ ゲイト電極（アルミニウム） １０９ 陽極酸化層（酸化アルミニウム） １１０ ゲイト電極 １１１ 陽極酸化層 １１２ ソース（ドレイン）領域 １１３ チャネル形成領域 １１４ ドレイン（ソース）領域 １１５ ソース（ドレイン）領域 １１６ チャネル形成領域 １１７ ドレイン（ソース）領域 １１８ 層間絶縁物 １１９ 電極 １２０ 電極 １２１ 電極 100 Nickel Introduced Part 101 Glass Substrate 102 Base Film (Silicon Oxide Film) 103 Mask 104 Silicon Film 104 ′ Island Silicon Film (Active Layer) 105 High Nickel Concentration Region 106 Protective Film (Silicon Oxide) 107 Gate Insulating Film (Oxidation) Silicon film 108 Gate electrode (aluminum) 109 Anodized layer (aluminum oxide) 110 Gate electrode 111 Anodized layer 112 Source (drain) region 113 Channel formation region 114 Drain (source) region 115 Source (drain) region 116 Channel formation region 117 Drain (Source) Region 118 Interlayer Insulator 119 Electrode 120 Electrode 121 Electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｒ (72)発明者 宮永 昭治 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 大谷 久 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 張 宏勇 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication location H01L 27/12 R (72) Inventor Shoji Miyanaga 398 Hase, Atsugi-shi, Kanagawa Semiconductor Energy Research Co., Ltd. In-house (72) Hisashi Otani 398 Hase, Atsugi City, Kanagawa Prefecture, Semiconductor Energy Research Institute Co., Ltd. (72) Hiroyuki Zhang, 398, Hase, Atsugi City, Kanagawa Prefecture, Semiconductor Energy Laboratory Co., Ltd. (72) Inventor Takemura Yasuhiko 398 Hase, Atsugi-shi, Kanagawa Inside Semiconductor Energy Laboratory Co., Ltd.
Claims (8)
工程と、 前記ガラス基板をその歪み点以上の第１の温度で熱アニ
ールする第２の工程と、 前記第１の温度から２℃／分以下の速度で歪み点以下の
第２の温度まで徐冷する第３の工程と、 前記下地膜上に珪素膜を形成する第４の工程と、 第１の温度を越えない第３の温度にて、基板を熱アニー
ルする第５の工程と、を有する半導体装置の作製方法。1. A first step of forming a base film on a glass substrate, a second step of thermally annealing the glass substrate at a first temperature equal to or higher than its strain point, and from the first temperature to 2. A third step of gradually cooling to a second temperature below the strain point at a rate of ℃ / min or less, a fourth step of forming a silicon film on the underlying film, and a third step of not exceeding the first temperature. And a fifth step of thermally annealing the substrate at the temperature of 1.
工程と、 前記ガラス基板をその歪み点以上の第１の温度で熱アニ
ールする第２の工程と、 前記第１の温度から２℃／分以下の速度で歪み点以下の
第２の温度まで徐冷する第３の工程と、 前記下地膜上に非晶質珪素膜と、前記非晶質珪素膜の上
もしくは下に非晶質珪素膜の結晶化を促進せしめる触媒
元素を選択的に形成する第４の工程と、 該非晶質珪素膜の結晶化温度の上下３０℃の温度にて、
基板を熱アニールする第５の工程と、を有する半導体装
置の作製方法。2. A first step of forming a base film on a glass substrate, a second step of thermally annealing the glass substrate at a first temperature equal to or higher than its strain point, and from the first temperature to 2. A third step of gradually cooling to a second temperature below the strain point at a rate of not more than ° C / min; an amorphous silicon film on the underlying film, and an amorphous film above or below the amorphous silicon film. A fourth step of selectively forming a catalytic element that promotes crystallization of the amorphous silicon film, and a temperature of 30 ° C. above and below the crystallization temperature of the amorphous silicon film,
A fifth step of thermally annealing the substrate, and a method for manufacturing a semiconductor device.
工程と、 前記ガラス基板をその歪み点以上の第１の温度で熱アニ
ールすることによって１０００ｐｐｍ以上収縮させる第
２の工程と、 前記下地膜上に非晶質珪素膜と、前記非晶質珪素膜の上
もしくは下に非晶質珪素膜の結晶化を促進せしめる触媒
元素を選択的に形成する第３の工程と、 熱アニールすることによって、前記触媒元素の選択的に
形成された領域から前記非晶質珪素膜を結晶化させる第
４の工程と、を有する半導体装置の作製方法。3. A first step of forming a base film on a glass substrate, a second step of shrinking 1000 ppm or more by thermal annealing the glass substrate at a first temperature equal to or higher than its strain point, A third step of selectively forming an amorphous silicon film on the base film, a catalytic element on or under the amorphous silicon film for promoting crystallization of the amorphous silicon film, and thermal annealing Accordingly, a fourth step of crystallizing the amorphous silicon film from the region where the catalytic element is selectively formed is included.
ターニング工程が第４の工程と第５の工程の間にあるこ
とを特長とする半導体装置の作製方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein at least one patterning step is between the fourth step and the fifth step.
を助長させる金属元素が意図的に添加されることを特長
とする半導体装置の作製方法。5. The method for manufacturing a semiconductor device according to claim 1, wherein a metal element that promotes crystallization is intentionally added to the silicon film.
ズマＣＶＤ法によって形成された酸化珪素、窒化珪素、
窒化アルミニウムもしくはそれらの多層膜であることを
特長とする半導体装置の作製方法。6. The base film according to claim 1, wherein the base film is formed of silicon oxide or silicon nitride by a plasma CVD method.
A method for manufacturing a semiconductor device, which is characterized by being aluminum nitride or a multilayer film thereof.
酸化性の雰囲気においておこなわれることを特長とする
半導体装置の作製方法。7. The method for manufacturing a semiconductor device according to claim 1, wherein the second step is performed in an oxidizing atmosphere.
窒化性の雰囲気においておこなわれることを特長とする
半導体装置の作製方法。8. The method for manufacturing a semiconductor device according to claim 1, wherein the second step is performed in a nitriding atmosphere.
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