JP3315430B2 - パルス発生装置 - Google Patents
パルス発生装置Info
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- JP3315430B2 JP3315430B2 JP14127092A JP14127092A JP3315430B2 JP 3315430 B2 JP3315430 B2 JP 3315430B2 JP 14127092 A JP14127092 A JP 14127092A JP 14127092 A JP14127092 A JP 14127092A JP 3315430 B2 JP3315430 B2 JP 3315430B2
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Description
【０００１】
【産業上の利用分野】本発明は所定時間の間に所望の数
のパルスを均等な間隔で発生させるパルス発生装置に関
し、特に基準クロックの供給が途切れる直前のクロック
と同じ信号を維持するクロック制御装置に利用するパル
ス発生装置に関する。
のパルスを均等な間隔で発生させるパルス発生装置に関
し、特に基準クロックの供給が途切れる直前のクロック
と同じ信号を維持するクロック制御装置に利用するパル
ス発生装置に関する。
【０００２】伝送網のディジタル交換機、同期端局装置
などに同一周波数のクロックを供給して、タイムスロッ
トの交換、回線設定、多重分離等を行う網同期方式に
は、網同期装置が必要である。網同期装置は、位相同期
回路（ＰＬＬ：phase-locked loop)により、自局内に置
かれた高安定な発振器からの信号を、上位局からの基準
クロックに同期させ、安定なクロックを局内の各種装置
に分配する装置である。特に、ディジタル形ＰＬＬを適
用した網同期装置では、入力周波数と出力周波数との位
相比較結果をディジタル化し、数秒間の位相差データを
平均化し、極めて低周波数の位相変動のみを検出して発
振周波数を制御している。これにより、ジッタのカット
オフ周波数を低くすることができるとともに、位相比較
結果を一旦ディジタル値に変換しているため、この値を
メモリ内に記憶しておくことが可能である。この記憶機
能により、上位局からの基準クロックが供給されなくな
っても、数日間安定なクロックを局内各装置および下位
局へ供給可能となる。
などに同一周波数のクロックを供給して、タイムスロッ
トの交換、回線設定、多重分離等を行う網同期方式に
は、網同期装置が必要である。網同期装置は、位相同期
回路（ＰＬＬ：phase-locked loop)により、自局内に置
かれた高安定な発振器からの信号を、上位局からの基準
クロックに同期させ、安定なクロックを局内の各種装置
に分配する装置である。特に、ディジタル形ＰＬＬを適
用した網同期装置では、入力周波数と出力周波数との位
相比較結果をディジタル化し、数秒間の位相差データを
平均化し、極めて低周波数の位相変動のみを検出して発
振周波数を制御している。これにより、ジッタのカット
オフ周波数を低くすることができるとともに、位相比較
結果を一旦ディジタル値に変換しているため、この値を
メモリ内に記憶しておくことが可能である。この記憶機
能により、上位局からの基準クロックが供給されなくな
っても、数日間安定なクロックを局内各装置および下位
局へ供給可能となる。
【０００３】
【従来の技術】従来、こうしたディジタル形ＰＬＬを適
用した網同期装置では、上位局からの基準クロックの供
給が途絶えたときに、途絶える直前のディジタル化され
た位相比較結果に応じて、予め用意された複数のパルス
パターンの中から適切なパルスパターンを選択し、その
選択されたパルスパターンを、ＰＬＬの固定発振器出力
パルスに加えたり、または、それから除いたりすること
を行ない、これによって、基準クロックの供給が途絶え
ても、途絶える直前のクロックと同じクロックを維持す
ることが行われていた。
用した網同期装置では、上位局からの基準クロックの供
給が途絶えたときに、途絶える直前のディジタル化され
た位相比較結果に応じて、予め用意された複数のパルス
パターンの中から適切なパルスパターンを選択し、その
選択されたパルスパターンを、ＰＬＬの固定発振器出力
パルスに加えたり、または、それから除いたりすること
を行ない、これによって、基準クロックの供給が途絶え
ても、途絶える直前のクロックと同じクロックを維持す
ることが行われていた。
【０００４】
【発明が解決しようとする課題】しかし、途絶える前の
基準クロックに正確に一致するクロックを発生させるに
はパルスパターンの種類を多数用意する必要があるが、
パルスパターンの種類が増えるに従い、装置の回路規模
が増大してしまうという問題点があった。
基準クロックに正確に一致するクロックを発生させるに
はパルスパターンの種類を多数用意する必要があるが、
パルスパターンの種類が増えるに従い、装置の回路規模
が増大してしまうという問題点があった。
【０００５】本発明はこのような点に鑑みてなされたも
のであり、回路規模を増大させずに一定時間に所望の数
のパルスを均等な間隔で出力するパルス発生装置を提供
することを目的とする。
のであり、回路規模を増大させずに一定時間に所望の数
のパルスを均等な間隔で出力するパルス発生装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すような、第１の所定時間の間
に所望の数のパルスを均等な間隔で発生させるパルス発
生装置が提供される。このパルス発生装置は、第１の所
定時間よりも短い第２の所定時間を計時し、計時終了毎
に終了信号を出力する計時手段１と、前記所望の数が設
定され、計時手段１からの終了信号の入力毎に前記所望
の数のパルスを発生するパルス発生手段２と、パルス発
生手段２から発生されたパルスを、第１の所定時間を第
２の所定時間で除算して得られる商の値で分周する分周
手段３とを有することを特徴とする。
成するために、図１に示すような、第１の所定時間の間
に所望の数のパルスを均等な間隔で発生させるパルス発
生装置が提供される。このパルス発生装置は、第１の所
定時間よりも短い第２の所定時間を計時し、計時終了毎
に終了信号を出力する計時手段１と、前記所望の数が設
定され、計時手段１からの終了信号の入力毎に前記所望
の数のパルスを発生するパルス発生手段２と、パルス発
生手段２から発生されたパルスを、第１の所定時間を第
２の所定時間で除算して得られる商の値で分周する分周
手段３とを有することを特徴とする。
【０００７】
【作用】以上の構成により、図１において、パルス発生
手段２は、第１の所定時間の間に、第２の所定時間毎
に、前記所望の数のパルスを発生する。すなわち、所望
の数をｍ、第１の所定時間を第２の所定時間で除算して
得られる商をｎとすれば、パルス発生手段２から、第１
の所定時間の間に、ｍ×ｎの数のパルスが発生する。分
周手段３は、ｍ×ｎの数のパルスをｎで分周する（パル
ス周波数を１／ｎにする）から、結局、入力したｍ×ｎ
の数のパルスをｎ個毎に出力することになる。したがっ
て、分周手段３から、第１の所定時間の間に、所望の数
ｍ個のパルスが均等な間隔で出力される。
手段２は、第１の所定時間の間に、第２の所定時間毎
に、前記所望の数のパルスを発生する。すなわち、所望
の数をｍ、第１の所定時間を第２の所定時間で除算して
得られる商をｎとすれば、パルス発生手段２から、第１
の所定時間の間に、ｍ×ｎの数のパルスが発生する。分
周手段３は、ｍ×ｎの数のパルスをｎで分周する（パル
ス周波数を１／ｎにする）から、結局、入力したｍ×ｎ
の数のパルスをｎ個毎に出力することになる。したがっ
て、分周手段３から、第１の所定時間の間に、所望の数
ｍ個のパルスが均等な間隔で出力される。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は本発明の実施例であるレートマルチプライ
ヤの構成を示すブロック図である。レートマルチプライ
ヤ２０は、所定時間Ｔ1 に所望の数ｍのパルスを均等な
間隔で発生させるパルス発生装置であり、まず、ダウン
カウンタ２１には、所定時間Ｔ1 に発生させたいパルス
の数ｍを示すロード値がパラレル入力される。また、ダ
ウンカウンタ２１には、タイマ２２がＬＯＡＤ端子に接
続され、さらに、クロック信号（ＣＬＫ）がＣＬＫ端子
に入力する。
する。図２は本発明の実施例であるレートマルチプライ
ヤの構成を示すブロック図である。レートマルチプライ
ヤ２０は、所定時間Ｔ1 に所望の数ｍのパルスを均等な
間隔で発生させるパルス発生装置であり、まず、ダウン
カウンタ２１には、所定時間Ｔ1 に発生させたいパルス
の数ｍを示すロード値がパラレル入力される。また、ダ
ウンカウンタ２１には、タイマ２２がＬＯＡＤ端子に接
続され、さらに、クロック信号（ＣＬＫ）がＣＬＫ端子
に入力する。
【０００９】タイマ２２にもクロック信号（ＣＬＫ）が
入力し、タイマ２２は、クロック信号の数をカウントし
て計時を行い、所定時間Ｔ1 の整数分の１であるＴ2 時
間毎にパルスの立ち上がりを、ダウンカウンタ２１のＬ
ＯＡＤ端子に出力する。
入力し、タイマ２２は、クロック信号の数をカウントし
て計時を行い、所定時間Ｔ1 の整数分の１であるＴ2 時
間毎にパルスの立ち上がりを、ダウンカウンタ２１のＬ
ＯＡＤ端子に出力する。
【００１０】ダウンカウンタ２１は、タイマ２２からパ
ルスの立ち上がりが入力する度に、所望の数ｍをカウン
ト値にロードし、その後に入力するクロック信号毎にカ
ウント値をディクレメントする。カウント値が０に至る
とその値は、次のロードまで保持される。そして、ダウ
ンカウンタ２１は、タイマ２２からのパルスの立ち上が
りタイミングで立ち下がり、ダウンカウンタ２１のカウ
ント値が０に至るタイミングで立ち上がるパルス（ボロ
ーアウト出力）をＯＲ回路２３へ出力する。
ルスの立ち上がりが入力する度に、所望の数ｍをカウン
ト値にロードし、その後に入力するクロック信号毎にカ
ウント値をディクレメントする。カウント値が０に至る
とその値は、次のロードまで保持される。そして、ダウ
ンカウンタ２１は、タイマ２２からのパルスの立ち上が
りタイミングで立ち下がり、ダウンカウンタ２１のカウ
ント値が０に至るタイミングで立ち上がるパルス（ボロ
ーアウト出力）をＯＲ回路２３へ出力する。
【００１１】ＯＲ回路２３のもう１つの入力端子にはク
ロック信号（ＣＬＫ）が入力され、ダウンカウンタ２１
からのボローアウト出力が低レベルである間、クロック
信号が分周器２４に出力される。分周器２４は、ＯＲ回
路２３からの出力パルスをｎ（ｎ＝Ｔ1 ／Ｔ2 ）で分周
して（パルス周波数を１／ｎにして）出力する。
ロック信号（ＣＬＫ）が入力され、ダウンカウンタ２１
からのボローアウト出力が低レベルである間、クロック
信号が分周器２４に出力される。分周器２４は、ＯＲ回
路２３からの出力パルスをｎ（ｎ＝Ｔ1 ／Ｔ2 ）で分周
して（パルス周波数を１／ｎにして）出力する。
【００１２】図３および図４は、以上のように構成され
るレートマルチプライヤ２０の各部における信号形態を
示すタイミングチャートである。図３（Ａ）はクロック
信号（ＣＬＫ）を示し、同様に（Ｂ）はタイマ２２の出
力を、（Ｃ）はダウンカウンタ２１のカウント値を、
（Ｄ）はダウンカウンタ２１の出力を、（Ｅ）はＯＲ回
路２３の出力を示す。
るレートマルチプライヤ２０の各部における信号形態を
示すタイミングチャートである。図３（Ａ）はクロック
信号（ＣＬＫ）を示し、同様に（Ｂ）はタイマ２２の出
力を、（Ｃ）はダウンカウンタ２１のカウント値を、
（Ｄ）はダウンカウンタ２１の出力を、（Ｅ）はＯＲ回
路２３の出力を示す。
【００１３】すなわち、タイマ２２は、例えばクロック
パルス１１個の立ち上がり毎（Ｔ2時間の経過に相当）
に立ち上がるパルスを出力する（Ｂ）。ダウンカウンタ
２１には、タイマ２２出力の立ち上がりタイミングで所
望の数ｍ（例えば３）がロードされ、そのロードされた
カウント値は、その後のクロック信号の立ち上がり毎に
ディクレメントされる（Ｃ）。ダウンカウンタ２１の出
力は、タイマ２２の出力パルスの立ち上がりタイミング
で立ち下がり、ダウンカウンタ２１のカウント値が０に
至るタイミングで立ち上がる（Ｄ）。クロック信号
（Ａ）とダウンカウンタ２１の出力（Ｄ）とが入力する
ＯＲ回路２３からは、Ｔ2 時間毎に所望の数ｍのパルス
が発生する（Ｅ）。
パルス１１個の立ち上がり毎（Ｔ2時間の経過に相当）
に立ち上がるパルスを出力する（Ｂ）。ダウンカウンタ
２１には、タイマ２２出力の立ち上がりタイミングで所
望の数ｍ（例えば３）がロードされ、そのロードされた
カウント値は、その後のクロック信号の立ち上がり毎に
ディクレメントされる（Ｃ）。ダウンカウンタ２１の出
力は、タイマ２２の出力パルスの立ち上がりタイミング
で立ち下がり、ダウンカウンタ２１のカウント値が０に
至るタイミングで立ち上がる（Ｄ）。クロック信号
（Ａ）とダウンカウンタ２１の出力（Ｄ）とが入力する
ＯＲ回路２３からは、Ｔ2 時間毎に所望の数ｍのパルス
が発生する（Ｅ）。
【００１４】図４（Ｆ）は、図３（Ｂ）に相当し、タイ
マ２２の出力を示し、図４（Ｇ）は、図３（Ｅ）に相当
し、ＯＲ回路２３の出力を示し、また、図４（Ｈ）は、
分周器２４の出力を示す。
マ２２の出力を示し、図４（Ｇ）は、図３（Ｅ）に相当
し、ＯＲ回路２３の出力を示し、また、図４（Ｈ）は、
分周器２４の出力を示す。
【００１５】すなわち、所定時間Ｔ1 のｎ（例えば８）
分の１であるＴ2 時間毎にタイマ２２の出力が立ち上が
り（Ｆ）、ＯＲ回路２３からは、Ｔ2 時間毎に所望の数
ｍ（例えば３）のパルス（立ち下がり）が発生する
（Ｇ）。分周器２４からは、ＯＲ回路２３から入力した
パルスの中からｎ（例えば８）毎のパルスが出力される
（Ｈ）。したがって、分周器２４の出力は、所定時間Ｔ
1 に均等な間隔で発生した所望の数ｍのパルスとなる。
分の１であるＴ2 時間毎にタイマ２２の出力が立ち上が
り（Ｆ）、ＯＲ回路２３からは、Ｔ2 時間毎に所望の数
ｍ（例えば３）のパルス（立ち下がり）が発生する
（Ｇ）。分周器２４からは、ＯＲ回路２３から入力した
パルスの中からｎ（例えば８）毎のパルスが出力される
（Ｈ）。したがって、分周器２４の出力は、所定時間Ｔ
1 に均等な間隔で発生した所望の数ｍのパルスとなる。
【００１６】以上のように、レートマルチプライヤ２０
は、数ｍを適当に選択することにより、周波数１／Ｔ1
からクロック信号の周波数までの任意の周波数のパルス
信号を発生させることができる。
は、数ｍを適当に選択することにより、周波数１／Ｔ1
からクロック信号の周波数までの任意の周波数のパルス
信号を発生させることができる。
【００１７】図５は上記レートマルチプライヤ２０を用
いた周波数制御装置を示すブロック図である。この周波
数制御装置はディジタル形ＰＬＬが適用される網同期装
置の一部を構成する。図中、図２に示す構成と同一部分
には同一の符号を付し、それらの説明を省略する。
いた周波数制御装置を示すブロック図である。この周波
数制御装置はディジタル形ＰＬＬが適用される網同期装
置の一部を構成する。図中、図２に示す構成と同一部分
には同一の符号を付し、それらの説明を省略する。
【００１８】周波数制御部５１は、ディジタル形ＰＬＬ
での位相比較結果に基づき、所定時間Ｔ1 の間に不足し
たパルスの数または余ったパルスの数を検出する。すな
わち、周波数制御部５１は、パルス不足か、またはパル
ス余剰かを示す極性信号をクロック制御部５２へ送り、
また、不足したパルスの数、または余ったパルスの数
を、レートマルチプライヤ２０のダウンカウンタ２１へ
ロード値として送る。レートマルチプライヤ２０は、既
に説明したように、所定時間Ｔ1 の間にロード値分のパ
ルスを等間隔に出力し、クロック制御部５２へ送る。
での位相比較結果に基づき、所定時間Ｔ1 の間に不足し
たパルスの数または余ったパルスの数を検出する。すな
わち、周波数制御部５１は、パルス不足か、またはパル
ス余剰かを示す極性信号をクロック制御部５２へ送り、
また、不足したパルスの数、または余ったパルスの数
を、レートマルチプライヤ２０のダウンカウンタ２１へ
ロード値として送る。レートマルチプライヤ２０は、既
に説明したように、所定時間Ｔ1 の間にロード値分のパ
ルスを等間隔に出力し、クロック制御部５２へ送る。
【００１９】固定発振器５３は、ディジタル形ＰＬＬ内
の発振器に相当するものであり、図２に示したクロック
信号（ＣＬＫ）を発生し、レートマルチプライヤ２０の
各部に供給するとともに、クロック制御部５２にも供給
する。
の発振器に相当するものであり、図２に示したクロック
信号（ＣＬＫ）を発生し、レートマルチプライヤ２０の
各部に供給するとともに、クロック制御部５２にも供給
する。
【００２０】クロック制御部５２は、レートマルチプラ
イヤ２０からの出力パルスを、固定発振器５３からのク
ロック信号に対し、周波数制御部５１からの極性信号に
基づき、加える（クロック歯増し）か、または、除く
（クロック歯抜け）かを行い、出力する。
イヤ２０からの出力パルスを、固定発振器５３からのク
ロック信号に対し、周波数制御部５１からの極性信号に
基づき、加える（クロック歯増し）か、または、除く
（クロック歯抜け）かを行い、出力する。
【００２１】こうしてクロック制御部５２から出力され
たクロック信号は、ＰＬＬへ入力した基準クロックに同
期したクロック信号となり、しかも位相比較結果がディ
ジタル値であるため保持可能であるから、上位局からの
基準クロックが供給遮断されても、遮断直前のクロック
状態を安定に維持することが可能となる。
たクロック信号は、ＰＬＬへ入力した基準クロックに同
期したクロック信号となり、しかも位相比較結果がディ
ジタル値であるため保持可能であるから、上位局からの
基準クロックが供給遮断されても、遮断直前のクロック
状態を安定に維持することが可能となる。
【００２２】
【発明の効果】以上説明したように本発明では、第２の
所定時間毎に所定の数のパルスを発生させ、それを分周
することで、第１の所定時間内に所望の数のパルスを等
間隔に発生させることが可能となる。しかも、所望の数
が、所定の範囲であれば、いかなる数であっても、装置
の回路規模を増大させることはない。
所定時間毎に所定の数のパルスを発生させ、それを分周
することで、第１の所定時間内に所望の数のパルスを等
間隔に発生させることが可能となる。しかも、所望の数
が、所定の範囲であれば、いかなる数であっても、装置
の回路規模を増大させることはない。
【図１】本発明の原理説明図である。
【図２】レートマルチプライヤの構成を示すブロック図
である。
である。
【図３】レートマルチプライヤの各部における信号形態
を示すタイミングチャートである。
を示すタイミングチャートである。
【図４】レートマルチプライヤの各部における信号形態
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】周波数制御装置を示すブロック図である。
１ 計時手段 ２ パルス発生手段 ３ 分周手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/72 H04L 7/00 H03L 7/00
Claims (3)
- 【請求項１】 第１の所定時間の間に所望の数のパルス
を均等な間隔で発生させるパルス発生装置において、 前記第１の所定時間よりも短い第２の所定時間を計時
し、計時終了毎に終了信号を出力する計時手段（１）
と、 前記所望の数が設定され、前記計時手段（１）からの終
了信号の入力毎に前記所望の数のパルスを発生するパル
ス発生手段（２）と、 前記パルス発生手段（２）から発生されたパルスを、前
記第１の所定時間を前記第２の所定時間で除算して得ら
れる商の値で分周する分周手段（３）と、 を有することを特徴とするパルス発生装置。 - 【請求項２】 所定周波数のクロックパルスを発生する
クロック発生手段をさらに有し、前記パルス発生手段
（２）は、前記クロック発生手段が接続されたダウンカ
ウンタおよびＯＲ回路からなり、前記ダウンカウンタに
は、前記計時手段（１）からの終了信号の入力毎に前記
所望の数が設定され、前記クロック発生手段からのクロ
ックパルスが前記所望の数だけ入力する間、低レベル信
号を前記ＯＲ回路に出力するように構成したことを特徴
とする請求項１記載のパルス発生装置。 - 【請求項３】 前記パルス発生手段（２）は、ディジタ
ル形ＰＬＬから出力された、位相比較結果をディジタル
値に変換したデータを前記所望の数として設定し、前記
分周手段（３）の出力は、前記ディジタル形ＰＬＬの出
力パルスの周波数制御に用いるように構成したことを特
徴とする請求項１記載のパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14127092A JP3315430B2 (ja) | 1992-06-02 | 1992-06-02 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14127092A JP3315430B2 (ja) | 1992-06-02 | 1992-06-02 | パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335902A JPH05335902A (ja) | 1993-12-17 |
| JP3315430B2 true JP3315430B2 (ja) | 2002-08-19 |
Family
ID=15287992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14127092A Expired - Fee Related JP3315430B2 (ja) | 1992-06-02 | 1992-06-02 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315430B2 (ja) |
-
1992
- 1992-06-02 JP JP14127092A patent/JP3315430B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335902A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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