JP3313431B2 - モノリシック単方向保護ダイオード - Google Patents

モノリシック単方向保護ダイオード

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JP3313431B2 JP30675992A JP30675992A JP3313431B2 JP 3313431 B2 JP3313431 B2 JP 3313431B2 JP 30675992 A JP30675992 A JP 30675992A JP 30675992 A JP30675992 A JP 30675992A JP 3313431 B2 JP3313431 B2 JP 3313431B2
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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description

【発明の詳細な説明】
【０００１】
【技術分野】この発明は保護ダイオードに関するもので
あり、より特定的には低電圧保護ダイオードに関するも
のである。
【０００２】
【背景技術】単方向保護ダイオードＺ１（図１（Ａ））
は、電圧があらかじめ定められたしきい値を上回らない
限り、電流が順方向に（その端子ＢおよびＡの間を）流
れることを許容し、かつ逆方向の電流を（その端子Ａお
よびＢの間で）妨げる構成要素である。両方向ダイオー
ドＺ２（図２（Ａ））は、これらの端子にかかる電圧が
あらかじめ定められたしきい値を上回らないときだけ、
電流がその端子ＣおよびＤ、またはＤおよびＣを通って
流れることを許容する構成要素である。
【０００３】このようなダイオードは、保護されるべき
回路上に並列に配設され、異常な電圧の急上昇が起こる
ときだけ作動する。従って、電源の状態が正常な間、ま
たは正常な回路の作動状態の下で、ダイオードは回路動
作を損なってはならない。しかし、低電圧保護ダイオー
ドはその端子の間で相対的に高いキャパシタンスを有す
ることが既知である。実際、ダイオードにかかるキャパ
シタンスは、このダイオードの有益な接合面に比例し
て、かつ接合においてもっとも少なくドープされた層の
ドーピングレベルと指数関数的に増加する。実際に保護
ダイオードの場合、もし約５ないし１０ボルトの範囲の
相対的に低い降伏電圧を得ることが所望されると、最も
少なくドープされた層のドーピングレベルは高くなけれ
ばならず（約１ないし５ １０18原子／ｃｍ3 ）、した
がってダイオードのキャパシタンスは不可避的に高い。
たとえば、約５ボルトの降伏電圧を有する低電圧保護ダ
イオードは約５０００ｐＦ／ｍｍ2 のキャパシタンスを
有する。その保護関数条件を満たすために、この型の構
成要素の表面が０．５ｍｍ2 を下回ることはめったにな
くそれによって２５００ｐＦキャパシタンスとなる。こ
の相対的に高い値は保護されるべき回路の動作を損なう
傾向がある。
【０００４】この問題を解決するために、先行技術にお
いてさまざまな接続に従って単純な従来の整流ダイオー
ドを保護ダイオードに統合することが提案されてきた。
これらのさまざまな接続はすべて欠点を呈し、モノリシ
ック保護構成要素を実現することを今まで可能にしなか
った。
【０００５】
【発明の概要】この発明の目的は、従来のダイオードに
保護ダイオードを統合して、低キャパシタンス保護構成
要素を得ることを可能にすることである。
【０００６】この発明のより特定的な目的は、モノリシ
ック構成要素の形式で低キャパシタンス保護ダイオード
と同等のダイオードを統合することである。
【０００７】この目的および他の目的を達成するため
に、この発明は低いドーピングレベルを有する第１の導
電型の半導体基板に形成されるモノリシック単方向保護
ダイオードを提供し、このダイオードは平均ドーピング
レベルを有する第２の導電型の第１および第２のウェル
と、第１のウェルの表面に高いドーピングレベルを有す
る第１の導電型の第１の領域と、第２のウェルの表面に
極めて高いドーピングレベルを有する第２の導電型の第
２の領域と、第１のウェルと接触する極めて高いドーピ
ングレベルを有する第２の導電型の第３の領域と、第３
の領域の下面下に高いドーピングレベルを有する第１の
導電型の第４の領域と、第１および第２の領域の表面と
接触して第１のダイオードの端子を構成する第１のメタ
ライゼーションと、第４の領域および第２のウェルまで
延びる第１の導電型の範囲に結合され、ダイオードの第
２の端子を構成する第２のメタライゼーションとを含
む。
【０００８】この発明の実施例に従って、基板の下面は
第１の導電型のオーバードープされた層を含み、第２の
メタライゼーションはこの下面に接触する。
【０００９】この発明の実施例に従って、第１の導電型
はＰ型である。この発明の実施例に従って、第２および
第３の領域は単一のドーピングステップから生じる。
【００１０】この発明の実施例に従って、第１および第
４の領域は第２および第３の領域のドーピングステップ
の前に行なわれる単一のドーピングステップから生じ
る。
【００１１】この発明はさらに前述の単方向保護ダイオ
ードの一つに類似する２つの対称的半導体構造を統合す
るモノリシック両方向ダイオードを提供し、第３および
第４の領域はこれらの２つの構造に共通である。両方向
ダイオードは単方向ダイオードの第１のメタライゼーシ
ョンに対応する２つの対称的メタライゼーションを含
む。
【００１２】この発明の実施例にしたがって、第１およ
び第２のウェルの深い部分は、たとえば金またはプラチ
ナ拡散から生じる少数キャリヤの寿命を下げるための手
段を含む。
【００１３】この発明に従った両方向保護ダイオードの
さらなる利点はその低いダイナミックキャパシタンスで
ある。構成要素に含まれる保護ダイオードは常に同方向
にバイアスされ、したがってもし構成要素にかかる電圧
極性が変化すると、構成要素のしきい値電圧を上回らず
に、構成要素の電荷は常に同じ極性を有する。
【００１４】この発明の前述および他の目的、特徴、局
面および利点は添付の図面に関連して行なわれるこの発
明の以下の詳細な説明から明らかになるであろう。
【００１５】
【発明を実行するためのベストモード】半導体構造の断
面図である図３および図４において、従来行なわれてい
るように、層の厚さおよび横方向の寸法は図面を読み易
く、かつ認識しやすくするために一定の比率に拡大して
描かれていないことが注目されるであろう。当業者は流
れるべき電流の関数として選択されるべき従来の層の厚
さおよび寸法と、所望のキャパシタンスとが分かる。
【００１６】図１（Ｂ）は図１（Ａ）の保護ダイオード
（またはアバランシェダイオード、もしくはツェナーダ
イオード）と同じ機能を有するダイオードのアセンブリ
を示す。このダイオード接続は端子ＡおよびＢの間にダ
イオードＺ１に対応するツェナーダイオードＺに上から
下へ接続されたダイオードＤ１と、端子ＡおよびＢの間
に接続され、かつダイオードＤ１に関して逆バイアスさ
れたダイオードＤ２とを含む。したがって、端子Ｂが端
子Ａに関して正になるとき、電流はダイオードＺ１を順
方向に流れたようにダイオードＤ２を流れる。端子Ａが
端子Ｂに関して正になるとき、ダイオードＤ２はダイオ
ードＺと同様に逆バイアスされる。端子Ａがダイオード
Ｄ１の順方向電圧降下（約０．６ないし０．７ボルト）
だけ増加されたダイオードＺのアバランシェ電圧に等し
い値に対応する、端子Ｂの電圧より高い正の電圧を有す
るときだけ、電流はダイオードＤ１およびＺを流れ、端
子ＡおよびＢの間に配設される装置を保護する。この回
路は図１（Ａ）の回路と同じ機能を有する。しかし、ダ
イオードＤ１およびＤ２は極めて高いアバランシェ電圧
を有する従来の整流ダイオードであるため、それらのキ
ャパシタンスはたとえば約０．１ないし０．５ｐＦのよ
うに極めて低い。ダイオードＺのキャパシタンスはダイ
オードＤ１のものに関して極めて高いので、２つのダイ
オードの連続接続はダイオードＤ１のものと実質的に等
しいキャパシタンスを与え、端子ＡおよびＢの間のキャ
パシタンス全体はダイオードＤ１およびＤ２のキャパシ
タンスの合計と実質的に等しい。したがって、数千ｐＦ
の代わりに約０．１ないし０．５ｐＦのキャパシタンス
を有する保護構成要素が得られる。
【００１７】図２（Ｂ）は、図２（Ａ）の保護ダイオー
ドＺ２に対応する両方向保護ダイオードを示す。この装
置は端子ＣおよびＤの間にダイオードブリッジＤ１−Ｄ
４を含む。ブリッジの対角線に保護ダイオードＺが挿入
される。ダイオードＺはダイオードの２つの順方向電圧
降下を引いた二重保護ダイオードＺ２のアバランシェ電
圧に等しいアバランシェ電圧を有さねばならない。実際
この回路において、もしいずれの方向でも、一方の端子
の電圧が、ダイオードの２つの順方向電圧降下だけ増加
したダイオードＺのアバランシェ電圧に等しい値だけ、
他方の端子の電圧より高ければ、電流は端子ＣおよびＤ
の間を流れる。もし端子Ｃが正であれば、電流はダイオ
ードＤ１、Ｚ、およびＤ４を流れる。もし端子Ｄが正で
あれば、電流はダイオードＤ３、ＺおよびＤ２を流れ
る。いずれの場合も、ダイオードＺは同じ方向にバイア
スされ、したがって電圧方向が変化するとき、容量性電
荷はこのダイオードの一方の端子から他方の端子へ転送
されない。したがって、この接続によって著しいダイナ
ミックキャパシタンス効果は生じない。
【００１８】出願者は図１（Ｂ）および２（Ｂ）に示さ
れる回路が相対的に単純な構造を有するモノリシック半
導体回路に組み込まれ得ることに注目した。
【００１９】図３は図１（Ｂ）の回路のモノリシック集
積モードを示す。図３の半導体構造において、能動的役
割を有する接合の部分に図１（Ｂ）のダイオードＤ１、
Ｄ２、およびＺの記号が重畳される。
【００２０】この構造はＰ型基板１を含む。従来行なわ
れているように、基板１はＰ+ ドープされたシリコン層
２上に形成されることができ、その上で基板１がエピタ
キシャル成長によって得られる。基板１内に２つのＮ型
ウェル４および５がそれぞれ形成される。ウェル４内に
Ｐ+ 領域６が形成される。ウェル５内にＮ+ 領域７が形
成される。Ｎウェル４の側面に、かつそれと横方向に接
触するようにＮ+ 領域９が形成され、その部分の下にあ
るのがＰ+ 領域１０である。領域１０はウェル４と接触
せずに領域Ｎ+ 下に設けられる。Ｐ+ 領域６およびＮ+
領域７の上面は図１（Ｂ）の端子Ａを形成するメタライ
ゼーション１１を介して相互接続される。半導体構造の
下面も端子Ｂを与えるメタライゼーション１２によって
コーティングされる。絶縁層１３は半導体構造の上面を
コーティングし、そこでメタライゼーション１１はこの
構造と接触しない。
【００２１】ダイオードＤ１、Ｄ２、およびＺは半導体
構造および図１（Ｂ）の図面との間の等価性を示すため
に表わされる。この構造は製造が特に簡単であることが
理解される。実際、２つのＮ型ウェル４および５は（拡
散、または注入による）単一のドーピングステップから
生じる。次に、Ｐ+ 層６および１０とＮ+ 領域７および
９が別々に、または同時に形成される。この構造の唯一
の臨界のドーピングは保護ダイオードのアバランシェ電
圧を決定するＰ+ 領域１０とＮ+ 領域９との間の界面に
存在するドーピングである。
【００２２】例示によって、基板１は約１０15原子／ｃ
ｍ3 のドーピングレベルを有し得る。Ｎウェル４および
５は、Ｎ領域４とＰ+ 領域６との間の界面でＮウェルの
ドーピングレベルが約１０16原子／ｃｍ3 になるような
拡散から生じる。Ｐ+ 領域１０はＮ+ 領域９とのその界
面でそのドーピングレベルが約１０18原子／ｃｍ3 （こ
の値は所望のアバランシェ電圧の関数として選択され
る）になるように形成される。Ｎ+ 領域は従来のように
約１０20原子／ｃｍ3 の高いドーピングレベルを有す
る。
【００２３】従来行なわれているように、Ｐ+ ストップ
チャネル領域１４は各Ｎ型領域の両側に設けられ得る。
【００２４】この構造にはＰ+ 領域６、Ｎウェル４およ
び基板１によって構成される寄生トランジスタが存在し
得ることが注目されるべきである。各種の従来の手段が
このトランジスタの利得を制限するために使用され得
る。たとえば、Ｎ領域における少数キャリヤの寿命が
金、またはプラチナドーピングによって短縮され得る。
【００２５】図４はモノリシック構成要素の形式の図２
（Ｂ）の回路の実施例を示す。ダイオードＤ１、Ｄ２、
およびＺを構成するこの構造の右部分はまったく図３の
構造に対応する。図４の左部分はダイオードＤ３、Ｄ
４、およびＺを構成する。各対応構成要素は右部分のよ
うに、′を付けられた同一の参照番号によって指定さ
れ、右部分から対称的に演繹される。この実施例におい
て、基板の下面には接触が設けられず、構成要素の端子
は２つのメタライゼーション１１および１１′によって
形成される。この対称が与えられるので、図４をより詳
細に説明する必要はない。
【００２６】当業者に明らかなように、さまざまな修正
が上に開示された好ましい実施例へ行なわれることがで
きる。図３はこの発明の好ましい実施例を示すが、たと
えば同じ半導体基板に形成される他の構成要素との互換
性を説明するために、すべての導電型を反転させて同一
の構造を組立てることが可能である。
【００２７】図５および図６の斜視図に概略的に示され
るように、いくつかの電極Ａ1 、Ａ 2 …Ａn を有するい
くつかの単方向保護ダイオード（図５）、またはいくつ
かの電極Ｃ1 、Ｃ2 …Ｃn 、およびＤ1 Ｄ2 …Ｄn を有
するいくつかの両方向保護ダイオード（図６）が同じ基
板上に配設され得る。
【図面の簡単な説明】
【図１】（Ａ）は、単方向保護ダイオードのために使用
される従来の記号を示す図であり、（Ｂ）は、単方向低
キャパシタンス保護ダイオードに対応するダイオード構
造を示す図である。
【図２】（Ａ）は、両方向保護ダイオードのために使用
される従来の記号を示す図であり、（Ｂ）は、両方向低
キャパシタンス保護ダイオードに対応するダイオード構
造を示す図である。
【図３】この発明に従った低キャパシタンス単方向保護
構成要素の実施例を示す図である。
【図４】この発明に従った低キャパシタンス両方向保護
構成要素の実施例を示す図である。
【図５】この発明に従ったダイオードのアセンブリの上
面図である。
【図６】この発明に従ったダイオードのアセンブリの上
面図である。
【符号の説明】
４、５：ウェル ６、７、９、１０：ドープされた領域 １１、１２、：メタライゼーション
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/861 H01L 29/866 H01L 21/822 H01L 27/04

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 低くドープされた第１の導電型の半導体
    基板（１）内に形成されるモノリシック単方向保護ダイ
    オードであって、基板の上面に、 平均ドーピングレベルを有する第２の導電型の第１およ
    び第２のウェル（４、５）と、 第１のウェルの表面に、第１の導電型の第１の高くドー
    プされた領域（６）と、 第２のウェルの表面に、第２の導電型の第２の極めて高
    くドープされた領域（７）と、 第１のウェルと横方向に接触する第２の導電型の第３の
    極めて高くドープされた領域（９）と、 第３の領域の下面の部分下に第１の導電型の第４の高く
    ドープされた領域（１０）と、 第１および第２の領域の表面と接触してダイオードの第
    １の端子を構成する第１のメタライゼーション（１１）
    と、 前記第４の領域および前記第２のウェルまで延びる第１
    の導電型の領域に結合され、ダイオードの第２の端子を
    構成する第２のメタライゼーション（１２）とを含む、
    モノリシック単方向保護ダイオード。
  2. 【請求項２】 基板の下面は第１の導電型のオーバード
    ープされた層（２）を含み、前記第２のメタライゼーシ
    ョン（１２）は前記下面と接触する、請求項１に記載の
    モノリシック単方向保護ダイオード。
  3. 【請求項３】 前記第１の導電型はＰ型である、請求項
    １に記載のモノリシック単方向保護ダイオード。
  4. 【請求項４】 前記第２および第３の領域は単一のドー
    ピングステップから生じる、請求項１に記載のモノリシ
    ック単方向保護ダイオード。
  5. 【請求項５】 前記第１および第４の領域は第２および
    第３の領域のドーピングステップに先立って行なわれる
    単一のドーピングステップから生じる、請求項３に記載
    のモノリシック単方向保護ダイオード。
  6. 【請求項６】 第３および第４の領域は両方の構造に共
    通であり、前記第１のメタライゼーションに対応する２
    つの対称的メタライゼーションを含む、請求項１のもの
    に類似する２つの対称的半導体構造を統合するモノリシ
    ック両方向保護ダイオード。
  7. 【請求項７】 第１および第２のウェルの深い部分は少
    数キャリヤの寿命を縮めるための手段を含む、請求項１
    ないし６のいずれかに記載の保護ダイオード。
  8. 【請求項８】 前記手段は金、プラチナ拡散から生じ
    る、請求項７に記載の保護ダイオード。
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