JP3311227B2 - メモリアドレス出力回路 - Google Patents
メモリアドレス出力回路Info
- Publication number
- JP3311227B2 JP3311227B2 JP03988396A JP3988396A JP3311227B2 JP 3311227 B2 JP3311227 B2 JP 3311227B2 JP 03988396 A JP03988396 A JP 03988396A JP 3988396 A JP3988396 A JP 3988396A JP 3311227 B2 JP3311227 B2 JP 3311227B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- output
- dram
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テム等におけるＲＯＭ及びＤＲＡＭへのアドレス信号の
出力回路に関するものである。
テム等におけるＲＯＭ及びＤＲＡＭへのアドレス信号の
出力回路に関するものである。
【０００２】
【従来の技術】一般にパーソナルコンピュータやプリン
タ等のコンピュータシステムは、マイクロプロセッサ
（以後ＣＰＵと略す）を中心としてＲＯＭ，ＲＡＭ，Ｉ
／Ｏ等により構成される。近年、システムとして大容量
のメモリを必要とするため、ＲＡＭとしてＤＲＡＭを使
用することは一般的である。また、ＲＯＭ，ＲＡＭ，Ｉ
／Ｏ等の制御回路をＡＳＩＣにより構成することも多く
なっている。
タ等のコンピュータシステムは、マイクロプロセッサ
（以後ＣＰＵと略す）を中心としてＲＯＭ，ＲＡＭ，Ｉ
／Ｏ等により構成される。近年、システムとして大容量
のメモリを必要とするため、ＲＡＭとしてＤＲＡＭを使
用することは一般的である。また、ＲＯＭ，ＲＡＭ，Ｉ
／Ｏ等の制御回路をＡＳＩＣにより構成することも多く
なっている。
【０００３】一方、ＣＰＵにおいては性能向上のためバ
ス幅が大きくなり、ＩＣのピン数を少なくするため、ア
ドレスバスとデータバスをマルチプレックスして時分割
に使用するバス（ＡＤバス）による構成が一般的になっ
ている。
ス幅が大きくなり、ＩＣのピン数を少なくするため、ア
ドレスバスとデータバスをマルチプレックスして時分割
に使用するバス（ＡＤバス）による構成が一般的になっ
ている。
【０００４】さて、ＣＰＵがＡＤバスの構成となってい
る場合、ＲＯＭ，ＤＲＡＭ等のメモリのアドレス信号を
生成するためには、ＡＳＩＣとして構成される制御回路
において、ＣＰＵのバスサイクルの処理の時間にＡＤバ
ス上に出力されるアドレス情報をいったんラッチする必
要がある。
る場合、ＲＯＭ，ＤＲＡＭ等のメモリのアドレス信号を
生成するためには、ＡＳＩＣとして構成される制御回路
において、ＣＰＵのバスサイクルの処理の時間にＡＤバ
ス上に出力されるアドレス情報をいったんラッチする必
要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、メモリ
の大容量化に伴い、メモリへのアドレス信号も多数本必
要となるため、アドレス信号を出力するＡＳＩＣも多数
のピンを使用しなければならなかった。これは、システ
ムを構成するプリント基板の小型化及び価格低下の妨げ
となっていた。
の大容量化に伴い、メモリへのアドレス信号も多数本必
要となるため、アドレス信号を出力するＡＳＩＣも多数
のピンを使用しなければならなかった。これは、システ
ムを構成するプリント基板の小型化及び価格低下の妨げ
となっていた。
【０００６】また、増設用のＤＲＡＭを追加した場合、
ＤＲＡＭのアドレス信号の負荷が重くなるため、ドライ
ブ能力の大きい出力バッファを準備する必要があった。
これは放射ノイズ等の不要な雑音を増加させる要因とな
っていた。
ＤＲＡＭのアドレス信号の負荷が重くなるため、ドライ
ブ能力の大きい出力バッファを準備する必要があった。
これは放射ノイズ等の不要な雑音を増加させる要因とな
っていた。
【０００７】本発明は、かかる問題に鑑みなされたもの
であり、メモリへのアドレス信号の出力に要する出力ピ
ンを極力少なくするとともに、メモリの増設時でも、ア
ドレス信号の負荷を均等にするようなメモリへのアドレ
ス出力回路を提供しようとするものである。
であり、メモリへのアドレス信号の出力に要する出力ピ
ンを極力少なくするとともに、メモリの増設時でも、ア
ドレス信号の負荷を均等にするようなメモリへのアドレ
ス出力回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＤＲＡＭへのアドレス信号がロウアドレ
スとカラムアドレスのマルチプレックスされたものであ
るため、アドレス信号の本数が少ないことに着目したも
のであり、以下の構成を備える。
め、本発明は、ＤＲＡＭへのアドレス信号がロウアドレ
スとカラムアドレスのマルチプレックスされたものであ
るため、アドレス信号の本数が少ないことに着目したも
のであり、以下の構成を備える。
【０００９】入力されたアドレスをラッチするアドレス
ラッチ部と、 前記アドレスラッチ部にラッチされたアド
レスの上位と下位とを２つの入力とし、２つの入力のう
ちいずれかを第１の選択信号に応じて出力する第１の選
択部と、 前記アドレスラッチ部にラッチされたアドレス
の上位と下位とを２つの入力とし、２つの入力のうちい
ずれかを第２の選択信号に応じて出力する第２の選択部
と、 前記アドレスラッチ部にラッチされたアドレスによ
り示されるメモリブロックがＲＯＭの場合には、前記第
１の選択部からアドレス上位を、前記第２の選択部から
アドレス下位を並列に出力させ、メモリブロックがＤＲ
ＡＭの場合には、前記第１の選択部から、前記アドレス
の上位と下位とを時系列的に出力させ、メモリブロック
が増設ＤＲＡＭである場合には、前記第２の選択部か
ら、前記アドレスの上位と下位とを時系列的に出力させ
る制御部とを備える。
ラッチ部と、 前記アドレスラッチ部にラッチされたアド
レスの上位と下位とを２つの入力とし、２つの入力のう
ちいずれかを第１の選択信号に応じて出力する第１の選
択部と、 前記アドレスラッチ部にラッチされたアドレス
の上位と下位とを２つの入力とし、２つの入力のうちい
ずれかを第２の選択信号に応じて出力する第２の選択部
と、 前記アドレスラッチ部にラッチされたアドレスによ
り示されるメモリブロックがＲＯＭの場合には、前記第
１の選択部からアドレス上位を、前記第２の選択部から
アドレス下位を並列に出力させ、メモリブロックがＤＲ
ＡＭの場合には、前記第１の選択部から、前記アドレス
の上位と下位とを時系列的に出力させ、メモリブロック
が増設ＤＲＡＭである場合には、前記第２の選択部か
ら、前記アドレスの上位と下位とを時系列的に出力させ
る制御部とを備える。
【００１０】
【発明の実施の形態】図１は本発明の特徴を最もよく表
す図面であり、以下図に従って本発明に係る実施例を詳
細に説明する。
す図面であり、以下図に従って本発明に係る実施例を詳
細に説明する。
【００１１】図１において、１はＲＯＭ、２及び３はＤ
ＲＡＭであり、特に３は増設用のＤＲＡＭである。４は
アドレス制御部である。５は図示されていないＣＰＵの
ＡＤバスであり、また６，９はＣＰＵからの制御信号で
あり、アドレス制御部４の入力となる。制御信号６によ
りＡＤバス５上に出力されたアドレス情報がアドレス制
御部４にラッチされることになる。ラッチされたアドレ
ス情報は分割されてアドレス信号７及び８としてＲＯＭ
１及びＤＲＡＭ２，３に出力される。分割されたアドレ
ス情報の下位側がアドレス信号７であり、ＤＲＡＭ２の
アドレス入力及びＲＯＭ１の下位のアドレス入力に接続
され、また分割されたアドレス情報の上位側がアドレス
信号８であり、増設用ＤＲＡＭ３のアドレス入力及びＲ
ＯＭ１の上位のアドレス入力に接続される。このよう
に、ラッチされたアドレス信号をＤＲＡＭの異なるブロ
ックに対して分割して出力することにより、ＲＯＭのア
ドレス信号と共通化することができ、ＡＳＩＣにおける
メモリへのアドレス信号のピン数を少なくおさえること
ができる。
ＲＡＭであり、特に３は増設用のＤＲＡＭである。４は
アドレス制御部である。５は図示されていないＣＰＵの
ＡＤバスであり、また６，９はＣＰＵからの制御信号で
あり、アドレス制御部４の入力となる。制御信号６によ
りＡＤバス５上に出力されたアドレス情報がアドレス制
御部４にラッチされることになる。ラッチされたアドレ
ス情報は分割されてアドレス信号７及び８としてＲＯＭ
１及びＤＲＡＭ２，３に出力される。分割されたアドレ
ス情報の下位側がアドレス信号７であり、ＤＲＡＭ２の
アドレス入力及びＲＯＭ１の下位のアドレス入力に接続
され、また分割されたアドレス情報の上位側がアドレス
信号８であり、増設用ＤＲＡＭ３のアドレス入力及びＲ
ＯＭ１の上位のアドレス入力に接続される。このよう
に、ラッチされたアドレス信号をＤＲＡＭの異なるブロ
ックに対して分割して出力することにより、ＲＯＭのア
ドレス信号と共通化することができ、ＡＳＩＣにおける
メモリへのアドレス信号のピン数を少なくおさえること
ができる。
【００１２】図２は図１におけるアドレス制御部４の構
成を示すブロック図である。図２において、２０１はア
ドレスラッチ部、２０２は制御部、２０３，２０４はＤ
ＲＡＭアクセス時にロウアドレスとカラムアドレスを切
換えるためのセレクタである。ＡＤバス５上のアドレス
情報は、ＣＰＵのアドレスラッチ信号６によりアドレス
ラッチ部１にラッチされ、アドレス信号２１４〜２１６
に分割されて出力される。アドレス信号２１４はラッチ
されたアドレス情報の最上位部であり、制御部２０２に
入力される。また制御信号９はＣＰＵから出力されるも
のであり、ＣＰＵのバスサイクルに応じて出力される。
成を示すブロック図である。図２において、２０１はア
ドレスラッチ部、２０２は制御部、２０３，２０４はＤ
ＲＡＭアクセス時にロウアドレスとカラムアドレスを切
換えるためのセレクタである。ＡＤバス５上のアドレス
情報は、ＣＰＵのアドレスラッチ信号６によりアドレス
ラッチ部１にラッチされ、アドレス信号２１４〜２１６
に分割されて出力される。アドレス信号２１４はラッチ
されたアドレス情報の最上位部であり、制御部２０２に
入力される。また制御信号９はＣＰＵから出力されるも
のであり、ＣＰＵのバスサイクルに応じて出力される。
【００１３】アドレス信号２１５及び２１６は分割され
たアドレス情報の上位及び下位であり、セレクタ２０３
及び２０４の入力に接続される。制御部２０２はアドレ
ス信号２１４及び制御信号９に基づきＣＰＵのバスサイ
クルに応じた所定のタイミングで信号２１９，２２０を
出力する。メモリデバイスは最上位アドレス信号２１４
で決定されるため、信号２１４の値に応じて、ＲＯＭと
して制御するかＤＲＡＭとして制御するか決まる。従っ
て、信号９によりバスサイクルがアドレス出力であれ
ば、信号２１４により決定できるデバイスの種類に応じ
て後述の通りにアドレス信号を制御する。
たアドレス情報の上位及び下位であり、セレクタ２０３
及び２０４の入力に接続される。制御部２０２はアドレ
ス信号２１４及び制御信号９に基づきＣＰＵのバスサイ
クルに応じた所定のタイミングで信号２１９，２２０を
出力する。メモリデバイスは最上位アドレス信号２１４
で決定されるため、信号２１４の値に応じて、ＲＯＭと
して制御するかＤＲＡＭとして制御するか決まる。従っ
て、信号９によりバスサイクルがアドレス出力であれ
ば、信号２１４により決定できるデバイスの種類に応じ
て後述の通りにアドレス信号を制御する。
【００１４】信号２１９及び２２０は各々セレクタ３及
び４の選択入力に接続されている。セレクタ３の出力信
号１７及びセレクタ４の出力信号１８は図１におけるＲ
ＯＭ１がＤＲＡＭ２、３のアドレス入力となる。
び４の選択入力に接続されている。セレクタ３の出力信
号１７及びセレクタ４の出力信号１８は図１におけるＲ
ＯＭ１がＤＲＡＭ２、３のアドレス入力となる。
【００１５】以下、図２の構成及び図３のタイミングを
参照してアドレス出力の動作を説明する。
参照してアドレス出力の動作を説明する。
【００１６】ＣＰＵはＡＤバス５にアドレス情報を出力
するとともに、制御信号６及び９を動作させる。これに
より、アドレスラッチ部１にアドレス情報がラッチされ
る。ＣＰＵからのアクセスがＲＯＭであった場合（アド
レス上位信号２１４で判定できる）、制御部２０２は出
力信号２１９及び２２０を“Ｌ”レベルとし、セレクタ
２０３及び２０４はＡ入力側を出力する。従って、この
場合ラッチされたアドレスの上位アドレス２１５及び下
位アドレス２１６が各々出力信号７及び８として出力さ
れる。
するとともに、制御信号６及び９を動作させる。これに
より、アドレスラッチ部１にアドレス情報がラッチされ
る。ＣＰＵからのアクセスがＲＯＭであった場合（アド
レス上位信号２１４で判定できる）、制御部２０２は出
力信号２１９及び２２０を“Ｌ”レベルとし、セレクタ
２０３及び２０４はＡ入力側を出力する。従って、この
場合ラッチされたアドレスの上位アドレス２１５及び下
位アドレス２１６が各々出力信号７及び８として出力さ
れる。
【００１７】一方、ＣＰＵからのアクセスがＤＲＡＭで
あった場合、動作は異なる。まず、ＤＲＡＭ２へのアク
セスの場合（最上位アドレス２１４により判定でき
る）、ＤＲＡＭ２へのアドレス信号は信号８のみ必要と
され、信号２１９を“Ｌ”レベル、信号２２０を“Ｈ”
レベルとし、ラッチされたアドレス信号の上位側の信号
２１５をＤＲＡＭのロウアドレスとして信号８から出力
する（図３タイミングＴ１）。次に、所定のタイミング
で信号２２０を“Ｌ”レベルに設定し、下位側のアドレ
ス信号２１６をカラムアドレスとして信号８から出力す
る（タイミングＴ２）。これにより、ＤＲＡＭ２にはロ
ウアドレスとして上位側、カラムアドレスとして下位側
が出力されたこととなる。尚、ＤＲＡＭ３へのアドレス
出力信号７はDon't Careであるため信号２１９のレベル
はどちらであっても良い。
あった場合、動作は異なる。まず、ＤＲＡＭ２へのアク
セスの場合（最上位アドレス２１４により判定でき
る）、ＤＲＡＭ２へのアドレス信号は信号８のみ必要と
され、信号２１９を“Ｌ”レベル、信号２２０を“Ｈ”
レベルとし、ラッチされたアドレス信号の上位側の信号
２１５をＤＲＡＭのロウアドレスとして信号８から出力
する（図３タイミングＴ１）。次に、所定のタイミング
で信号２２０を“Ｌ”レベルに設定し、下位側のアドレ
ス信号２１６をカラムアドレスとして信号８から出力す
る（タイミングＴ２）。これにより、ＤＲＡＭ２にはロ
ウアドレスとして上位側、カラムアドレスとして下位側
が出力されたこととなる。尚、ＤＲＡＭ３へのアドレス
出力信号７はDon't Careであるため信号２１９のレベル
はどちらであっても良い。
【００１８】次にＣＰＵからのアクセスが増設側のＤＲ
ＡＭ３であった場合、まず信号２１９及び２２０を
“Ｌ”レベルに設定し（タイミングＴ３）、然る後の所
定のタイミングで信号２１９を“Ｈ”レベルに設定する
（タイミングＴ４）。これにより、ＤＲＡＭ３のアドレ
ス信号は上記ＤＲＡＭ２の場合と同様にロウアドレスと
して上位側が、そしてカラムアドレスとして下位側が出
力されることとなる。
ＡＭ３であった場合、まず信号２１９及び２２０を
“Ｌ”レベルに設定し（タイミングＴ３）、然る後の所
定のタイミングで信号２１９を“Ｈ”レベルに設定する
（タイミングＴ４）。これにより、ＤＲＡＭ３のアドレ
ス信号は上記ＤＲＡＭ２の場合と同様にロウアドレスと
して上位側が、そしてカラムアドレスとして下位側が出
力されることとなる。
【００１９】尚、上記実施例ではＲＯＭへのアドレス信
号が２２本、ＤＲＡＭへのアドレス信号が１１本と丁度
分割できる場合として説明したが、ＲＯＭ，ＤＲＡＭ等
の構成によりこれらの本数は変更されるが、その場合
は、適宣組合せを変えれば良い。
号が２２本、ＤＲＡＭへのアドレス信号が１１本と丁度
分割できる場合として説明したが、ＲＯＭ，ＤＲＡＭ等
の構成によりこれらの本数は変更されるが、その場合
は、適宣組合せを変えれば良い。
【００２０】また、ＲＯＭ，ＤＲＡＭはモジュールのよ
うな複数のＩＣで構成されていても良い。更に、ＲＯＭ
ではなくＳＲＡＭ，フラッシュメモり等であっても良
い。
うな複数のＩＣで構成されていても良い。更に、ＲＯＭ
ではなくＳＲＡＭ，フラッシュメモり等であっても良
い。
【００２１】
【発明の効果】以上説明したように、本発明に係るメモ
リアドレス出力回路は、メモリへのアドレス出力ピン数
を削減することができ、装置の小型化、コスト削減が可
能になる。
リアドレス出力回路は、メモリへのアドレス出力ピン数
を削減することができ、装置の小型化、コスト削減が可
能になる。
【００２２】また、ＤＲＡＭを増設してもアドレス信号
の負荷が重くならず、バスをドライブするために、ドラ
イブ能力の高いバッファが必要なくなる。
の負荷が重くならず、バスをドライブするために、ドラ
イブ能力の高いバッファが必要なくなる。
【００２３】
【図１】実施例におけるメモリアドレス出力回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】実施例におけるアドレス制御部の構成を示すブ
ロック図である。
ロック図である。
【図３】実施例におけるＤＲＡＭのアドレス制御信号の
タイミング図である。
タイミング図である。
１ ＲＯＭ ２ ＤＲＡＭ ３ ＤＲＡＭ（増設部） ４ アドレス制御部
Claims (1)
- 【請求項１】 入力されたアドレスをラッチするアドレ
スラッチ部と、 前記アドレスラッチ部にラッチされたアドレスの上位と
下位とを２つの入力とし、２つの入力のうちいずれかを
第１の選択信号に応じて出力する第１の選択部と、 前記アドレスラッチ部にラッチされたアドレスの上位と
下位とを２つの入力とし、２つの入力のうちいずれかを
第２の選択信号に応じて出力する第２の選択部と、 前記アドレスラッチ部にラッチされたアドレスにより示
されるメモリブロックがＲＯＭの場合には、前記第１の
選択部からアドレス上位を、前記第２の選択部からアド
レス下位を並列に出力させ、メモリブロックがＤＲＡＭ
の場合には、前記第１の選択部から、前記アドレスの上
位と下位とを時系列的に出力させ、 メモリブロックが増
設ＤＲＡＭである場合には、前記第２の選択部から、前
記アドレスの上位と下位とを時系列的に出力させる制御
部とを備えることを特徴とするメモリアドレス出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03988396A JP3311227B2 (ja) | 1996-02-27 | 1996-02-27 | メモリアドレス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03988396A JP3311227B2 (ja) | 1996-02-27 | 1996-02-27 | メモリアドレス出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231128A JPH09231128A (ja) | 1997-09-05 |
| JP3311227B2 true JP3311227B2 (ja) | 2002-08-05 |
Family
ID=12565385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03988396A Expired - Fee Related JP3311227B2 (ja) | 1996-02-27 | 1996-02-27 | メモリアドレス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311227B2 (ja) |
-
1996
- 1996-02-27 JP JP03988396A patent/JP3311227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09231128A (ja) | 1997-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3386924B2 (ja) | 半導体装置 | |
| US20070103241A1 (en) | Clock signal generating circuit, semiconductor integrated circuit and method for controlling a frequency division ratio | |
| JP2539012B2 (ja) | メモリカ―ド | |
| JP2005353168A (ja) | メモリインターフェース回路及びメモリインターフェース方法 | |
| JP3311227B2 (ja) | メモリアドレス出力回路 | |
| US20060268850A1 (en) | Data input circuit and semiconductor device utilizing data input circuit | |
| JP5240473B2 (ja) | 半導体記憶装置及びリフレッシュ制御方法 | |
| JP2908890B2 (ja) | 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| US7729198B2 (en) | Synchronous memory circuit | |
| US7249226B2 (en) | Semiconductor system and memory sharing method | |
| JP3109816B2 (ja) | アドレス生成装置 | |
| JPH0676581A (ja) | 同期型スタチックメモリ | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| KR101003113B1 (ko) | 콤보 메모리용 카스 레이턴시 선택 회로 및 방법 | |
| JPH0528033A (ja) | 拡張メモリカードのメモリチツプセレクト装置 | |
| JPH1131031A (ja) | バスモジュール | |
| JPS60162287A (ja) | 画像メモリのアクセス処理装置 | |
| JPS63100550A (ja) | ビツトマツプメモリの制御方式 | |
| JPS61198344A (ja) | ブロツクデ−タ書込方式 | |
| JPH0668920B2 (ja) | Ｒｏｍ読出しテスト回路 | |
| JP2002328803A (ja) | データ変換装置及びデータ変換方法 | |
| JPH03125394A (ja) | 半導体記憶装置 | |
| JPH10171749A (ja) | メモリアクセス制御装置 | |
| JPH0553923A (ja) | 主記憶装置制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020507 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |