JP3309411B2 - Signal playback device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、例えばテープレコーダ
の速度オフセットや可変速再生中のタイムコードを基に
して調相やリシンクする際に用いて好適な信号再生装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal reproducing apparatus suitable for use in phase adjustment and resync based on, for example, a speed offset of a tape recorder or a time code during variable speed reproduction.

【０００２】[0002]

【従来の技術】マスタ側のテープレコーダから供給され
る複数チャンネルを有する映像信号等をスレーブ側のテ
ープレコーダに同期運転する方法が採られている。図１
７に示すシステム構成は、マスタ側のテープレコーダ４
０とスレーブ側のテープレコーダ４１をセクタ・ベース
・シンクロナイズさせて運転させる際のブロック構成を
示している。マスタ側のテープレコーダ４０は、リモー
トコントローラ４２と接続している。このテープレコー
ダ４０はマスタ側からの同期信号（セクタ同期信号等）
やリモートコントローラ４２を介して供給される命令に
応じて値をリモートコントローラ４２に返している。2. Description of the Related Art A method of synchronously operating a video signal or the like having a plurality of channels supplied from a master tape recorder to a slave tape recorder has been adopted. FIG.
The system configuration shown in FIG.
FIG. 2 shows a block configuration when the tape recorder 41 on the slave side is operated with sector-based synchronization. The tape recorder 40 on the master side is connected to the remote controller 42. This tape recorder 40 is a synchronization signal (sector synchronization signal, etc.) from the master side.
And returns a value to the remote controller 42 in response to a command supplied via the remote controller 42.

【０００３】また、スレーブ側のテープレコーダ４１
は、このシステムを制御するコントロールユニットを内
蔵するリモートコントローラ４３に接続している。上記
リモートコントローラ４３を介してマスタ側からの同期
を取るためのオーディオ信号から抜き出した情報である
ワード同期信号、セクタ同期信号及びセクタアドレス
が、上記リモートコントローラ４３に供給されている。
上記ワード情報が時間情報よりも細かな情報である。こ
れらの情報を基にスレーブ側のテープレコーダ４１は、
リモートコントローラ４３によって制御される。この
際、使用するテープレコーダがディジタル信号を扱う場
合、両者のサンプリング周波数は、必ず一致させておく
必要がある。実際のデータは、国際電気電子学会のＩＥ
ＥＥ−４８８規格のバスを介してデータの送受が行われ
る。このマスタ側から出力されるＴＣを同期信号として
スレーブ側を同期させるセクタ・ベース・シンクロナイ
ズした運転が行われる。Further, a tape recorder 41 on the slave side
Is connected to a remote controller 43 containing a control unit for controlling this system. A word synchronization signal, a sector synchronization signal, and a sector address, which are information extracted from an audio signal for synchronizing from the master via the remote controller 43, are supplied to the remote controller 43.
The word information is finer information than the time information. Based on this information, the tape recorder 41 on the slave side
It is controlled by the remote controller 43. At this time, if the tape recorder used handles digital signals, the sampling frequencies of the two must always be matched. Actual data is from IE of IEEJ
Data is transmitted and received via the EE-488 standard bus. A sector-based synchronized operation for synchronizing the slave side with the TC output from the master side as a synchronization signal is performed.

【０００４】また、図１８に示すシステム構成は、タイ
ムコード・シンクロナイズの同期運転を行わせるために
外部にタイミングコード・シンクロナイザ４７を配設し
た場合の構成を示している。このシステムは、入力端子
４４からコンポジットビデオ信号を各機器の映像信号に
対する外部同期信号としてそれぞれ例えばマスタ側のビ
デオ機器４５及びスレーブ側のディジタル・マルチチャ
ンネル・テープレコーダ４６に供給している。このシス
テムの制御は、リモートコントローラ４８が行い、リモ
ートコントローラ４８が出力する命令は、例えば早送り
（ＦＦ）、巻戻し（ＲＥＷ）や再生（ＰＢ）等のコマン
ドがステーブ側のディジタル・マルチチャンネル・テー
プレコーダ４６、タイミングコード・シンクロナイザ４
７を介してビデオ機器に供給されている。[0004] The system configuration shown in FIG. 18 shows a configuration in which a timing code synchronizer 47 is externally provided to perform a synchronous operation of time code synchronization. In this system, a composite video signal is supplied from an input terminal 44 to a video device 45 on the master side and a digital multi-channel tape recorder 46 on the slave side, for example, as an external synchronization signal for the video signal of each device. The control of this system is performed by a remote controller 48, and commands output by the remote controller 48 include, for example, fast forward (FF), rewind (REW), and playback (PB) commands. Recorder 46, timing code synchronizer 4
7 to the video equipment.

【０００５】この同期運転を行う場合、上記マスタ側の
ビデオ機器は、ＴＣ（以下ＴＣと略す）を上記タイムコ
ード・シンクロナイザ４７のマスタ側４７ａに供給し、
上記スレーブ側のディジタル・マルチチャンネル・テー
プレコーダ４６はＴＣを上記タイムコード・シンクロナ
イザ４７のスレーブ側４７ｂに供給している。When performing this synchronous operation, the master side video equipment supplies TC (hereinafter abbreviated as TC) to the master side 47a of the time code synchronizer 47,
The slave digital multi-channel tape recorder 46 supplies the TC to the slave 47b of the time code synchronizer 47.

【０００６】最初、早送り（ＦＦ）や巻戻し（ＲＥＷ）
のコマンドを供給して所望のテープ位置の範囲内に入っ
たならば、タイムコード・シンクロナイザ４７は、例え
ばスレーブ側から供給されたＴＣを基準にして調相用の
コマンドをリモートコントローラ４８は出力して調相を
行う。上記早送り（ＦＦ）や巻戻し（ＲＥＷ）中もＴＣ
はタイムコード・シンクロナイザ４７に供給している。
上記調相期間中のテープ速度の制御は、タイムコード・
シンクロナイザ４７から出力される外部位相信号（EXT
PHASE)を用いて行う。この調相期間中に上記外部位相信
号（EXT PHASE)を用いて可変速再生を行って制御するこ
ともできる。このようにして調相が取れた後、上記コン
ポジットビデオ信号に同期して再生モードに移行してテ
ープ走行が制御される。この一連の制御は、いわゆるタ
イムコードチェースと呼ばれている。First, fast forward (FF) and rewind (REW)
, The time code synchronizer 47 outputs a command for phase adjustment based on, for example, the TC supplied from the slave side, and the remote controller 48 outputs the command for phase adjustment. Phase. TC during fast forward (FF) and rewind (REW)
Is supplied to the time code synchronizer 47.
Control of the tape speed during the above-mentioned phase adjustment
An external phase signal (EXT) output from the synchronizer 47
PHASE). During the phase adjustment period, variable speed reproduction can be performed using the external phase signal (EXT PHASE) for control. After the phase is thus adjusted, the mode is shifted to the reproduction mode in synchronization with the composite video signal, and the tape running is controlled. This series of controls is called a so-called time code chase.

【０００７】上記機器間の調相は上述した外部同期用の
コンポジットビデオ信号の入力がなくても行うことが可
能であるが、上記コンポジットビデオ信号がないときＴ
Ｃが完全に一致しているときとズレが生じているときで
はフォーマットは全く同じでも微妙な食い違いが生じて
しまうので必要である。特に、マスタ側のビデオ機器が
アナログテープレコーダの場合、共に基準となる幅も機
器毎にばらつきがあることからこれを用いることによっ
て生じるワウフラッタ等を改善することができる。The phase adjustment between the devices can be performed without input of the above-described composite video signal for external synchronization.
This is necessary because when the format is completely the same when C completely matches and when there is a deviation, a slight discrepancy occurs. In particular, when the video device on the master side is an analog tape recorder, since the reference width varies from device to device, wow and flutter caused by using the same can be improved.

【０００８】なお、一部のメーカのタイムコード・シン
クロナイザにおいて図中の破線で示すように早送り（Ｆ
Ｆ）、あるいは巻戻し（ＲＥＷ）を行って同期させる際
に直接的にディジタル・マルチチャンネル・テープレコ
ーダ４６へ位相のズレ量を電圧で制御する外部速度信号
（EXT SPEED)で行う場合がある。[0008] In some time code synchronizers of some manufacturers, fast-forward (F
F) or an external speed signal (EXT SPEED) for controlling the amount of phase shift to the digital multi-channel tape recorder 46 directly by voltage when synchronizing by performing rewinding (REW).

【０００９】さらに、図１９に示すシステム構成は、上
述したシステム構成を応用してビデオ機器５０とディジ
タルマルチチャンネル・テープレコーダ５１をタイムコ
ード・シンクロナイザ５３で同期運転させながら、上記
ディジタル・マルチチャンネル・テープレコーダ５１と
もう一台のディジタルマルチチャンネル・テープレコー
ダ５２をセクタ・ベース・シンクロナイズを併用した構
成を示している。Further, the system configuration shown in FIG. 19 applies the above-described system to the digital multi-channel tape recorder 51 while synchronizing the video equipment 50 and the digital multi-channel tape recorder 51 with a time code synchronizer 53. A configuration in which a tape recorder 51 and another digital multi-channel tape recorder 52 are used together with sector-based synchronization is shown.

【００１０】この場合、入力端子４９から外部同期用に
コンポジットビデオ信号がビデオ機器５０とマスタ側の
ディジタル・マルチチャンネル・テープレコーダ５１に
供給されている。このとき、上記ビデオ機器５０はタイ
ムコードをタイムコード・マスタとしてタイムコード・
シンクロナイザ５３のマスタ側５３ａに供給し、上記デ
ィジタル・マルチチャンネル・テープレコーダ５１はタ
イムコード・スレーブとして上記タイムコード・シンク
ロナイザ５３のスレーブ側５３ｂに供給している。タイ
ムコード・シンクロナイザ５３は、この供給されるＴＣ
のズレを位相差としてディジタル・マルチチャンネル・
テープレコーダ５１に外部位相信号を供給している。In this case, a composite video signal for external synchronization is supplied from an input terminal 49 to a video device 50 and a digital multi-channel tape recorder 51 on the master side. At this time, the video device 50 uses the time code as the time code master and
The digital multi-channel tape recorder 51 supplies the data to the master 53a of the synchronizer 53, and supplies the time to the slave 53b of the time code synchronizer 53 as a time code slave. The time code synchronizer 53 uses the supplied TC
Digital multi-channel
An external phase signal is supplied to the tape recorder 51.

【００１１】上記マスタ側のディジタル・マルチチャン
ネル・テープレコーダ５１とスレーブ側のディジタル・
マルチチャンネル・テープレコーダ５２は、リモートコ
ントローラ５４、５５の２台を用いてセクタ・ベース・
シンクロナイズを行う。このディジタル・マルチチャン
ネル・テープレコーダ５１は、リモートコントローラ５
４に同期信号を供給する。この供給される同期信号をリ
モートコントローラ５４はワード同期信号、セクタ同期
信号及びセクタアドレスをリモートコントローラ５５に
供給してスレーブ側のディジタル・マルチチャンネル・
テープレコーダ５２と同期運転させている。The master digital multi-channel tape recorder 51 and the slave digital
The multi-channel tape recorder 52 is a sector-based tape recorder using two remote controllers 54 and 55.
Synchronize. This digital multi-channel tape recorder 51 includes a remote controller 5
4 is supplied with a synchronization signal. The remote controller 54 supplies the supplied synchronizing signal to the remote controller 55 with the word synchronizing signal, the sector synchronizing signal and the sector address, and outputs the digital multi-channel data on the slave side.
Synchronous operation with the tape recorder 52 is performed.

【００１２】このように構成することによって、従来の
システムに何ら変更を加えることなく、例えば上記ディ
ジタル・マルチチャンネル・テープレコーダ５２が４８
チャンネルの場合、２台を同時に同期運転して９６チャ
ンネルに拡張して使用することができる。With such a configuration, for example, the digital multi-channel tape recorder 52 can be used without changing the conventional system at all.
In the case of a channel, two units can be operated synchronously and expanded to 96 channels.

【００１３】[0013]

【発明が解決しようとする課題】ところで、セクタ・ベ
ース・シンクロナイズは、従来から容易に可能な技術で
あるが、上述したように例えばチャンネル数を９６チャ
ンネルに拡張して使用してトラックダウン等のＭＡ作業
を行うとき、タイムコード・シンクロナイズが必要であ
る。By the way, sector-based synchronization is a technique which can be easily performed in the past. However, as described above, for example, the number of channels is expanded to 96 and used to reduce track down or the like. When performing MA work, time code synchronization is required.

【００１４】ところが、タイムコード・シンクロナイズ
を行うための外付けのシンクロナイザは、非常に高価な
装置である。上記機器を購入してシステムアップする場
合ユーザは、かなり大きな負担を強いられることになっ
てしまう。However, an external synchronizer for performing time code synchronization is a very expensive device. When purchasing the above equipment and upgrading the system, the user is forced to bear a considerable burden.

【００１５】上述したシンクロナイザを使ってタイムコ
ードチェースする場合、マスタ機／スレーブ機のＴＣは
共に、上述したように入力される例えばコンポジットビ
デオ信号に同期していなければならない。すなわち例え
ばSMPTE(Society of Movie Picture and Television En
gineerings) 〈DF〉規格で同期運転する場合、厳密に基
準フレーム長が29.97Hz でなければ調相することができ
ない。When time code chase is performed using the synchronizer described above, both the TCs of the master unit / slave unit must be synchronized with, for example, a composite video signal input as described above. That is, for example, SMPTE (Society of Movie Picture and Television En
gineerings) <DF> In the case of synchronous operation, the phase cannot be adjusted unless the reference frame length is strictly 29.97Hz.

【００１６】また、前述したマスタ側の機器がアナログ
テープレコーダの場合、アナログテープレコーダは、動
作時、基準速度に対して約0.1 −0.3 ％程度のテープ巻
径によって異なる速度オフセットがあるため、目標のア
ドレス／位相に到達しなかったり、または一度位相がロ
ックしても上記ロック状態から外れてしまい安定に調相
することができない場合があった。このため、上記ＭＡ
作業は、ほとんどビデオ信号に同期したＴＣを使う環境
に限定されていた。In the case where the above-mentioned master device is an analog tape recorder, the analog tape recorder has a different speed offset depending on the tape winding diameter of about 0.1-0.3% of the reference speed during operation. In some cases, the address / phase does not reach, or even if the phase is locked, the locked state is deviated and the phase cannot be stably adjusted. Therefore, the above MA
Work was mostly limited to environments using TC synchronized with the video signal.

【００１７】そこで、本発明は上述の実情に鑑み、同期
運転に用いる例えばテープレコーダに上記シンクロナイ
ザを内蔵して安価にシステムが構築することができるよ
うにする信号再生装置の提供を目的とするものである。In view of the above circumstances, it is an object of the present invention to provide a signal reproducing apparatus which incorporates the synchronizer in, for example, a tape recorder used for synchronous operation so that a system can be constructed at low cost. It is.

【００１８】[0018]

【課題を解決するための手段】本発明に係る信号再生装
置は、再生信号中のアドレス情報と外部からのマスタア
ドレス情報との位相差に基づいて再生サーボ制御を行う
信号再生装置であって、外部から供給されるマスタアド
レス情報に対して実際に検出されたアドレス情報との位
相差を検出する位相差検出手段と、該位相差検出手段か
らの出力信号を基にマスタ側の機器のアドレス情報の更
新速度を上記マスタアドレス情報の周期から算出し、通
常の再生時の制御曲線の基準値を上記マスタ側の機器の
アドレス情報の更新速度に応じて補正し、補正されて得
られた制御曲線を用いて再生サーボ制御を行うサーボ制
御手段とを有することにより、上述の課題を解決する。A signal reproducing apparatus according to the present invention is a signal reproducing apparatus for performing reproduction servo control based on a phase difference between address information in a reproduction signal and external master address information, Phase difference detecting means for detecting a phase difference between the externally supplied master address information and the actually detected address information; and address information of the master device based on an output signal from the phase difference detecting means. The update speed of the master address information is calculated from the period of the master address information, and the reference value of the control curve at the time of normal reproduction is corrected according to the update speed of the address information of the device on the master side, and the corrected control curve is obtained. The above-mentioned problem is solved by having a servo control means for performing the reproduction servo control by using.

【００１９】ここで、上記サーボ制御手段は、通常の再
生時の制御曲線を基準としてこの制御曲線に検出したマ
スタ側の機器の再生速度に応じて検出した検出量の値を
加算、または減算して補正して位相制御している。この
ように補正してリールモータ及びキャプスタンモータに
対してＴＣを基にしたサーボ制御を行うと共に、例えば
ＴＣ同期モード、再生リジェネモード、外部位相モード
等の各モード時に調相制御するため基準信号を制御して
可変速再生にも対応して制御させている。Here, the servo control means adds or subtracts a value of a detection amount detected in accordance with the detected reproduction speed of the device on the master side with respect to the control curve at the time of normal reproduction. Phase correction. The reference signal for performing the servo control based on the TC for the reel motor and the capstan motor after the correction in such a manner and performing the phase adjustment control in each mode such as a TC synchronous mode, a reproduction regeneration mode, and an external phase mode. To be controlled in accordance with variable speed reproduction.

【００２０】また、上記アドレス情報は、例えばテープ
レコーダから供給されるタイムコード（ＴＣ）を用いる
場合があるがこの他にコード発生器等でデータフォーマ
ットに応じて生成した情報を用いて行ってもよい。For the address information, a time code (TC) supplied from, for example, a tape recorder may be used. Alternatively, the address information may be obtained by using information generated according to a data format by a code generator or the like. Good.

【００２１】[0021]

【作用】本発明に係る信号再生装置は、マスタ側の機器
のアドレス情報が基準フレーム長に対してズレを持って
いても外部からのアドレス情報による位相差検出手段で
検出した情報を基に算出された更新速度に応じて通常の
再生時の制御基準値、例えば速度オフセット等で補正し
てサーボ制御することによってアドレス制御及び位相制
御を行い、位相のロック状態を安定に維持する。また、
可変速再生、いわゆるバリスピード再生においても同様
にアドレス制御及び位相制御を行い、位相のロック状態
を安定に維持している。In the signal reproducing apparatus according to the present invention, even if the address information of the master-side device has a deviation from the reference frame length, it is calculated based on the information detected by the phase difference detecting means based on the external address information. Address control and phase control are performed by performing servo control with correction using a control reference value at the time of normal reproduction, for example, a speed offset or the like, according to the updated update speed, thereby stably maintaining a phase locked state. Also,
In variable speed reproduction, so-called varispeed reproduction, address control and phase control are similarly performed to stably maintain a phase locked state.

【００２２】[0022]

【実施例】以下、本発明に係る信号再生装置の第１の実
施例について図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the signal reproducing apparatus according to the present invention will be described below with reference to the drawings.

【００２３】図１は、本発明の信号再生装置における概
略的なシステム構成示している。ここで、上記信号再生
装置は、複数の例えばテープレコーダ等の機器同士を接
続して同期運転させるために用いている。図１に示す信
号再生装置は、同期運転するシステムにおいて外部から
供給されるマスタアドレス情報に対して実際に検出され
たアドレス情報との位相差を検出する位相差検出手段で
あるＴＣ検出部１２と、該ＴＣ検出部１２からの出力信
号を基にマスタ側の機器のアドレス情報の更新速度を上
記マスタアドレス情報の周期から更新速度を算出して当
該更新速度に応じて通常の再生時の制御基準値を補正し
て位相制御するサーボ制御手段であるサーボ制御部１３
からなる構成で各テープレコーダを制御している。FIG. 1 shows a schematic system configuration of a signal reproducing apparatus according to the present invention. Here, the signal reproducing apparatus is used for connecting a plurality of devices such as a tape recorder and performing synchronous operation. The signal reproducing apparatus shown in FIG. 1 includes a TC detecting unit 12 which is a phase difference detecting means for detecting a phase difference between master address information supplied from the outside and actually detected address information in a system operating synchronously. The update speed of the address information of the master device is calculated from the cycle of the master address information based on the output signal from the TC detection unit 12, and the control reference at the time of normal reproduction is calculated according to the update speed. Servo control unit 13 serving as servo control means for correcting the value and controlling the phase
Each of the tape recorders is controlled by the following configuration.

【００２４】この信号再生装置において、入力端子１０
を介してシンクロナイザ部１１内の上記ＴＣ検出部１２
に外部ＴＣが供給されている。外部に設けたテープレコ
ーダやコード発生器等から供給されるタイムコード（Ｔ
Ｃ）を用いる。また、上記ＴＣ検出部１２はテープに記
録した情報をヘッド２４を介して再生した再生ＴＣを入
力している。In this signal reproducing apparatus, the input terminal 10
Through the TC detector 12 in the synchronizer 11
Is supplied with an external TC. Time code (T) supplied from an external tape recorder or code generator
C) is used. Further, the TC detection section 12 inputs a reproduction TC obtained by reproducing information recorded on a tape via a head 24.

【００２５】ＴＣ検出部１２は、外部ＴＣと再生ＴＣの
位相差をカウント値にしてサーボ制御部１３に供給して
いる。また、ＴＣ検出部１２は、それぞれ外部ＴＣアド
レスと再生ＴＣアドレスをサーボ制御部１３に供給して
いる。The TC detector 12 supplies the servo controller 13 with the phase difference between the external TC and the reproduced TC as a count value. Further, the TC detection unit 12 supplies the external TC address and the reproduction TC address to the servo control unit 13, respectively.

【００２６】サーボ制御部１３は、可変速再生モード、
いわゆるバリシンクモードにおいて速度検出処理を行っ
てマスタ側のテープ走行速度を検出し、この検出量に応
じた例えば後述するバリベース制御に基づく補正値（バ
リベース値）と通常の再生時制御量に基づく制御基準値
の和をバリシンク値として出力している。シンクロナイ
ザ部１１内に設けた各部の動作及び制御は、この速度検
出処理を含む各種の制御について後段で詳述する。サー
ボ制御回路１３は後述するキャプスタンモータ駆動回路
部１９とリールモータ駆動回路部２１にそれぞれサーボ
制御信号を出力している。The servo control unit 13 has a variable speed reproduction mode,
In the so-called varisync mode, a speed detection process is performed to detect the tape running speed on the master side, and a correction value (varibase value) based on, for example, a varibase control described later and a control based on a normal control amount during reproduction are performed. The sum of the reference values is output as a varisync value. The operation and control of each unit provided in the synchronizer unit 11 will be described later in detail with respect to various controls including the speed detection processing. The servo control circuit 13 outputs a servo control signal to a capstan motor drive circuit section 19 and a reel motor drive circuit section 21, which will be described later.

【００２７】上記バリシンク値は、コミニュケーション
ＲＡＭ１４を介してデータコマンド解析部１５に供給し
ている。このデータコマンド解析部１５は、表示及びキ
ーボード１６からコマンドや目標アドレス等のデータが
供給される。データコマンド解析部１５は、ステータ
ス、コマンドの解析をメインＣＰＵ（ＭＣ）で行い、イ
ンターフェース等の役割も担っている。データコマンド
解析部１５は、データ解析されたステータス情報、例え
ばモード情報やサンプリング周波数等の情報をクロック
信号発生部１７に供給している。The varisync value is supplied to the data command analysis unit 15 via the communication RAM 14. The data command analyzer 15 is supplied with data such as commands and target addresses from the display and keyboard 16. The data command analysis unit 15 analyzes the status and command by the main CPU (MC), and also plays a role of an interface or the like. The data command analyzer 15 supplies status information obtained by data analysis, for example, information such as mode information and sampling frequency to the clock signal generator 17.

【００２８】クロック信号発生部１７は供給された情報
に基づき必要とされる基準クロックをキャプスタンモー
タ駆動回路１８に供給している。キャプスタンモータ駆
動回路１８は、上記サーボ制御部１３からのサーボ制御
信号を入力して上記基準クロックでキャプスタンモータ
１９を回転駆動させる駆動制御信号を出力する。The clock signal generator 17 supplies a required reference clock to the capstan motor drive circuit 18 based on the supplied information. The capstan motor drive circuit 18 receives the servo control signal from the servo control unit 13 and outputs a drive control signal for rotating the capstan motor 19 with the reference clock.

【００２９】キャプスタンモータ１９は、供給される駆
動制御信号に応じて回転駆動されると共に、周波数発生
器（ＦＧ）２０に内蔵するモータが回転して回転数に比
例した周波数に基づく信号をリールモータ駆動回路部２
１に供給すると共に、上記キャプスタンモータ駆動回路
部１８に供給する。キャプスタンモータ駆動回路部１８
は実際に回転するキャプスタンモータ１９の回転状況と
サーボ制御回路１３から出力される前記サーボ制御信号
に応じて駆動制御信号をキャプスタンモータ１９に出力
している。The capstan motor 19 is driven to rotate in response to a supplied drive control signal, and a motor built in a frequency generator (FG) 20 rotates to output a signal based on a frequency proportional to the rotation speed. Motor drive circuit 2
1 and to the capstan motor drive circuit 18. Capstan motor drive circuit section 18
Outputs a drive control signal to the capstan motor 19 according to the rotation state of the capstan motor 19 that actually rotates and the servo control signal output from the servo control circuit 13.

【００３０】リールモータ駆動回路部２１も同様に実際
に回転するキャプスタンモータ１９の回転状況を示すＦ
Ｇ信号や例えば早送り（ＦＦ）や巻戻し（ＲＥＷ）モー
ド等において、目標のアドレスにテープ走行させる場
合、ヘッド２４を介して再生された再生ＴＣに基づくサ
ーボ制御信号で例えばそれぞれ送り側のリールモータ２
２、受け側のリールモータ２３の回転速度等を制御して
目標のアドレス近傍の範囲内に入るように高速制御して
いる。目標のアドレスに対して許容範囲内に入った場
合、調相にモードを移行する。Similarly, the reel motor drive circuit section 21 also indicates F which indicates the rotation state of the capstan motor 19 which actually rotates.
When a tape is run to a target address in a G signal or, for example, in a fast-forward (FF) or rewind (REW) mode, for example, a reel motor on the feed side is used for a servo control signal based on the reproduction TC reproduced via the head 24. 2
2. High-speed control is performed such that the rotation speed of the reel motor 23 on the receiving side is controlled to fall within the range near the target address. If the target address falls within the allowable range, the mode is shifted to the phase adjustment.

【００３１】調相時、キャプスタンモータ１９は、シン
クロナイズ部１１からのＴＣに基づく制御が行われる。
この調相完了後に図示していない他の信号再生装置と同
期運転して信号を再生出力する。At the time of phase adjustment, the capstan motor 19 is controlled based on TC from the synchronizing unit 11.
After the completion of the phase adjustment, a signal is reproduced and output by performing a synchronous operation with another signal reproducing device (not shown).

【００３２】さらに、信号再生装置に内蔵される上記シ
ンクロナイズ部１１の動作及び制御について図面を参照
しながら詳細に説明する。図２は、本発明の信号再生装
置のＴＣを用いたシンクロナイズ部１１による目標アド
レスへのテープ供給、調相及び再生という追込み制御、
いわゆるタイムコード（ＴＣ）チェース（以下ＴＣチェ
ースと略す）の概略的な動作を示す状態遷移図である。
このＴＣチェースには、アドレスモードとフリーモード
の２つのチェースモードがある。Further, the operation and control of the synchronizing section 11 built in the signal reproducing apparatus will be described in detail with reference to the drawings. FIG. 2 is a timing chart of the synchronizing unit 11 using the TC of the signal reproducing apparatus according to the present invention.
FIG. 3 is a state transition diagram showing a schematic operation of a so-called time code (TC) chase (hereinafter abbreviated as TC chase).
This TC chase has two chase modes: an address mode and a free mode.

【００３３】上記アドレスモードは一端外部ＴＣの同期
した後もストップキーまたは“TCCHASE"キーが押される
まで外部ＴＣに対し再調相動作を行うモードである。こ
のため、このアドレスモードは、外部ＴＣに欠落やエラ
ーがなく、連続して記録されている場合に用いられる。The address mode is a mode in which the phase adjustment operation is performed on the external TC even after the external TC is once synchronized until the stop key or the "TCCHASE" key is pressed. For this reason, this address mode is used when there is no missing or error in the external TC and continuous recording is performed.

【００３４】また、フリーモードは一端外部ＴＣの同期
した位相制御完了後ではＴＣチェース動作が解除され通
常の再生モードに戻るモードである。このフリーモード
は、上記アドレスモードの使用条件と逆に外部ＴＣが連
続して記録されておらず、外部ＴＣに欠落やエラーがあ
る場合に用いられる。このフリーモードは制御方法とし
て上記アドレスモードの説明に含めることができるので
説明を省略する。The free mode is a mode in which the TC chase operation is canceled after the phase control synchronized with the external TC is completed, and the operation returns to the normal reproduction mode. The free mode is used when the external TC is not continuously recorded, contrary to the use condition of the address mode, and the external TC is missing or has an error. Since the free mode can be included in the description of the address mode as a control method, the description is omitted.

【００３５】図２に示すこの状態遷移は上記アドレスモ
ードの場合である。この状態遷移に沿って説明すると、
通常のモード状態３０は、通常の再生モードにおいてス
トップ状態を示している（ステータスを示すエッジフラ
グ“００Ｈ”を出力）。通常のモード状態３０は、信号
再生装置のリモートの状態においてシンクオフセット値
ＳＯを設定した上で、ＴＣチェースモードのコマンドが
入力されると、ロケート制御によるアドレス追込み制御
の状態制御であるＴＬＯＣ状態３１に移行する。This state transition shown in FIG. 2 is in the case of the address mode. Explaining along this state transition,
The normal mode state 30 indicates a stop state in the normal reproduction mode (outputs an edge flag “00H” indicating a status). The normal mode state 30 is a TLOC state 31 which is a state control of the address adding control by the locate control when a TC chase mode command is input after setting the sync offset value SO in the remote state of the signal reproducing apparatus. Move to

【００３６】信号再生装置本体は、図１に示すＴＣ検出
部１２で入力されている外部タイムコードＴＣ_EXT と現
在テープから再生した再生タイムコードＴＣ_PBをそれぞ
れ検出する。このＴＣ検出については後段で詳述する。
検出された上記外部タイムコードＴＣ_EXT と再生タイム
コードＴＣ_PBと予め設定した上記シンクオフセット値Ｓ
Ｏを基にアドレス差ΔＡＤを求めると、上記アドレス差
ΔＡＤは、上記３つのパラメータと ΔＡＤ＝｛（ＴＣ_EXT −ＳＯ）−ＴＣ_PB｝ ・・・・・（１） の関係で示される。ここで使用するシンクロナイザ部１
１を内蔵した信号再生装置は、例えばディジタル・マル
チチャンネル・テープレコーダでマルチチャンネルの記
録を行う上で有効なダッシュフォーマットを使用する装
置である。The signal reproducing apparatus main body detects the external time code TC _EXT inputted by the TC detecting section 12 shown in FIG. 1 and the reproduction time code TCP _PB currently reproduced from the tape. This TC detection will be described in detail later.
The detected external time code TC _EXT , the reproduced time code TC _PB and the preset sync offset value S
When the address difference ΔAD is obtained based on O, the address difference ΔAD is represented by the following three parameters and ΔAD = {(TC _EXT −SO) −TC _PB } (1). Synchronizer unit 1 used here
1 is a device that uses a dash format that is effective in performing multi-channel recording with a digital multi-channel tape recorder, for example.

【００３７】このＴＬＯＣ状態３１は、上記アドレス差
ΔＡＤが、上記ダッシュフォーマットにおけるフレーム
で ΔＡＤ ＜ ±３フレーム ・・・・・（２） の条件を満足するまでリールモータのサーボ制御によっ
てロケート制御してアドレス追込み制御を行う。このと
きモードを示すステータスを示すエッジフラグは“８８
Ｈ”を出力している。In the TLOC state 31, the location control is performed by the reel motor servo control until the address difference ΔAD satisfies the condition of ΔAD <± 3 frames (2) in the frame in the dash format. Performs address addition control. At this time, the edge flag indicating the status indicating the mode is “88”.
H "is output.

【００３８】このアドレス追込み条件が満足した場合、
上記ＴＬＯＣ状態３１は、速度制御を行うＴＰＨＡＳＥ
状態３２に状態遷移をする（ステータスを示すエッジフ
ラグ“８４Ｈ”を出力）。信号再生装置は、この装置に
配設しているクラッチ（図示せず）をオン状態にして上
記リールサーボからキャプスタンサーボに切り換える。
このＴＰＨＡＳＥ状態３２は、このＴＰＨＡＳＥ状態３
２に状態遷移したとき、直ぐにバリシンク再生モード、
すなわち基準とするクロックをメインＣＰＵの制御で可
変速のクロックを発生させこのクロックに基づく同期再
生を行うモードである。When the address adding condition is satisfied,
The TLOC state 31 is a TPHASE for performing speed control.
The state transitions to the state 32 (the edge flag “84H” indicating the status is output). The signal reproducing device turns on a clutch (not shown) provided in the device to switch from the reel servo to the capstan servo.
The TPHASE state 32 corresponds to the TPHASE state 3
When the state transitions to 2, the vari-sync playback mode immediately
That is, in this mode, a variable-speed clock is generated under the control of the main CPU as a reference clock, and synchronous reproduction is performed based on this clock.

【００３９】バリシンク再生モードで、信号再生装置は
キャプスタンモータ１９の回転を可変速、いわゆるバリ
スピード制御を行い、音の再生を行いながら、目標のア
ドレスに対してアドレス／位相追込みを行っている。こ
のとき、トランスポート制御（TRansport Control)は、
信号再生装置のキャプスタンローラとキャプスタンモー
タの間を結合するクラッチを作動状態にする。しかしな
がら、トランスポートがテープ走行中に上記クラッチを
入れると、テープにとってキャプスタンローラの慣性が
急に大きくなってしまう。このため、テープとキャプス
タンローラの間に“滑り”が生じる場合がある。In the varisync playback mode, the signal playback device performs variable speed, so-called varispeed control of the rotation of the capstan motor 19, and performs address / phase addition to a target address while playing back sound. . At this time, the transport control (TRansport Control)
The clutch that connects the capstan roller and the capstan motor of the signal reproducing device is brought into the operating state. However, if the transport engages the clutch while the tape is running, the inertia of the capstan roller suddenly increases for the tape. For this reason, "slip" may occur between the tape and the capstan roller.

【００４０】この“滑り”によって上記ＴＬＯＣ状態３
１でアドレス差ΔＡＤを±３の範囲内に追込んだアドレ
ス差ΔＡＤが−１〜４フレームだけ拡大してしまう。こ
のフレームズレを減少させるため、後述するロケート制
御曲線に応じた動作をさせながら、信号再生装置は目標
のアドレス近傍のアドレス／速度に達したならば、通常
１０インチのリールで８ｍ／ｓ、１４インチのリールで
３ｍ／ｓに設定していたテープ走行の加減速レートを１
ｍ／ｓと抑えることで、クラッチを入れたときの衝撃を
極力少なくしてフレームズレの発生を減少させている。The "slip" causes the above TLOC state 3
In the case of 1, the address difference ΔAD in which the address difference ΔAD falls within the range of ± 3 is enlarged by −1 to 4 frames. In order to reduce this frame shift, while operating in accordance with a locate control curve to be described later, if the signal / reproducing device reaches an address / speed near the target address, the signal reproducing device normally operates at 8 m / s, 14 m / s on a 10-inch reel. Acceleration / deceleration rate of tape running set at 3m / s for inch reels is 1
By suppressing the speed to m / s, the impact when the clutch is engaged is reduced as much as possible to reduce the occurrence of frame displacement.

【００４１】また、上記フレームズレが発生してもＴＰ
ＨＡＳＥ状態３２から再度ＴＬＯＣ状態３１に戻ってロ
ケート処理でアドレス追込み制御させるのでなく、フレ
ームがズレたならば、その状態のままからバリシンク再
生を行いアドレス追込みを行うようにしている。このよ
うな追込み制御を行うことによって何度もクラッチのオ
ン／オフする必要がなく、切り換え時の音の発生もなく
すことができる。この制御によってアドレス追込み制御
の動作が滑らかに、しかもロックまでの所要時間も短縮
することができる。Even if the above-mentioned frame misalignment occurs, TP
Rather than returning from the HASE state 32 to the TLOC state 31 again and performing address addition control by locating processing, if a frame is shifted, varisync reproduction is performed from that state to perform address addition. By performing such follow-up control, it is not necessary to repeatedly turn on / off the clutch, and it is possible to eliminate the generation of sound at the time of switching. With this control, the operation of the address adding control can be smoothly performed, and the time required for locking can be reduced.

【００４２】このようにして目標のアドレスに到達する
ようにアドレス追込みが行われる。この目標アドレスの
範囲内に入ると、上記アドレス追込みで行っていた外部
ＴＣと再生ＴＣの相対位置情報であるアドレス差ΔＡＤ
の追込み処理から、より細かな追込み制御、すなわち位
相制御を開始する。この位相制御の必要性は、外部ＴＣ
と再生ＴＣの検出をそれぞれ別のタスクで行っており、
両者のＴＣが同期していないことによっている。In this way, address addition is performed so as to reach the target address. When the address falls within the range of the target address, the address difference .DELTA.
, A finer tracking control, that is, phase control is started. The need for this phase control is due to the external TC
And the playback TC are detected by different tasks, respectively.
This is because both TCs are not synchronized.

【００４３】この位相制御は、外部ＴＣと再生ＴＣの位
相差をカウント値ΔＰＨで表し、この位相差カウント値
ΔＰＨを用いて制御している。ここで、微妙な位相制御
を行うため信号再生装置は１フレーム（F)を1/100 した
サブフレーム（SF) を設定する。位相制御追込みは、上
記位相差カウント値ΔＰＨを±１SF以内に入るように制
御を行う。この範囲内に位相追込みが行われたとき、位
相追込みが完了したものとして位相差を監視するＣＨＡ
ＳＥ ＬＯＣＫ状態３３に状態遷移する（ステータスを
示すエッジフラグ“８１Ｈ”を出力）。ＣＨＡＳＥ Ｌ
ＯＣＫ状態３３は、上記アドレス差ΔＡＤの監視も行っ
ており、アドレス差ΔＡＤが±２F を越えると前記ＴＬ
ＯＣ状態３１に状態遷移して再調相の動作を行う。In this phase control, the phase difference between the external TC and the reproduction TC is represented by a count value ΔPH, and control is performed using the phase difference count value ΔPH. Here, in order to perform delicate phase control, the signal reproducing apparatus sets a subframe (SF) that is 1/100 of one frame (F). The phase control addition is controlled so that the phase difference count value ΔPH falls within ± 1 SF. When the phase addition is performed within this range, the CHA that monitors the phase difference assuming that the phase addition is completed.
The state transits to the SE LOCK state 33 (the edge flag “81H” indicating the status is output). CHASE L
In the OCK state 33, the above-mentioned address difference ΔAD is also monitored. When the address difference ΔAD exceeds ± 2F, the TL
The state transitions to the OC state 31 to perform the re-phase operation.

【００４４】このＣＨＡＳＥ ＬＯＣＫ状態３３の動作
中にマスタ側の機器のＴＣに生じるワウ・フラッタ、速
度オフセット及び再生速度をいわゆるバリスピードで変
化させること等によって位相差カウント値ΔＰＨが、予
めこの信号再生装置に設定した位相ロックさせる範囲で
ある位相ロックウィンドウを越えた場合、信号再生装置
は、上記ＣＨＡＳＥ ＬＯＣＫ状態３３からＲＥＳＹＮ
Ｃ状態３４（ステータスを示すエッジフラグ“８２Ｈ”
を出力）に状態遷移して位相追込み動作を行う。このと
きの位相追込みの範囲は、±１SFである。上記位相追込
みの条件が満足した場合、信号再生装置はＲＥＳＹＮＣ
状態３４からＣＨＡＳＥ ＬＯＣＫ状態３３に状態遷移
に戻して制御を継続する。During the operation of the CHASE LOCK state 33, the phase difference count value .DELTA.PH is previously determined by changing the wow and flutter, speed offset, and reproduction speed of the master-side device at a so-called variable speed. When the signal exceeds the phase lock window which is the range for performing the phase lock set in the apparatus, the signal reproducing apparatus changes from the CHASE LOCK state 33 to the RESYN state.
C state 34 (edge flag “82H” indicating status)
Is output) to perform the phase tracking operation. At this time, the range of the phase addition is ± 1 SF. When the above-described phase addition condition is satisfied, the signal reproducing apparatus performs RESYNC.
The state is returned from the state 34 to the CHASE LOCK state 33 and the control is continued.

【００４５】また、上記信号再生装置は詳述しないが、
前記ＴＰＨＡＳＥ状態３２と上記ＲＥＳＹＮＣ状態３４
から必要に応じて前記ＴＬＯＣ状態３１に状態遷移させ
て所望のアドレスへのアドレス追込み制御を行わせてい
る。このＴＣチェースモードにおける各状態でおいて表
示及びキーボード１６等の外部からキー操作、例えば
“ストップ”キー、または”ＴＣチェース”キーが押さ
れた場合、ＴＣチェースの動作をすべて“アボート”し
て通常の再生モードの状態３０に状態遷移してテープの
走行の停止を行い、各制御設定条件や表示等を切り換え
る。Although the signal reproducing apparatus is not described in detail,
The TPHASE state 32 and the RESYNC state 34
Then, the state transition to the TLOC state 31 is made as necessary to control the address addition to a desired address. In each state in the TC chase mode, when a key operation is performed from the display or the outside of the keyboard 16 or the like, for example, a "stop" key or a "TC chase" key is pressed, all the operations of the TC chase are aborted. The state transitions to the state 30 of the normal reproduction mode, the running of the tape is stopped, and each control setting condition and display are switched.

【００４６】次に、信号再生装置のシンクロナイザ部１
１の上記ＴＣチェースモード時における各部の動作につ
いて図３及び図１２に示す状態遷移図や必要に応じて各
種の図面を参照しながら説明する。信号再生装置におけ
るシンクロナイザ部１１のＴＣ検出部１２で、外部ＴＣ
と再生ＴＣをそれぞれ検出してアドレス差ΔＡＤを算出
していることは既に述べた。このアドレス差算出にあた
り外部ＴＣを基準として前記した式（１）を用いてアド
レス差ΔＡＤを求めると、再生ＴＣより 外部ＴＣが進み過ぎた場合 （アドレス差ΔＡＤ）＞０ ・・・（３） 外部ＴＣと再生ＴＣの一致した場合（アドレス差ΔＡＤ）＝０ ・・・（４） 外部ＴＣが遅れた場合 （アドレス差ΔＡＤ）＜０ ・・・（５） になることは明らかである。Next, the synchronizer section 1 of the signal reproducing apparatus
1 will be described with reference to the state transition diagrams shown in FIGS. 3 and 12 and various drawings as necessary. The TC detector 12 of the synchronizer 11 in the signal reproducing apparatus uses the external TC
And the reproduction TC are detected to calculate the address difference ΔAD, as described above. In calculating the address difference, when the address difference ΔAD is obtained by using the above-described equation (1) with reference to the external TC, when the external TC is too advanced from the reproduction TC (address difference ΔAD)> 0 (3) external It is clear that when the TC matches the reproduction TC (address difference ΔAD) = 0 (4) When the external TC is delayed (address difference ΔAD) <0 (5)

【００４７】ＴＣチェースモードに入ったならば、前述
したように直ぐにＴＬＯＣ状態３１に状態遷移する。図
３に示す状態遷移図は、このＴＬＯＣ状態３１に状態遷
移した段階からを示している。このＴＬＯＣ状態３１に
遷移して、先ず、ＴＬＯＣステータスが“ＴＬＯＣ”に
設定される。このとき、エッジフラグは“８８Ｈ”であ
る。Upon entering the TC chase mode, the state immediately transitions to the TLOC state 31 as described above. The state transition diagram shown in FIG. 3 shows a state where the state transition to the TLOC state 31 is started. The state transitions to the TLOC state 31, and first, the TLOC status is set to "TLOC". At this time, the edge flag is “88H”.

【００４８】また、このＴＣ検出部１２は、外部ＴＣに
対する再生ＴＣの位相差を読み取る位相差カウントを位
相差検出回路１２１を設けて検出した位相差カウント値
をサーボ制御回路１２内のトランスポートコントロール
(TRC) のＣＰＵ１３１に供給している。この位相差検出
にあたり入力端子３５〜３９を介して各種信号が入力さ
れる。入力端子３５を介して外部ＴＣシンク（EFLD*)が
上記位相差検出回路１２１に供給されている。外部ＴＣ
シンクを反転した信号と再生ＴＣシンク（IFLD*)がそれ
ぞれ入力端子３６、３７を介して切換スイッチ１２２の
端子ａ、ｂ側に供給されている。The TC detecting section 12 is provided with a phase difference detecting circuit 121 for detecting a phase difference count for reading the phase difference of the reproduced TC with respect to the external TC.
(TRC). Various signals are input via input terminals 35 to 39 in detecting the phase difference. An external TC sink (EFLD *) is supplied to the phase difference detection circuit 121 via the input terminal 35. External TC
The inverted signal of the sync and the reproduced TC sync (IFLD *) are supplied to the terminals a and b of the switch 122 via the input terminals 36 and 37, respectively.

【００４９】入力端子３８、３９を介して1.44MHz のク
ロックと位相差追込み時に用いるサンプリング周波数FS
を２４倍した周波数のクロックがそれぞれ切換スイッチ
１２３の端子ｃ、ｄに供給されている。これは、再生Ｔ
Ｃシンクと外部ＴＣシンクのよる位相差検出処理時と外
部ＴＣ速度検出処理時に用いるクロックが、それぞれク
ロック２４FSと固定した1.44MHz のクロックと異なるク
ロックを用いてカウントしなければならないためであ
る。A clock of 1.44 MHz and a sampling frequency FS used for adding a phase difference are input via input terminals 38 and 39.
Are supplied to the terminals c and d of the changeover switch 123, respectively. This is the playback T
This is because the clocks used in the phase difference detection processing by the C sync and the external TC sync and in the external TC speed detection processing must be counted using clocks different from the clock 24 FS and the fixed 1.44 MHz clock, respectively.

【００５０】上記外部ＴＣ速度検出処理は、上記固定ク
ロック1.44MHz をカウンタクロックとして用い後述する
外部の速度オフセットの検出を行っている。外部ＴＣシ
ンクを反転した信号と再生ＴＣシンク（IFLD*)がそれぞ
れのクロックでカウントさせるためトランスポートコン
トロール(TRC) から供給される内部／外部切換信号（IN
T/EXT*) でそれぞれ上記切換スイッチ１２２、１２３を
切り換える。図４に示す切換スイッチ１２２、１２３
は、速度検出処理時で外部ＴＣシンクの反転信号と1.44
MHz のクロックを位相差検出回路１２１に供給している
状況を示している。この切換スイッチ１２２、１２３の
動作については後述する外部ＴＣの速度検出処理で詳述
する。In the external TC speed detection processing, an external speed offset described later is detected using the fixed clock 1.44 MHz as a counter clock. An internal / external switching signal (IN) supplied from the transport control (TRC) to count the signal obtained by inverting the external TC sync and the reproduction TC sync (IFLD *) by respective clocks.
T / EXT *) switches the changeover switches 122 and 123, respectively. Changeover switches 122 and 123 shown in FIG.
Is 1.44 at the time of speed detection processing.
A state in which a MHz clock is supplied to the phase difference detection circuit 121 is shown. The operation of the changeover switches 122 and 123 will be described in detail in the external TC speed detection process described later.

【００５１】上記位相差検出回路１２１において各ＴＣ
の読み取りのシーケンスは、図５に示す関係にある。こ
の関係は、図５（ｂ）に示す外部ＴＣシンク（EFLD*)の
立ち上がりによってカウンタのゲートを開き（すなわち
図５（ｄ）の信号を立ち上げる）、図５（ｃ）に示す再
生シンク／外部シンク（Low 時）（SEL FRM*）の外部Ｔ
Ｃシンクの情報を取り込んでいる。In the phase difference detection circuit 121, each TC
Are in the relationship shown in FIG. This relationship is such that the gate of the counter is opened by the rising of the external TC sync (EFLD *) shown in FIG. 5B (that is, the signal of FIG. 5D rises), and the reproduction sync signal shown in FIG. External T of external sync (when low) (SEL FRM *)
C sink information is taken in.

【００５２】この取り込みは、図５（ｃ）に示す信号が
再生ＴＣシンクに切り換わる立ち上がりまで続けてカウ
ンタのゲートを閉じる（図５（ｄ）の信号を立ち下げ
る）。上記ゲートの立ち下がりと同時に図５（ｅ）に示
す位相差読出完了割込信号（I/E INT*) がレベル“Ｌ”
になる。上記位相差読出完了割込信号（I/E INT*) は、
サーボ検出制御部１３のトランスポートコントロール(T
RC) から供給される図５（ａ）に示す位相差読出要求信
号（I/E RQ*)の立ち上がりに応じてレベルを“Ｈ”にし
ている。この位相差読出完了割込信号（I/E INT*) は、
上記トランスポートコントロール(TRC) のインターフェ
ース回路に送ると共に、後述する検出したＴＣの位相差
カウント値がトランスポートコントロール(TRC) に供給
される。This capture is continued until the signal shown in FIG. 5 (c) switches to the reproduction TC sync and the gate of the counter is closed (the signal in FIG. 5 (d) falls). At the same time as the fall of the gate, the phase difference read completion interrupt signal (I / E INT *) shown in FIG.
become. The phase difference read completion interrupt signal (I / E INT *)
The transport control (T
RC), the level is set to “H” in response to the rise of the phase difference read request signal (I / E RQ *) shown in FIG. This phase difference read completion interrupt signal (I / E INT *)
The signal is sent to the interface circuit of the transport control (TRC), and the detected phase difference count value of the TC described later is supplied to the transport control (TRC).

【００５３】上記位相差カウント値は、図６に示すそれ
ぞれ（ａ）の示す外部ＴＣシンクと（ｂ）に示す再生Ｔ
Ｃシンクの立ち上がりエッジまでの期間を位相のズレと
してカウントしている。すなわち位相差カウントの開始
は外部ＴＣシンクの立ち上がりで行い、位相差カウント
の停止は再生ＴＣシンクの立ち上がりで行っている。ま
た、位相差カウント値ΔＰＨは隣接したフレームに入る
度にカウント値はリセットされる。The above-mentioned phase difference count value is calculated based on the external TC sync shown in FIG. 6A and the reproduction TC shown in FIG.
The period up to the rising edge of the C sync is counted as a phase shift. That is, the phase difference counting is started at the rising edge of the external TC sync, and the phase difference counting is stopped at the rising edge of the reproduction TC sync. The phase difference count value ΔPH is reset each time the frame enters an adjacent frame.

【００５４】このため、位相差カウント値は最大値が外
部ＴＣシンクと再生ＴＣシンクの周期を加算した期間に
用いたクロックでカウントされた値になる。従って、位
相差カウント値の最大値は、用いるＴＣのフォーマット
とサンプリング周波数によって理論的に決めることがで
きる。この理論式は、位相差カウント値の理論による最
大値ΔPH_C-MAX 、サンプリング周波数FSにより、 ΔPH_C-MAX ＝（１／フレーム数）・２４・FS ・・・・・（６） で表される。また、各種のフォーマットとサンプリング
周波数の関係から表される位相差カウント値の最大値
は、１６進表示を用いて、Therefore, the maximum value of the phase difference count value is a value counted by the clock used in the period obtained by adding the period of the external TC sync and the period of the reproduction TC sync. Therefore, the maximum value of the phase difference count value can be theoretically determined by the format of the used TC and the sampling frequency. This theoretical formula is expressed as follows: ΔPH _C-MAX = (1 / number of frames) · 24 · FS ··· (6) by the maximum value ΔPH _C-MAX based on the theory of the phase difference count value and the sampling frequency FS. You. The maximum value of the phase difference count value expressed from the relationship between various formats and the sampling frequency is expressed in hexadecimal notation.

【００５５】[0055]

【表１】 [Table 1]

【００５６】と表され、位相差カウント値ΔＰＨは、カ
ウンタのクロックに同期しているのでＴＣフォーマット
に応じて１２通りの組合わせが示される。ここで、サン
プリング周波数FSの２４倍の周波数を用いている理由
は、分解能を大きくすることと、カウンタの最大値“Ｆ
ＦＦＦＨ”をオーバーフローしないような機械内部のク
ロックを選択したためである。この位相差カウント値
は、上記サーボ制御回路１３内のトランスポートコント
ロール(TRC) において前述したサブフレーム（SF) 値に
変換して制御に用いている。Since the phase difference count value ΔPH is synchronized with the clock of the counter, twelve combinations are shown in accordance with the TC format. Here, the reason why the frequency 24 times the sampling frequency FS is used is that the resolution is increased and the counter maximum value “F” is used.
This is because a clock inside the machine that does not overflow FFFH ”is selected. This phase difference count value is converted into the above-described subframe (SF) value by the transport control (TRC) in the servo control circuit 13. Used for control.

【００５７】次に、外部ＴＣからマスタ側の機器の速度
制御処理を開始する（ＴＰＨＡＳＥ状態における処理３
２ａ）。式（２）に示した条件によって目標のアドレス
との差ΔＡＤに応じて可変速に対応する設定（“バリ設
定”）が６つ設定される。すなわち、アドレス差ΔＡＤ
が、 目標アドレスとのアドレス差＋３のとき、バリ設定Ａ “Ｆ０Ｈ” 目標アドレスとのアドレス差＋２のとき、バリ設定Ｂ “１１Ｈ” 目標アドレスとのアドレス差＋１のとき、バリ設定Ｃ “０１Ｈ” 目標アドレスとのアドレス差−１のとき、バリ設定Ｄ “０２Ｈ” 目標アドレスとのアドレス差−２のとき、バリ設定Ｅ “１２Ｈ” 目標アドレスとのアドレス差−３のとき、バリ設定Ｆ “１０Ｈ” に設定している。このアドレス追込み制御においてサー
ボ制御部１３は、図３の各バリ設定がアドレスの変化に
応じてアドレス差の小さくなる方向に移っていくことを
示している。このとき、まだエッジフラグは“００Ｈ”
のままである。Next, the speed control process of the master device is started from the external TC (process 3 in the TPHASE state).
2a). Six settings (“burr settings”) corresponding to the variable speed are set according to the difference ΔAD from the target address according to the condition shown in Expression (2). That is, the address difference ΔAD
When the address difference from the target address is +3, the burr setting A “F0H” When the address difference from the target address is +2, when the burr setting B is “11H” When the address difference from the target address is +1, the burr setting C is “01H” When the address difference from the target address is −1, the burr setting D is “02H” When the address difference from the target address is −2, the burr setting E is “12H” When the address difference from the target address is −3, the burr setting F is “10H” ”Is set. In the address adding control, the servo control unit 13 indicates that each burr setting in FIG. 3 moves in a direction in which the address difference becomes smaller according to the change in the address. At this time, the edge flag is still "00H".
Remains.

【００５８】上述したアドレス追込み制御を繰り返して
目標アドレスとのアドレス差がゼロになるまでアドレス
差に応じてバリデータを制御する。目標アドレスに到達
したときに追込み制御はＴＰＨＡＳＥ状態３２に入った
ものとする。このとき、ＴＰＨＡＳＥステータスは“Ｔ
ＰＨＡＳＥ”に設定してエッジフラグを“８８Ｈ”にし
て、ＴＰＨＡＳＥ状態３２ｂに遷移する。アドレス情報
とカウント値のエッジ情報は、処理タスクが別等の理由
によって同期していない場合がある。そこで、ＴＰＨＡ
ＳＥ状態３２ｂは、トランジェント状態としてバリ設定
Ｇを介してバリデータの制御を行っている。By repeating the above-described address addition control, the validator is controlled in accordance with the address difference until the address difference from the target address becomes zero. It is assumed that when the target address is reached, the additional control enters the TPHASE state 32. At this time, the TPHASE status is “T
"PHASE", the edge flag is set to "88H", and the state transitions to the TPHASE state 32b.The edge information of the address information and the edge value of the count value may not be synchronized for a reason such as a processing task. TPHA
The SE state 32b controls the validator via the validator G as a transient state.

【００５９】このトランジェント状態において目標アド
レスに追い込むアドレス追込み制御について図７及び図
８を参照しながら説明する。アドレス追込み制御は、後
段で詳述する位相追込み制御において用いている“バリ
ベース値（VARI-BASE)" で追込み制御している。図７に
示すようにアドレス差ΔＡＤごとにバリシンク値ＶＳを
変化させているのは極力オーバーシュートを抑えて目標
のアドレスに到達する時間を短縮させるためである。例
えば目標アドレスとのアドレス差ΔＡＤが、 ＋２（“１１Ｈ”）でバリシンク値ＶＳは−３．２％ ＋１（“０１Ｈ”）でバリシンク値ＶＳは−１．６％ −１（“０２Ｈ”）でバリシンク値ＶＳは＋２．５％ −２（“１２Ｈ”）でバリシンク値ＶＳは＋８．０％ に設定している。ここで、バリシンク値とは、前述した
ように通常の再生モードにおける制御用の曲線のバリシ
ンク値にバリベース値を加算して得られる値である。The address adding control for driving to the target address in the transient state will be described with reference to FIGS. In the address addition control, the addition control is performed using a “vari base value (VARI-BASE)” used in the phase addition control described in detail later. The reason why the varisync value VS is changed for each address difference ΔAD as shown in FIG. 7 is to suppress overshoot as much as possible and to shorten the time to reach the target address. For example, the address difference ΔAD from the target address is +2 (“11H”), the varisync value VS is −3.2% + 1 (“01H”), and the varisync value VS is −1.6% −1 (“02H”). The varisync value VS is set to + 2.5% -2 ("12H"), and the varisync value VS is set to + 8.0%. Here, the varisync value is a value obtained by adding the varibase value to the varisync value of the control curve in the normal reproduction mode as described above.

【００６０】目標のアドレスに達する、すなわちアドレ
ス差がゼロ（“ＦＦＨ”）になると、図８に示す位相差
に応じた位相追込み制御に移行する。この位相追込み制
御を行うにあたり外部ＴＣの速度検出処理がＴＣ検出回
路１２で行われる。このような速度検出処理の必要性
は、例えばマスタ側の機器がバリスピードコントロール
されていたり、アナログテープレコーダのように本発明
の信号再生装置との間に速度オフセットがある場合にも
信号再生装置のＴＣ値はそれらの外部ＴＣ値に合わせな
ければならないからである。このため、マスタ側の機器
から供給される外部ＴＣのみからマスタ側の機器の速度
を検出することが必要になる。この検出結果が上記バリ
ベース値である。When the target address is reached, that is, when the address difference becomes zero (“FFH”), the flow shifts to the phase tracking control according to the phase difference shown in FIG. In performing the phase tracking control, a speed detection process of the external TC is performed by the TC detection circuit 12. The necessity of such a speed detection process is, for example, that the signal reproduction device is controlled even when the vari-speed control is performed on the device on the master side or when there is a speed offset with the signal reproduction device of the present invention such as an analog tape recorder. Must be matched to their external TC values. For this reason, it is necessary to detect the speed of the master device only from the external TC supplied from the master device. This detection result is the vari-base value.

【００６１】この外部ＴＣの速度検出処理は、図４に示
した位相差検出回路１２１で行っている。位相差検出回
路１２１は、この場合、外部ＴＣシンクの速度検出時に
再生ＴＣシンクに代わって外部ＴＣシンクの逆相信号を
入力して外部ＴＣシンクの１／２シンク間の位相差、す
なわち１／２フレーム間の位相差カウント値を読み取っ
ている。前述したようにＴＣ検出部１２内の切換スイッ
チ１２２は、外部ＴＣ速度検出時に再生ＴＣシンクから
外部ＴＣシンクに内部／外部切換信号（INT/EXT*) で切
り換えている。この外部ＴＣ速度検出処理が終了したな
らば、また再生ＴＣシンク側に切り換える。The external TC speed detection process is performed by the phase difference detection circuit 121 shown in FIG. In this case, the phase difference detection circuit 121 inputs a reverse phase signal of the external TC sync in place of the reproduction TC sync at the time of detecting the speed of the external TC sync, and outputs a phase difference between 1/2 the external TC sync, that is, 1 /. The phase difference count value between two frames is read. As described above, the changeover switch 122 in the TC detection unit 12 switches from the reproduction TC sync to the external TC sync by the internal / external switching signal (INT / EXT *) when the external TC speed is detected. When the external TC speed detection processing is completed, the reproduction TC sync side is switched again.

【００６２】また、切換スイッチ１２３は、外部ＴＣシ
ンク／再生ＴＣシンクの位相差検出時にクロック２４FS
を用いるよう切り換える。位相追込み中は、バリシンク
再生を行うためサンプリング周波数は変化している。こ
のバリシンク再生中に上記外部ＴＣの速度検出処理を行
うと、トランスポートコントロールが入力するカウント
値が外部ＴＣの速度と１対１に対応していないので、外
部ＴＣの速度検出処理はできない。外部ＴＣの速度検出
処理時に切換スイッチ１２３は、上記クロック２４FSか
ら固定クロック1.44MHz に切り換える。The changeover switch 123 controls the clock 24 FS when detecting the phase difference between the external TC sync / reproduced TC sync.
Switch to using During phase addition, the sampling frequency is changing to perform varisync playback. If the external TC speed detection processing is performed during the varisync playback, the external TC speed detection processing cannot be performed because the count value input by the transport control does not correspond one-to-one with the external TC speed. The switch 123 switches the clock 24FS to the fixed clock 1.44MHz during the speed detection process of the external TC.

【００６３】この外部ＴＣのバリスピード検出処理は、
後述するＲＥＳＹＮＣ状態３４において読み込んだ外部
ＴＣ／逆相外部ＴＣの位相差検出を８回連続で行い、読
み込んだ位相差カウント値ΔＰＨを移動平均して平均化
し、バリスピード求めている。この平均化処理は、マス
タ側の機器に生じるＴＣのジッタを考慮してデータのバ
ラツキを吸収して検出精度を向上させるために行ってい
る。The external TC flash speed detection processing is as follows.
The phase difference detection of the external TC / reverse-phase external TC read in the RESYNC state 34 described later is performed eight times in succession, and the read phase difference count value ΔPH is moving averaged and averaged to obtain the varispeed. This averaging process is performed in order to improve the detection accuracy by absorbing the variation in data in consideration of the TC jitter generated in the device on the master side.

【００６４】図８における原点の位置はアドレス差ΔＡ
Ｄがない及び位相差カウント値ΔＰＨがない目標とする
テープ位置を示している。また、図８に示すバリシンク
値（単位：％）はマスタ側の機器が通常の再生モードで
位相差追込みする場合に用いる位相追込み用のバリシン
ク値曲線を示している。このバリシンク値は、±１２％
の範囲で制御している。この図８は後述する確定状態３
２ｃのバリシンク値制御曲線になっている。The position of the origin in FIG.
It shows a target tape position where there is no D and there is no phase difference count value ΔPH. The varisync value (unit:%) shown in FIG. 8 indicates a varisync value curve for phase addition used when the master-side device performs the phase difference addition in the normal reproduction mode. This varisink value is ± 12%
Is controlled within the range. FIG. 8 shows a confirmed state 3 described later.
This is a varisync value control curve of 2c.

【００６５】さらに、より理解を深めるため、いわゆる
バリベースを用いたバリシンク再生と通常の再生の制御
について図９を参照しながら説明する。ここで、図９に
示した横軸は位相差カウント値ΔＰＨでなくアドレス差
ΔＡＤも示している。破線Ａは上述したマスタ側の機器
が通常の再生モード時の位相追込みで用いる制御用バリ
シンク値曲線である。実線Ｂは、マスタ側の機器がバリ
スピード再生した場合、上記通常の再生モードのバリシ
ンク値曲線に検出した速度、すなわちバリスピード分を
バリベース値（VARI-BASE)として加算した値を示すもの
である。従って破線Ａのバリシンク値曲線はバリベース
値（VARI-BASE)がゼロの場合である。通常の再生モード
でこのバリシンク値がゼロの位置は、この通常の再生ス
ピードの基準となる。Further, for better understanding, control of so-called varisync reproduction using a so-called vari-base and ordinary reproduction control will be described with reference to FIG. Here, the horizontal axis shown in FIG. 9 shows not the phase difference count value ΔPH but the address difference ΔAD. A dashed line A is a control varisync value curve used by the above-described master side device for phase tracking in a normal reproduction mode. A solid line B indicates a value obtained by adding a detected speed to the varisync value curve in the normal reproduction mode, that is, a varispeed value as a varibase value (VARI-BASE) when the master device performs varispeed reproduction. . Accordingly, the varisync value curve indicated by the broken line A is a case where the varibase value (VARI-BASE) is zero. The position where the varisync value is zero in the normal reproduction mode is a reference for the normal reproduction speed.

【００６６】この実線Ｂにおいてアドレス差ΔＡＤの
“０１Ｈ”と目標のアドレス“ＦＦＨ”の境界を切る切
片Ｃの値がマスタ側の機器の検出された速度（バリスピ
ード）＝バリベース値である。また、この切片Ｃのバリ
シンク値がマスタ側の機器がバリスピード再生を行って
いる場合の制御基準値になる。In the solid line B, the value of the intercept C that intersects the boundary between the address difference ΔAD “01H” and the target address “FFH” is the detected speed of the master-side device (variable speed) = variable base value. The varisync value of the intercept C is a control reference value when the master-side device performs varispeed reproduction.

【００６７】ところで、バリシンク値は、最大範囲が±
１２．５％に設定されているため、上記バリベース値が
加算してもバリシンク値の絶対値１２．５に限定され
る。なお、上記マスタ側の機器のバリスピードが（＋）
側は通常の再生モードより速い場合、（−）側は遅い場
合を示している。The maximum range of the varisync value is ±
Since it is set to 12.5%, the absolute value of the varisync value is limited to 12.5 even if the varibase value is added. Note that the vari-speed of the master side device is (+)
The side shows a case where the speed is faster than the normal reproduction mode, and the (−) side shows a case where it is slower.

【００６８】このようにして目標アドレス内ではバリシ
ンク値が±１２．５％の範囲で制御の基準速度をシフト
させて位相追込み制御を行っている。また、目標のアド
レスに隣接するフレームに入ると図７から明らかなよう
にバリシンク値ゼロを基準に動作させている。As described above, within the target address, the phase addition control is performed by shifting the control reference speed within the range of the varisync value of ± 12.5%. Further, when entering a frame adjacent to the target address, the operation is performed based on the varisync value of zero as is apparent from FIG.

【００６９】このトランジェント状態３２ｂは前述した
ようにアドレス情報（アドレス差も含む）に関するタス
クと位相差カウント値の制御に関するタスクが非同期同
士の制御である。すなわち上記アドレス情報に関するタ
スクはロケート制御のタイミングでアドレス差を１０ｍ
ｓのタイミングでサンプリングしている。また、位相制
御処理に関するタスクは位相差カウント値制御を基準と
して上記位相差カウント値を１フレーム間隔、約３３ｍ
ｓ間隔で読み込んでいる。In the transient state 32b, as described above, the task relating to the address information (including the address difference) and the task relating to the control of the phase difference count value are asynchronous controls. In other words, the task related to the address information sets the address difference to
Sampling is performed at the timing of s. Further, the task relating to the phase control processing is to set the phase difference count value to a frame interval of about 33 m with reference to the phase difference count value control.
Reading is performed at s intervals.

【００７０】図１０は、両タスクの関係をアドレス差と
エッジフラグの変化のタイミングで示す図である。位相
差カウント値が目標アドレスのフレームの境界を通過す
る場合、例えば１／２フレーム間の位相差カウント値が
“位相差カウント値＞４０００Ｈ”でアドレス差情報と
エッジフラグが同期したと判断する。このようにこの同
期をとるまでの期間をエッジフラグは“８８Ｈ”を示し
た後、エッジフラグは同期がとれたと判断して“ＦＦ
Ｈ”の確定状態に設定する。この同期設定に従って位相
制御処理中にアドレス差情報を参照していると、後述す
るように両タスクが非同期のため図１０に示すように隣
接するフレームの境界で上記アドレス差情報は正しくな
いことになる。FIG. 10 is a diagram showing the relationship between the two tasks by the address difference and the timing of the change of the edge flag. When the phase difference count value passes the frame boundary of the target address, for example, it is determined that the address difference information and the edge flag are synchronized when the phase difference count value between 1/2 frames is “phase difference count value> 4000H”. As described above, after the edge flag indicates “88H” during the period until the synchronization, the edge flag is determined to be synchronized, and “FF” is determined.
H ". If the address difference information is referred to during the phase control processing in accordance with the synchronous setting, the two tasks are asynchronous as described later, so that the two tasks are asynchronous, as shown in FIG. The address difference information will be incorrect.

【００７１】これを説明すると、例えば図１０（ａ）は
位相差カウント値の変化がアドレス差の変化より早い場
合、すなわちアドレス差は既に“ＦＦＨ”の状態であり
ながら位相差カウント値上のフレーム境界を通過してい
ない場合である。この場合は位相差カウント値が例えば
最大位相差カウント値の半分である４０００Ｈより小さ
い場合、トランジェント状態“８８Ｈ”として、上述し
たように“位相差カウント値＞４０００Ｈ”で目標アド
レス確定状態（すなわちエッジフラグを“ＦＦＨ”）に
なる。また、図１０（ｂ）は位相差カウント値の変化が
アドレス差の変化より遅い場合を示している。このよう
に隣接するフレームの境界で上記アドレス差情報は位相
差カウント値のサンプリング時のアドレス差は１フレー
ムずれてしまう場合がある。To explain this, for example, FIG. 10A shows a case where the change in the phase difference count value is earlier than the change in the address difference, that is, the frame on the phase difference count value while the address difference is already in the “FFH” state. This is the case when the vehicle has not passed through the boundary. In this case, if the phase difference count value is smaller than, for example, 4000H which is half of the maximum phase difference count value, the transient state is set to “88H” and the target address determined state (that is, the edge is determined) with “phase difference count value> 4000H” as described above. The flag becomes "FFH"). FIG. 10B shows a case where the change in the phase difference count value is later than the change in the address difference. As described above, the address difference at the time of sampling the phase difference count value may be shifted by one frame at the boundary between adjacent frames.

【００７２】図１０における位相差カウント値がゼロの
位置は、位相差は合っているがアドレス差が示す数値分
だけ存在することを意味する。また、例えば＋１フレー
ムにおける位相差カウント値の増加は、次のアドレスに
近づいていることを意味する。この判断境界値が、上記
“位相差カウント値＞４０００Ｈ”である。The position where the phase difference count value is zero in FIG. 10 means that the phase difference is matched but the number corresponding to the numerical value indicated by the address difference exists. Further, for example, an increase in the phase difference count value in the +1 frame means that the next address is approaching. This determination boundary value is “the phase difference count value> 4000H”.

【００７３】図１１は、上記判断を行う位相差カウント
とアドレス差のサンプリング関係を示す図である。上記
位相差カウントは、約３３ｍｓ毎にサンプリングを行っ
ており、他方、アドレス差のサンプリングは、約１０ｍ
ｓ毎に行っている。このズレをなくして位相追込み制御
を行うために先ず、アドレス追込みで追い込んでアドレ
ス差の値が目標アドレスに対し±３フレーム以内にある
場合でトランジェント状態“８８Ｈ”にした後、サンプ
リングした位相差カウント値が目標のサブフレームの範
囲内にあることによって確定状態を示す“ＦＦＨ”にエ
ッジフラグを切り換えている。トランジェント状態３２
ｂ（“８８Ｈ”）は、上記両者のサンプリングがズレて
いることが大きな原因である。FIG. 11 is a diagram showing the sampling relationship between the phase difference count and the address difference for making the above determination. The phase difference count samples about every 33 ms, while the address difference samples about 10 ms.
Performed every s. In order to eliminate the deviation and perform the phase tracking control, first, the address tracking is performed and the transient state is set to “88H” when the value of the address difference is within ± 3 frames from the target address. The edge flag is switched to "FFH" which indicates a determined state when the value is within the range of the target subframe. Transient state 32
b ("88H") is largely due to a shift in the sampling of the two.

【００７４】このように図３に示すＴＰＨＡＳＥ状態の
トランジェント状態３２ｂは、フレームの境界を位相差
カウント値の通過した後サンプリングが行われるまで保
持され、以後目標の位相になるまでバリシンク再生で位
相制御する。このアドレス情報とカウント値が同期した
とき、目標アドレスに到達したことを示す相対位置情報
（アドレス差ゼロ）のエッジフラグは“ＦＦＨ”に設定
して、ＴＰＨＡＳＥ状態３２ｃの目標アドレス確定状態
に移行する。As described above, the transient state 32b of the TPHASE state shown in FIG. 3 is held until sampling is performed after passing the phase difference count value at the frame boundary, and thereafter the phase control is performed by varisync reproduction until the target phase is reached. I do. When the address information and the count value are synchronized, the edge flag of the relative position information (address difference zero) indicating that the target address has been reached is set to "FFH", and the state shifts to the target address fixed state of the TPHASE state 32c. .

【００７５】上記ＴＰＨＡＳＥ状態３２ｃは、目標アド
レス処理３２ｄを施して相対位置情報の確定状態にす
る。上記目標アドレス処理３２ｄは、例えばリモートで
設定されたサブフレーム（SF) 単位のチェース- オフセ
ット値をＴＣフォーマット、サンプリング周波数（FS)
に応じて位相差カウント値に変換し、後述するロック-
ウィンドウ値（SF単位) を位相差カウント値に変換す
る。In the TPHASE state 32c, the target address processing 32d is performed to make the relative position information fixed. The target address processing 32d includes, for example, a chase-offset value in subframe (SF) units set in a remote controller in TC format and a sampling frequency (FS).
Into a phase difference count value in accordance with
Converts window value (SF unit) to phase difference count value.

【００７６】また、位相差カウント値とオフセット値等
からオフセットエラー値を計算して、オフセットエラー
カウント値の設定を行う。上記オフセットエラーカウン
ト値は、ＴＣフォーマット、サンプリング周波数（FS)
に応じて表示用のサブフレーム値に変換する。このよう
に各値が目標アドレス処理で設定されこれらの値に応じ
た処理を行って相対位置情報の確定状態にして位相ロッ
クする。The offset error value is calculated from the phase difference count value and the offset value, and the offset error count value is set. The offset error count value is in TC format, sampling frequency (FS)
Is converted to a display sub-frame value according to. As described above, the respective values are set in the target address processing, and the processing corresponding to these values is performed to set the relative position information in a fixed state, and the phase is locked.

【００７７】この位相ロックによって状態は、ＴＰＨＡ
ＳＥ状態３２ｃから図２に示したＣＨＡＳＥ−ＬＯＣＫ
状態３３に移行する。図３に示すＴＰＨＡＳＥ状態３２
ｃからＣＨＡＳＥ−ＬＯＣＫ状態３３への状態遷移は、
接続子Ａを介して図１２に示す接続子Ａに移行してい
る。The state is set to TPHA by this phase lock.
CHASE-LOCK shown in FIG. 2 from the SE state 32c
Move to state 33. TPHASE state 32 shown in FIG.
The state transition from c to CHASE-LOCK state 33 is
The processing has shifted to the connector A shown in FIG.

【００７８】ＣＨＡＳＥ−ＬＯＣＫ状態３３におけるロ
ック処理３３ａは、例えば予め設定した上記の各値を基
に位相追込みを行うため位相追込み領域は、この状態で
±１サブフレームから上記リモートで設定されたロック
ウィンドウに切り換えて状態をチェース−ロック状態３
３ｂに状態遷移させる。チェース−ロック状態３３ｂ
は、上記設定したロックウィンドウに応じてロックウィ
ンドウの範囲を越えるまでロック状態を保持する。ま
た、アドレス差の監視が行われて±２フレームを越えた
場合、図２に示したようにＴＬＯＣ状態３１に状態遷移
させて再調相動作している。In the lock process 33a in the CHASE-LOCK state 33, for example, the phase addition is performed based on the above-mentioned preset values. Switch to window and change state to Chase-locked state 3
3b. Chase-locked state 33b
Keeps the locked state until it exceeds the range of the lock window according to the set lock window. When the address difference is monitored and exceeds ± 2 frames, the state is shifted to the TLOC state 31 as shown in FIG. 2 to perform the rephasing operation.

【００７９】このチェース−ロック状態３３ｂは、追込
み処理がアンロック状態から移行してきた場合、すなわ
ち前述したロケートからの位相追込み、または後述すう
ＲＥＳＹＮＣ状態によるロックの場合がある。これらの
ロック状態は、アドレス差が目標値（“ＦＦＨ”）にあ
るときと、アドレス差にズレがあるときの２つがある。In the chase-lock state 33b, there is a case where the adding process has shifted from the unlocking state, that is, a case where the above-described phase adding from the locate or a lock in the RESYNC state which will be described later. There are two lock states: when the address difference is at a target value (“FFH”) and when there is a deviation in the address difference.

【００８０】アドレス差が目標値（“ＦＦＨ”）にある
ときの処理は、例えばフラグのクリア処理及びシンクタ
スク内のチェースステータスをロック状態を示す“ＣＨ
ＡＳＥ−ＬＯＣＫ＝０１Ｈ”に設定し、トランスタスク
にチェース完了イベントを設定する。この処理によって
チェースステータスは“ＣＨＡＳＥ−ＬＯＣＫ：エッジ
フラグ（８１Ｈ）”にする。The processing when the address difference is at the target value (“FFH”) is, for example, the processing of clearing the flag and changing the chase status in the sync task to “CH” indicating the locked state.
ASE-LOCK = 01H "is set, and a chase completion event is set in the trans task. With this processing, the chase status is set to" CHASE-LOCK: edge flag (81H) ".

【００８１】また、アドレス差にズレがある場合の処理
は位相追込みリトライ処理を行う。この処理は、エッジ
フラグを初期状態である“００Ｈ”に設定することによ
って再度位相追込みを開始させている。In the case where there is a deviation in the address difference, a phase addition retry process is performed. In this process, the phase tracking is started again by setting the edge flag to “00H” which is the initial state.

【００８２】チェース−ロック状態３３ｂのロック状態
において位相差が、ロックウィンドウの範囲を越えた場
合、ＲＥＳＹＮＣ状態３４における位相追込み状態３４
ａに状態遷移する。この状態遷移は、特にマスタ側の機
器がバリスピード値を変化させた場合に新たに外部ＴＣ
の速度検出処理を行う。位相追込み状態３４ａは、この
検出された新しいバリスピード値を基準に位相制御する
（位相追込み処理３４ｃ）。In the lock state of the chase-lock state 33b, if the phase difference exceeds the range of the lock window, the phase addition state 34 in the RESYNC state 34
State transition to a. This state transition is particularly effective when the master-side device changes the varispeed value.
Speed detection processing. In the phase addition state 34a, the phase is controlled based on the detected new varispeed value (phase addition processing 34c).

【００８３】この位相追込み制御において通常オフセッ
トエラーは、ＲＥＳＹＮＣ状態３４で減少する。このた
めに、サーボ制御部１３内のトランスポートコントロー
ラは、オフセットエラーの変化を常に特定の固定した時
間間隔における位相差の変化をオフセットエラー監視処
理３４ｂで監視している。位相追込み状態３４ａは、上
記オフセットエラーがＲＥＳＹＮＣ状態３４中に拡大し
ているか、停滞しているかの認識に応じてマスタ側の機
器のバリスピード値が変えられたと判断して外部ＴＣ速
度検出処理を行う外部ＴＣ速度検出状態３４ｄに状態遷
移する。In this phase follow-up control, the normal offset error decreases in the RESYNC state 34. For this purpose, the transport controller in the servo controller 13 constantly monitors the change in the offset error in the offset error monitoring process 34b for the change in the phase difference at a specific fixed time interval. In the phase adding state 34a, the external TC speed detection processing is performed by determining that the vari-speed value of the device on the master side has been changed in response to recognition of whether the offset error has expanded during the RESYNC state 34 or has stopped. The state transits to the external TC speed detection state 34d to be performed.

【００８４】外部ＴＣ速度検出状態３４ｄにおいて外部
ＴＣ速度検出処理は外部ＴＣ／逆相外部ＴＣの位相差検
出を連続８回行い、読み込んだ位相差カウント値ΔＰＨ
を移動平均して平均化し、バリスピード求めている。こ
の平均化処理は、マスタ側の機器のＴＣのジッタを考慮
してデータのバラツキを吸収して検出精度を向上させる
ために行っている。この検出結果データと前回求めた外
部ＴＣ速度検出時の値と比較を行う。この比較において
両者の値が同じならば、前回の値をそのままバリベース
値にする。また、両者の値が一致していなければ、上記
検出結果データを基にバリベース値を計算して更新す
る。In the external TC speed detection state 34d, the external TC speed detection process detects the phase difference of the external TC / negative phase external TC eight times in succession, and reads the read phase difference count value ΔPH.
The moving average is averaged to obtain the Bali speed. This averaging process is performed in order to improve the detection accuracy by absorbing the variation in data in consideration of the jitter of the TC of the device on the master side. This detection result data is compared with the value obtained at the time of detecting the external TC speed obtained last time. In this comparison, if the two values are the same, the previous value is used as it is as the vari-base value. If the values do not match, the base value is calculated and updated based on the detection result data.

【００８５】上記バリベース値の更新処理３４ｅの後、
位相追込み状態３４ａに状態遷移してサーボ制御部１３
内のトランスポートコントローラは上記更新したバリベ
ース値を基に位相追込みを実行する。位相差が縮小した
状態になるまでこの追込み処理を繰り返しロックさせ
る。このロック状態に達したならば、信号再生装置はＲ
ＥＳＹＮＣ状態３４からＣＨＡＳＥ−ＬＯＣＫ状態３３
に状態遷移する。After the vari-base value updating process 34e,
The state transitions to the phase tracking state 34a and the servo control unit 13
The transport controller inside executes the phase addition based on the updated vari-bass value. This additional processing is repeatedly locked until the phase difference is reduced. When this locked state is reached, the signal reproducing device
ESYNC state 34 to CHASE-LOCK state 33
State transition.

【００８６】次に、前述したＣＨＡＳＥ−ＬＯＣＫ状態
３３における位相制御についてより具体的な例を挙げな
がら説明する。エッジフラグは、この状態遷移によって
“ＦＦＨ”に設定される。前述した図８や図９は、位相
追込みの制御曲線を示している。この制御曲線は位相差
カウント値をバリシンク値に変換する変換テーブルを図
示したものである。制御曲線の形状は、サーボの応答性
を考慮して決定し、ステップ応答としては臨界応答（ダ
ンピングファクタ＝０．７）を理想としている。しかし
ながら、この応答をすべての位相差に応じて最適化し、
かつメカニカルな例えばリール径やテープ巻径等による
慣性の変動に応じて最適化することは非常に難しい。Next, the phase control in the above-mentioned CHASE-LOCK state 33 will be described with reference to a more specific example. The edge flag is set to “FFH” by this state transition. FIG. 8 and FIG. 9 described above show the control curves of the phase addition. This control curve illustrates a conversion table for converting the phase difference count value into a varisync value. The shape of the control curve is determined in consideration of the response of the servo, and a critical response (damping factor = 0.7) is ideal as the step response. However, optimizing this response for all phase differences,
Further, it is very difficult to optimize according to a mechanical fluctuation such as inertia due to a reel diameter or a tape winding diameter.

【００８７】このため本発明の信号再生装置は、位相差
が比較的小さい範囲、例えば２３サブフレーム（SF) 以
下で臨界制動を行うこととし、オーバシュートなく安定
に位相追込みを行わせる。一方、上記位相差の範囲より
大きい範囲における位相制御は、目標位置への到達速度
を速くするため、例えばゲインを上げて過応答ぎみにし
てダンピングを効かせた制御方法を用いている。このよ
う位相制御の方法を用いることによって、たとえオーバ
ーシュートが発生してもハンチング等の不具合を生じる
ことなく安定に範囲内に位相を収束させるようにしてい
る。For this reason, the signal reproducing apparatus of the present invention performs critical braking in a range where the phase difference is relatively small, for example, 23 subframes (SF) or less, so that the phase can be stably added without overshoot. On the other hand, the phase control in a range larger than the range of the phase difference uses a control method in which, for example, the gain is increased and the over-response is applied to make the damping effective in order to increase the speed of reaching the target position. By using such a phase control method, even if an overshoot occurs, a phase such as hunting does not occur and the phase is stably converged within the range.

【００８８】この具体的な制御方法について図１３に示
すフローチャートを参照しながら説明する。ステップＳ
１０で位相制御を開始する。ステップＳ１１で位相差カ
ウント値ΔＰＨからバリシンク値に変換テーブルを用い
て変換する。この変換された値は、レジスタａに格納し
てステップＳ１２に進む。The specific control method will be described with reference to the flowchart shown in FIG. Step S
At 10, the phase control is started. In step S11, the phase difference count value ΔPH is converted into a varisync value using a conversion table. This converted value is stored in the register a and the process proceeds to step S12.

【００８９】ステップＳ１２においてオーバーシュート
の回数を示すフラグをTCPH-OVRと設定してオーバーシュ
ートの回数がゼロかどうか判別する。上記フラグTCPH-O
VRの値がゼロのとき、ステップＳ１３に進む。このステ
ップＳ１３において上記レジスタａに格納していた値は
レジスタｂに格納してステップＳ２５に進む。In step S12, a flag indicating the number of overshoots is set as TCPH-OVR, and it is determined whether or not the number of overshoots is zero. The above flag TCPH-O
When the value of VR is zero, the process proceeds to step S13. The value stored in the register "a" in step S13 is stored in the register "b" and the process proceeds to step S25.

【００９０】ステップＳ１２で上記フラグTCPH-OVRの値
がゼロでないとき、ステップＳ１４に進んで位相差カウ
ント値ΔＰＨの比較を行う。ステップＳ１４で検出され
た位相差カウント値ΔＰＨが約２３サブフレームを示す
２０００Ｈ（１６進表示）より大きいかどうかを判別し
ている。ここで、位相差カウント値ΔＰＨが２０００Ｈ
より大きい値のとき、ステップＳ１５に進む。If the value of the flag TCPH-OVR is not zero in step S12, the flow advances to step S14 to compare the phase difference count value ΔPH. It is determined whether or not the phase difference count value ΔPH detected in step S14 is larger than 2000H (hexadecimal notation) indicating about 23 subframes. Here, the phase difference count value ΔPH is 2000H
If the value is larger, the process proceeds to step S15.

【００９１】ステップＳ１６では、上記レジスタａに格
納した値から０．５減じた値をレジスタｂに格納してス
テップＳ２５に進む。In step S16, a value obtained by subtracting 0.5 from the value stored in register a is stored in register b, and the flow advances to step S25.

【００９２】一方、ステップＳ１４において位相差カウ
ント値ΔＰＨが２０００Ｈ以下のとき、ステップＳ１６
に移行する。ステップＳ１６では上記フラグをに応じて
各制御に分岐する。すなわち、上記フラグTCPH-OVRの値
が１の場合、ステップＳ１７に進む。上記フラグTCPH-O
VRの値が２の場合、ステップＳ１８に進む。さらに上記
フラグTCPH-OVRの値が３以上の場合、ステップＳ１９に
移行する。On the other hand, if the phase difference count value ΔPH is equal to or less than 2000H in step S14, step S16
Move to In step S16, the control branches to each control according to the flag. That is, when the value of the flag TCPH-OVR is 1, the process proceeds to step S17. The above flag TCPH-O
When the value of VR is 2, the process proceeds to step S18. If the value of the flag TCPH-OVR is 3 or more, the process proceeds to step S19.

【００９３】ステップＳ１７において位相差カウント値
ΔＰＨが約３サブフレームを示す５００Ｈ（１６進表
示）より大きいとき、ステップＳ２０でレジスタＢの値
を−０．５に設定してステップＳ２５に進む。また、位
相差カウント値ΔＰＨが５００Ｈ以下のとき、ステップ
Ｓ２１でレジスタＢの値を−０．１に設定してステップ
Ｓ２５に進む。If the phase difference count value ΔPH is larger than 500H (hexadecimal notation) indicating about three subframes in step S17, the value of the register B is set to −0.5 in step S20, and the flow advances to step S25. If the phase difference count value ΔPH is equal to or less than 500H, the value of the register B is set to −0.1 in step S21, and the process proceeds to step S25.

【００９４】ステップＳ１８において位相差カウント値
ΔＰＨが約３サブフレームを示す５００Ｈ（１６進表
示）より大きいとき、ステップＳ２２でレジスタＢの値
を−０．３に設定してステップＳ２５に進む。また、位
相差カウント値ΔＰＨが５００Ｈ以下のとき、ステップ
Ｓ２３でレジスタＢの値を−０．１に設定してステップ
Ｓ２５に進む。When the phase difference count value ΔPH is larger than 500H (hexadecimal notation) indicating about three subframes in step S18, the value of the register B is set to −0.3 in step S22, and the flow advances to step S25. When the phase difference count value ΔPH is equal to or less than 500H, the value of the register B is set to −0.1 in step S23, and the process proceeds to step S25.

【００９５】ステップＳ１９において位相差カウント値
ΔＰＨのいかんにかかわらず、ステップＳ２４でレジス
タＢの値を−０．１に設定してステップＳ２５に進む。
ステップＳ２５で設定されたレジスタｂの値をバリシン
ク値として取り込みバリシンク値の設定する。ステップ
Ｓ２６でこのバリシンク値による位相制御を終了する。In step S19, regardless of the phase difference count value ΔPH, the value of the register B is set to −0.1 in step S24, and the flow advances to step S25.
The value of the register b set in step S25 is taken as the varisync value and the varisync value is set. In step S26, the phase control based on the varisync value ends.

【００９６】このようにしてバリシンク値の設定を行う
ことによって、オーバーシュトが発生しても目標位置に
対する現在位置を表すフラグとオーバーシュートの回数
を表すフラグによってオーバーシュートの回数に応じた
バリシンク値に設定して制御している。By setting the varisync value in this way, even if an overshoot occurs, the flag indicating the current position with respect to the target position and the flag indicating the number of overshoots provide a varisync value corresponding to the number of overshoots. Set and control.

【００９７】この位相制御を必要に応じて繰り返し行っ
て制御することを図１４を用いて説明する。上述した位
相制御の応答は、図１４に示す概略的な応答を示す。こ
こで、図中の数字は、上記フラグTCPH-OVRの値を示して
いる。また、縦軸はオフセット値を示し目標位置におけ
る位相ロック許容範囲をロックウィンドウとして表して
いる。目標位置の位相が合致するところをゼロとして表
示している。A description will be given, with reference to FIG. 14, of controlling the phase by repeatedly performing this phase control as necessary. The response of the above-described phase control shows a schematic response shown in FIG. Here, the numbers in the figure indicate the value of the flag TCPH-OVR. The vertical axis indicates the offset value, and indicates the allowable range of the phase lock at the target position as a lock window. The position where the phase of the target position matches is displayed as zero.

【００９８】図１４（ａ）は、ＴＰＨＡＳＥ状態におけ
る位相制御の応答である。最初フラグTCPH-OVRの値はゼ
ロから開始して目標に早く到達させるため急傾斜の値で
行う。このため、上記ロックウィンドウの範囲を越えて
しまい、フラグTCPH-OVRの値は１になる。次にやや傾斜
を緩めながらバリシンク値で制御するがまたロックウィ
ンドウの範囲を越えてオーバーシュートしてしまう。従
って、上記フラグTCPH-OVRの値は２になる。このような
オフセット値の増減を制御して３回目のオーバーシュー
トした（フラグTCPH-OVR＝３）後、ロックウィンドウの
範囲内に入ることによって上記フラグTCPH-OVRの値は１
に変化し、ステータスも“ＴＰＨＡＳＥ”から“ＣＨＡ
ＳＥ−ＬＯＣＫ”に変化している。FIG. 14A shows the response of the phase control in the TPHASE state. Initially, the value of the TCPH-OVR flag is set to a steep value to start from zero and reach the target early. For this reason, the value exceeds the range of the lock window, and the value of the flag TCPH-OVR becomes 1. Next, control is performed with the varisync value while slightly decreasing the inclination, but the overshoot also exceeds the range of the lock window. Therefore, the value of the flag TCPH-OVR becomes 2. After controlling the increase / decrease of the offset value and performing the third overshoot (flag TCPH-OVR = 3), the value of the flag TCPH-OVR becomes 1 by entering the range of the lock window.
And the status changes from “TPHASE” to “CHA”.
SE-LOCK ".

【００９９】また、図１４（ｂ）は、ＲＥＳＹＮＣ状態
における位相制御の応答を示す。ステータス“ＣＨＡＳ
Ｅ−ＬＯＣＫ”が示すようにこのとき、フラグTCPH-OVR
の値は１である。前述したマスタ側の機器のバリスピー
ドの変化等によってロックウィンドウの範囲から外れて
しまうことが生じる。このとき、前述したようにＲＥＳ
ＹＮＣ状態３４に状態遷移する。このＲＥＳＹＮＣ状態
３４では、１回のオーバーシュートしただけでまたロッ
クウィンドウの範囲内に戻って位相追込み状態３４ａ
は、ＣＨＡＳＥ−ＬＯＣＫ状態３３に状態遷移してい
る。FIG. 14B shows a response of the phase control in the RESYNC state. Status "CHAS
At this time, as indicated by “E-LOCK”, the flag TCPH-OVR
Is 1. Due to a change in the burr speed of the device on the master side described above, the device may be out of the range of the lock window. At this time, as described above, RES
The state transitions to the YNC state 34. In this RESYNC state 34, the phase returns to within the range of the lock window only after one overshoot and the phase adding state 34a.
Has transitioned to the CHASE-LOCK state 33.

【０１００】このように位相制御すると明らかにＲＥＳ
ＹＮＣ状態３４における応答の方がＴＰＨＡＳＥ状態３
２の応答より早くロックさせることができることを示し
ている。When the phase control is performed in this manner, the RES becomes apparent.
Response in YNC state 34 is TPHASE state 3
2 indicates that the lock can be obtained earlier than the response of 2.

【０１０１】しかしながら、一旦、エッジフラグが確定
状態、すなわち“ＦＦＨ”になると以後の制御はカウン
ト値によってのみ位相制御が行われる。このため、ＴＰ
ＨＡＳＥ状態３２の位相制御過程、またはＲＥＳＹＮＣ
状態３４において、例えば隣接するフレームに移動した
しまったり、通過してしまったりした場合に図１５
（ｂ）の破線が示す位相差カウント値の生データを用い
て位相制御すると、隣接するフレームの同一位相、すな
わち図中の点Ｌ１、Ｌ２、Ｌ３とそれぞれの位置でロッ
クしてしまう。実際ロックさせたい位置は図１５（ａ）
が示す目標位置ゼロの点Ｌ２である。However, once the edge flag is settled, that is, "FFH", the subsequent control is performed only by the count value. For this reason, TP
HASE state 32 phase control process, or RESYNC
In the state 34, for example, when moving to an adjacent frame or passing by,
If the phase is controlled using the raw data of the phase difference count value indicated by the broken line in (b), locking occurs at the same phase of adjacent frames, that is, at points L1, L2, and L3 in the drawing. The position to be actually locked is shown in FIG.
Is the point L2 at the target position zero.

【０１０２】この問題に対処するため、図１５（ａ）に
示す変曲点が一つしかない３次関数的な位相制御を行う
ように制御する。すなわちシンクオフセット値がゼロの
ときの位相差カウント値を用いて、さらにエッジフラグ
“０１Ｈ”側、または“０２Ｈ”側から上記変曲点の位
置である目標の１つの点Ｌ２に向かう制御を行う。この
ためエッジフラグ“０１Ｈ”の範囲では位相差カウント
値を反転させている。また、エッジフラグ“０２Ｈ”の
範囲では位相差カウント値をエッジフラグ“ＦＦＨ”の
先に加算して直線領域を延ばす変換を行っている。In order to cope with this problem, control is performed so as to perform a cubic function phase control having only one inflection point as shown in FIG. That is, using the phase difference count value when the sync offset value is zero, control is further performed from the edge flag “01H” side or “02H” side toward the target point L2 which is the position of the inflection point. . Therefore, the phase difference count value is inverted in the range of the edge flag “01H”. Further, in the range of the edge flag "02H", the phase difference count value is added before the edge flag "FFH" to perform conversion for extending the linear region.

【０１０３】次に、図１４に示したロックウィンドウに
ついて説明する。このロックウィンドウは、再調相の範
囲を指定するこのである。このロックウィンドウは、ユ
ーザが任意に設定できるもので、再調相範囲はサブフレ
ーム単位で０１〜９９まで設定可能である。この再調相
範囲を越えると再調相が実行される。このロックウィン
ドウの範囲内に入るとプレイコマンドが発行される。図
１に示した表示及びキーボード１６内のプレイランプ
は、点滅から点灯に切り換わる。Next, the lock window shown in FIG. 14 will be described. This lock window is the one that specifies the range of rephasing. This lock window can be arbitrarily set by the user, and the re-tuning range can be set from 01 to 99 in subframe units. When the re-phasing range is exceeded, re-phasing is executed. When the player enters the range of the lock window, a play command is issued. The display lamp shown in FIG. 1 and the keyboard 16 is switched from blinking to lighting.

【０１０４】例えばマスタ側の機器としてビデオテープ
レコーダから供給されるＴＣに対して信号再生装置のス
レーブ側ＴＣを調相して同期させる場合、同期後両機に
入力しているコンポジットビデオ信号で同期を保持して
いる。ここで、両機のＴＣが上記コンポジットビデオ信
号に同期して記録されていれば、この位相のロック後に
ドロップアウトの場合は別として通常同期が外れてリシ
ンク処理を行うことはない。For example, when the slave side TC of the signal reproducing device is phase-synchronized with the TC supplied from the video tape recorder as the master side device, the synchronization is performed by the composite video signal input to both devices after the synchronization. keeping. Here, if the TCs of the two devices are recorded in synchronization with the composite video signal, normal synchronization is lost and resync processing is not performed except for dropout after locking this phase.

【０１０５】しかしながら、両ＴＣが同期して書かれて
いない場合やマスタ側から供給されるＴＣがアナログテ
ープレコーダの場合に、上記スレーブ側の信号再生装置
はリシンクとロック処理を繰り返すことになる。特に、
ロックウィンドウの境界付近でマスタ側のＴＣが例えば
ワウ・フラッタ等によって振れている場合、信号再生装
置は殆どＲＥＳＹＮＣ状態３４になってしまう。また、
通常、ユーザのオペレータは上記ロックウィンドウを±
３SF程度に狭く設定している。位相ズレの発生は少なく
なるがプレイランプの点灯または点滅が頻繁に行われ
る。However, when both TCs are not written synchronously, or when the TC supplied from the master is an analog tape recorder, the signal reproducing device on the slave repeats resync and lock processing. In particular,
If the master-side TC fluctuates near the boundary of the lock window due to, for example, wow / flutter, the signal reproducing apparatus is almost in the RESYNC state. Also,
Usually, the user operator sets the lock window to ±
It is set as narrow as about 3SF. Although the occurrence of the phase shift is reduced, the play lamp is frequently turned on or blinked.

【０１０６】これを改善するために上記ロックウィンド
ウを広く設定すると、上述したリシンクとロックの状態
を交互に繰り返すことは少なくなるものの位相のズレが
大きくなってしまう。If the lock window is set wide to improve this, the repetition of the resync and lock states described above is reduced, but the phase shift is increased.

【０１０７】オペレータの立場では、“リシンクしてい
ることは別に何ら問題はないが、情報としてプレイラン
プが頻繁に点滅、点灯することは煩わしく、精神安定上
良くない。しかしながら、例えばドロップアウト等によ
って本当に確実に位相が大きくズレた場合、位相ズレを
知りたい”という要求が数多くある。信号再生装置内の
シンクロナイザ部１１はこのランプの点灯処理を含めた
制御を行っている。信号再生装置は、ランプ等の表示を
要求に応じた制御をシンクロナイザ部を介さずに制御で
きないから、オペレータが指定したロックウィンドウの
範囲でしか表示点灯させることができない。From the operator's point of view, "there is no problem with resyncing, but frequent blinking and lighting of the information as information is bothersome, which is not good for mental stability. If the phase is really greatly shifted, we want to know the phase shift. " The synchronizer unit 11 in the signal reproducing device performs control including lighting processing of the lamp. Since the signal reproducing device cannot control the display of the lamp or the like according to the request without passing through the synchronizer unit, the signal reproducing device can display and light only within the range of the lock window designated by the operator.

【０１０８】そこで、図１６に示す新たな表示ウィンド
ウを設けてオペレータ自身が必要とする情報と必要ない
情報を完全に分離して作業効率を改善させている。この
表示ウィンドウの範囲は、サブフレーム単位で１から９
９SFで設定することができる。図１６においてロックウ
ィンドウは±５SFに設定している。また、表示ウィンド
ウは２０SFに設定している。これによってオフセットエ
ラーが±５SFを越える毎に再調相が行われるが、プレイ
キーの表示ランプは外部ＴＣから表示ウィンドウの範囲
２０SF以上外れた場合にのみ点灯する。Therefore, a new display window shown in FIG. 16 is provided to completely separate the information required by the operator himself from the unnecessary information, thereby improving the work efficiency. The range of this display window is 1 to 9 in subframe units.
9SF can be set. In FIG. 16, the lock window is set to ± 5 SF. The display window is set to 20 SF. As a result, re-phase is performed every time the offset error exceeds ± 5 SF, but the display lamp of the play key is turned on only when the display window deviates from the external TC by at least 20 SF.

【０１０９】これらの処理は、ソフトウェア的に設定し
て行う。設定は、表示ウィンドウのモードを選択して、
選択モードに応じた処理を行っている。このようにそれ
ぞれのウィンドウ領域を設定することによってワウ・フ
ラッタ、非同期ＴＣ及びドロップアウトによるリシンク
動作がすべてプレイランプに直結していた表示をオペー
タの自由に設定し、オペレータは必要な情報だけを知る
ことができる。[0109] These processes are performed by software setting. To set, select the mode of the display window,
Processing is performed according to the selection mode. By setting the respective window areas in this way, the operator can freely set the display in which all the resync operations by wow and flutter, asynchronous TC and dropout are directly connected to the play lamp, and the operator knows only necessary information. be able to.

【０１１０】このように構成することによって信号再生
装置は、マスタ側の機器のＴＣが基準フレーム長に対し
てズレを持っていてもアドレス制御及び位相制御を行っ
て、位相のロック状態を安定に維持することができる。
また、可変速再生、いわゆるバリスピード再生において
も同様にアドレス制御及び位相制御及び位相のロック状
態の安定を図ることができる。With this configuration, the signal reproducing apparatus performs the address control and the phase control even if the TC of the master device has a deviation from the reference frame length, and stably locks the phase. Can be maintained.
Also in variable speed reproduction, so-called variable speed reproduction, address control, phase control, and stability of the phase lock state can be similarly achieved.

【０１１１】この位相制御によってレスポンスの良い安
定な位相追込みができ、位相のロック状態までの時間を
短縮することができる。By this phase control, stable phase tracking with good response can be performed, and the time until the phase is locked can be shortened.

【０１１２】また、信号再生装置に内蔵する位相差検出
手段で入力する外部からのＴＣと再生したＴＣをＣＰＵ
で切り換えて位相差を検出することにより従来の信号再
生装置で必要とされた位相差検出回路を配設せずに外部
ＴＣの速度検出も行って基板上の使用効率及びコストの
低減を図ることができる。The external TC and the reproduced TC inputted by the phase difference detecting means built in the signal reproducing apparatus are compared with the CPU.
By detecting the phase difference by switching in the above, the speed of the external TC is also detected without installing the phase difference detection circuit required in the conventional signal reproducing apparatus, thereby reducing the use efficiency and cost on the substrate. Can be.

【０１１３】次に、本発明の他の実施例について簡単に
説明する。前述すた実施例は、ＴＣ検出部１２内に設け
た一つの位相差検出回路１２１に対してサーボ制御部１
３内の設けたトランスポートコントロール１３１によっ
て処理動作を切り換えて２つの機能を持たせた実施例で
ある。このため、“外部ＴＣと再生ＴＣの位相差検出処
理”と“外部ＴＣの速度検出処理”は同時におこなうこ
とができない。すなわち上記２つの処理はそれぞれの処
理がシリアル的に行われる。Next, another embodiment of the present invention will be briefly described. In the above-described embodiment, the servo control unit 1 is provided for one phase difference detection circuit 121 provided in the TC detection unit 12.
3 is an embodiment in which the processing operation is switched by a transport control 131 provided in 3 to have two functions. For this reason, the “phase difference detection process between the external TC and the reproduction TC” and the “speed detection process for the external TC” cannot be performed simultaneously. That is, the above two processes are performed serially.

【０１１４】一方、サーボ制御部１３における処理はマ
ルチタスク処理が可能なオペレーティンシステムＯＳを
用いている。従って、信号再生装置は、並列的に各種の
処理を行うことが可能であるから、上記位相差検出回路
１２１をそれぞれの機能毎に分けて配設して処理する
と、処理効率を上げることができる。On the other hand, the processing in the servo control unit 13 uses an operating system OS capable of multitask processing. Therefore, the signal reproducing apparatus can perform various kinds of processing in parallel. If the above-mentioned phase difference detection circuit 121 is arranged and processed for each function, processing efficiency can be increased. .

【０１１５】この並列処理を行うことによって、外部Ｔ
Ｃ速度検出に要していた約５００ｍｓ程度の時間を短縮
することができる。また、同時に両処理を行うことがで
きることによって、それぞれの状態毎に状態遷移させる
ことがなくなり、前述した各種処理に対して一部簡略化
することもできる。By performing this parallel processing, the external T
The time required for the C speed detection, which is about 500 ms, can be reduced. Further, since both processes can be performed at the same time, there is no need to make a state transition for each state, and the above-described various processes can be partially simplified.

【０１１６】[0116]

【発明の効果】以上の説明からも明らかなように、本発
明に係る信号再生装置によれば、再生信号中のアドレス
情報と外部からのマスタアドレス情報との位相差に基づ
いて再生サーボ制御を行う信号再生装置であって、外部
から供給されるマスタアドレス情報に対して実際に検出
されたアドレス情報との位相差を検出する位相差検出手
段と、該位相差検出手段からの出力信号を基にマスタ側
の機器のアドレス情報の更新速度を上記マスタアドレス
情報の周期から算出し、通常の再生時の制御曲線の基準
値を上記マスタ側の機器のアドレス情報の更新速度に応
じて補正し、補正されて得られた制御曲線を用いて再生
サーボ制御を行うサーボ制御手段とを有することによ
り、マスタ側の機器のアドレス情報（タイムコード等）
が基準フレーム長に対してズレを持っていてもアドレス
制御及び位相制御を行って、位相のロック状態を安定に
維持することができる。また、可変速再生、いわゆるバ
リスピード再生においても同様にアドレス制御及び位相
制御及び位相のロック状態の安定を図ることができる。As is apparent from the above description, according to the signal reproducing apparatus of the present invention, the reproduction servo control is performed based on the phase difference between the address information in the reproduced signal and the external master address information. A signal reproducing device for performing phase difference detecting means for detecting a phase difference between master address information supplied from the outside and actually detected address information, and an output signal from the phase difference detecting means. The update speed of the address information of the master device is calculated from the period of the master address information, and the reference value of the control curve during normal playback is corrected according to the update speed of the address information of the master device, Having servo control means for performing reproduction servo control using the control curve obtained by the correction, so that the address information (time code, etc.) of the device on the master side can be obtained.
Even if there is a deviation from the reference frame length, the address control and the phase control can be performed to stably maintain the phase locked state. Also in variable speed reproduction, so-called variable speed reproduction, address control, phase control, and stability of the phase lock state can be similarly achieved.

【０１１７】この位相制御によってレスポンスの良い安
定な位相追込みができ、位相のロック状態までの時間を
短縮することができる。By this phase control, a stable phase can be obtained with a good response, and the time until the phase is locked can be shortened.

【０１１８】また、信号再生装置に内蔵する位相差検出
手段で入力する外部からのＴＣと再生したＴＣをＣＰＵ
で切り換えて位相差を検出することにより従来の信号再
生装置で必要とされた位相差検出回路を配設せずに外部
ＴＣの速度検出も行って基板上の使用効率及びコストの
低減を図ることができる。The external TC and the reproduced TC inputted by the phase difference detecting means built in the signal reproducing apparatus are compared with the CPU.
By detecting the phase difference by switching in the above, the speed of the external TC is also detected without installing the phase difference detection circuit required in the conventional signal reproducing apparatus, thereby reducing the use efficiency and cost on the substrate. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る信号再生装置の第１の実施例にお
いて概略的ブロック構成を示す図である。FIG. 1 is a diagram showing a schematic block configuration in a first embodiment of a signal reproducing apparatus according to the present invention.

【図２】信号再生装置の動作を説明する概略的な状態遷
移図である。FIG. 2 is a schematic state transition diagram illustrating an operation of the signal reproducing device.

【図３】図２に示した状態遷移図をさらに詳しく説明す
るための状態遷移図である。FIG. 3 is a state transition diagram for explaining the state transition diagram shown in FIG. 2 in more detail;

【図４】ＴＣ検出部内に内蔵している位相差検出回路の
切換制御動作を説明するブロックロック図である。FIG. 4 is a block lock diagram illustrating a switching control operation of a phase difference detection circuit built in a TC detection unit.

【図５】図４に示した位相差検出回路の動作を各種信号
に基づきシーケンス関係を説明するタイミングチャート
である。FIG. 5 is a timing chart for explaining the sequence relationship of the operation of the phase difference detection circuit shown in FIG. 4 based on various signals.

【図６】外部ＴＣシンクと再生ＴＣシンクによって形成
される区間を位相差カウントすることを示す図である。FIG. 6 is a diagram showing phase difference counting of a section formed by an external TC sync and a reproduction TC sync.

【図７】目標アドレスまでのアドレス追込みを制御する
制御曲線を示す図である。FIG. 7 is a diagram showing a control curve for controlling address addition to a target address.

【図８】目標アドレスにおいてエッジフラグ確定状態に
おける制御曲線を示す図である。FIG. 8 is a diagram showing a control curve in a state where an edge flag is determined at a target address.

【図９】信号再生装置で用いているバリベース制御の制
御曲線における関係を説明する図である。FIG. 9 is a diagram illustrating a relationship in a control curve of burr-based control used in the signal reproducing device.

【図１０】信号再生装置におけるアドレス差とエッジフ
ラグの変化のタイミングを説明する図である。FIG. 10 is a diagram illustrating a timing of a change in an address difference and an edge flag in the signal reproducing apparatus.

【図１１】アドレス差とエッジフラグのサンプリングの
タイミングの関係を説明する図である。FIG. 11 is a diagram for explaining a relationship between an address difference and sampling timing of an edge flag.

【図１２】図２に示した状態遷移図をさらに詳しく説明
するための状態遷移図で図３に示した状態遷移図の続き
を説明する図である。12 is a state transition diagram for explaining the state transition diagram shown in FIG. 2 in more detail, and is a diagram for explaining a continuation of the state transition diagram shown in FIG. 3;

【図１３】オーバーシュートフラグを用いてバリシンク
値による位相制御の動作を説明するフローチャートであ
る。FIG. 13 is a flowchart illustrating an operation of phase control using a varisync value using an overshoot flag.

【図１４】図１２に示す位相制御における時間に対する
応答状況を示す図である。14 is a diagram illustrating a response state with respect to time in the phase control illustrated in FIG. 12;

【図１５】エッジフラグ確定状態の制御曲線を得るため
に必要とされる変換方法を説明する図である。FIG. 15 is a diagram illustrating a conversion method required to obtain a control curve in an edge flag fixed state.

【図１６】ロックウィンドウ及び表示ウィンドウの関係
を説明する模式的な図である。FIG. 16 is a schematic diagram illustrating a relationship between a lock window and a display window.

【図１７】従来のセクタベース・シンクロナイズによる
同期運転するために必要なシステム構成を説明する図で
ある。FIG. 17 is a diagram for explaining a system configuration required for synchronous operation by conventional sector-based synchronization.

【図１８】従来のタイムベース・シンクロナイズによる
同期運転するために必要なシステム構成を説明する図で
ある。FIG. 18 is a diagram illustrating a system configuration necessary for synchronous operation by conventional time-base synchronization.

【図１９】従来のセクタベース・シンクロナイズと併合
してタイムベース・シンクロナイズによる同期運転する
ためのシステム構成を説明する図である。FIG. 19 is a diagram illustrating a system configuration for performing synchronous operation by time-base synchronization in combination with conventional sector-based synchronization.

【符号の説明】[Explanation of symbols]

１０・・・・・・・・・・・・・入力端子 １１・・・・・・・・・・・・・シンクロナイザ部 １２・・・・・・・・・・・・・ＴＣ検出部 １３・・・・・・・・・・・・・サーボ制御部 １４・・・・・・・・・・・・・ＲＡＭ １５・・・・・・・・・・・・・データコマンド解析部 １６・・・・・・・・・・・・・表示及びキーボード部 １７・・・・・・・・・・・・・クロック信号発生部 １８・・・・・・・・・・・・・キャプスタンモータ駆
動回路部 １９・・・・・・・・・・・・・キャプスタンモータ ２０・・・・・・・・・・・・・周波数発生器 ２１・・・・・・・・・・・・・リールモータ駆動回路
部 ２４・・・・・・・・・・・・・ヘッド １２１・・・・・・・・・・・・位相差検出回路 １２２、１２３・・・・・・・・切換スイッチ １３１・・・・・・・・・・・・トランスポートコント
ロール10 Input terminal 11 Synchronizer unit 12 TC detection unit 13 ······ Servo control unit ········ RAM 15 ······ Data command analysis unit 16 Display and keyboard section Clock signal generation section Cap Stun motor drive circuit section 19 Capstan motor 20 Frequency generator 21 ... Reel motor drive circuit 24 ... Head 121 ... Phase difference detection circuit 122,123 ... - the change-over switch 131 ............ transport control

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 再生信号中のアドレス情報と外部からの
マスタアドレス情報との位相差に基づいて再生サーボ制
御を行う信号再生装置であって、 外部から供給されるマスタアドレス情報に対して実際に
検出されたアドレス情報との位相差を検出する位相差検
出手段と、 該位相差検出手段からの出力信号を基にマスタ側の機器
のアドレス情報の更新速度を上記マスタアドレス情報の
周期から算出し、通常の再生時の制御曲線の基準値を上
記マスタ側の機器のアドレス情報の更新速度に応じて補
正し、補正されて得られた制御曲線を用いて再生サーボ
制御を行うサーボ制御手段とを有することを特徴とする
信号再生装置。1. A signal reproducing apparatus for performing a reproduction servo control based on a phase difference between address information in a reproduction signal and external master address information, wherein the reproduction apparatus controls an externally supplied master address information. Phase difference detecting means for detecting a phase difference from the detected address information; and calculating the update speed of the address information of the master device from the period of the master address information based on the output signal from the phase difference detecting means. , above the reference value of the control curve at the time of normal playback
The playback servo is corrected using the control curve obtained by correcting the address information of the device on the master side in accordance with the update speed.
A signal reproducing device comprising: a servo control unit for performing control.