JP3307786B2 - データ記録方法およびデータ記録装置 - Google Patents

データ記録方法およびデータ記録装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、光ディスク、光磁気デ
ィスクなどの記録媒体にデータを記録する場合に用いて
好適なデータ記録方法およびデータ記録装置に関する。
【０００２】
【従来の技術】本出願人は、ピットのエッジの位置を、
記録するデータに対応してステップ状に変化させること
により、データを記録することを、例えば特願平４−２
０７０７４号として、先に提案した。この提案によれ
ば、ピットの立上り（前方）エッジまたは立下り（後
方）エッジが、それぞれ８個の位置のいずれかの位置に
記録データに対応して変化される。これにより、デジタ
ルデータを光ディスク、光磁気ディスクなどの記録媒体
に記録することができる。
【０００３】このようにピットのエッジ位置をステップ
状に変化させることより、データをデジタル的に記録す
る場合、より高密度にデータを記録するには、ステップ
幅をできるだけ小さくする必要がある。しかしながら、
ステップ幅を小さくすればするほど、符号間干渉が著し
くなり、データを正確に再生することが困難になる。
【０００４】そこで、本出願人は、例えば特願平４−３
００４７０号として、符号間干渉を予測し、符号間干渉
が打ち消されるように、ピットのエッジの位置を補正す
る（プリエンファシスする）ことを先に提案した。
【０００５】すなわち、先の提案においては、図１３に
示すように、ピットのエッジが、番号０乃至番号７で示
す８個のマクロステップそのステップ幅は、（例えば、
０．０４μｍ）のいずれかの位置に基本的に規定される
が、このエッジ位置は、さらに微細な変化幅を有する２
５６個のミクロステップのいずれかの位置に変更され
る。これにより、エッジの変化幅を小さくすることが可
能となり、より高密度の記録が可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、先の特
願平４−３００４７０号に開示した発明においては、符
号間干渉をシュミレーションモデルにより求め、このシ
ュミレーションモデルにより求めた符号間干渉を補正す
るように、ミクロステップによるエッジの位置（補正
量）を決定するようにしていた。
【０００７】しかしながら、このようにシュミレーショ
ンモデルを用いて符号間干渉を補正するようにすると、
符号間干渉を正確に求めることができず、従って、より
正確に符号間干渉を抑制することができず、結果的に高
密度の記録が困難となる課題があった。
【０００８】本発明はこのような状況に鑑みてなされた
ものであり、より正確に符号間干渉を抑制し、もってよ
り高密度にデータを記録することができるようにするも
のである。
【０００９】
【課題を解決するための手段】本発明のデータ記録方法
は、記録媒体に記録されているデータを再生し、再生し
たデータの符号間干渉を算出し、算出した符号間干渉を
打ち消す、エッジの第２のステップ幅の第１の補正量を
算出し、記録媒体に記録されているデータの符号間干渉
が、予め設定されている所定の基準値より小さくなるま
で、データのエッジの位置を補正して記録することを繰
り返し行い、繰り返し行われる補正のうちの、少なくと
も第１回目の補正においては、算出される第１の補正量
に、０＜α＜１の所定の値αを乗算して得られる第２の
補正量を用いて補正することを特徴とする。
【００１０】第１回目の補正においては、第１のステッ
プ幅のエッジの位置のうち所定の位置のエッジと、その
エッジの前後に隣接する少なくとも２つのエッジの位置
の組み合わせパターンを規定する学習データを記録媒体
に記録し、学習データを再生して第１の補正量を算出す
るようにすることができる。
【００１１】符号間干渉の算出は、１つの組み合わせパ
ターンに対して複数回行い、その平均値を符号間干渉の
値として使用するようにすることができる。
【００１２】本発明のデータ記録装置は、記録媒体に記
録されているデータを再生する再生手段と、再生したデ
ータの符号間干渉を算出する符号間干渉算出手段と、算
出した符号間干渉を打ち消す、エッジの第２のステップ
幅の第１の補正量を算出する補正量算出手段と、記録媒
体に記録されているデータの符号間干渉が、予め設定さ
れている所定の基準値より小さくなるまで、データのエ
ッジの位置を補正して記録することを繰り返し行う記録
制御手段とを備え、記録制御手段は、繰り返し行われる
補正のうちの、少なくとも第１回目の補正においては、
算出される第１の補正量に、０＜α＜１の所定の値αを
乗算して得られる第２の補正量を用いて補正することを
特徴とする。
【００１３】
【００１４】
【００１５】
【作用】本発明のデータ記録方法および装置において
は、記録媒体に記録されているデータが再生され、再生
されたデータの符号間干渉が算出され、算出された符号
間干渉を打ち消す、エッジの第２のステップ幅の第１の
補正量が算出される。また、記録媒体に記録されている
データの符号間干渉が、予め設定されている所定の基準
値より小さくなるまで、データのエッジの位置を補正し
て記録することが繰り返し行われ、繰り返し行われる補
正のうちの、少なくとも第１回目の補正においては、算
出される第１の補正量に、０＜α＜１の所定の値αを乗
算して得られる第２の補正量が用いて補正される。
【００１６】
【実施例】図１は、本発明のデータ記録装置の一実施例
の構成を示すブロック図である。この実施例において
は、情報源１より出力する記録データ、または学習デー
タ発生回路２が出力する学習データがエンコーダ３に供
給され、エンコードされた後、マスタリングシステム４
に供給され、ディスク５に記録されるようになされてい
る。そしてディスク５がプレーヤ６により再生され、再
生されたデータが計算機７に取り込まれ、符号間干渉
と、それに対応するマクロステップの補正量が演算され
るようになされている。
【００１７】エンコーダ３においては、情報源１より入
力された記録データ（デジタルデータ）が、ＥＣＣ回路
１１に入力され、誤り検出訂正符号が付加された後、変
換回路１２に供給されている。変換回路１２は入力され
た８ビット単位のデータを、３ビット単位のデータに変
換する。
【００１８】スイッチ１６は、学習データ発生回路２が
出力する３ビット単位の学習データ、変換回路１２が出
力する３ビット単位に変換された記録データ、ゲイン基
準信号発生回路１３が出力するゲイン基準信号データ、
バイアス基準信号発生回路１４が出力するバイアス基準
信号データ、ＰＬＬ引き込み信号発生回路１５が出力す
るＰＬＬ引き込み信号データのいずれかを選択し、記録
エッジ位置計算回路１７に供給するようになされてい
る。
【００１９】記録エッジ位置計算回路１７は、内蔵する
ＲＯＭ１８に記憶されているテーブルにしたがって、記
録データに対応するマクロステップを求め、そのマクロ
ステップに対応するデータをエッジ変調回路１９に出力
する。エッジ変調回路１９は、記録エッジ位置計算回路
１７より供給されるマクロステップに対応するエッジ位
置信号を発生し、マスタリングシステム４に供給する。
【００２０】一方、計算機７においては、符合間干渉測
定部２１がプレーヤ６より供給される再生データから、
符合間干渉を測定し、その測定結果をプリエンファシス
補正値算出部２２に出力している。プリエンファシス補
正値算出部２２は、符合間干渉測定部２１からの測定結
果に対応して、ミクロステップのエッジの位置（補正
量）を演算する。そしてこの演算結果が、記録エッジ位
置計算回路１７のＲＯＭ１８に反映されるように、ＲＯ
Ｍ１８のテーブルが更新されるようになされている。
【００２１】記録エッジ位置計算回路１７は、例えば図
２に示すように、４段に縦続接続されたフリップフロッ
プ４１乃至４４と、ＲＯＭ１８を構成するエッジ位置変
換ＲＯＭ１８Ａ，１８Ｂにより構成されている。
【００２２】スイッチ１６は、学習データ発生回路２、
変換回路１２、ゲイン基準信号発生回路１３、バイアス
基準信号発生回路１４、またはＰＬＬ引き込み信号発生
回路１５より供給される３ビット単位のデータに対し
て、その上位に、‘０’の１ビットを付加して、４ビッ
ト単位のデータとして、記録エッジ位置計算回路１７に
供給する。この４ビット単位のデータは、フリップフロ
ップ４１乃至４４に、エッジに同期して発生されるクロ
ックを基準として順次転送、保持される。
【００２３】その結果、例えば図３に示すように、第ｎ
−１番目のピットの立上りエッジと立下りエッジのデー
タを、それぞれｈn-1，ｔn-1とし、また第ｎ番目のピッ
トの立上りエッジと立下りエッジのデータを、それぞれ
ｈn，ｔnとすると、フリップフロップ４１にｔnが保持
されているとき、フリップフロップ４２乃至４４には、
それぞれ、ｈn，ｔn-1，ｈn-1が保持される。
【００２４】そしてエッジ位置変換ＲＯＭ１８Ｂには、
第ｎ番目のピットの立上りエッジのデータｈnと、その
前後のエッジのデータｔn-1とｔnが入力され、エッジ位
置変換ＲＯＭ１８Ａには、第ｎ−１番目のピットの立下
りエッジのデータｔn-1と、その前後のエッジのデータ
ｈn-1，ｈnが入力されることになる。
【００２５】エッジ位置変換ＲＯＭ１８Ａ，１８Ｂは、
それぞれ入力された中心エッジのデータと、その前後に
隣接するエッジのデータの３つの位置情報から、符合間
干渉を抑制するミクロステップにより表される位置を８
ビットのデータＤt，Ｄhとして出力するようになされて
いる。
【００２６】図４は、エッジ変調回路１９の構成例を表
している。この実施例においては、記録エッジ位置計算
回路１７のエッジ位置変換ＲＯＭ１８Ａより出力された
データＤｔをＤ／Ａ変換するＤ／Ａコンバータ５１と、
Ｄ／Ａコンバータ５１の出力を鋸歯状波発生回路５２が
出力する鋸歯状波と比較するアナログコンパレータ５３
とを有している。またエッジ位置変換ＲＯＭ１８Ｂが出
力するデータＤｈをＤ／Ａ変換するＤ／Ａコンバータ６
１と、Ｄ／Ａコンバータ６１の出力と、鋸歯状波発生回
路６２が出力する鋸歯状波と比較するアナログコンパレ
ータ６３とを有している。またＯＲゲート７１は、アナ
ログコンパレータ５３と６３の出力の論理和場を演算
し、その論理和をＴ型フリップフロップ７２に出力して
いる。
【００２７】図５は、プレーヤ６の構成例を表してい
る。ディスク５は、スピンドルモータ８１により所定の
速度で回転されるようになされている。ピックアップ８
２は、ディスク５にレーザ光を照射し、その反射光から
ディスク５に記録されているデータに対応するＲＦ信号
を出力する。アンプ８３は、このＲＦ信号を増幅し、Ａ
／Ｄコンバータ８５、スピンドルＰＬＬ回路８４、およ
びクロック再生回路８８に出力している。
【００２８】スピンドルＰＬＬ回路８４は、入力された
信号からＰＬＬ引き込み信号を抽出し、その信号に同期
した制御信号を生成し、スピンドルモータ８１に供給し
ている。クロック再生回路８８は、入力された信号から
ＰＬＬ引き込み信号を抽出し、これに同期してクロック
Ａ，Ｂ，Ｃを生成し、クロックＡをＡ／Ｄコンバータ８
５、バイアス補正回路８６及びゲイン補正回路８７に供
給し、クロックＢとクロックＣをそれぞれバイアス補正
回路８６とゲイン補正回路８７に供給している。
【００２９】Ａ／Ｄコンバータ８５によりＡ／Ｄ変換さ
れたデータは、バイアス補正回路８６においてバイアス
補正された後、さらにゲイン補正回路８７に入力され、
ゲイン補正されるようになされている。ゲイン補正回路
８７によりゲイン補正されたデータが計算機７に出力さ
れるようになされている。
【００３０】図６は、プレーヤ６のバイアス補正回路８
６の構成例を表している。この実施例においては、Ａ／
Ｄコンバータ８５より入力された８ビットのデータが、
それぞれフリップフロップ１０１と１０２に供給されて
いる。フリップフロップ１０１にはクロックＡが入力さ
れている。このクロックＡは、立上りエッジと立下りエ
ッジの発生タイミングにおいて発生されるため、フリッ
プフロップ１０１には各エッジ位置におけるデータが保
持される。
【００３１】また、フリップフロップ１０２には、バイ
アス補正データの発生タイミングにおいて発生されるク
ロックＢが入力される。その結果、フリップフロップ１
０２には、バイアス補正データが保持されることにな
る。加算器１０３は、フリップフロップ１０１の出力か
ら、フリップフロップ１０２の出力を減算し、減算した
結果を出力するようになされている。
【００３２】図７は、ゲイン補正回路８７の構成例を表
している。この実施例においては、バイアス補正回路８
６の加算器１０３が出力する８ビットのデータが、フリ
ップフロップ１１１と１１２に、入力されるようになさ
れている。フリップフロップ１１１はこのデータからク
ロックＡに同期して、各エッジ位置におけるデータを保
持するようになされている。また、フリップフロップ１
１２は、ゲイン補正信号データの発生タイミングにおい
て発生されるクロックＣに同期して、入力される８ビッ
トデータから、ゲイン補正信号データをラッチするよう
になされている。
【００３３】加算器７は、フリップフロップ１１２の出
力から、目標振幅発生回路１１４の出力する目標振幅信
号（Ｃ4）を減算し、その減算結果を、ゲイン可変アン
プ１１３に出力している。ゲイン可変アンプ１１３は、
例えばＲＯＭなどにより構成され、加算器７の出力に対
応して、フリップフロップ１１１より入力されるデータ
を所定のゲインに調整した後、加算器１１５に出力して
いる。加算器１１５は、ゲイン可変アンプ１１３の出力
に、目標バイアス発生回路１１６の出力する目標バイア
ス信号（Ｃ5）を加算し、計算機７に出力するようにな
されている。
【００３４】次に、以上の実施例の動作について、図８
のフローチャートを参照して説明する。
【００３５】最初にステップＳ１において、ディスク５
を製作する処理が実行される。すなわち学習データ発生
回路２が発生する３ビット単位の学習データが、スイッ
チ１６により４ビット単位のデータに変換された後、記
録エッジ位置計算回路１７のフリップフロップ４１に入
力される。フリップフロップ４１には、各エッジ（立上
りエッジと立下りエッジ）に対応するクロックが供給さ
れているため、各エッジに対応するデータがラッチされ
ることになる。
【００３６】学習データ発生回路２が出力する学習デー
タは、ピットの各エッジの位置が８段階のマクロステッ
プに変化するとき、連続する３つのエッジの取り得るパ
ターンを全て含むように定められたデータとされてい
る。
【００３７】すなわち、中央のエッジに対するその前後
に隣接する２つのエッジからの符合間干渉を相殺するこ
とを目的とする場合、中央のエッジ位置と、そのエッジ
の前後に隣接する２つのエッジの位置の、合計３つのエ
ッジの位置により構成される１つのパターン（学習パタ
ーン）を考える。学習パターンの中央のエッジの符合間
干渉の大きさは、その前後のエッジの位置によって決定
される。隣接する各エッジの位置がステップ状に、８個
のマクロステップのいずれかの位置に変化するとき、中
央のエッジへの符合間干渉の大きさは、手前のエッジの
位置に対応して８種類に変化し、またそのそれぞれの場
合に対して、後方のエッジのエッジ位置に対応して８種
類に変化する。このため、合計６４（＝８×８）種類の
変化がある。
【００３８】また、中央のエッジ位置も基本的に８個の
マクロステップのいずれかに変化する。さらに、この中
央のエッジが、ピットの立上りエッジか、立下りエッジ
かによっても、符合間干渉の大きさが異なる。このた
め、符合間干渉の大きさは、合計１０２４（＝２×８×
６４）種類存在することになる。
【００３９】この実施例においては、この１０２４種類
の学習パターンをすべて含む学習データが、学習データ
発生回路２より発生されることになる。
【００４０】この１０２４種類の学習パターンを含む各
エッジのデータは、フリップフロップ４１に保持され
る。フリップフロップ４１に保持されたデータが、以
下、後段のフリップフロップ４２乃至４４に順次ラッチ
される。
【００４１】このうち、図３に示す第ｎ−１番目のピッ
トの立下りエッジのデータｔn-1が、中央のエッジのデ
ータとして、エッジ位置変換ＲＯＭ１８Ａにフリップフ
ロップから供給されているとき、エッジ位置変換ＲＯＭ
１８Ａには、フリップフロップ４２とフリップフロップ
４４から、その中央のエッジの後方に隣接する立上りエ
ッジのデータｈnと、前方に隣接する立上りエッジのデ
ータｈn-1が入力される。これらのデータは、図１３に
おいて、番号０乃至番号７で示すマクロステップの８個
のエッジ位置に対応している。
【００４２】すなわち４ビットのデータ（そのＭＳＢは
０）が００００であるとき、そのマクロステップは最も
内側の位置（番号０の位置）とされ、０１１１のとき最
も外側のエッジ位置（番号７の位置）とされる。
【００４３】エッジ位置変換ＲＯＭ１８Ａは、次式に対
応する変換テーブルを内蔵しており、この変換テーブル
に対応して、入力されたマクロステップのデータを、８
ビット（２５６通り）のミクロステップのデータに変換
する。 Ｄｔ＝Ｃ1×ｔn-1＋Ｃ3...（１）
【００４４】ここで定数Ｃ1は、マクロステップのステ
ップ幅の初期値を表しており、定数Ｃ3は、最小ピット
の大きさの初期値を与えている。
【００４５】同様に、エッジ位置変換ＲＯＭ１８Ｂに
は、第ｎ番目のピットの立上りエッジのデータｈnと、
その前方に隣接する立下りエッジのデータｔn-1と、後
方に隣接する立下りエッジのデータｔnが入力されてい
る。エッジ位置変換ＲＯＭ１８Ｂには次の式に対応する
変換テーブルが記憶されている。なお、Ｃ2もＣ1と同
様、最小ピットの大きさの初期値を与える定数である。 Ｄｈ＝Ｃ1×ｈn＋Ｃ2...（２）
【００４６】エッジ位置変換ＲＯＭ１８Ｂは、このテー
ブを利用して、８個のマクロステップのエッジ位置のデ
ータを、２５６通りの８ビットのミクロステップの位置
のデータＤｈに変換し、出力する。
【００４７】なお、ＰＬＬ引き込み信号のデータは、図
１３において、番号７で示す位置よりさらに１マクロス
テップ分だけ外側の位置（いわば、番号８の位置）とさ
れるが、４ビット単位の３つのデータｈn-1，ｔn-1，ｈ
nのうちのいずれか１つが、ＰＬＬ引き込み信号を表す
‘８’である場合、エッジ位置変換ＲＯＭ１８Ａのこの
アドレスに格納されている内容については、プリエンフ
ァシスによる補正を行わない。
【００４８】同様に、エッジ位置変換ＲＯＭ１８Ｂに格
納されている変換テーブルの入力アドレスのうち、４ビ
ット単位の３つのデータｔn-1，ｈn，ｔnのうちのいず
れか１つが、ＰＬＬ引き込み信号を表す‘８’である場
合、そのアドレスに格納されている内容についてはプリ
エンファシスによる補正を行わないようにする。
【００４９】なぜならば、このＰＬＬ引き込み信号は、
プレーヤ６において、ディスク５から再生された信号中
の、各ピットに対応するエッジ位置を求める際の基準と
なる位置であるので、常に同じエッジ位置に記録される
必要があるので、その補正は行わない。ただし、このＰ
ＬＬ引き込み信号の前後のピットは、例えばバイアス基
準信号やゲイン基準信号など、ユーザデータでない（学
習データでない）固定パターンを記録する。これによっ
てＰＬＬ引き込み信号が符号間干渉により影響を受ける
ことを防ぐことができる。すなわち、この場合において
は、マクロステップの位置のままのデータとされる。
【００５０】なお、この学習データは、情報源１が出力
する本来の記録データに代えてＲＯＭ１８に記憶される
テーブルを所定の値に書き換えるために、試験的に記録
されるのであるが、本来の記録データ以外のゲイン基準
信号発生回路１３が出力するゲイン基準信号（マクロス
テップの‘７’のエッジ位置を表す信号）、バイアス基
準信号発生回路１４が出力するバイアス基準信号（マク
ロステップの‘０’のエッジ位置に対応する信号）、及
びＰＬＬ引き込み信号発生回路１５が出力するＰＬＬ引
き込み信号（マクロステップの‘８’のエッジ位置に対
応する信号）は、いずれも学習データとともに、時分割
多重されて記録される。
【００５１】このようにして、ミクロステップの２５６
段階のいずれかのエッジ位置に対応するデータに変換さ
れたデータＤｔ（図９（ａ））は、エッジ変調回路１９
のＤ／Ａコンバータ５１に入力され、Ｄ／Ａ変換された
後、アナログコンパレータ５３の非反転入力端子に入力
される。アナログコンパレータ５３の反転入力端子に
は、鋸歯状波発生回路５２が発生する鋸歯状波（図９
（ｂ））が入力されている。
【００５２】この鋸歯状波発生回路５２の発生する鋸歯
状波の発生タイミングは、予め設定されている一定の周
期（立上りエッジの発生タイミング）とされている。そ
してアナログコンパレータ５３は、Ｄ／Ａコンバータ５
１の出力が鋸歯状波発生回路５２の出力する鋸歯状波よ
り大きいとき論理Ｈとなり、小さいとき論理Ｌとなる信
号（図９（ｃ））を出力する。したがって、このアナロ
グコンパレータ５３の出力の立上りエッジの位置は、Ｄ
／Ａコンバータ５１の出力するアナログレベルに対応し
て、２５６通りのいずれかの位置となる。
【００５３】同様にして、記録エッジ位置計算回路１７
のエッジ位置変換ＲＯＭ１８Ｂが出力する８ビットのデ
ータＤｈ（図９（ｄ））が、Ｄ／Ａコンバータ６１によ
りＤ／Ａ変換された後、アナログコンパレータ６３の非
反転入力端子に供給される。鋸歯状波発生回路６２は、
一定周期で、ピットの立下りエッジの発生タイミングに
おいて、鋸歯状波（図９（ｅ））を発生し、アナログコ
ンパレータ６３の反転入力端子に供給する。その結果、
アナログコンパレータ６３は、Ｄ／Ａコンバータ６１の
出力が鋸歯状波発生回路６２の出力より大きいとき論理
Ｈ、小さいとき論理Ｌの信号（図９（ｆ））を発生す
る。このアナログコンパレータ６３の出力の立上りエッ
ジは、Ｄ／Ａコンバータ６１の出力するアナログ信号の
レベルに対応して、２５６通りに変化する。
【００５４】ＯＲゲート７１は、アナログコンパレータ
５３の出力（図９（ｃ））と、アナログコンパレータ６
３の出力（図９（ｆ））の論理和を演算し、その論理和
（図９（ｇ））をフリップフロップ７２のゲートに供給
する。フリップフロップ７２は、そのゲートに立ち上が
りエッジまたは立下りエッジが入力される毎に、その論
理を反転する信号（図９（ｈ））を出力する。このフリ
ップフロップ７２の出力する信号は、ピットの立上りエ
ッジと立下りエッジをミクロステップで規定する信号と
なる。
【００５５】この信号がマスタリングシステム４に供給
され、マスタリングシステム４においては、この信号に
対応してディスク５をカッティングする。すなわち、デ
ィスク５にミクロステップで表される学習データを記録
する。
【００５６】以上のようにして、図８のステップＳ１に
示すディスク製作処理が完了した後、次にステップＳ２
に進み、符号間干渉を測定する処理を実行する。この符
号間干渉を測定する処理の詳細は、図１０に示されてい
る。
【００５７】最初にステップＳ１１において、プレーヤ
６においてディスク５を再生し、再生したデータからエ
ッジデータを受け取る処理を実行する。
【００５８】すなわち、ピックアップ８２はディスク５
にレーザ光を照射し、そこに記録されているデータを再
生する。ピックアップ８２が出力するディスク５の記録
信号に対応するＲＦ信号（図１１（ａ））は、アンプ８
３により増幅された後、スピンドルＰＬＬ回路８４に入
力される。スピンドルＰＬＬ回路８４は、上述した
‘８’のマクロステップに対応する成分（ＰＬＬ引き込
み信号）を抽出し、これに同期してスピンドルモータ８
１を制御する。これによりディスク５が、予め設定され
ている所定の速度で回転される。
【００５９】一方、クロック再生回路８８は、アンプ８
３の出力からＰＬＬ引き込み信号を抽出し、この信号に
同期してクロックＡ（図１１（ｃ））、クロックＢ（図
１１（ｄ））、及びクロックＣ（図１１（ｆ））を生成
する。
【００６０】クロックＡ（図１１（ｃ））は、ピットの
立上りエッジと立下りエッジに対応するタイミングで、
その立上りエッジが発生するクロックである。クロック
Ｂ（図１１（ｄ））は、バイアス基準信号発生タイミン
グにおいて、その立上りエッジが発生するクロックであ
る。クロックＣ（図１１（ｆ））は、ゲイン基準信号が
発生するタイミングにおいて、その立上りエッジが発生
するクロックである。
【００６１】Ａ／Ｄコンバータ８５は、アンプ８３より
入力されるＲＦ信号をクロックＡに同期してサンプリン
グし、そのサンプリングしたデータを、８ビットのデジ
タルデータ（図１１（ｂ））として、バイアス補正回路
８６に供給する。
【００６２】バイアス補正回路８６においては、フリッ
プフロップ１０１で、各エッジのデータがクロックＡ
（図１１（ｃ））に同期して保持される。また、フリッ
プフロップ１０２においては、クロックＢ（図１１
（ｄ））に同期して、バイアス補正信号のデータ、すな
わち、マクロステップの‘０’の再生レベルに対応する
データが保持される。
【００６３】加算器１０３は、フリップフロップ１０１
に保持された各エッジの再生データから、フリップフロ
ップ１０２に保持されたバイアス補正データを減算し、
減算出力（図１１（ｅ））を出力する。これにより、再
生信号の直流成分が相殺される。
【００６４】この加算器１０３の出力は、ゲイン補正回
路８７のフリップフロップ１１１と１１２に供給され
る。フリップフロップ１１１は、クロックＡ（図１１
（ｃ））に同期して、入力される各エッジに対応するデ
ータを保持する。またフリップフロップ１１２は、クロ
ックＣ（図１１（ｆ））に同期して、バイアス補正後の
ゲイン補正データ（‘７’に対応する再生レベル）を保
持する。
【００６５】加算器７はフリップフロップ１１２に保持
された、ゲイン補正信号の再生レベルから目標振幅発生
回路１１４が出力する目標振幅Ｃ4を減算し、その差分
データをゲイン可変アンプ１１３に出力する。ゲイン可
変アンプ１１３は、目標振幅発生回路１１４から入力さ
れる差分データに対応する値にフリップフロップ１１１
から供給される各エッジのデータのゲイン（レベル）を
調整し、加算器１１５に出力する（図１１（ｇ））。
【００６６】これにより、ゲイン可変アンプ１１３の出
力するデータ（図１１（ｇ））のレベルが、目標振幅発
生回路１１４で設定する目標振幅Ｃ4に対応する値にな
るようにそのレベルが設定される。
【００６７】ゲイン可変アンプ１１３の出力は、加算器
１１５において目標バイアス発生回路１１６が出力する
目標バイアスＣ5と加算され、その加算値がゲイン補正
回路８７の出力として、計算機７の符号間干渉測定部２
１に供給される。これにより、バイアス補正回路８６の
処理により直流成分が除去された結果、‘０’に対応す
るレベルが必要以上に小さな値（負の値）になるような
ことが防止される。
【００６８】符号間干渉測定部２１においては、プレー
ヤ６のゲイン補正回路８７から伝送されてきた８ビット
単位のエッジデータ（その数をＪ個とする）を、変数
Ｅ’（ｊ）（１≦ｊ≦Ｊ）に、順次代入する。
【００６９】次に、図１０のステップＳ１２に進み、学
習パターン抜き取り処理を実行する。すなわちステップ
Ｓ１１で、取り込んだエッジデータＥ’（ｊ）には、本
来の学習データの他に、時分割多重されたクロック基準
信号、バイアス基準信号、ゲイン基準信号も含まれてい
る。これらのデータを除去し、上述した学習データ（そ
の数をＮとする）だけを抽出し、変数Ｅ（ｎ）（１≦ｎ
≦Ｎ）に代入する。
【００７０】次にステップＳ１３に進み、ステップＳ１
２で抽出した学習パターンのエッジパターン分類処理を
実行する。このエッジパターン分類処理の詳細は、図１
２のフローチャートに示されている。
【００７１】最初にステップＳ２１において、変数Ｈ
（ａ，ｂ，ｃ），Ｔ（ａ，ｂ，ｃ），Ｋｈ（ａ，ｂ，
ｃ），Ｋｔ（ａ，ｂ，ｃ）にそれぞれ０を代入し初期化
する。但し、ここにおいて（ａ，ｂ，ｃ）はそれぞれ０
から７までの８段階に変化する値である。
【００７２】次にステップＳ２２に進み、変数ｎに２を
設定する。すなわち、第１番目のエッジは、それより前
のエッジの情報が存在しないため学習パターン（中央の
エッジとその前後に隣接するエッジの３つのエッジから
なるパターン）として分類することができない。このた
め、エッジパターンの分類処理は、第２番目のエッジデ
ータＥ（２）以降のデータから分類処理を始めるのであ
る。
【００７３】次にステップＳ２３に進み、いま処理対象
としているエッジデータが、分類可能なデータであるか
否か、すなわちｎの値がＮ−１と等しいか、それより小
さいか否かを判定する（第１番目のエッジがその前側に
隣接するエッジが存在しないため分類できないと同様
に、最後の（第Ｎ番目の）エッジもその後方の隣接する
エッジが存在しないため、学習パターンの分類を行うこ
とができない）。
【００７４】いまの場合、変数ｎが２であるから、学習
データの数Ｎより１だけ小さい値（Ｎ−１）より小さ
い。そこでステップＳ２４に進み、Ｅ（ｎ）（いまの場
合、Ｅ（２））が立上りエッジであるか否かを判定す
る。例えば、学習データをピットの立上りエッジのデー
タから始まるように決めておけば、奇数番目のデータは
ピットの立上りエッジのデータとなり、偶数番目のデー
タは立下りエッジのデータとなる。この場合は、ｎが奇
数ならＥ（ｎ）が立上りエッジのデータとしてステップ
Ｓ２５に進み、偶数であれば、Ｅ（ｎ）は立下りエッジ
のデータであるものとしてステップＳ２６に進む。
【００７５】ステップＳ２５においては、エッジデータ
Ｅ（ｎ）が、どの学習パターンのエッジデータであるか
を調べ分類する。いま、学習データとしてディスク５に
記録された情報が予め判っている。そこで各エッジデー
タＥ（ｎ）に対応する学習データをＧ（ｎ）とする。す
なわち第ｎ番目のエッジデータＥ（ｎ）は、３ビット単
位で表される学習データＧ（ｎ）を記録したエッジを読
み取ったデータであり、これと隣接するエッジには、学
習データＧ（ｎ−１）とＧ（ｎ＋１）が記録されてい
る。
【００７６】したがって、エッジデータＥ（ｎ）は、連
続する３つのエッジＧ（ｎ−１），Ｇ（ｎ），Ｇ（ｎ＋
１）からなる学習パターンの中央のエッジ位置を表して
いる。そこで例えば、Ｇ（ｎ−１）＝ａ（＝０，１，
２，...，７），Ｇ（ｎ）＝ｂ（＝０，１，２，...，
７），Ｇ（ｎ＋１）＝ｃ（＝０，１，２，...，７）と
するとき、エッジデータＥ（ｎ）を、変数Ｈ（ａ，ｂ，
ｃ）に加算する。そして変数Ｋｈ（ａ，ｂ，ｃ）を１だ
けインクリメントする。いまの場合、Ｈ（ａ，ｂ，ｃ）
に、Ｅ（２）を加算することになる。
【００７７】次にステップＳ２７に進み変数ｎを１だけ
インクリメントして、いまの場合ｎ＝３とする。
【００７８】次にステップＳ２３に戻り、変数ｎがＮ−
１と等しいか、それより小さいか否かを判定する。いま
の場合、ｎ＝３であるから、再びステップＳ２４に進
み、Ｅ（３）が立上りエッジであるか否かを判定する。
いまの場合、Ｅ（３）は、立下りエッジであるからステ
ップＳ２６に進む。ステップＳ２６においては、立下り
エッジデータＥ（３）を変数Ｔ（ａ，ｂ，ｃ）に加算す
る。そしてＫｔ（ａ，ｂ，ｃ）を１だけインクリメント
する。
【００７９】次にステップＳ２７に進み、変数ｎを１だ
けインクリメントして、ｎ＝４とし、再びステップＳ２
３に戻る。
【００８０】以上のようにして、ステップＳ２３乃至Ｓ
２７の処理を繰り返し実行する。その結果、Ｈ（ａ，
ｂ，ｃ）に、立ち上がりエッジのエッジデータの加算値
が保持される。また変数Ｔ（ａ，ｂ，ｃ）に、立下りエ
ッジのエッジデータの加算値が保持される。
【００８１】そしてステップＳ２３において、変数ｎの
値がＮ−１より大きくなったと判定された場合（すべて
のエッジパターンについての分類を終了した場合）、図
１２のフローチャートに示す処理を終了する。
【００８２】そして図１０のステップＳ１３からステッ
プＳ１４に進み、平均エッジ位置算出処理を実行する。
【００８３】図１２に示す処理を繰り返し実行すること
により、変数Ｈ（０，０，０）乃至Ｈ（７，７，７）に
は、それぞれ学習パターン（０，０，０）乃至（７，
７，７）に対応する加算値が保持され、それに対応する
Ｋｈ（０，０，０）乃至Ｋｈ（７，７，７）には、その
加算した学習パターンの数が保持されることになる。こ
のことは、Ｔ（０，０，０）乃至Ｔ（７，７，７）とそ
れに対応するＫｔ（０，０，０）乃至Ｋｔ（７，７，
７）においても同様である。
【００８４】そこで、各立ち上がりエッジのパターンの
平均値Ｈ0（ａ，ｂ，ｃ）と、立下りエッジパターンの
平均値Ｔ0（ａ，ｂ，ｃ）は、次式により求めることが
できる。 Ｈ0（ａ，ｂ，ｃ）＝Ｈ（ａ，ｂ，ｃ）／Ｋｈ（ａ，ｂ，ｃ）...（３） Ｔ0（ａ，ｂ，ｃ）＝Ｔ（ａ，ｂ，ｃ）／Ｋｔ（ａ，ｂ，ｃ）...（４）
【００８５】このように、１つの学習パターンＨ（ａ，
ｂ，ｃ）またはＴ（ａ，ｂ，ｃ）についての複数の測定
結果を平均することで、ランダムに発生するレーザノイ
ズや電気ノイズを除去することができる。
【００８６】次にステップＳ１５に進み、符号間干渉を
算出する処理を実行する。符号間干渉は、各学習パター
ンの平均のエッジ位置Ｈ0（ａ，ｂ，ｃ），Ｔ0（ａ，
ｂ，ｃ）と、その学習パターンの中心エッジの理想的な
位置Ｒｈ（ｂ），Ｒｔ（ｂ）との差分として求めること
ができる。
【００８７】この立上りエッジと立下りエッジの理想的
な位置Ｒｈ（ｂ），Ｒｔ（ｂ）は、中心エッジの情報ｂ
と、ゲイン補正回路８７に内蔵される定数Ｃ4，Ｃ5を用
いて次式により表される。 Ｒｈ（ｂ）＝Ｃ6×ｂ＋Ｃ5...（５） Ｒｔ（ｂ）＝Ｃ6×ｂ＋Ｃ5...（６）
【００８８】なお、ここでＣ6は次式により表される。 Ｃ6＝Ｃ4／７...（７）
【００８９】上述したように、Ｃ4は、図７における目
標振幅発生回路１１４が出力する目標振幅に対応してお
り、Ｃ5は、目標バイアス発生回路１１６が出力する目
標バイアスに対応している。
【００９０】従って、立ち上がりエッジの学習パターン
Ｈ（ａ，ｂ，ｃ）に対応する符号間干渉Ｉｈ（ａ，ｂ，
ｃ）と、立下りエッジの学習パターンＴ（ａ，ｂ，ｃ）
に対応する符号間干渉Ｉｔ（ａ，ｂ，ｃ）は、次式によ
り表すことができる。 Ｉｈ（ａ，ｂ，ｃ）＝Ｒｈ（ｂ）−Ｈ0（ａ，ｂ，ｃ）...（８） Ｉｔ（ａ，ｂ，ｃ）＝Ｒｔ（ｂ）−Ｔ0（ａ，ｂ，ｃ）...（９）
【００９１】符号間干渉測定部２１は、上記（８）式と
（９）式によって、各学習パターン（０，０，０）乃至
（７，７，７）についての符号間干渉を求める。
【００９２】以上のようにして、図８のステップＳ２の
符号間干渉の測定処理が完了したとき、ステップＳ３に
進み、符号間干渉が予め設定されている所定の基準の範
囲内であるか否かを判定する。基準の範囲を超える符号
干渉が存在する場合（符号間干渉がまだ充分抑制されて
いない場合）、ステップＳ４に進み、プリエンファシス
の補正量を算出する処理を実行する。
【００９３】すなわち図１のプリエンファシス補正値算
出部２２は、符号間干渉測定部２１の出力する符号間干
渉のデータからプリエンファシスの補正量を算出する。
最初に上記式により得られた符号間干渉のデジタルデー
タＩｈ（ａ，ｂ，ｃ）とＩｔ（ａ，ｂ，ｃ）を、エンコ
ーダ３の記録エッジ位置計算回路１７のＲＯＭ１８（図
２のエッジ位置変換ＲＯＭ１８Ａ，１８Ｂ）に書き込む
べきデータに変換する。
【００９４】すなわち記録時における１マクロステップ
は、（１）式と（２）式より明らかなように、８ビット
で表すときＣ1となり、再生時においては、（５）式と
（６）式より明らかなように、８ビットでＣ6となる。
そこで、（８）式と（９）式にしたがって表される符号
間干渉を、エッジ位置変換ＲＯＭ１８Ａ，１８Ｂに対応
する値に変換するには、上記（８）式と（９）式の両辺
に、Ｃ1／Ｃ6を乗算する必要がある。すなわちエンコー
ダ３からみた符号間干渉の大きさＩｅｈ（ａ，ｂ，
ｃ），Ｉｅｔ（ａ，ｂ，ｃ）は次式で表すことができ
る。 Ｉｅｈ（ａ，ｂ，ｃ）＝（Ｃ1／Ｃ6）×Ｉｈ（ａ，ｂ，ｃ）...（１０） Ｉｅｔ（ａ，ｂ，ｃ）＝（Ｃ1／Ｃ6）×Ｉｔ（ａ，ｂ，ｃ）...（１１）
【００９５】次に上記（１０）式と（１１）式で求め
た、Ｉｅｈ（ａ，ｂ，ｃ），Ｉｅｔ（ａ，ｂ，ｃ）を用
いてプリエンファシスの補正量を次のようにして求め
る。
【００９６】本実施例の場合、プリエンファシスの補正
量を数回更新して収束させるため、第１回目の補正量は
符号間干渉を完全に相殺する大きさより小さめの値に設
定する。すなわち次の式に示すように、定数α（０＜α
＜１）を上記式Ｉｅｈ（ａ，ｂ，ｃ），Ｉｅｔ（ａ，
ｂ，ｃ）に乗算した値をプリエンファシスの補正量Ｐｈ
（ａ，ｂ，ｃ），Ｐｔ（ａ，ｂ，ｃ）とする。 Ｐｈ（ａ，ｂ，ｃ）＝α×Ｉｅｈ（ａ，ｂ，ｃ）...（１２） Ｐｔ（ａ，ｂ，ｃ）＝α×Ｉｅｔ（ａ，ｂ，ｃ）...（１３）
【００９７】以上のようにしてプリエンファシスの補正
量が算出されたとき、次にステップＳ４からステップＳ
５に進み、エンコーダ３の補正処理を実行する。すなわ
ち上記式により求められたプリエンファシスの補正量
を、エッジ位置変換ＲＯＭ１８Ａ，１８Ｂの内容に反映
させる処理を実行する。
【００９８】補正前のエッジ位置変換ＲＯＭ１８Ａの内
容を、ＦAb（ｈn-1，ｔn-1，ｈn）とし、補正前のエッ
ジ位置変換ＲＯＭ１８Ｂの内容を、ＦBb（ｔn-1，ｈn，
ｔn）とするとき、補正後のエッジ位置変換ＲＯＭ１８
Ａの内容、ＦAa（ｈn-1，ｔn -1，ｈn）と、補正後のエ
ッジ位置変換ＲＯＭ１８Ｂの内容、ＦBa（ｔn-1，ｈn，
ｔn）は、次式で表される。 ＦAa（ｈn-1，ｔn-1，ｈn）＝ＦAb（ｈn-1，ｔn-1，ｈn） ＋Ｐｔ（ｈn-1，ｔn-1，ｈn）...（１４） ＦBa（ｔn-1，ｈn，ｔn）＝ＦBb（ｔn-1，ｈn，ｔn） ＋Ｐｈ（ｔn-1，ｈn，ｔn）...（１５）
【００９９】このようにして、エッジ位置変換ＲＯＭ１
８Ａ，１８Ｂの内容を更新することにより、測定された
符号間干渉が打ち消されるように、エンコーダ３の出力
信号がプリエンファシスされる（その記録エッジの位置
が２５６段階のいずれかのエッジ位置に補正される）。
但し上述したように、プリエンファシスにより、新たな
符号間干渉が発生する恐れがある。そこでエッジ位置変
換ＲＯＭ１８Ａ，１８Ｂの内容を更新した後のエンコー
ダ３を用いて、再び新たなディスクを製作するようにス
テップＳ５からステップＳ１に戻る。そして新たに製作
したディスクについて、ステップＳ２以降の処理を繰り
返し実行する。
【０１００】このような処理を、ステップＳ３におい
て、符号間干渉が、予め設定されている所定の基準値の
範囲内の値まで抑制されたと判定されるまで、同様の処
理を繰り返し実行する。そして符号間干渉の値が基準値
の範囲内になったとき処理を終了する。すなわちエッジ
位置変換ＲＯＭ１８Ａ，１８Ｂの値を固定する。
【０１０１】そして今度は、情報源１より出力した記録
データを、ＥＣＣ回路１１により誤り検出訂正符号を付
加した後、変換回路１２により３ビット単位のデータに
変換し、スイッチ１６を介して記録エッジ位置計算回路
１７に供給する。スイッチ１６においては、ゲイン基準
信号発生回路１３、バイアス基準信号発生回路１４、及
びＰＬＬ引き込み信号発生回路１５の出力も適宜選択
し、記録エッジ位置計算回路１７に、それぞれ４ビット
のデータとして供給する。以下、上述した場合と同様に
して、記録データをディスク５に記録する。これにより
データの符号間干渉を充分抑制したディスクを得ること
ができる。
【０１０２】なお以上の実施例においては、隣接する２
つのエッジからの符号間干渉を除去するようにしたが、
同様の方法により、隣接する４つ以上からの符号間干渉
を除去するようにすることも可能である。例えば隣接す
る２つのエッジのさらに外側の２つのエッジからの影響
をも考慮する場合には、中心となるエッジを含む連続す
る５つのエッジからなる学習パターンを用意し、その学
習パターンについて符号間干渉の測定を行い、プリエン
ファシスの補正量を求めるようにすればよい。
【０１０３】また本発明における記録媒体としては、光
ディスクだけでなく、光磁気ディスク、その他の記録媒
体を用いることができる。
【０１０４】
【発明の効果】本発明によれば、より正確に符号間干渉
を抑制することができ、より高密度の記録が可能とな
る。
【図面の簡単な説明】
【図１】本発明のデータ記録装置の一実施例の構成を示
すブロック図である。
【図２】図１の記録エッジ位置計算回路１７の構成例を
示すブロック図である。
【図３】図２のエッジ位置変換ＲＯＭ１８Ａ，１８Ｂに
記憶されるデータのエッジ位置を説明する図である。
【図４】図１のエッジ変調回路１９の構成例を示すブロ
ック図である。
【図５】図１のプレーヤ６の構成例を示すブロック図で
ある。
【図６】図５のバイアス補正回路８６の構成例を示すブ
ロック図である。
【図７】図５のゲイン補正回路８７の構成例を示すブロ
ック図である。
【図８】図１の実施例の動作を説明するフローチャート
である。
【図９】図４のエッジ変調回路１９の動作を説明するタ
イミングチャートである。
【図１０】図８のステップＳ２の符号間干渉を測定する
処理の詳細を説明するフローチャートである。
【図１１】図５のプレーヤ６の動作を説明するタイミン
グチャートである。
【図１２】図１０のステップＳ１３のエッジパターン分
類の処理の詳細を説明するフローチャートである。
【図１３】マクロステップとミクロステップの関係を説
明する図である。
【符号の説明】
１ 情報源 ２ 学習データ発生回路 ３ エンコーダ ４ マスタリングシステム ５ ディスク ６ プレーヤ ７ 計算機 １１ ＥＣＣ回路 １２ 変換回路 １３ ゲイン基準信号発生回路 １４ バイアス基準信号発生回路 １５ ＰＬＬ引き込み信号発生回路 １７ 記録エッジ位置計算回路 １８ ＲＯＭ １８Ａ，１８Ｂ エッジ位置変換ＲＯＭ １９ エッジ変調回路 ２１ 符号間干渉測定部 ２２ プリエンファシス補正値算出部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−131669（ＪＰ，Ａ) 特開 平４−61028（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 7/00 - 7/013

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ピットのエッジの位置を、記録するデー
    タに対応して第１のステップ幅でステップ状に変化させ
    るとともに、前記第１のステップ幅のエッジの位置を、
    符号間干渉を抑制するように、前記第１のステップ幅よ
    り微細な第２のステップ幅でさらに補正して、記録媒体
    にデータを記録するデータ記録方法において、前記記録媒体に記録されているデータを再生し、 再生したデータの符号間干渉を算出し、 算出した符号間干渉を打ち消す、前記エッジの第２のス
    テップ幅の第１の補正量を算出し、 前記記録媒体に記録されているデータの符号間干渉が、
    予め設定されている所定の基準値より小さくなるまで、
    データのエッジの位置を補正して記録することを繰り返
    し行い、 繰り返し行われる補正のうちの、少なくとも第１回目の
    補正においては、算出される第１の補正量に、０＜α＜
    １の所定の値αを乗算して得られる第２の補正量を用い
    て補正する ことを特徴とするデータ記録方法。
  2. 【請求項２】 第１回目の補正においては、前記第１の
    ステップ幅の前記エッジの位置のうち所定の位置のエッ
    ジと、そのエッジの前後に隣接する少なくとも２つのエ
    ッジの位置の組み合わせパターンを規定する学習データ
    を前記記録媒体に記録し、 前記学習データを再生して前記第１の補正量を算出する
    ことを特徴とする請求項１に記載のデータ記録方法。
  3. 【請求項３】 前記符号間干渉の算出は、１つの前記組
    み合わせパターンに対して複数回行い、その平均値を前
    記符号間干渉の値として使用することを特徴とする請求
    項２に記載のデータ記録方法。
  4. 【請求項４】 ピットのエッジの位置を、記録するデー
    タに対応して第１のステップ幅でステップ状に変化させ
    るとともに、前記第１のステップ幅のエッジの位置を、
    符号間干渉を抑制するように、前記第１のステップ幅よ
    り微細な第２のステップ幅でさらに補正して、記録媒体
    にデータを記録するデータ記録装置において、前記記録媒体に記録されているデータを再生する再生手
    段と、 再生したデータの符号間干渉を算出する符号間干渉算出
    手段と、 算出した符号間干渉を打ち消す、前記エッジの第２のス
    テップ幅の第１の補正量を算出する補正量算出手段と、 前記記録媒体に記録されているデータの符号間干渉が、
    予め設定されている所定の基準値より小さくなるまで、
    データのエッジの位置を補正して記録することを繰り返
    し行う記録制御手段と を備え、 前記記録制御手段は、繰り返し行われる補正のうちの、
    少なくとも第１回目の補正においては、算出される第１
    の補正量に、０＜α＜１の所定の値αを乗算して得られ
    る第２の補正量を用いて補正する ことを特徴とするデー
    タ記録装置。
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