JP3306716B2 - 固体撮像素子出力の信号処理方法 - Google Patents
固体撮像素子出力の信号処理方法Info
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Description
【0001】
【産業上の利用分野】本発明は、カラーセンサ等におい
て使用される電荷結合素子(以下、CCDと称す)等の
固体撮像素子から出力されるアナログ信号の信号処理方
法に関する。
て使用される電荷結合素子(以下、CCDと称す)等の
固体撮像素子から出力されるアナログ信号の信号処理方
法に関する。
【0002】
【従来の技術】例えば、カラーセンサにおいては、1チ
ップ上に、赤色検出用画素列,緑色検出用画素列,青色
検出用画素列の3つを並設するラインセンサを使用する
ものがある。そして、各画素列においてその列の奇数番
号の画素と偶数番号の画素とからアナログ信号の位相を
180°ずつずらして順番に出力させた後、それらのア
ナログ信号を合成するようにしている。
ップ上に、赤色検出用画素列,緑色検出用画素列,青色
検出用画素列の3つを並設するラインセンサを使用する
ものがある。そして、各画素列においてその列の奇数番
号の画素と偶数番号の画素とからアナログ信号の位相を
180°ずつずらして順番に出力させた後、それらのア
ナログ信号を合成するようにしている。
【0003】
【発明が解決しようとする課題】ところで、1チップ上
に画素列を複数配設すると転送ライン等の配線が複雑に
なると共に配線長も長くなるので、奇数番号の画素と偶
数番号の画素とからアナログ信号の位相をずらして順番
に出力させると、画素信号出力用のリセット信号やクロ
ック信号がノイズとして他方の番号のアナログ信号に混
合しアナログ信号のS/N特性を悪化させたり、フィー
ルドスルーレベルの不安定化を招いたりするという不具
合がある。
に画素列を複数配設すると転送ライン等の配線が複雑に
なると共に配線長も長くなるので、奇数番号の画素と偶
数番号の画素とからアナログ信号の位相をずらして順番
に出力させると、画素信号出力用のリセット信号やクロ
ック信号がノイズとして他方の番号のアナログ信号に混
合しアナログ信号のS/N特性を悪化させたり、フィー
ルドスルーレベルの不安定化を招いたりするという不具
合がある。
【0004】これを解消するために、アナログ信号をロ
ーパスフィルタにてノイズ処理し、ノイズ成分に多い高
周波成分の信号を除去する方法が採用されているが、こ
の方法ではノイズを充分に除去できないという不具合が
ある。
ーパスフィルタにてノイズ処理し、ノイズ成分に多い高
周波成分の信号を除去する方法が採用されているが、こ
の方法ではノイズを充分に除去できないという不具合が
ある。
【0005】そこで、本発明は、このような実状に鑑み
てなされたもので、固体撮像素子からアナログ信号に混
入するノイズを発生させることなく読出して信号処理を
行うことを目的とする。
てなされたもので、固体撮像素子からアナログ信号に混
入するノイズを発生させることなく読出して信号処理を
行うことを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明による固体撮像素子出力の信号処理方法は、
画素列から奇数番号の画素と偶数番号の画素とに分けて
アナログ信号を夫々出力する複数の画素列を有する固体
撮像素子から出力されるアナログ信号を処理する方法で
あって、前記画素列のうち奇数番号の画素に奇数アナロ
グ信号を転送するシフトレジスタと、偶数番号の画素に
偶数アナログ信号を転送するシフトレジスタとを夫々2
相駆動し、各シフトレジスタを駆動する別々のクロック
信号の位相を同期させることによって、上記各アナログ
信号を略同位相で出力させると共に、この出力された各
アナログ信号をデジタル信号に夫々変換した後、奇数番
号のデジタル信号の有効データ期間の前半部と偶数のデ
ジタル信号の有効データ期間の後半部とを選択し、この
選択されたデジタル信号を時系列的に合成するものであ
る。
に、本発明による固体撮像素子出力の信号処理方法は、
画素列から奇数番号の画素と偶数番号の画素とに分けて
アナログ信号を夫々出力する複数の画素列を有する固体
撮像素子から出力されるアナログ信号を処理する方法で
あって、前記画素列のうち奇数番号の画素に奇数アナロ
グ信号を転送するシフトレジスタと、偶数番号の画素に
偶数アナログ信号を転送するシフトレジスタとを夫々2
相駆動し、各シフトレジスタを駆動する別々のクロック
信号の位相を同期させることによって、上記各アナログ
信号を略同位相で出力させると共に、この出力された各
アナログ信号をデジタル信号に夫々変換した後、奇数番
号のデジタル信号の有効データ期間の前半部と偶数のデ
ジタル信号の有効データ期間の後半部とを選択し、この
選択されたデジタル信号を時系列的に合成するものであ
る。
【0007】
【作用】このような構成により、複数の画素列のうち奇
数番号の画素に奇数アナログ信号を転送するシフトレジ
スタと、偶数番号の画素に偶数アナログ信号を転送する
シフトレジスタとを夫々2相駆動し、各シフトレジスタ
を駆動する別々のクロック信号の位相を同期させること
によって、上記各アナログ信号を略同位相で出力すると
共に、この出力された各アナログ信号をデジタル信号に
夫々変換した後、奇数番号のデジタル信号の有効データ
期間の前半部と偶数のデジタル信号の有効データ期間の
後半部とを選択し、この選択されたデジタル信号を時系
列的に合成する。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを2相駆動することによって、上記
各シフトレジスタが夫々個別に駆動し、また各シフトレ
ジスタを駆動する別々のクロック信号の位相を同期させ
ることによって、各アナログ信号が略同位相で出力され
る。また、上記選択されたデジタル信号を時系列的に合
成することによって、上記アナログ信号にノイズが混入
するのが防止される。
数番号の画素に奇数アナログ信号を転送するシフトレジ
スタと、偶数番号の画素に偶数アナログ信号を転送する
シフトレジスタとを夫々2相駆動し、各シフトレジスタ
を駆動する別々のクロック信号の位相を同期させること
によって、上記各アナログ信号を略同位相で出力すると
共に、この出力された各アナログ信号をデジタル信号に
夫々変換した後、奇数番号のデジタル信号の有効データ
期間の前半部と偶数のデジタル信号の有効データ期間の
後半部とを選択し、この選択されたデジタル信号を時系
列的に合成する。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを2相駆動することによって、上記
各シフトレジスタが夫々個別に駆動し、また各シフトレ
ジスタを駆動する別々のクロック信号の位相を同期させ
ることによって、各アナログ信号が略同位相で出力され
る。また、上記選択されたデジタル信号を時系列的に合
成することによって、上記アナログ信号にノイズが混入
するのが防止される。
【0008】
【実施例】以下、本発明の実施の形態を添付図面に基づ
いて説明する。図1〜図2は、本発明による固体撮像素
子出力の信号処理方法に適用される信号処理回路の実施
形態を示す回路図である。図1に示すカラーセンサ1
は、受光素子で受けた光に基づいてアナログ信号を生成
するもので、図3に示すように、画素を1列に多数並べ
た画素列1A,1B,1Cが3つ並列に配設されて構成
されており、例えば、上記画素列1Aが青色検出用画素
列に形成され、上記画素列1Bが緑色検出用画素列に形
成され、上記画素列1Cが赤色検出用画素列に形成され
ているものとする。
いて説明する。図1〜図2は、本発明による固体撮像素
子出力の信号処理方法に適用される信号処理回路の実施
形態を示す回路図である。図1に示すカラーセンサ1
は、受光素子で受けた光に基づいてアナログ信号を生成
するもので、図3に示すように、画素を1列に多数並べ
た画素列1A,1B,1Cが3つ並列に配設されて構成
されており、例えば、上記画素列1Aが青色検出用画素
列に形成され、上記画素列1Bが緑色検出用画素列に形
成され、上記画素列1Cが赤色検出用画素列に形成され
ているものとする。
【0009】前記各画素列1A,1B,1Cには、奇数
番号の画素からアナログ信号(以下、奇数アナログ信号
と称す)を出力させるシフトゲート1Dとシフトレジス
タ1Eとが夫々設けられると共に、奇数アナログ信号と
は別に偶数番号の画素からアナログ信号(以下、偶数ア
ナログ信号と称す)を出力させるシフトゲート1Fとシ
フトレジスタ1Gとが夫々設けられている。また、上記
奇数アナログ信号を転送するシフトレジスタ1Eには、
該シフトレジスタ1Eを駆動するドライバ1Hが設けら
れ、上記偶数アナログ信号を転送するシフトレジスタ1
Gには、該シフトレジスタ1Gを駆動するドライバ1I
が設けられている。そして、上記ドライバ1H,1I
は、夫々2相駆動するようになっている。
番号の画素からアナログ信号(以下、奇数アナログ信号
と称す)を出力させるシフトゲート1Dとシフトレジス
タ1Eとが夫々設けられると共に、奇数アナログ信号と
は別に偶数番号の画素からアナログ信号(以下、偶数ア
ナログ信号と称す)を出力させるシフトゲート1Fとシ
フトレジスタ1Gとが夫々設けられている。また、上記
奇数アナログ信号を転送するシフトレジスタ1Eには、
該シフトレジスタ1Eを駆動するドライバ1Hが設けら
れ、上記偶数アナログ信号を転送するシフトレジスタ1
Gには、該シフトレジスタ1Gを駆動するドライバ1I
が設けられている。そして、上記ドライバ1H,1I
は、夫々2相駆動するようになっている。
【0010】次に、上記カラーセンサ1の動作につい
て、図4を参照して説明する。前記各 画素列1A,1
B,1Cの各シフトゲート1D,1Fには、図示省略の
駆動回路からシフト端子SH1,SH2,SH3を介し
て図4に示すシフト信号SHが夫々入力される。また、
図4に示すように、上記ドライバ1H,1Iに個別のク
ロック信号Φ1,Φ2を出力し、該ドライバ1H,1I
によって上記シフトレジスタ1E,1Gを夫々2相駆動
する。そして、上記各画素列1A,1B,1Cの各シフ
トレジスタ1,3,5から奇数アナログ信号が奇数端子
OS1,OS3,OS5を介して図1及び図2に示す信
号処理回路に出力される一方、上記各画素列1A,1
B,1Cの各シフトレジスタ2,4,6から偶数アナロ
グ信号が偶数端子OS2,OS4,OS6を介して信号
処理回路に出力される。
て、図4を参照して説明する。前記各 画素列1A,1
B,1Cの各シフトゲート1D,1Fには、図示省略の
駆動回路からシフト端子SH1,SH2,SH3を介し
て図4に示すシフト信号SHが夫々入力される。また、
図4に示すように、上記ドライバ1H,1Iに個別のク
ロック信号Φ1,Φ2を出力し、該ドライバ1H,1I
によって上記シフトレジスタ1E,1Gを夫々2相駆動
する。そして、上記各画素列1A,1B,1Cの各シフ
トレジスタ1,3,5から奇数アナログ信号が奇数端子
OS1,OS3,OS5を介して図1及び図2に示す信
号処理回路に出力される一方、上記各画素列1A,1
B,1Cの各シフトレジスタ2,4,6から偶数アナロ
グ信号が偶数端子OS2,OS4,OS6を介して信号
処理回路に出力される。
【0011】また、上記画素列1Aのシフトレジスタ1
E,1Gのゲート部には、リセット端子RSを介して図
4に示すリセット信号RSが入力される。そして、上記
各シフトゲート1D,1Fに、図4に示す同一のシフト
信号SHが入力されると、奇数番号の画素から奇数アナ
ログ信号が上記シフトゲート1Dを介してシフトレジス
タ1Eに導出される一方、偶数番号の画素から偶数アナ
ログ信号が上記シフトゲート1Fを介してシフトレジス
タ1Gに前記奇数アナログ信号と略同一位相、すなわち
同一又はそれに近似する位相で導出される。
E,1Gのゲート部には、リセット端子RSを介して図
4に示すリセット信号RSが入力される。そして、上記
各シフトゲート1D,1Fに、図4に示す同一のシフト
信号SHが入力されると、奇数番号の画素から奇数アナ
ログ信号が上記シフトゲート1Dを介してシフトレジス
タ1Eに導出される一方、偶数番号の画素から偶数アナ
ログ信号が上記シフトゲート1Fを介してシフトレジス
タ1Gに前記奇数アナログ信号と略同一位相、すなわち
同一又はそれに近似する位相で導出される。
【0012】そして、上記各シフトレジスタ1E,1G
は、図4に示すクロック信号Φ1,Φ2により上記ドラ
イバ1H,1Iで2相駆動されて、アナログ信号がシフ
トレジスタ1E,1G上を夫々転送される。この場合、
上記奇数アナログ信号と偶数アナログ信号とが略同一位
相で導出され、各シフトレジスタを駆動する別々のクロ
ック信号の位相が同期するようになる。そして、上記奇
数アナログ信号は、奇数端子OS1,OS3,OS5か
ら信号処理回路に出力される一方、上記偶数アナログ信
号は、偶数端子OS2,OS4,OS6から信号処理回
路に出力される。
は、図4に示すクロック信号Φ1,Φ2により上記ドラ
イバ1H,1Iで2相駆動されて、アナログ信号がシフ
トレジスタ1E,1G上を夫々転送される。この場合、
上記奇数アナログ信号と偶数アナログ信号とが略同一位
相で導出され、各シフトレジスタを駆動する別々のクロ
ック信号の位相が同期するようになる。そして、上記奇
数アナログ信号は、奇数端子OS1,OS3,OS5か
ら信号処理回路に出力される一方、上記偶数アナログ信
号は、偶数端子OS2,OS4,OS6から信号処理回
路に出力される。
【0013】次に、図1〜図2に示す信号処理回路の回
路図の構成及び動作について説明する。図3に示すカラ
ーセンサ1からの奇数アナログ信号は、図1に示すよう
に、出力インピーダンスを決定する第1バッファ2及び
抵抗3を介して第1伝送線路4に出力された後、上記第
1伝送線路4から前記抵抗3と同一インピーダンスの抵
抗5に出力されて終端される。また、上記奇数アナログ
出力は、前記抵抗5の出力端子からバッファ6を介して
第1サンプルホールド回路(以下、S/H回路と称す)
7に出力され、該第1S/H回路7においてサンプルホ
ールド処理が行われて高周波域のノイズが除去され、図
5の符号Dに示すように、離散的信号が形成される。ま
た、上記第1S/H回路7から第1増巾器8に奇数アナ
ログ信号は出力され、該第1増巾器8は、後述の第1A
/D変換器10の入力フルスケールが最適な振幅になる
ようにアナログ信号を増幅する。また、上記第1増幅器
8から第1クランプ回路9に奇数アナログ信号は出力さ
れ、該第1クランプ回路9にてクランプ処理されて直流
レベルが決定された後、第1A/D変換器10に出力さ
れる。
路図の構成及び動作について説明する。図3に示すカラ
ーセンサ1からの奇数アナログ信号は、図1に示すよう
に、出力インピーダンスを決定する第1バッファ2及び
抵抗3を介して第1伝送線路4に出力された後、上記第
1伝送線路4から前記抵抗3と同一インピーダンスの抵
抗5に出力されて終端される。また、上記奇数アナログ
出力は、前記抵抗5の出力端子からバッファ6を介して
第1サンプルホールド回路(以下、S/H回路と称す)
7に出力され、該第1S/H回路7においてサンプルホ
ールド処理が行われて高周波域のノイズが除去され、図
5の符号Dに示すように、離散的信号が形成される。ま
た、上記第1S/H回路7から第1増巾器8に奇数アナ
ログ信号は出力され、該第1増巾器8は、後述の第1A
/D変換器10の入力フルスケールが最適な振幅になる
ようにアナログ信号を増幅する。また、上記第1増幅器
8から第1クランプ回路9に奇数アナログ信号は出力さ
れ、該第1クランプ回路9にてクランプ処理されて直流
レベルが決定された後、第1A/D変換器10に出力さ
れる。
【0014】一方、前記カラーセンサ1からの偶数アナ
ログ信号は、出力インピーダンスを決定する第2バッフ
ァ11及び抵抗12を介して第2伝送線路13に出力さ
れた後、該第2伝送線路13から前記抵抗12と同一イ
ンピーダンスの抵抗14に出力されて終端される。ま
た、上記偶数アナログ信号は、前記抵抗11の出力端子
からバッファ15を介して第2S/H回路16に出力さ
れ、該第2S/H回路16においてサンプルホールド処
理が行われて高周波域のノイズが除去され、図5の符号
Eに示すように、離散的信号が形成される。また、上記
第2S/H回路16から第2増幅器17に偶数アナログ
信号は出力され、該第2増幅器17は、後述の第2A/
D変換器19の入力フルスケールが最適な振幅になるよ
うにアナログ信号を増幅する。また、上記第2増幅器1
7から第2クランプ回路18に偶数アナログ信号は出力
され、該第2クランプ回路18にてクランプ処理されて
直流レベルが決定された後、第2A/D変換器19に出
力される。
ログ信号は、出力インピーダンスを決定する第2バッフ
ァ11及び抵抗12を介して第2伝送線路13に出力さ
れた後、該第2伝送線路13から前記抵抗12と同一イ
ンピーダンスの抵抗14に出力されて終端される。ま
た、上記偶数アナログ信号は、前記抵抗11の出力端子
からバッファ15を介して第2S/H回路16に出力さ
れ、該第2S/H回路16においてサンプルホールド処
理が行われて高周波域のノイズが除去され、図5の符号
Eに示すように、離散的信号が形成される。また、上記
第2S/H回路16から第2増幅器17に偶数アナログ
信号は出力され、該第2増幅器17は、後述の第2A/
D変換器19の入力フルスケールが最適な振幅になるよ
うにアナログ信号を増幅する。また、上記第2増幅器1
7から第2クランプ回路18に偶数アナログ信号は出力
され、該第2クランプ回路18にてクランプ処理されて
直流レベルが決定された後、第2A/D変換器19に出
力される。
【0015】前記第1A/D変換器10にて奇数アナロ
グ信号が奇数デジタル信号に変換された後、図2に示す
ように、第1ラッチ回路20に出力され、該第1ラッチ
回路20は上記奇数デジタル信号をラッチ処理した後、
セレクタ21に出力する。一方、前記第2A/D変換器
19にて偶数アナログ信号が偶数デジタル信号に変換さ
れた後、第2ラッチ回路22に出力され、該第2ラッチ
回路22は上記偶数デジタル信号をラッチ処理した後、
上記セレクタ21に出力する。
グ信号が奇数デジタル信号に変換された後、図2に示す
ように、第1ラッチ回路20に出力され、該第1ラッチ
回路20は上記奇数デジタル信号をラッチ処理した後、
セレクタ21に出力する。一方、前記第2A/D変換器
19にて偶数アナログ信号が偶数デジタル信号に変換さ
れた後、第2ラッチ回路22に出力され、該第2ラッチ
回路22は上記偶数デジタル信号をラッチ処理した後、
上記セレクタ21に出力する。
【0016】前記セレクタ21は、入力された奇数デジ
タル信号と偶数デジタル信号とを交互に切換えて選択し
てそれらの合成信号を第3ラッチ回路23に出力する。
具体的には、図6の符号Iに示すように、上記奇数デジ
タル信号の前半部(有効データ期間の前半部を含む)
と、上記偶数デジタル信号の後半部(有効データ期間の
後半部を含む)とを選択してそれらの信号を時系列的に
第3ラッチ回路23に出力する。この第3ラッチ回路2
3は、入力された合成信号をラッチ処理すると共に一定
時間遅延させて例えば画像処理装置に出力する。
タル信号と偶数デジタル信号とを交互に切換えて選択し
てそれらの合成信号を第3ラッチ回路23に出力する。
具体的には、図6の符号Iに示すように、上記奇数デジ
タル信号の前半部(有効データ期間の前半部を含む)
と、上記偶数デジタル信号の後半部(有効データ期間の
後半部を含む)とを選択してそれらの信号を時系列的に
第3ラッチ回路23に出力する。この第3ラッチ回路2
3は、入力された合成信号をラッチ処理すると共に一定
時間遅延させて例えば画像処理装置に出力する。
【0017】また、図1に示す処理パルス発生部24
は、CPU25により制御され、上記第1S/H回路7
及び第2S/H回路16と、第1クランプ回路9及び第
2クランプ回路18と、図2に示す上記第1ラッチ回路
20〜第3ラッチ回路23と、セレクタ21と、に作動
用パルス信号を出力する。また、図1に示すCPU25
は、I/O26を介して上記第1A/D変換器10及び
第2A/D変換器19にクロック信号を出力する。さら
に、上記CPU25は、I/O26と、第1D/A変換
器27及び第2D/A変換器28とを介して上記第1増
幅器8及び第2増幅器17への出力電圧を制御し、該第
1増幅器8及び第2増幅器17のゲインを最適にするよ
うに調整する。
は、CPU25により制御され、上記第1S/H回路7
及び第2S/H回路16と、第1クランプ回路9及び第
2クランプ回路18と、図2に示す上記第1ラッチ回路
20〜第3ラッチ回路23と、セレクタ21と、に作動
用パルス信号を出力する。また、図1に示すCPU25
は、I/O26を介して上記第1A/D変換器10及び
第2A/D変換器19にクロック信号を出力する。さら
に、上記CPU25は、I/O26と、第1D/A変換
器27及び第2D/A変換器28とを介して上記第1増
幅器8及び第2増幅器17への出力電圧を制御し、該第
1増幅器8及び第2増幅器17のゲインを最適にするよ
うに調整する。
【0018】次に、図1〜図2に示す信号処理回路にお
ける各部の信号波形について、図5〜図6を参照して説
明する。図3に示すカラーセンサ1から出力された奇数
アナログ信号(図5の符号A参照)は、図1に示す第1
バッファ2、抵抗3、第1伝送線路4、バッファ6を介
して第1S/H回路に入力される一方、上記カラーセン
サ1から出力された偶数アナログ信号(図5の符号B参
照)は、図1に示す第2バッファ11、抵抗12、第2
伝送線路13、バッファ15を介して第2S/H回路1
6に入力される。そして、上記第1S/H回路7及び第
2S/H回路16において各アナログ信号はサンプルホ
ールド処理されるが、該第1S/H回路7及び第2S/
H回路16には、処理パルス発生部24から図5の符号
Cに示す動作パルス信号が入力されているので、上記第
1S/H回路7及び第2S/H回路16から出力される
アナログ信号は、図5の符号D,Eに示すように、サン
プルホールド処理された同一位相の信号となる。
ける各部の信号波形について、図5〜図6を参照して説
明する。図3に示すカラーセンサ1から出力された奇数
アナログ信号(図5の符号A参照)は、図1に示す第1
バッファ2、抵抗3、第1伝送線路4、バッファ6を介
して第1S/H回路に入力される一方、上記カラーセン
サ1から出力された偶数アナログ信号(図5の符号B参
照)は、図1に示す第2バッファ11、抵抗12、第2
伝送線路13、バッファ15を介して第2S/H回路1
6に入力される。そして、上記第1S/H回路7及び第
2S/H回路16において各アナログ信号はサンプルホ
ールド処理されるが、該第1S/H回路7及び第2S/
H回路16には、処理パルス発生部24から図5の符号
Cに示す動作パルス信号が入力されているので、上記第
1S/H回路7及び第2S/H回路16から出力される
アナログ信号は、図5の符号D,Eに示すように、サン
プルホールド処理された同一位相の信号となる。
【0019】そして、図1に示す第1S/H回路7から
出力された奇数アナログ信号は、第1増幅器8にて増幅
された後、第1クランプ回路9にてクランプ処理されて
直流レベルが決定されて第1A/D変換器10に入力さ
れる。一方、図1に示す第2S/H回路16から出力さ
れた偶数アナログ信号は、第2増幅幅器17にて増幅さ
れた後、第2クランプ回路18にてクランプ処理されて
直流レベルが決定されて第2A/D変換器19に入力さ
れる。
出力された奇数アナログ信号は、第1増幅器8にて増幅
された後、第1クランプ回路9にてクランプ処理されて
直流レベルが決定されて第1A/D変換器10に入力さ
れる。一方、図1に示す第2S/H回路16から出力さ
れた偶数アナログ信号は、第2増幅幅器17にて増幅さ
れた後、第2クランプ回路18にてクランプ処理されて
直流レベルが決定されて第2A/D変換器19に入力さ
れる。
【0020】そして、上記第1A/D変換器10にて奇
数アナログ信号が、図6の符号GにてO−1,O−2,
O−3で示すように、奇数デジタル信号に変換された
後、該奇数デジタル信号は、図2に示す第1ラッチ回路
20にてラッチ処理(図6の符号G参照)されてセレク
タ21に入力される。一方、図1に示す第2A/D変換
器19にて偶数アナログ信号が、図6の符号HにてE−
1,E−2,E−3で示すように、偶数デジタル信号に
変換された後、該偶数デジタル信号は、図2に示す第2
ラッチ回路22にてラッチ処理(図6の符号H参照)さ
れて上記セレクタ21に入力される。ここで、上記奇数
デジタル信号と偶数デジタル信号とは、セレクタ21に
同一位相で入力される。
数アナログ信号が、図6の符号GにてO−1,O−2,
O−3で示すように、奇数デジタル信号に変換された
後、該奇数デジタル信号は、図2に示す第1ラッチ回路
20にてラッチ処理(図6の符号G参照)されてセレク
タ21に入力される。一方、図1に示す第2A/D変換
器19にて偶数アナログ信号が、図6の符号HにてE−
1,E−2,E−3で示すように、偶数デジタル信号に
変換された後、該偶数デジタル信号は、図2に示す第2
ラッチ回路22にてラッチ処理(図6の符号H参照)さ
れて上記セレクタ21に入力される。ここで、上記奇数
デジタル信号と偶数デジタル信号とは、セレクタ21に
同一位相で入力される。
【0021】そして、上記セレクタ21は、入力された
奇数デジタル信号の前半部と偶数デジタル信号の後半部
とを交互に選択してそれらの信号を、図6の符号Iに示
すように、時系列的に第3ラッチ回路23に出力する。
この第3ラッチ回路23は、入力された合成信号を再び
画像クロック信号Jにて同期をとり例えば画像処理装置
に出力する。
奇数デジタル信号の前半部と偶数デジタル信号の後半部
とを交互に選択してそれらの信号を、図6の符号Iに示
すように、時系列的に第3ラッチ回路23に出力する。
この第3ラッチ回路23は、入力された合成信号を再び
画像クロック信号Jにて同期をとり例えば画像処理装置
に出力する。
【0022】以上説明したように、画素列から奇数アナ
ログ信号と偶数アナログ信号とを分けて上記各アナログ
信号を同一位相で信号するようにしたので、それらの信
号出力駆動用クロック信号、リセット信号も同一位相と
なるため、それら信号が他方のアナログ信号に影響を与
えるのを防止できる。このため、アナログ信号にノイズ
が混入するのを防止できるので、S/N特性を向上でき
ると共にフィールドスルーレベルも安定する。
ログ信号と偶数アナログ信号とを分けて上記各アナログ
信号を同一位相で信号するようにしたので、それらの信
号出力駆動用クロック信号、リセット信号も同一位相と
なるため、それら信号が他方のアナログ信号に影響を与
えるのを防止できる。このため、アナログ信号にノイズ
が混入するのを防止できるので、S/N特性を向上でき
ると共にフィールドスルーレベルも安定する。
【0023】この結果を、図7及び図8に示す波形観測
データに基づいて説明する。図7は本発明の固体撮像素
子出力の信号処理方法により同一位相駆動された信号波
形図を示し、図8は従来例の駆動方法による信号波形図
を示す。図7に示す同一位相駆動の出力波形は、リセッ
ト信号、クロック信号のパルスの立ち上がり、立ち下り
のタイミングがアナログ信号の信号有効データ期間の間
に位置するので、アナログ信号にリセット信号、クロッ
ク信号の影響がなく信号有効データ期間におけるアナロ
グ信号にノイズが混入されるのを大幅に減少でき、ノイ
ズのない鮮明なアナログ信号を確保できる。また、信号
有効データ期間の外においても、他方のリセット信号、
クロック信号によるノイズが狭範囲になるので、信号波
形が図7に示すように安定してフィールドスルーレベル
を安定させることができる。
データに基づいて説明する。図7は本発明の固体撮像素
子出力の信号処理方法により同一位相駆動された信号波
形図を示し、図8は従来例の駆動方法による信号波形図
を示す。図7に示す同一位相駆動の出力波形は、リセッ
ト信号、クロック信号のパルスの立ち上がり、立ち下り
のタイミングがアナログ信号の信号有効データ期間の間
に位置するので、アナログ信号にリセット信号、クロッ
ク信号の影響がなく信号有効データ期間におけるアナロ
グ信号にノイズが混入されるのを大幅に減少でき、ノイ
ズのない鮮明なアナログ信号を確保できる。また、信号
有効データ期間の外においても、他方のリセット信号、
クロック信号によるノイズが狭範囲になるので、信号波
形が図7に示すように安定してフィールドスルーレベル
を安定させることができる。
【0024】これに対し、図8に示す従来の出力波形で
は、他方のクロック記号、リセット信号の立ち上がり、
立ち下りタイミングが信号有効データ期間内に位置する
ので、それらの影響で信号有効データ期間内のアナログ
信号が図8に示すようにノイズにより大幅に乱れる。ま
た、信号有効データ期間の外においても、他方のリセッ
ト信号、クロック信号によるノイズが広範囲になるの
で、信号波形が不安定となりフィールドスルーレベルを
安定できない。
は、他方のクロック記号、リセット信号の立ち上がり、
立ち下りタイミングが信号有効データ期間内に位置する
ので、それらの影響で信号有効データ期間内のアナログ
信号が図8に示すようにノイズにより大幅に乱れる。ま
た、信号有効データ期間の外においても、他方のリセッ
ト信号、クロック信号によるノイズが広範囲になるの
で、信号波形が不安定となりフィールドスルーレベルを
安定できない。
【0025】また、奇数アナログ信号と偶数アナログ信
号とをデジタル信号に変換した後、奇数デジタル信号の
前半部と偶数デジタル信号の後半部とを選択してそれら
を時系列的に合成するようにしたので、従来のカラーセ
ンサの信号出力タイミングと略同様になるため、その後
の信号処理を従来のものと略同様な回路構成で行うこと
ができる。
号とをデジタル信号に変換した後、奇数デジタル信号の
前半部と偶数デジタル信号の後半部とを選択してそれら
を時系列的に合成するようにしたので、従来のカラーセ
ンサの信号出力タイミングと略同様になるため、その後
の信号処理を従来のものと略同様な回路構成で行うこと
ができる。
【0026】なお、上記カラーセンサ1の他の具体的構
成例を図9に示す。図3に示す本発 明の信号処理方法に
適用する信号処理回路のカラーセンサ1の実施形態と同
一要素には、同一符号を付して説明を省略する。そし
て、上記カラーセンサ1の他の動作例について、図10
を参照して説明する。図9に示す各画素列1A,1B,
1Cのシフトゲート1D,1Fには、シフト端子SH
1,SH2,SH3を介して図示省略の駆動回路から図
10に示すシフト信号SH1,SH2,SH3が夫々入
力される。また、上記各画素列1A,1B,1Cの各シ
フトレジスタ1E,1Gには、クロック端子Φ1A1〜
Φ2A4,Φ1B,Φ2Bを介して図10に示す転送用
クロック信号Φ1A1〜Φ2A4,Φ1B,Φ2Bが夫
々入力される。また、各画素列1A,1B,1Cのシフ
トレジスタ1,3,5からの奇数アナログ信号は、奇数
端子OS1,OS3,OS5を介して図1〜図2に示す
信号処理回路に出力される一方、上記各画素列1A,1
B,1Cのシフトレジスタ2,4,6からの偶数アナロ
グ信号は、偶数端子OS2,OS4,OS6を介して上
記信号処理回路に出力される。
成例を図9に示す。図3に示す本発 明の信号処理方法に
適用する信号処理回路のカラーセンサ1の実施形態と同
一要素には、同一符号を付して説明を省略する。そし
て、上記カラーセンサ1の他の動作例について、図10
を参照して説明する。図9に示す各画素列1A,1B,
1Cのシフトゲート1D,1Fには、シフト端子SH
1,SH2,SH3を介して図示省略の駆動回路から図
10に示すシフト信号SH1,SH2,SH3が夫々入
力される。また、上記各画素列1A,1B,1Cの各シ
フトレジスタ1E,1Gには、クロック端子Φ1A1〜
Φ2A4,Φ1B,Φ2Bを介して図10に示す転送用
クロック信号Φ1A1〜Φ2A4,Φ1B,Φ2Bが夫
々入力される。また、各画素列1A,1B,1Cのシフ
トレジスタ1,3,5からの奇数アナログ信号は、奇数
端子OS1,OS3,OS5を介して図1〜図2に示す
信号処理回路に出力される一方、上記各画素列1A,1
B,1Cのシフトレジスタ2,4,6からの偶数アナロ
グ信号は、偶数端子OS2,OS4,OS6を介して上
記信号処理回路に出力される。
【0027】また、図9に示す画素列1Aのシフトレジ
スタ1E,1Gのゲート部には、リセット端子RS1,
RS2を介してリセット信号RS1,RS2が入力され
る。そして、各シフトゲート1D,1Fに同一のシフト
信号が図10に示すように入力されると、奇数番号の画
素から奇数アナログ信号がシフトゲート1Dを介してシ
フトレジスタ1Eに導出される一方、偶数番号の画素か
ら偶数アナログ信号がシフトゲート1Fを介してシフト
レジスタ1Gに前記奇数アナログ信号と同一位相で導出
される。
スタ1E,1Gのゲート部には、リセット端子RS1,
RS2を介してリセット信号RS1,RS2が入力され
る。そして、各シフトゲート1D,1Fに同一のシフト
信号が図10に示すように入力されると、奇数番号の画
素から奇数アナログ信号がシフトゲート1Dを介してシ
フトレジスタ1Eに導出される一方、偶数番号の画素か
ら偶数アナログ信号がシフトゲート1Fを介してシフト
レジスタ1Gに前記奇数アナログ信号と同一位相で導出
される。
【0028】そして、シフトレジスタ1E,1Gはクロ
ック信号Φ1A1〜Φ2A4,Φ1B,Φ2Bにより駆
動されてアナログ信号がシフトレジスタ1E,1G上を
夫々転送され、奇数アナログ信号が奇数端子OS1,O
S3,OS5から信号処理回路に出力される一方、偶数
アナログ信号が偶数端子OS2,OS4,OS6から信
号処理回路に出力される。
ック信号Φ1A1〜Φ2A4,Φ1B,Φ2Bにより駆
動されてアナログ信号がシフトレジスタ1E,1G上を
夫々転送され、奇数アナログ信号が奇数端子OS1,O
S3,OS5から信号処理回路に出力される一方、偶数
アナログ信号が偶数端子OS2,OS4,OS6から信
号処理回路に出力される。
【0029】
【発明の効果】本発明は以上のように構成されたので、
奇数番号の画素と偶数番号の画素とに分けてアナログ信
号を夫々出力する複数の画素列のうち奇数番号の画素に
奇数アナログ信号を転送するシフトレジスタと、偶数番
号の画素に偶数アナログ信号を転送するシフトレジスタ
とを夫々2相駆動し、各シフトレジスタを駆動する別々
のクロック信号の位相を同期させることによって、上記
各アナログ信号を略同位相で出力すると共に、この出力
された各アナログ信号をデジタル信号に夫々変換した
後、奇数番号のデジタル信号の有効データ期間の前半部
と偶数のデジタル信号の有効データ期間の後半部とを選
択し、この選択されたデジタル信号を時系列的に合成す
ることができる。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを2相駆動し、各シフトレジスタを
駆動する別々のクロック信号の位相を同期させることに
より、固体撮像素子の画素列から奇数番号と偶数番号と
のアナログ信号を略同位相、すなわち同一又はそれに近
似する位相で出力させることができる。また、上記選択
されたデジタル信号を時系列的に合成することによっ
て、上記アナログ信号にノイズが混入するのを防止でき
る。これにより、S/N特性を大幅に向上できると共
に、フィールドスルーレベルを安定させることができ
る。したがって、固体撮像素子からアナログ信号に混入
するノイズを発生させることなく読出して信号処理を行
うことができる。また、その後の信号処理も従来のもの
と略同様な構成回路で行うことができる。
奇数番号の画素と偶数番号の画素とに分けてアナログ信
号を夫々出力する複数の画素列のうち奇数番号の画素に
奇数アナログ信号を転送するシフトレジスタと、偶数番
号の画素に偶数アナログ信号を転送するシフトレジスタ
とを夫々2相駆動し、各シフトレジスタを駆動する別々
のクロック信号の位相を同期させることによって、上記
各アナログ信号を略同位相で出力すると共に、この出力
された各アナログ信号をデジタル信号に夫々変換した
後、奇数番号のデジタル信号の有効データ期間の前半部
と偶数のデジタル信号の有効データ期間の後半部とを選
択し、この選択されたデジタル信号を時系列的に合成す
ることができる。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを2相駆動し、各シフトレジスタを
駆動する別々のクロック信号の位相を同期させることに
より、固体撮像素子の画素列から奇数番号と偶数番号と
のアナログ信号を略同位相、すなわち同一又はそれに近
似する位相で出力させることができる。また、上記選択
されたデジタル信号を時系列的に合成することによっ
て、上記アナログ信号にノイズが混入するのを防止でき
る。これにより、S/N特性を大幅に向上できると共
に、フィールドスルーレベルを安定させることができ
る。したがって、固体撮像素子からアナログ信号に混入
するノイズを発生させることなく読出して信号処理を行
うことができる。また、その後の信号処理も従来のもの
と略同様な構成回路で行うことができる。
【図1】 本発明による固体撮像素子出力の信号処理方
法に適用する信号処理回路の実施形態を示す回路図で、
その前段部を示す。
法に適用する信号処理回路の実施形態を示す回路図で、
その前段部を示す。
【図2】 上記信号処理回路を示す回路図で、その後段
部を示す。
部を示す。
【図3】 上記信号処理回路のカラーセンサの具体的構
成を示す説明図である。
成を示す説明図である。
【図4】 上記カラーセンサの動作を説明するタイミン
グチャートである。
グチャートである。
【図5】 上記信号処理回路における各部の信号波形を
示す説明図である。
示す説明図である。
【図6】 上記信号処理回路における各部の信号波形を
示す説明図である。
示す説明図である。
【図7】 本発明の固体撮像素子出力の信号処理方法に
より同一位相駆動された信号波形を示す図である。
より同一位相駆動された信号波形を示す図である。
【図8】 従来例の駆動方法による信号波形図を示す。
【図9】 上記カラーセンサの他の具体的構成例を示す
説明図である。
説明図である。
【図10】 上記他のカラーセンサの動作を説明するタ
イミングチャートである。
イミングチャートである。
1 カラーセンサ1E,1F シフトレジスタ 1H,1I ドライバ 10 第1A/D変換器 19 第2A/D変換器 21 セレクタ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 1/40 H04N 1/028 H04N 1/19
Claims (1)
- 【請求項1】画素列から奇数番号の画素と偶数番号の画
素とに分けてアナログ信号を夫々出力する複数の画素列
を有する固体撮像素子から出力されるアナログ信号を処
理する方法であって、前記画素列のうち奇数番号の画素
に奇数アナログ信号を転送するシフトレジスタと、偶数
番号の画素に偶数アナログ信号を転送するシフトレジス
タとを夫々2相駆動し、各シフトレジスタを駆動する別
々のクロック信号の位相を同期させることによって、上
記アナログ信号を略同位相で出力させると共に、この出
力された各アナログ信号をデジタル信号に夫々変換した
後、奇数番号のデジタル信号の有効データ期間の前半部
と偶数のデジタル信号の有効データ期間の後半部とを選
択し、この選択されたデジタル信号を時系列的に合成す
ることを特徴とする固体撮像素子出力の信号処理方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05550692A JP3306716B2 (ja) | 1992-03-13 | 1992-03-13 | 固体撮像素子出力の信号処理方法 |
EP19930300178 EP0553963A3 (en) | 1992-01-31 | 1993-01-13 | Signal processing method for output from a solid image sensor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05550692A JP3306716B2 (ja) | 1992-03-13 | 1992-03-13 | 固体撮像素子出力の信号処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05260297A JPH05260297A (ja) | 1993-10-08 |
JP3306716B2 true JP3306716B2 (ja) | 2002-07-24 |
Family
ID=13000561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05550692A Expired - Fee Related JP3306716B2 (ja) | 1992-01-31 | 1992-03-13 | 固体撮像素子出力の信号処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3306716B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100251550B1 (ko) * | 1997-12-17 | 2000-04-15 | 구자홍 | 고해상도 액정표시구동장치 |
JPH11275371A (ja) * | 1998-03-19 | 1999-10-08 | Matsushita Electric Ind Co Ltd | 画像読み取り装置 |
-
1992
- 1992-03-13 JP JP05550692A patent/JP3306716B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05260297A (ja) | 1993-10-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |