JP3306716B2 - 固体撮像素子出力の信号処理方法 - Google Patents
固体撮像素子出力の信号処理方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、カラーセンサ等におい
て使用される電荷結合素子（以下、ＣＣＤと称す）等の
固体撮像素子から出力されるアナログ信号の信号処理方
法に関する。
て使用される電荷結合素子（以下、ＣＣＤと称す）等の
固体撮像素子から出力されるアナログ信号の信号処理方
法に関する。
【０００２】
【従来の技術】例えば、カラーセンサにおいては、１チ
ップ上に、赤色検出用画素列，緑色検出用画素列，青色
検出用画素列の３つを並設するラインセンサを使用する
ものがある。そして、各画素列においてその列の奇数番
号の画素と偶数番号の画素とからアナログ信号の位相を
１８０°ずつずらして順番に出力させた後、それらのア
ナログ信号を合成するようにしている。
ップ上に、赤色検出用画素列，緑色検出用画素列，青色
検出用画素列の３つを並設するラインセンサを使用する
ものがある。そして、各画素列においてその列の奇数番
号の画素と偶数番号の画素とからアナログ信号の位相を
１８０°ずつずらして順番に出力させた後、それらのア
ナログ信号を合成するようにしている。
【０００３】
【発明が解決しようとする課題】ところで、１チップ上
に画素列を複数配設すると転送ライン等の配線が複雑に
なると共に配線長も長くなるので、奇数番号の画素と偶
数番号の画素とからアナログ信号の位相をずらして順番
に出力させると、画素信号出力用のリセット信号やクロ
ック信号がノイズとして他方の番号のアナログ信号に混
合しアナログ信号のＳ／Ｎ特性を悪化させたり、フィー
ルドスルーレベルの不安定化を招いたりするという不具
合がある。
に画素列を複数配設すると転送ライン等の配線が複雑に
なると共に配線長も長くなるので、奇数番号の画素と偶
数番号の画素とからアナログ信号の位相をずらして順番
に出力させると、画素信号出力用のリセット信号やクロ
ック信号がノイズとして他方の番号のアナログ信号に混
合しアナログ信号のＳ／Ｎ特性を悪化させたり、フィー
ルドスルーレベルの不安定化を招いたりするという不具
合がある。
【０００４】これを解消するために、アナログ信号をロ
ーパスフィルタにてノイズ処理し、ノイズ成分に多い高
周波成分の信号を除去する方法が採用されているが、こ
の方法ではノイズを充分に除去できないという不具合が
ある。
ーパスフィルタにてノイズ処理し、ノイズ成分に多い高
周波成分の信号を除去する方法が採用されているが、こ
の方法ではノイズを充分に除去できないという不具合が
ある。
【０００５】そこで、本発明は、このような実状に鑑み
てなされたもので、固体撮像素子からアナログ信号に混
入するノイズを発生させることなく読出して信号処理を
行うことを目的とする。
てなされたもので、固体撮像素子からアナログ信号に混
入するノイズを発生させることなく読出して信号処理を
行うことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による固体撮像素子出力の信号処理方法は、
画素列から奇数番号の画素と偶数番号の画素とに分けて
アナログ信号を夫々出力する複数の画素列を有する固体
撮像素子から出力されるアナログ信号を処理する方法で
あって、前記画素列のうち奇数番号の画素に奇数アナロ
グ信号を転送するシフトレジスタと、偶数番号の画素に
偶数アナログ信号を転送するシフトレジスタとを夫々２
相駆動し、各シフトレジスタを駆動する別々のクロック
信号の位相を同期させることによって、上記各アナログ
信号を略同位相で出力させると共に、この出力された各
アナログ信号をデジタル信号に夫々変換した後、奇数番
号のデジタル信号の有効データ期間の前半部と偶数のデ
ジタル信号の有効データ期間の後半部とを選択し、この
選択されたデジタル信号を時系列的に合成するものであ
る。
に、本発明による固体撮像素子出力の信号処理方法は、
画素列から奇数番号の画素と偶数番号の画素とに分けて
アナログ信号を夫々出力する複数の画素列を有する固体
撮像素子から出力されるアナログ信号を処理する方法で
あって、前記画素列のうち奇数番号の画素に奇数アナロ
グ信号を転送するシフトレジスタと、偶数番号の画素に
偶数アナログ信号を転送するシフトレジスタとを夫々２
相駆動し、各シフトレジスタを駆動する別々のクロック
信号の位相を同期させることによって、上記各アナログ
信号を略同位相で出力させると共に、この出力された各
アナログ信号をデジタル信号に夫々変換した後、奇数番
号のデジタル信号の有効データ期間の前半部と偶数のデ
ジタル信号の有効データ期間の後半部とを選択し、この
選択されたデジタル信号を時系列的に合成するものであ
る。
【０００７】
【作用】このような構成により、複数の画素列のうち奇
数番号の画素に奇数アナログ信号を転送するシフトレジ
スタと、偶数番号の画素に偶数アナログ信号を転送する
シフトレジスタとを夫々２相駆動し、各シフトレジスタ
を駆動する別々のクロック信号の位相を同期させること
によって、上記各アナログ信号を略同位相で出力すると
共に、この出力された各アナログ信号をデジタル信号に
夫々変換した後、奇数番号のデジタル信号の有効データ
期間の前半部と偶数のデジタル信号の有効データ期間の
後半部とを選択し、この選択されたデジタル信号を時系
列的に合成する。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを２相駆動することによって、上記
各シフトレジスタが夫々個別に駆動し、また各シフトレ
ジスタを駆動する別々のクロック信号の位相を同期させ
ることによって、各アナログ信号が略同位相で出力され
る。また、上記選択されたデジタル信号を時系列的に合
成することによって、上記アナログ信号にノイズが混入
するのが防止される。
数番号の画素に奇数アナログ信号を転送するシフトレジ
スタと、偶数番号の画素に偶数アナログ信号を転送する
シフトレジスタとを夫々２相駆動し、各シフトレジスタ
を駆動する別々のクロック信号の位相を同期させること
によって、上記各アナログ信号を略同位相で出力すると
共に、この出力された各アナログ信号をデジタル信号に
夫々変換した後、奇数番号のデジタル信号の有効データ
期間の前半部と偶数のデジタル信号の有効データ期間の
後半部とを選択し、この選択されたデジタル信号を時系
列的に合成する。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを２相駆動することによって、上記
各シフトレジスタが夫々個別に駆動し、また各シフトレ
ジスタを駆動する別々のクロック信号の位相を同期させ
ることによって、各アナログ信号が略同位相で出力され
る。また、上記選択されたデジタル信号を時系列的に合
成することによって、上記アナログ信号にノイズが混入
するのが防止される。
【０００８】
【実施例】以下、本発明の実施の形態を添付図面に基づ
いて説明する。図１〜図２は、本発明による固体撮像素
子出力の信号処理方法に適用される信号処理回路の実施
形態を示す回路図である。図１に示すカラーセンサ１
は、受光素子で受けた光に基づいてアナログ信号を生成
するもので、図３に示すように、画素を１列に多数並べ
た画素列１Ａ，１Ｂ，１Ｃが３つ並列に配設されて構成
されており、例えば、上記画素列１Ａが青色検出用画素
列に形成され、上記画素列１Ｂが緑色検出用画素列に形
成され、上記画素列１Ｃが赤色検出用画素列に形成され
ているものとする。
いて説明する。図１〜図２は、本発明による固体撮像素
子出力の信号処理方法に適用される信号処理回路の実施
形態を示す回路図である。図１に示すカラーセンサ１
は、受光素子で受けた光に基づいてアナログ信号を生成
するもので、図３に示すように、画素を１列に多数並べ
た画素列１Ａ，１Ｂ，１Ｃが３つ並列に配設されて構成
されており、例えば、上記画素列１Ａが青色検出用画素
列に形成され、上記画素列１Ｂが緑色検出用画素列に形
成され、上記画素列１Ｃが赤色検出用画素列に形成され
ているものとする。
【０００９】前記各画素列１Ａ，１Ｂ，１Ｃには、奇数
番号の画素からアナログ信号（以下、奇数アナログ信号
と称す）を出力させるシフトゲート１Ｄとシフトレジス
タ１Ｅとが夫々設けられると共に、奇数アナログ信号と
は別に偶数番号の画素からアナログ信号（以下、偶数ア
ナログ信号と称す）を出力させるシフトゲート１Ｆとシ
フトレジスタ１Ｇとが夫々設けられている。また、上記
奇数アナログ信号を転送するシフトレジスタ１Ｅには、
該シフトレジスタ１Ｅを駆動するドライバ１Ｈが設けら
れ、上記偶数アナログ信号を転送するシフトレジスタ１
Ｇには、該シフトレジスタ１Ｇを駆動するドライバ１Ｉ
が設けられている。そして、上記ドライバ１Ｈ，１Ｉ
は、夫々２相駆動するようになっている。
番号の画素からアナログ信号（以下、奇数アナログ信号
と称す）を出力させるシフトゲート１Ｄとシフトレジス
タ１Ｅとが夫々設けられると共に、奇数アナログ信号と
は別に偶数番号の画素からアナログ信号（以下、偶数ア
ナログ信号と称す）を出力させるシフトゲート１Ｆとシ
フトレジスタ１Ｇとが夫々設けられている。また、上記
奇数アナログ信号を転送するシフトレジスタ１Ｅには、
該シフトレジスタ１Ｅを駆動するドライバ１Ｈが設けら
れ、上記偶数アナログ信号を転送するシフトレジスタ１
Ｇには、該シフトレジスタ１Ｇを駆動するドライバ１Ｉ
が設けられている。そして、上記ドライバ１Ｈ，１Ｉ
は、夫々２相駆動するようになっている。
【００１０】次に、上記カラーセンサ１の動作につい
て、図４を参照して説明する。前記各 画素列１Ａ，１
Ｂ，１Ｃの各シフトゲート１Ｄ，１Ｆには、図示省略の
駆動回路からシフト端子ＳＨ１，ＳＨ２，ＳＨ３を介し
て図４に示すシフト信号ＳＨが夫々入力される。また、
図４に示すように、上記ドライバ１Ｈ，１Ｉに個別のク
ロック信号Φ１，Φ２を出力し、該ドライバ１Ｈ，１Ｉ
によって上記シフトレジスタ１Ｅ，１Ｇを夫々２相駆動
する。そして、上記各画素列１Ａ，１Ｂ，１Ｃの各シフ
トレジスタ１，３，５から奇数アナログ信号が奇数端子
ＯＳ１，ＯＳ３，ＯＳ５を介して図１及び図２に示す信
号処理回路に出力される一方、上記各画素列１Ａ，１
Ｂ，１Ｃの各シフトレジスタ２，４，６から偶数アナロ
グ信号が偶数端子ＯＳ２，ＯＳ４，ＯＳ６を介して信号
処理回路に出力される。
て、図４を参照して説明する。前記各 画素列１Ａ，１
Ｂ，１Ｃの各シフトゲート１Ｄ，１Ｆには、図示省略の
駆動回路からシフト端子ＳＨ１，ＳＨ２，ＳＨ３を介し
て図４に示すシフト信号ＳＨが夫々入力される。また、
図４に示すように、上記ドライバ１Ｈ，１Ｉに個別のク
ロック信号Φ１，Φ２を出力し、該ドライバ１Ｈ，１Ｉ
によって上記シフトレジスタ１Ｅ，１Ｇを夫々２相駆動
する。そして、上記各画素列１Ａ，１Ｂ，１Ｃの各シフ
トレジスタ１，３，５から奇数アナログ信号が奇数端子
ＯＳ１，ＯＳ３，ＯＳ５を介して図１及び図２に示す信
号処理回路に出力される一方、上記各画素列１Ａ，１
Ｂ，１Ｃの各シフトレジスタ２，４，６から偶数アナロ
グ信号が偶数端子ＯＳ２，ＯＳ４，ＯＳ６を介して信号
処理回路に出力される。
【００１１】また、上記画素列１Ａのシフトレジスタ１
Ｅ，１Ｇのゲート部には、リセット端子ＲＳを介して図
４に示すリセット信号ＲＳが入力される。そして、上記
各シフトゲート１Ｄ，１Ｆに、図４に示す同一のシフト
信号ＳＨが入力されると、奇数番号の画素から奇数アナ
ログ信号が上記シフトゲート１Ｄを介してシフトレジス
タ１Ｅに導出される一方、偶数番号の画素から偶数アナ
ログ信号が上記シフトゲート１Ｆを介してシフトレジス
タ１Ｇに前記奇数アナログ信号と略同一位相、すなわち
同一又はそれに近似する位相で導出される。
Ｅ，１Ｇのゲート部には、リセット端子ＲＳを介して図
４に示すリセット信号ＲＳが入力される。そして、上記
各シフトゲート１Ｄ，１Ｆに、図４に示す同一のシフト
信号ＳＨが入力されると、奇数番号の画素から奇数アナ
ログ信号が上記シフトゲート１Ｄを介してシフトレジス
タ１Ｅに導出される一方、偶数番号の画素から偶数アナ
ログ信号が上記シフトゲート１Ｆを介してシフトレジス
タ１Ｇに前記奇数アナログ信号と略同一位相、すなわち
同一又はそれに近似する位相で導出される。
【００１２】そして、上記各シフトレジスタ１Ｅ，１Ｇ
は、図４に示すクロック信号Φ１，Φ２により上記ドラ
イバ１Ｈ，１Ｉで２相駆動されて、アナログ信号がシフ
トレジスタ１Ｅ，１Ｇ上を夫々転送される。この場合、
上記奇数アナログ信号と偶数アナログ信号とが略同一位
相で導出され、各シフトレジスタを駆動する別々のクロ
ック信号の位相が同期するようになる。そして、上記奇
数アナログ信号は、奇数端子ＯＳ１，ＯＳ３，ＯＳ５か
ら信号処理回路に出力される一方、上記偶数アナログ信
号は、偶数端子ＯＳ２，ＯＳ４，ＯＳ６から信号処理回
路に出力される。
は、図４に示すクロック信号Φ１，Φ２により上記ドラ
イバ１Ｈ，１Ｉで２相駆動されて、アナログ信号がシフ
トレジスタ１Ｅ，１Ｇ上を夫々転送される。この場合、
上記奇数アナログ信号と偶数アナログ信号とが略同一位
相で導出され、各シフトレジスタを駆動する別々のクロ
ック信号の位相が同期するようになる。そして、上記奇
数アナログ信号は、奇数端子ＯＳ１，ＯＳ３，ＯＳ５か
ら信号処理回路に出力される一方、上記偶数アナログ信
号は、偶数端子ＯＳ２，ＯＳ４，ＯＳ６から信号処理回
路に出力される。
【００１３】次に、図１〜図２に示す信号処理回路の回
路図の構成及び動作について説明する。図３に示すカラ
ーセンサ１からの奇数アナログ信号は、図１に示すよう
に、出力インピーダンスを決定する第１バッファ２及び
抵抗３を介して第１伝送線路４に出力された後、上記第
１伝送線路４から前記抵抗３と同一インピーダンスの抵
抗５に出力されて終端される。また、上記奇数アナログ
出力は、前記抵抗５の出力端子からバッファ６を介して
第１サンプルホールド回路（以下、Ｓ／Ｈ回路と称す）
７に出力され、該第１Ｓ／Ｈ回路７においてサンプルホ
ールド処理が行われて高周波域のノイズが除去され、図
５の符号Ｄに示すように、離散的信号が形成される。ま
た、上記第１Ｓ／Ｈ回路７から第１増巾器８に奇数アナ
ログ信号は出力され、該第１増巾器８は、後述の第１Ａ
／Ｄ変換器１０の入力フルスケールが最適な振幅になる
ようにアナログ信号を増幅する。また、上記第１増幅器
８から第１クランプ回路９に奇数アナログ信号は出力さ
れ、該第１クランプ回路９にてクランプ処理されて直流
レベルが決定された後、第１Ａ／Ｄ変換器１０に出力さ
れる。
路図の構成及び動作について説明する。図３に示すカラ
ーセンサ１からの奇数アナログ信号は、図１に示すよう
に、出力インピーダンスを決定する第１バッファ２及び
抵抗３を介して第１伝送線路４に出力された後、上記第
１伝送線路４から前記抵抗３と同一インピーダンスの抵
抗５に出力されて終端される。また、上記奇数アナログ
出力は、前記抵抗５の出力端子からバッファ６を介して
第１サンプルホールド回路（以下、Ｓ／Ｈ回路と称す）
７に出力され、該第１Ｓ／Ｈ回路７においてサンプルホ
ールド処理が行われて高周波域のノイズが除去され、図
５の符号Ｄに示すように、離散的信号が形成される。ま
た、上記第１Ｓ／Ｈ回路７から第１増巾器８に奇数アナ
ログ信号は出力され、該第１増巾器８は、後述の第１Ａ
／Ｄ変換器１０の入力フルスケールが最適な振幅になる
ようにアナログ信号を増幅する。また、上記第１増幅器
８から第１クランプ回路９に奇数アナログ信号は出力さ
れ、該第１クランプ回路９にてクランプ処理されて直流
レベルが決定された後、第１Ａ／Ｄ変換器１０に出力さ
れる。
【００１４】一方、前記カラーセンサ１からの偶数アナ
ログ信号は、出力インピーダンスを決定する第２バッフ
ァ１１及び抵抗１２を介して第２伝送線路１３に出力さ
れた後、該第２伝送線路１３から前記抵抗１２と同一イ
ンピーダンスの抵抗１４に出力されて終端される。ま
た、上記偶数アナログ信号は、前記抵抗１１の出力端子
からバッファ１５を介して第２Ｓ／Ｈ回路１６に出力さ
れ、該第２Ｓ／Ｈ回路１６においてサンプルホールド処
理が行われて高周波域のノイズが除去され、図５の符号
Ｅに示すように、離散的信号が形成される。また、上記
第２Ｓ／Ｈ回路１６から第２増幅器１７に偶数アナログ
信号は出力され、該第２増幅器１７は、後述の第２Ａ／
Ｄ変換器１９の入力フルスケールが最適な振幅になるよ
うにアナログ信号を増幅する。また、上記第２増幅器１
７から第２クランプ回路１８に偶数アナログ信号は出力
され、該第２クランプ回路１８にてクランプ処理されて
直流レベルが決定された後、第２Ａ／Ｄ変換器１９に出
力される。
ログ信号は、出力インピーダンスを決定する第２バッフ
ァ１１及び抵抗１２を介して第２伝送線路１３に出力さ
れた後、該第２伝送線路１３から前記抵抗１２と同一イ
ンピーダンスの抵抗１４に出力されて終端される。ま
た、上記偶数アナログ信号は、前記抵抗１１の出力端子
からバッファ１５を介して第２Ｓ／Ｈ回路１６に出力さ
れ、該第２Ｓ／Ｈ回路１６においてサンプルホールド処
理が行われて高周波域のノイズが除去され、図５の符号
Ｅに示すように、離散的信号が形成される。また、上記
第２Ｓ／Ｈ回路１６から第２増幅器１７に偶数アナログ
信号は出力され、該第２増幅器１７は、後述の第２Ａ／
Ｄ変換器１９の入力フルスケールが最適な振幅になるよ
うにアナログ信号を増幅する。また、上記第２増幅器１
７から第２クランプ回路１８に偶数アナログ信号は出力
され、該第２クランプ回路１８にてクランプ処理されて
直流レベルが決定された後、第２Ａ／Ｄ変換器１９に出
力される。
【００１５】前記第１Ａ／Ｄ変換器１０にて奇数アナロ
グ信号が奇数デジタル信号に変換された後、図２に示す
ように、第１ラッチ回路２０に出力され、該第１ラッチ
回路２０は上記奇数デジタル信号をラッチ処理した後、
セレクタ２１に出力する。一方、前記第２Ａ／Ｄ変換器
１９にて偶数アナログ信号が偶数デジタル信号に変換さ
れた後、第２ラッチ回路２２に出力され、該第２ラッチ
回路２２は上記偶数デジタル信号をラッチ処理した後、
上記セレクタ２１に出力する。
グ信号が奇数デジタル信号に変換された後、図２に示す
ように、第１ラッチ回路２０に出力され、該第１ラッチ
回路２０は上記奇数デジタル信号をラッチ処理した後、
セレクタ２１に出力する。一方、前記第２Ａ／Ｄ変換器
１９にて偶数アナログ信号が偶数デジタル信号に変換さ
れた後、第２ラッチ回路２２に出力され、該第２ラッチ
回路２２は上記偶数デジタル信号をラッチ処理した後、
上記セレクタ２１に出力する。
【００１６】前記セレクタ２１は、入力された奇数デジ
タル信号と偶数デジタル信号とを交互に切換えて選択し
てそれらの合成信号を第３ラッチ回路２３に出力する。
具体的には、図６の符号Ｉに示すように、上記奇数デジ
タル信号の前半部（有効データ期間の前半部を含む）
と、上記偶数デジタル信号の後半部（有効データ期間の
後半部を含む）とを選択してそれらの信号を時系列的に
第３ラッチ回路２３に出力する。この第３ラッチ回路２
３は、入力された合成信号をラッチ処理すると共に一定
時間遅延させて例えば画像処理装置に出力する。
タル信号と偶数デジタル信号とを交互に切換えて選択し
てそれらの合成信号を第３ラッチ回路２３に出力する。
具体的には、図６の符号Ｉに示すように、上記奇数デジ
タル信号の前半部（有効データ期間の前半部を含む）
と、上記偶数デジタル信号の後半部（有効データ期間の
後半部を含む）とを選択してそれらの信号を時系列的に
第３ラッチ回路２３に出力する。この第３ラッチ回路２
３は、入力された合成信号をラッチ処理すると共に一定
時間遅延させて例えば画像処理装置に出力する。
【００１７】また、図１に示す処理パルス発生部２４
は、ＣＰＵ２５により制御され、上記第１Ｓ／Ｈ回路７
及び第２Ｓ／Ｈ回路１６と、第１クランプ回路９及び第
２クランプ回路１８と、図２に示す上記第１ラッチ回路
２０〜第３ラッチ回路２３と、セレクタ２１と、に作動
用パルス信号を出力する。また、図１に示すＣＰＵ２５
は、Ｉ／Ｏ２６を介して上記第１Ａ／Ｄ変換器１０及び
第２Ａ／Ｄ変換器１９にクロック信号を出力する。さら
に、上記ＣＰＵ２５は、Ｉ／Ｏ２６と、第１Ｄ／Ａ変換
器２７及び第２Ｄ／Ａ変換器２８とを介して上記第１増
幅器８及び第２増幅器１７への出力電圧を制御し、該第
１増幅器８及び第２増幅器１７のゲインを最適にするよ
うに調整する。
は、ＣＰＵ２５により制御され、上記第１Ｓ／Ｈ回路７
及び第２Ｓ／Ｈ回路１６と、第１クランプ回路９及び第
２クランプ回路１８と、図２に示す上記第１ラッチ回路
２０〜第３ラッチ回路２３と、セレクタ２１と、に作動
用パルス信号を出力する。また、図１に示すＣＰＵ２５
は、Ｉ／Ｏ２６を介して上記第１Ａ／Ｄ変換器１０及び
第２Ａ／Ｄ変換器１９にクロック信号を出力する。さら
に、上記ＣＰＵ２５は、Ｉ／Ｏ２６と、第１Ｄ／Ａ変換
器２７及び第２Ｄ／Ａ変換器２８とを介して上記第１増
幅器８及び第２増幅器１７への出力電圧を制御し、該第
１増幅器８及び第２増幅器１７のゲインを最適にするよ
うに調整する。
【００１８】次に、図１〜図２に示す信号処理回路にお
ける各部の信号波形について、図５〜図６を参照して説
明する。図３に示すカラーセンサ１から出力された奇数
アナログ信号（図５の符号Ａ参照）は、図１に示す第１
バッファ２、抵抗３、第１伝送線路４、バッファ６を介
して第１Ｓ／Ｈ回路に入力される一方、上記カラーセン
サ１から出力された偶数アナログ信号（図５の符号Ｂ参
照）は、図１に示す第２バッファ１１、抵抗１２、第２
伝送線路１３、バッファ１５を介して第２Ｓ／Ｈ回路１
６に入力される。そして、上記第１Ｓ／Ｈ回路７及び第
２Ｓ／Ｈ回路１６において各アナログ信号はサンプルホ
ールド処理されるが、該第１Ｓ／Ｈ回路７及び第２Ｓ／
Ｈ回路１６には、処理パルス発生部２４から図５の符号
Ｃに示す動作パルス信号が入力されているので、上記第
１Ｓ／Ｈ回路７及び第２Ｓ／Ｈ回路１６から出力される
アナログ信号は、図５の符号Ｄ，Ｅに示すように、サン
プルホールド処理された同一位相の信号となる。
ける各部の信号波形について、図５〜図６を参照して説
明する。図３に示すカラーセンサ１から出力された奇数
アナログ信号（図５の符号Ａ参照）は、図１に示す第１
バッファ２、抵抗３、第１伝送線路４、バッファ６を介
して第１Ｓ／Ｈ回路に入力される一方、上記カラーセン
サ１から出力された偶数アナログ信号（図５の符号Ｂ参
照）は、図１に示す第２バッファ１１、抵抗１２、第２
伝送線路１３、バッファ１５を介して第２Ｓ／Ｈ回路１
６に入力される。そして、上記第１Ｓ／Ｈ回路７及び第
２Ｓ／Ｈ回路１６において各アナログ信号はサンプルホ
ールド処理されるが、該第１Ｓ／Ｈ回路７及び第２Ｓ／
Ｈ回路１６には、処理パルス発生部２４から図５の符号
Ｃに示す動作パルス信号が入力されているので、上記第
１Ｓ／Ｈ回路７及び第２Ｓ／Ｈ回路１６から出力される
アナログ信号は、図５の符号Ｄ，Ｅに示すように、サン
プルホールド処理された同一位相の信号となる。
【００１９】そして、図１に示す第１Ｓ／Ｈ回路７から
出力された奇数アナログ信号は、第１増幅器８にて増幅
された後、第１クランプ回路９にてクランプ処理されて
直流レベルが決定されて第１Ａ／Ｄ変換器１０に入力さ
れる。一方、図１に示す第２Ｓ／Ｈ回路１６から出力さ
れた偶数アナログ信号は、第２増幅幅器１７にて増幅さ
れた後、第２クランプ回路１８にてクランプ処理されて
直流レベルが決定されて第２Ａ／Ｄ変換器１９に入力さ
れる。
出力された奇数アナログ信号は、第１増幅器８にて増幅
された後、第１クランプ回路９にてクランプ処理されて
直流レベルが決定されて第１Ａ／Ｄ変換器１０に入力さ
れる。一方、図１に示す第２Ｓ／Ｈ回路１６から出力さ
れた偶数アナログ信号は、第２増幅幅器１７にて増幅さ
れた後、第２クランプ回路１８にてクランプ処理されて
直流レベルが決定されて第２Ａ／Ｄ変換器１９に入力さ
れる。
【００２０】そして、上記第１Ａ／Ｄ変換器１０にて奇
数アナログ信号が、図６の符号ＧにてＯ−１，Ｏ−２，
Ｏ−３で示すように、奇数デジタル信号に変換された
後、該奇数デジタル信号は、図２に示す第１ラッチ回路
２０にてラッチ処理（図６の符号Ｇ参照）されてセレク
タ２１に入力される。一方、図１に示す第２Ａ／Ｄ変換
器１９にて偶数アナログ信号が、図６の符号ＨにてＥ−
１，Ｅ−２，Ｅ−３で示すように、偶数デジタル信号に
変換された後、該偶数デジタル信号は、図２に示す第２
ラッチ回路２２にてラッチ処理（図６の符号Ｈ参照）さ
れて上記セレクタ２１に入力される。ここで、上記奇数
デジタル信号と偶数デジタル信号とは、セレクタ２１に
同一位相で入力される。
数アナログ信号が、図６の符号ＧにてＯ−１，Ｏ−２，
Ｏ−３で示すように、奇数デジタル信号に変換された
後、該奇数デジタル信号は、図２に示す第１ラッチ回路
２０にてラッチ処理（図６の符号Ｇ参照）されてセレク
タ２１に入力される。一方、図１に示す第２Ａ／Ｄ変換
器１９にて偶数アナログ信号が、図６の符号ＨにてＥ−
１，Ｅ−２，Ｅ−３で示すように、偶数デジタル信号に
変換された後、該偶数デジタル信号は、図２に示す第２
ラッチ回路２２にてラッチ処理（図６の符号Ｈ参照）さ
れて上記セレクタ２１に入力される。ここで、上記奇数
デジタル信号と偶数デジタル信号とは、セレクタ２１に
同一位相で入力される。
【００２１】そして、上記セレクタ２１は、入力された
奇数デジタル信号の前半部と偶数デジタル信号の後半部
とを交互に選択してそれらの信号を、図６の符号Ｉに示
すように、時系列的に第３ラッチ回路２３に出力する。
この第３ラッチ回路２３は、入力された合成信号を再び
画像クロック信号Ｊにて同期をとり例えば画像処理装置
に出力する。
奇数デジタル信号の前半部と偶数デジタル信号の後半部
とを交互に選択してそれらの信号を、図６の符号Ｉに示
すように、時系列的に第３ラッチ回路２３に出力する。
この第３ラッチ回路２３は、入力された合成信号を再び
画像クロック信号Ｊにて同期をとり例えば画像処理装置
に出力する。
【００２２】以上説明したように、画素列から奇数アナ
ログ信号と偶数アナログ信号とを分けて上記各アナログ
信号を同一位相で信号するようにしたので、それらの信
号出力駆動用クロック信号、リセット信号も同一位相と
なるため、それら信号が他方のアナログ信号に影響を与
えるのを防止できる。このため、アナログ信号にノイズ
が混入するのを防止できるので、Ｓ／Ｎ特性を向上でき
ると共にフィールドスルーレベルも安定する。
ログ信号と偶数アナログ信号とを分けて上記各アナログ
信号を同一位相で信号するようにしたので、それらの信
号出力駆動用クロック信号、リセット信号も同一位相と
なるため、それら信号が他方のアナログ信号に影響を与
えるのを防止できる。このため、アナログ信号にノイズ
が混入するのを防止できるので、Ｓ／Ｎ特性を向上でき
ると共にフィールドスルーレベルも安定する。
【００２３】この結果を、図７及び図８に示す波形観測
データに基づいて説明する。図７は本発明の固体撮像素
子出力の信号処理方法により同一位相駆動された信号波
形図を示し、図８は従来例の駆動方法による信号波形図
を示す。図７に示す同一位相駆動の出力波形は、リセッ
ト信号、クロック信号のパルスの立ち上がり、立ち下り
のタイミングがアナログ信号の信号有効データ期間の間
に位置するので、アナログ信号にリセット信号、クロッ
ク信号の影響がなく信号有効データ期間におけるアナロ
グ信号にノイズが混入されるのを大幅に減少でき、ノイ
ズのない鮮明なアナログ信号を確保できる。また、信号
有効データ期間の外においても、他方のリセット信号、
クロック信号によるノイズが狭範囲になるので、信号波
形が図７に示すように安定してフィールドスルーレベル
を安定させることができる。
データに基づいて説明する。図７は本発明の固体撮像素
子出力の信号処理方法により同一位相駆動された信号波
形図を示し、図８は従来例の駆動方法による信号波形図
を示す。図７に示す同一位相駆動の出力波形は、リセッ
ト信号、クロック信号のパルスの立ち上がり、立ち下り
のタイミングがアナログ信号の信号有効データ期間の間
に位置するので、アナログ信号にリセット信号、クロッ
ク信号の影響がなく信号有効データ期間におけるアナロ
グ信号にノイズが混入されるのを大幅に減少でき、ノイ
ズのない鮮明なアナログ信号を確保できる。また、信号
有効データ期間の外においても、他方のリセット信号、
クロック信号によるノイズが狭範囲になるので、信号波
形が図７に示すように安定してフィールドスルーレベル
を安定させることができる。
【００２４】これに対し、図８に示す従来の出力波形で
は、他方のクロック記号、リセット信号の立ち上がり、
立ち下りタイミングが信号有効データ期間内に位置する
ので、それらの影響で信号有効データ期間内のアナログ
信号が図８に示すようにノイズにより大幅に乱れる。ま
た、信号有効データ期間の外においても、他方のリセッ
ト信号、クロック信号によるノイズが広範囲になるの
で、信号波形が不安定となりフィールドスルーレベルを
安定できない。
は、他方のクロック記号、リセット信号の立ち上がり、
立ち下りタイミングが信号有効データ期間内に位置する
ので、それらの影響で信号有効データ期間内のアナログ
信号が図８に示すようにノイズにより大幅に乱れる。ま
た、信号有効データ期間の外においても、他方のリセッ
ト信号、クロック信号によるノイズが広範囲になるの
で、信号波形が不安定となりフィールドスルーレベルを
安定できない。
【００２５】また、奇数アナログ信号と偶数アナログ信
号とをデジタル信号に変換した後、奇数デジタル信号の
前半部と偶数デジタル信号の後半部とを選択してそれら
を時系列的に合成するようにしたので、従来のカラーセ
ンサの信号出力タイミングと略同様になるため、その後
の信号処理を従来のものと略同様な回路構成で行うこと
ができる。
号とをデジタル信号に変換した後、奇数デジタル信号の
前半部と偶数デジタル信号の後半部とを選択してそれら
を時系列的に合成するようにしたので、従来のカラーセ
ンサの信号出力タイミングと略同様になるため、その後
の信号処理を従来のものと略同様な回路構成で行うこと
ができる。
【００２６】なお、上記カラーセンサ１の他の具体的構
成例を図９に示す。図３に示す本発 明の信号処理方法に
適用する信号処理回路のカラーセンサ１の実施形態と同
一要素には、同一符号を付して説明を省略する。そし
て、上記カラーセンサ１の他の動作例について、図１０
を参照して説明する。図９に示す各画素列１Ａ，１Ｂ，
１Ｃのシフトゲート１Ｄ，１Ｆには、シフト端子ＳＨ
１，ＳＨ２，ＳＨ３を介して図示省略の駆動回路から図
１０に示すシフト信号ＳＨ１，ＳＨ２，ＳＨ３が夫々入
力される。また、上記各画素列１Ａ，１Ｂ，１Ｃの各シ
フトレジスタ１Ｅ，１Ｇには、クロック端子Φ１Ａ１〜
Φ２Ａ４，Φ１Ｂ，Φ２Ｂを介して図１０に示す転送用
クロック信号Φ１Ａ１〜Φ２Ａ４，Φ１Ｂ，Φ２Ｂが夫
々入力される。また、各画素列１Ａ，１Ｂ，１Ｃのシフ
トレジスタ１，３，５からの奇数アナログ信号は、奇数
端子ＯＳ１，ＯＳ３，ＯＳ５を介して図１〜図２に示す
信号処理回路に出力される一方、上記各画素列１Ａ，１
Ｂ，１Ｃのシフトレジスタ２，４，６からの偶数アナロ
グ信号は、偶数端子ＯＳ２，ＯＳ４，ＯＳ６を介して上
記信号処理回路に出力される。
成例を図９に示す。図３に示す本発 明の信号処理方法に
適用する信号処理回路のカラーセンサ１の実施形態と同
一要素には、同一符号を付して説明を省略する。そし
て、上記カラーセンサ１の他の動作例について、図１０
を参照して説明する。図９に示す各画素列１Ａ，１Ｂ，
１Ｃのシフトゲート１Ｄ，１Ｆには、シフト端子ＳＨ
１，ＳＨ２，ＳＨ３を介して図示省略の駆動回路から図
１０に示すシフト信号ＳＨ１，ＳＨ２，ＳＨ３が夫々入
力される。また、上記各画素列１Ａ，１Ｂ，１Ｃの各シ
フトレジスタ１Ｅ，１Ｇには、クロック端子Φ１Ａ１〜
Φ２Ａ４，Φ１Ｂ，Φ２Ｂを介して図１０に示す転送用
クロック信号Φ１Ａ１〜Φ２Ａ４，Φ１Ｂ，Φ２Ｂが夫
々入力される。また、各画素列１Ａ，１Ｂ，１Ｃのシフ
トレジスタ１，３，５からの奇数アナログ信号は、奇数
端子ＯＳ１，ＯＳ３，ＯＳ５を介して図１〜図２に示す
信号処理回路に出力される一方、上記各画素列１Ａ，１
Ｂ，１Ｃのシフトレジスタ２，４，６からの偶数アナロ
グ信号は、偶数端子ＯＳ２，ＯＳ４，ＯＳ６を介して上
記信号処理回路に出力される。
【００２７】また、図９に示す画素列１Ａのシフトレジ
スタ１Ｅ，１Ｇのゲート部には、リセット端子ＲＳ１，
ＲＳ２を介してリセット信号ＲＳ１，ＲＳ２が入力され
る。そして、各シフトゲート１Ｄ，１Ｆに同一のシフト
信号が図１０に示すように入力されると、奇数番号の画
素から奇数アナログ信号がシフトゲート１Ｄを介してシ
フトレジスタ１Ｅに導出される一方、偶数番号の画素か
ら偶数アナログ信号がシフトゲート１Ｆを介してシフト
レジスタ１Ｇに前記奇数アナログ信号と同一位相で導出
される。
スタ１Ｅ，１Ｇのゲート部には、リセット端子ＲＳ１，
ＲＳ２を介してリセット信号ＲＳ１，ＲＳ２が入力され
る。そして、各シフトゲート１Ｄ，１Ｆに同一のシフト
信号が図１０に示すように入力されると、奇数番号の画
素から奇数アナログ信号がシフトゲート１Ｄを介してシ
フトレジスタ１Ｅに導出される一方、偶数番号の画素か
ら偶数アナログ信号がシフトゲート１Ｆを介してシフト
レジスタ１Ｇに前記奇数アナログ信号と同一位相で導出
される。
【００２８】そして、シフトレジスタ１Ｅ，１Ｇはクロ
ック信号Φ１Ａ１〜Φ２Ａ４，Φ１Ｂ，Φ２Ｂにより駆
動されてアナログ信号がシフトレジスタ１Ｅ，１Ｇ上を
夫々転送され、奇数アナログ信号が奇数端子ＯＳ１，Ｏ
Ｓ３，ＯＳ５から信号処理回路に出力される一方、偶数
アナログ信号が偶数端子ＯＳ２，ＯＳ４，ＯＳ６から信
号処理回路に出力される。
ック信号Φ１Ａ１〜Φ２Ａ４，Φ１Ｂ，Φ２Ｂにより駆
動されてアナログ信号がシフトレジスタ１Ｅ，１Ｇ上を
夫々転送され、奇数アナログ信号が奇数端子ＯＳ１，Ｏ
Ｓ３，ＯＳ５から信号処理回路に出力される一方、偶数
アナログ信号が偶数端子ＯＳ２，ＯＳ４，ＯＳ６から信
号処理回路に出力される。
【００２９】
【発明の効果】本発明は以上のように構成されたので、
奇数番号の画素と偶数番号の画素とに分けてアナログ信
号を夫々出力する複数の画素列のうち奇数番号の画素に
奇数アナログ信号を転送するシフトレジスタと、偶数番
号の画素に偶数アナログ信号を転送するシフトレジスタ
とを夫々２相駆動し、各シフトレジスタを駆動する別々
のクロック信号の位相を同期させることによって、上記
各アナログ信号を略同位相で出力すると共に、この出力
された各アナログ信号をデジタル信号に夫々変換した
後、奇数番号のデジタル信号の有効データ期間の前半部
と偶数のデジタル信号の有効データ期間の後半部とを選
択し、この選択されたデジタル信号を時系列的に合成す
ることができる。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを２相駆動し、各シフトレジスタを
駆動する別々のクロック信号の位相を同期させることに
より、固体撮像素子の画素列から奇数番号と偶数番号と
のアナログ信号を略同位相、すなわち同一又はそれに近
似する位相で出力させることができる。また、上記選択
されたデジタル信号を時系列的に合成することによっ
て、上記アナログ信号にノイズが混入するのを防止でき
る。これにより、Ｓ／Ｎ特性を大幅に向上できると共
に、フィールドスルーレベルを安定させることができ
る。したがって、固体撮像素子からアナログ信号に混入
するノイズを発生させることなく読出して信号処理を行
うことができる。また、その後の信号処理も従来のもの
と略同様な構成回路で行うことができる。
奇数番号の画素と偶数番号の画素とに分けてアナログ信
号を夫々出力する複数の画素列のうち奇数番号の画素に
奇数アナログ信号を転送するシフトレジスタと、偶数番
号の画素に偶数アナログ信号を転送するシフトレジスタ
とを夫々２相駆動し、各シフトレジスタを駆動する別々
のクロック信号の位相を同期させることによって、上記
各アナログ信号を略同位相で出力すると共に、この出力
された各アナログ信号をデジタル信号に夫々変換した
後、奇数番号のデジタル信号の有効データ期間の前半部
と偶数のデジタル信号の有効データ期間の後半部とを選
択し、この選択されたデジタル信号を時系列的に合成す
ることができる。これにより、上記奇数アナログ信号を
転送するシフトレジスタと、偶数アナログ信号を転送す
るシフトレジスタとを２相駆動し、各シフトレジスタを
駆動する別々のクロック信号の位相を同期させることに
より、固体撮像素子の画素列から奇数番号と偶数番号と
のアナログ信号を略同位相、すなわち同一又はそれに近
似する位相で出力させることができる。また、上記選択
されたデジタル信号を時系列的に合成することによっ
て、上記アナログ信号にノイズが混入するのを防止でき
る。これにより、Ｓ／Ｎ特性を大幅に向上できると共
に、フィールドスルーレベルを安定させることができ
る。したがって、固体撮像素子からアナログ信号に混入
するノイズを発生させることなく読出して信号処理を行
うことができる。また、その後の信号処理も従来のもの
と略同様な構成回路で行うことができる。
【図１】 本発明による固体撮像素子出力の信号処理方
法に適用する信号処理回路の実施形態を示す回路図で、
その前段部を示す。
法に適用する信号処理回路の実施形態を示す回路図で、
その前段部を示す。
【図２】 上記信号処理回路を示す回路図で、その後段
部を示す。
部を示す。
【図３】 上記信号処理回路のカラーセンサの具体的構
成を示す説明図である。
成を示す説明図である。
【図４】 上記カラーセンサの動作を説明するタイミン
グチャートである。
グチャートである。
【図５】 上記信号処理回路における各部の信号波形を
示す説明図である。
示す説明図である。
【図６】 上記信号処理回路における各部の信号波形を
示す説明図である。
示す説明図である。
【図７】 本発明の固体撮像素子出力の信号処理方法に
より同一位相駆動された信号波形を示す図である。
より同一位相駆動された信号波形を示す図である。
【図８】 従来例の駆動方法による信号波形図を示す。
【図９】 上記カラーセンサの他の具体的構成例を示す
説明図である。
説明図である。
【図１０】 上記他のカラーセンサの動作を説明するタ
イミングチャートである。
イミングチャートである。
１ カラーセンサ１Ｅ，１Ｆ シフトレジスタ １Ｈ,１Ｉ ドライバ １０ 第１Ａ／Ｄ変換器 １９ 第２Ａ／Ｄ変換器 ２１ セレクタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/40 H04N 1/028 H04N 1/19
Claims (1)
- 【請求項１】画素列から奇数番号の画素と偶数番号の画
素とに分けてアナログ信号を夫々出力する複数の画素列
を有する固体撮像素子から出力されるアナログ信号を処
理する方法であって、前記画素列のうち奇数番号の画素
に奇数アナログ信号を転送するシフトレジスタと、偶数
番号の画素に偶数アナログ信号を転送するシフトレジス
タとを夫々２相駆動し、各シフトレジスタを駆動する別
々のクロック信号の位相を同期させることによって、上
記アナログ信号を略同位相で出力させると共に、この出
力された各アナログ信号をデジタル信号に夫々変換した
後、奇数番号のデジタル信号の有効データ期間の前半部
と偶数のデジタル信号の有効データ期間の後半部とを選
択し、この選択されたデジタル信号を時系列的に合成す
ることを特徴とする固体撮像素子出力の信号処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05550692A JP3306716B2 (ja) | 1992-03-13 | 1992-03-13 | 固体撮像素子出力の信号処理方法 |
| EP19930300178 EP0553963A3 (en) | 1992-01-31 | 1993-01-13 | Signal processing method for output from a solid image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05550692A JP3306716B2 (ja) | 1992-03-13 | 1992-03-13 | 固体撮像素子出力の信号処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260297A JPH05260297A (ja) | 1993-10-08 |
| JP3306716B2 true JP3306716B2 (ja) | 2002-07-24 |
Family
ID=13000561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05550692A Expired - Fee Related JP3306716B2 (ja) | 1992-01-31 | 1992-03-13 | 固体撮像素子出力の信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3306716B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100251550B1 (ko) * | 1997-12-17 | 2000-04-15 | 구자홍 | 고해상도 액정표시구동장치 |
| JPH11275371A (ja) * | 1998-03-19 | 1999-10-08 | Matsushita Electric Ind Co Ltd | 画像読み取り装置 |
-
1992
- 1992-03-13 JP JP05550692A patent/JP3306716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05260297A (ja) | 1993-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |