JP3285524B2 - ビット誤り測定装置 - Google Patents
ビット誤り測定装置Info
- Publication number
- JP3285524B2 JP3285524B2 JP29546597A JP29546597A JP3285524B2 JP 3285524 B2 JP3285524 B2 JP 3285524B2 JP 29546597 A JP29546597 A JP 29546597A JP 29546597 A JP29546597 A JP 29546597A JP 3285524 B2 JP3285524 B2 JP 3285524B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- bit
- signal
- error
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号に含
まれるビット誤りを測定するビット誤り測定装置に係わ
り、特に入力信号を複数ビット構成の並列信号に変換し
た後、この並列信号の各ビット値の誤り測定するビット
誤り測定装置に関する。
まれるビット誤りを測定するビット誤り測定装置に係わ
り、特に入力信号を複数ビット構成の並列信号に変換し
た後、この並列信号の各ビット値の誤り測定するビット
誤り測定装置に関する。
【０００２】
【従来の技術】デジタル通信ネットワークにおいては、
このデジタル通信ネットワークを介して伝送されるデー
タの信頼性を確保するために、このデジタル通信ネット
ワークを新規に構築した時点及び稼働後において一定周
期でこのデジタル通信ネットワークで伝送されるデジタ
ル信号のビット誤り測定を実施する必要がある。
このデジタル通信ネットワークを介して伝送されるデー
タの信頼性を確保するために、このデジタル通信ネット
ワークを新規に構築した時点及び稼働後において一定周
期でこのデジタル通信ネットワークで伝送されるデジタ
ル信号のビット誤り測定を実施する必要がある。
【０００３】一般に、デジタル信号のビット誤り測定を
実施する手法として、測定対象の通信機器や伝送路に対
して基準信号発生装置を用いて例えば擬似ランダムパタ
ーン（ＰＲＢＳ）信号等の基準パターン信号を印加し、
この測定対象を通過した信号のビットパターンが元の基
準パターン信号のビットパターンに対してどの程度のビ
ット誤りが含まれるかを測定する。
実施する手法として、測定対象の通信機器や伝送路に対
して基準信号発生装置を用いて例えば擬似ランダムパタ
ーン（ＰＲＢＳ）信号等の基準パターン信号を印加し、
この測定対象を通過した信号のビットパターンが元の基
準パターン信号のビットパターンに対してどの程度のビ
ット誤りが含まれるかを測定する。
【０００４】この誤り率を測定する具体的手法として、
測定対象から得られる入力信号と基準パターン信号とを
例えば排他的論理和回路等からなるビット誤り検出回路
から出力されるビット誤りを計数して、ビット誤り率を
算出する。
測定対象から得られる入力信号と基準パターン信号とを
例えば排他的論理和回路等からなるビット誤り検出回路
から出力されるビット誤りを計数して、ビット誤り率を
算出する。
【０００５】しかし、デジタル信号のビットレート（デ
ータ伝送速度）の周波数がＧb/s を越える程度に高くな
ると、この高周波で正常に動作する高性能で高価な電子
部品を準備する必要があり、装置全体が高価格化する。
ータ伝送速度）の周波数がＧb/s を越える程度に高くな
ると、この高周波で正常に動作する高性能で高価な電子
部品を準備する必要があり、装置全体が高価格化する。
【０００６】このような不都合を解消するために、デジ
タル信号を直列／並列変換器を用いて、複数ビット構成
からなる並列信号に変換することによって、並列信号を
構成する複数信号のビットレートを低減させる。そし
て、ビットレートが低減された各信号のビット誤りを検
出して、それらを合算して元のデジタル信号のビット誤
り数を求める手法が一般的に用いられている。
タル信号を直列／並列変換器を用いて、複数ビット構成
からなる並列信号に変換することによって、並列信号を
構成する複数信号のビットレートを低減させる。そし
て、ビットレートが低減された各信号のビット誤りを検
出して、それらを合算して元のデジタル信号のビット誤
り数を求める手法が一般的に用いられている。
【０００７】図３は上述した直列／並列変換処理を採用
したビット誤り測定装置の概略構成図である。入力端子
１から入力された測定対象を通過したＰＲＢＳ信号から
なる例えばビットレートｆの入力信号ａは、直列／並列
変換部２で例えばＮビット構成の並列入力信号Ａに変換
される。したがつて、この並列入力信号Ａには、それぞ
れビットレートが入力信号ａの周波数ｆの１／Ｎに低下
されたＮ本の信号ａ1 ，ａ2 ，…，ａN が含まれる。並
列入力信号Ａは次の誤り検出部３へ入力される。
したビット誤り測定装置の概略構成図である。入力端子
１から入力された測定対象を通過したＰＲＢＳ信号から
なる例えばビットレートｆの入力信号ａは、直列／並列
変換部２で例えばＮビット構成の並列入力信号Ａに変換
される。したがつて、この並列入力信号Ａには、それぞ
れビットレートが入力信号ａの周波数ｆの１／Ｎに低下
されたＮ本の信号ａ1 ，ａ2 ，…，ａN が含まれる。並
列入力信号Ａは次の誤り検出部３へ入力される。
【０００８】また、クロック再生回路４は入力信号ａに
含まれる周波数ｆのクロック信号ｃ0 を再生して次の切
換回路７へ送出する。切換回路７は外部から入力端子６
へ入力されたクロック信号ｃ1 と再生したクロック信号
ｃ0 とのいずれか一方を選択して、新たなクロック信号
ｃとして、分周器５へ送出する。分周器５は選択された
クロック信号ｃの周波数ｆを１／Ｎに分周して新たなク
ロック信号ｃ2 として、基準パターン信号発生部８、誤
り検出部３、同期制御部９、誤り率算出部１０へ印加す
る。
含まれる周波数ｆのクロック信号ｃ0 を再生して次の切
換回路７へ送出する。切換回路７は外部から入力端子６
へ入力されたクロック信号ｃ1 と再生したクロック信号
ｃ0 とのいずれか一方を選択して、新たなクロック信号
ｃとして、分周器５へ送出する。分周器５は選択された
クロック信号ｃの周波数ｆを１／Ｎに分周して新たなク
ロック信号ｃ2 として、基準パターン信号発生部８、誤
り検出部３、同期制御部９、誤り率算出部１０へ印加す
る。
【０００９】基準パターン信号発生部８は、入力するク
ロック信号ｂ2 に同期して、前述した測定対象に印加す
る擬似ランダムパターン（ＰＲＢＳ）信号と同一ビット
パターンを有した擬似ランダムパターン（ＰＲＢＳ）信
号を、前記直列／並列変換部２と同様にＮビット構成の
並列基準信号Ｄとして出力する。
ロック信号ｂ2 に同期して、前述した測定対象に印加す
る擬似ランダムパターン（ＰＲＢＳ）信号と同一ビット
パターンを有した擬似ランダムパターン（ＰＲＢＳ）信
号を、前記直列／並列変換部２と同様にＮビット構成の
並列基準信号Ｄとして出力する。
【００１０】したがって、この基準パターン信号発生部
８から出力される並列基準信号Ｄには、図４に示すよう
に、それぞれビットレートが入力信号ａのビットレート
ｆの１／Ｎに低下されたＮ本の信号ｄ1 ，ｄ2 ，…，ｄ
N が含まれる。
８から出力される並列基準信号Ｄには、図４に示すよう
に、それぞれビットレートが入力信号ａのビットレート
ｆの１／Ｎに低下されたＮ本の信号ｄ1 ，ｄ2 ，…，ｄ
N が含まれる。
【００１１】周知のように、直列／並列変換前のＰＲＢ
Ｓ信号は、Ｇをシフトレジスタの構成段数とすると、ｎ
＝（２G −１）のビット周期を有する周期パターン信号
である。したがって、図４に示すように、ｎ個の各デー
タがＮ本の各信号ｄ1 ，ｄ2，…，ｄN に順番に割振ら
れる。１フレーム（１ビット周期）を構成する１番から
Ｎ番の各ビットデータをＮ本の各信号ｄ1 ，ｄ2 ，…，
ｄN のうちのどの信号に割振るかを「ビット配列」と定
義する。基準パターン信号発生部８から出力されたＮビ
ット構成の並列基準信号Ｄは誤り検出部３へ入力され
る。
Ｓ信号は、Ｇをシフトレジスタの構成段数とすると、ｎ
＝（２G −１）のビット周期を有する周期パターン信号
である。したがって、図４に示すように、ｎ個の各デー
タがＮ本の各信号ｄ1 ，ｄ2，…，ｄN に順番に割振ら
れる。１フレーム（１ビット周期）を構成する１番から
Ｎ番の各ビットデータをＮ本の各信号ｄ1 ，ｄ2 ，…，
ｄN のうちのどの信号に割振るかを「ビット配列」と定
義する。基準パターン信号発生部８から出力されたＮビ
ット構成の並列基準信号Ｄは誤り検出部３へ入力され
る。
【００１２】誤り検出部３は、例えばＮ個の排他的論理
和回路で構成されており、トリガ端子に印加されている
クロック信号ｃ2 の立上がりタイミングに同期して、並
列入力信号Ａを構成する各信号ａ1 ，ａ2 ，…，ａN の
各ビット値と並列基準信号Ｄを構成する各信号ｄ1 ，ｄ
2 ，…，ｄN の各ビット値とをそれぞれ比較して、両者
が異なるときのみ、ハイレベルのビット誤り信号ｅ1 ，
ｅ2 ，…ｅN からなる並列誤り信号Ｅを誤り率算出部１
０及び同期制御部９へ送出する。
和回路で構成されており、トリガ端子に印加されている
クロック信号ｃ2 の立上がりタイミングに同期して、並
列入力信号Ａを構成する各信号ａ1 ，ａ2 ，…，ａN の
各ビット値と並列基準信号Ｄを構成する各信号ｄ1 ，ｄ
2 ，…，ｄN の各ビット値とをそれぞれ比較して、両者
が異なるときのみ、ハイレベルのビット誤り信号ｅ1 ，
ｅ2 ，…ｅN からなる並列誤り信号Ｅを誤り率算出部１
０及び同期制御部９へ送出する。
【００１３】同期制御部９は、基準パターン信号発生部
８から出力される並列基準信号Ｄを並列入力信号Ａに同
期させる機能を有する。また、並列基準信号Ｄにおける
各信号ｄ1 ，ｄ2 ，…，ｄN に対するデータ割振りを示
すビット配列と、直列／並列変換部２でデータ割振りさ
れた並列入力信号Ａのビット配列とが一致しているとは
限らない。例えばＮ＝４の場合は、図５に示すように、
直列／並列変換部２から出力される並列入力信号Ａのビ
ット配列は(1) 〜 (4)の４種類存在する。
８から出力される並列基準信号Ｄを並列入力信号Ａに同
期させる機能を有する。また、並列基準信号Ｄにおける
各信号ｄ1 ，ｄ2 ，…，ｄN に対するデータ割振りを示
すビット配列と、直列／並列変換部２でデータ割振りさ
れた並列入力信号Ａのビット配列とが一致しているとは
限らない。例えばＮ＝４の場合は、図５に示すように、
直列／並列変換部２から出力される並列入力信号Ａのビ
ット配列は(1) 〜 (4)の４種類存在する。
【００１４】その結果、このビット誤り測定装置の起動
時点においては、並列基準信号Ｄは並列入力信号Ａに全
く同期していないので、誤り検出部３から各クロック毎
に連続してビット誤り信号ｅ1 ，ｅ2 ，…，ｅN を出力
する。
時点においては、並列基準信号Ｄは並列入力信号Ａに全
く同期していないので、誤り検出部３から各クロック毎
に連続してビット誤り信号ｅ1 ，ｅ2 ，…，ｅN を出力
する。
【００１５】そこて、同期制御部９は、図６の流れ図に
従って、並列基準信号Ｄと並列入力信号Ａとの間の同期
を確立させる。Ｓ（ステップ）１において、並列入力信
号Ａのビット配列を特定するインデックスｊを１の初期
値に設定し、Ｓ２において、基準パターン信号発生部８
からの並列基準信号Ｄの出力タイミングを特定するイン
デックスｉを１の初期値に設定する。
従って、並列基準信号Ｄと並列入力信号Ａとの間の同期
を確立させる。Ｓ（ステップ）１において、並列入力信
号Ａのビット配列を特定するインデックスｊを１の初期
値に設定し、Ｓ２において、基準パターン信号発生部８
からの並列基準信号Ｄの出力タイミングを特定するイン
デックスｉを１の初期値に設定する。
【００１６】そして、誤り検出部３から出力された並列
誤り信号Ｅを取込み、連続してビット誤り信号ｅ1 ，ｅ
2 ，…，ｅN が出力されているか否かを調べる。連続し
てビット誤り信号ｅ1 〜N が出力されている場合は（Ｓ
４）、同期が確立していないので、インデックスｉがビ
ットパターンのビット周期ｎをビット配列数Ｎで除算し
た値（ｎ／Ｎ）から求まる最終インデックスｉE に達し
ていないことを確認する（Ｓ５）。そして、基準パター
ン信号発生部８からの並列基準信号Ｄの出力タイミング
を１クロック（１ビット）分ずらすビットシフト指令ｇ
を基準パターン信号発生部８へ送出する（Ｓ６）。そし
て、インデックスｉに１を加算して（Ｓ７）、Ｓ３へ戻
り、再度並列誤り信号Ｅを取込む。
誤り信号Ｅを取込み、連続してビット誤り信号ｅ1 ，ｅ
2 ，…，ｅN が出力されているか否かを調べる。連続し
てビット誤り信号ｅ1 〜N が出力されている場合は（Ｓ
４）、同期が確立していないので、インデックスｉがビ
ットパターンのビット周期ｎをビット配列数Ｎで除算し
た値（ｎ／Ｎ）から求まる最終インデックスｉE に達し
ていないことを確認する（Ｓ５）。そして、基準パター
ン信号発生部８からの並列基準信号Ｄの出力タイミング
を１クロック（１ビット）分ずらすビットシフト指令ｇ
を基準パターン信号発生部８へ送出する（Ｓ６）。そし
て、インデックスｉに１を加算して（Ｓ７）、Ｓ３へ戻
り、再度並列誤り信号Ｅを取込む。
【００１７】Ｓ５にて、インデックスｉが最終インデッ
クスｉE に達したのに、同期が確立しない場合は、並列
基準信号Ｄのビット配列と並列入力信号Ａのビット配列
とが一致していないと判断する。Ｓ８へ進み、並列入力
信号Ａのビット配列を特定するインデックスｊがビット
配列数Ｎで示される最終インデックスｊE に達していな
いことを確認する（Ｓ８）。
クスｉE に達したのに、同期が確立しない場合は、並列
基準信号Ｄのビット配列と並列入力信号Ａのビット配列
とが一致していないと判断する。Ｓ８へ進み、並列入力
信号Ａのビット配列を特定するインデックスｊがビット
配列数Ｎで示される最終インデックスｊE に達していな
いことを確認する（Ｓ８）。
【００１８】Ｓ９において、直列／並列変換部２に対し
てビット配列の変更指令ｈを送出する。変更指令ｈを受
領した直列／並列変換部２は、入力信号ａの各データの
取込みタイミングを１ビットシフト（禁止）することに
よって、出力される並列入力信号Ａの図５に示すビット
配列を次のビット配列に変更する。そして、インデック
スｊに１を加算して（Ｓ１０）、Ｓ２へ戻り、並列基準
信号Ｄの出力タイミングを特定するインデックスｉを１
の初期値に設定して、再度並列誤り信号Ｅを取込む。
てビット配列の変更指令ｈを送出する。変更指令ｈを受
領した直列／並列変換部２は、入力信号ａの各データの
取込みタイミングを１ビットシフト（禁止）することに
よって、出力される並列入力信号Ａの図５に示すビット
配列を次のビット配列に変更する。そして、インデック
スｊに１を加算して（Ｓ１０）、Ｓ２へ戻り、並列基準
信号Ｄの出力タイミングを特定するインデックスｉを１
の初期値に設定して、再度並列誤り信号Ｅを取込む。
【００１９】そして、最終的にＳ４にて並列基準信号Ｄ
と並列入力信号Ａとの間の同期が確立すると、誤り率算
出部１０へ同期確立信号ｋを送出する。誤り率算出部１
０は、同期確立信号ｋを受領すると、誤り検出部３から
出力される並列誤り信号Ｅを取込んで、各誤り信号ｅ
1 ，ｅ2 ，…，ｅN 数を合算して、入力信号ａにおける
誤り率を算出する。
と並列入力信号Ａとの間の同期が確立すると、誤り率算
出部１０へ同期確立信号ｋを送出する。誤り率算出部１
０は、同期確立信号ｋを受領すると、誤り検出部３から
出力される並列誤り信号Ｅを取込んで、各誤り信号ｅ
1 ，ｅ2 ，…，ｅN 数を合算して、入力信号ａにおける
誤り率を算出する。
【００２０】
【発明が解決しようとする課題】しかしながら、図３に
示すビット誤り測定装置においてもまだ解消すべき次の
ような課題があった。すなわち、同期制御部９における
直列／並列変換部２から出力される並列入力信号Ａと基
準パターン信号発生部８から出力される並列基準信号Ｄ
との間の同期確立処理は、図６に示す流れ図に示すよう
に、並列基準信号Ｄの出力タイミングを特定するインデ
ックスｉと並列入力信号Ａのビット配列を特定するイン
デックスｊとの組合わせを順次変更していって、各組合
わせにおける誤り検出部３から出力される並列誤り信号
Ａの各誤り信号ｅ1 ，ｅ2 ，…，ｅN 数を調べて同期確
立の有無を判断している。
示すビット誤り測定装置においてもまだ解消すべき次の
ような課題があった。すなわち、同期制御部９における
直列／並列変換部２から出力される並列入力信号Ａと基
準パターン信号発生部８から出力される並列基準信号Ｄ
との間の同期確立処理は、図６に示す流れ図に示すよう
に、並列基準信号Ｄの出力タイミングを特定するインデ
ックスｉと並列入力信号Ａのビット配列を特定するイン
デックスｊとの組合わせを順次変更していって、各組合
わせにおける誤り検出部３から出力される並列誤り信号
Ａの各誤り信号ｅ1 ，ｅ2 ，…，ｅN 数を調べて同期確
立の有無を判断している。
【００２１】したがって、最悪の場合、ｉE ×ｊE ＝
［（２G −１）／Ｎ］×［Ｎ］回の並列誤り信号Ａの読
込み及び判定を実施する必要がある。例えば、Ｇ＝９の
場合は、（２9 −１）＝５１１回実施する必要がある。
その結果、同期確立処理時間が増大し、ビット誤り測定
装置の入力信号に対するビット誤り率測定処理能率が大
幅に低下する問題がある。
［（２G −１）／Ｎ］×［Ｎ］回の並列誤り信号Ａの読
込み及び判定を実施する必要がある。例えば、Ｇ＝９の
場合は、（２9 −１）＝５１１回実施する必要がある。
その結果、同期確立処理時間が増大し、ビット誤り測定
装置の入力信号に対するビット誤り率測定処理能率が大
幅に低下する問題がある。
【００２２】本発明はこのような事情に鑑みてなされた
ものであり、並列入力信号のビットパターンのフレーム
を検出するフレーム検出部を設けることにより、同期制
御部における並列入力信号の並列基準信号に対する適合
ビット配列の検索処理を省略でき、誤り信号の読込み回
数を低減でき、同期確立に要する処理時間を短縮できビ
ット誤り率測定処理能率を向上できるビット誤り測定装
置を提供することを目的とする。
ものであり、並列入力信号のビットパターンのフレーム
を検出するフレーム検出部を設けることにより、同期制
御部における並列入力信号の並列基準信号に対する適合
ビット配列の検索処理を省略でき、誤り信号の読込み回
数を低減でき、同期確立に要する処理時間を短縮できビ
ット誤り率測定処理能率を向上できるビット誤り測定装
置を提供することを目的とする。
【００２３】また、フレーム検出部に直列方向のビット
値を検出する機能を付加することによつて、一回の設定
処理で同期を確立でき、ビット誤り率測定処理能率をさ
らに向上できるビット誤り測定装置を提供することを目
的とする。
値を検出する機能を付加することによつて、一回の設定
処理で同期を確立でき、ビット誤り率測定処理能率をさ
らに向上できるビット誤り測定装置を提供することを目
的とする。
【００２４】
【課題を解決するための手段】上記課題を解消するため
に本発明のビット誤り測定装置においては、外部から入
力された所定周期のビットパターンを有した入力信号を
複数ビット構成の並列入力信号に変換する直列／並列変
換部と、直列／並列変換部から出力された並列入力信号
におけるビットパターンのフレームを検出して並列方向
のビット配列を検出するフレーム検出部と、入力信号の
ビットパターンと同一のビットパターンを有し、このビ
ットパターンを複数ビット構成の並列基準信号として出
力する基準パターン信号発生部と、フレーム検出部で検
出された並列入力信号の並列方向のビット配列を並べ換
えて、基準パターン信号発生部から出力された並列基準
信号の並列方向のビット配列に一致させるビット配列並
べ替え部と、ビット配列並べ替え部から出力された並列
入力信号と基準パターン信号発生部から出力された並列
基準信号とを比較して不一致の場合に誤り信号を出力す
る誤り検出部と、誤り検出部から出力される誤り信号が
規定量以下になるように基準パターン信号発生部から出
力される並列基準信号の出力タイミングを調整して、ビ
ット配列並べ替え部から出力される並列入力信号と並列
基準信号との間の同期確立を行う同期制御部と、同期制
御部にて同期確立が行われたのちに、誤り検出部から出
力される誤り信号に基づいて入力信号のビット誤り率を
算出する誤り率算出部とを備えている。
に本発明のビット誤り測定装置においては、外部から入
力された所定周期のビットパターンを有した入力信号を
複数ビット構成の並列入力信号に変換する直列／並列変
換部と、直列／並列変換部から出力された並列入力信号
におけるビットパターンのフレームを検出して並列方向
のビット配列を検出するフレーム検出部と、入力信号の
ビットパターンと同一のビットパターンを有し、このビ
ットパターンを複数ビット構成の並列基準信号として出
力する基準パターン信号発生部と、フレーム検出部で検
出された並列入力信号の並列方向のビット配列を並べ換
えて、基準パターン信号発生部から出力された並列基準
信号の並列方向のビット配列に一致させるビット配列並
べ替え部と、ビット配列並べ替え部から出力された並列
入力信号と基準パターン信号発生部から出力された並列
基準信号とを比較して不一致の場合に誤り信号を出力す
る誤り検出部と、誤り検出部から出力される誤り信号が
規定量以下になるように基準パターン信号発生部から出
力される並列基準信号の出力タイミングを調整して、ビ
ット配列並べ替え部から出力される並列入力信号と並列
基準信号との間の同期確立を行う同期制御部と、同期制
御部にて同期確立が行われたのちに、誤り検出部から出
力される誤り信号に基づいて入力信号のビット誤り率を
算出する誤り率算出部とを備えている。
【００２５】このように構成されたビット誤り測定装置
においては、フレーム検出部は、直列／並列変換部から
出力された並列入力信号におけるビットパターンのフレ
ームを検出して並列方向のビット配列を検出する。すな
わち、入力信号が直列／並列変換部において、どのビッ
ト配列を有した並列入力信号に変換されたかがこのフレ
ーム検出部で検出される。
においては、フレーム検出部は、直列／並列変換部から
出力された並列入力信号におけるビットパターンのフレ
ームを検出して並列方向のビット配列を検出する。すな
わち、入力信号が直列／並列変換部において、どのビッ
ト配列を有した並列入力信号に変換されたかがこのフレ
ーム検出部で検出される。
【００２６】一方、基準パターン信号発生部は予め定め
られた基準のビット配列を有した並列基準信号を出力す
る。ビット配列並べ替え部は、フレーム検出部で既知と
なったビット配列を有する並列入力信号のビット配列を
並列基準信号の基準のビット配列へ変換する。すなわ
ち、並列入力信号を構成する各信号の配列を並列基準信
号を構成する各信号の配列に一致させる。
られた基準のビット配列を有した並列基準信号を出力す
る。ビット配列並べ替え部は、フレーム検出部で既知と
なったビット配列を有する並列入力信号のビット配列を
並列基準信号の基準のビット配列へ変換する。すなわ
ち、並列入力信号を構成する各信号の配列を並列基準信
号を構成する各信号の配列に一致させる。
【００２７】したがって、この状態において、同期制御
部は、基準パターン信号発生部から出力される並列基準
信号の出力タイミングを調節するのみで、並列入力信号
と並列基準信号との間の同期確立を得ることができる。
その結果、少なくとも、ビット配列を順番に変更してい
く処理時間だけ同期確立処理に要する時間が短縮され
る。よって、ビット誤り測定装置全体におけるビット誤
り測定処理能率が向上する。
部は、基準パターン信号発生部から出力される並列基準
信号の出力タイミングを調節するのみで、並列入力信号
と並列基準信号との間の同期確立を得ることができる。
その結果、少なくとも、ビット配列を順番に変更してい
く処理時間だけ同期確立処理に要する時間が短縮され
る。よって、ビット誤り測定装置全体におけるビット誤
り測定処理能率が向上する。
【００２８】また、別の発明のビット誤り測定装置にお
いては、外部から入力された所定周期のビットパターン
を有した入力信号を複数ビット構成の並列入力信号に変
換する直列／並列変換部と、直列／並列変換部から出力
された並列入力信号におけるビットパターンのフレーム
を検出して並列方向のビット配列及び直列方向の各ビッ
ト値を検出するフレーム検出部と、入力信号のビットパ
ターンと同一のビットパターンを有し、このビットパタ
ーンを複数ビット構成の並列基準信号として出力する基
準パターン信号発生部と、フレーム検出部で検出された
並列測定信号の並列方向のビット配列を並べ替えて、基
準パターン信号発生部から出力された並列基準信号の並
列方向のビット配列に一致させるビット配列並べ替え部
と、基準パターン信号発生部から出力される並列基準信
号の直列方向の各ビットの出力タイミングをフレーム検
出部で検出された直列方向の各ビットに一致させる出力
タイミング設定部と、ビット配列並べ替え部から出力さ
れた並列入力信号と基準パターン信号発生部から出力さ
れた並列基準信号とを比較して不一致の場合に誤り信号
を出力する誤り検出部と、誤り検出部から出力される誤
り信号に基づいて入力信号のビット誤り率を算出する誤
り率算出部とを備えている。
いては、外部から入力された所定周期のビットパターン
を有した入力信号を複数ビット構成の並列入力信号に変
換する直列／並列変換部と、直列／並列変換部から出力
された並列入力信号におけるビットパターンのフレーム
を検出して並列方向のビット配列及び直列方向の各ビッ
ト値を検出するフレーム検出部と、入力信号のビットパ
ターンと同一のビットパターンを有し、このビットパタ
ーンを複数ビット構成の並列基準信号として出力する基
準パターン信号発生部と、フレーム検出部で検出された
並列測定信号の並列方向のビット配列を並べ替えて、基
準パターン信号発生部から出力された並列基準信号の並
列方向のビット配列に一致させるビット配列並べ替え部
と、基準パターン信号発生部から出力される並列基準信
号の直列方向の各ビットの出力タイミングをフレーム検
出部で検出された直列方向の各ビットに一致させる出力
タイミング設定部と、ビット配列並べ替え部から出力さ
れた並列入力信号と基準パターン信号発生部から出力さ
れた並列基準信号とを比較して不一致の場合に誤り信号
を出力する誤り検出部と、誤り検出部から出力される誤
り信号に基づいて入力信号のビット誤り率を算出する誤
り率算出部とを備えている。
【００２９】このように構成されたビット誤り測定装置
においては、フレーム検出部は直列／並列変換部から出
力される並列入力信号における前述した並列方向のビッ
ト配列のみならず、直列方向の各ビット値を検出してい
る。すなわち、入力信号のビットパターン列を並列に変
換した場合におけるビットパターン列の出力タイミング
を検出している。
においては、フレーム検出部は直列／並列変換部から出
力される並列入力信号における前述した並列方向のビッ
ト配列のみならず、直列方向の各ビット値を検出してい
る。すなわち、入力信号のビットパターン列を並列に変
換した場合におけるビットパターン列の出力タイミング
を検出している。
【００３０】そして、出力タイミング設定部は、基準パ
ターン信号発生部から出力される並列基準信号の直列方
向の各ビットの出力タイミングをフレーム検出部で検出
された直列方向の各ビットの出力タイミングに一致させ
ている。
ターン信号発生部から出力される並列基準信号の直列方
向の各ビットの出力タイミングをフレーム検出部で検出
された直列方向の各ビットの出力タイミングに一致させ
ている。
【００３１】したがって、この時点で並列基準信号と並
列入力信号とのビットパターンにおける出力タイミング
は一致しているので、両者の同期を取るために、並列基
準信号の出力タイミングを順番にづらせる処理は必要な
い。よって、並列入力信号と並列基準信号との間の同期
を、何等試行錯誤を行うことなく、ビット配列並べ替え
部と出力タイミング設定部とによって即座に確立でき
る。
列入力信号とのビットパターンにおける出力タイミング
は一致しているので、両者の同期を取るために、並列基
準信号の出力タイミングを順番にづらせる処理は必要な
い。よって、並列入力信号と並列基準信号との間の同期
を、何等試行錯誤を行うことなく、ビット配列並べ替え
部と出力タイミング設定部とによって即座に確立でき
る。
【００３２】
【発明の実施の形態】以下本発明の各実施形態を図面を
用いて説明する。 （第１実施形態）図１は本発明の第１実施形態に係わる
ビット誤り測定装置の概略構成を示すブロック図であ
る。図３に示す従来のビット誤り測定装置と同一部分に
は同一符号が付してある。したがって、重複する部分の
詳細説明は省略されている。
用いて説明する。 （第１実施形態）図１は本発明の第１実施形態に係わる
ビット誤り測定装置の概略構成を示すブロック図であ
る。図３に示す従来のビット誤り測定装置と同一部分に
は同一符号が付してある。したがって、重複する部分の
詳細説明は省略されている。
【００３３】外部から入力端子１を介して入力された入
力信号ａは直列／並列変換部２へ入力される。直列／並
列変換部２は入力された入力信号ａをＮビット構成の並
列入力信号Ａへ変換する。この直列／並列変換された並
列入力信号Ａは、図５に示すように、Ｎ本の信号ａ1 ，
ａ2 ，…，ａN で構成される。
力信号ａは直列／並列変換部２へ入力される。直列／並
列変換部２は入力された入力信号ａをＮビット構成の並
列入力信号Ａへ変換する。この直列／並列変換された並
列入力信号Ａは、図５に示すように、Ｎ本の信号ａ1 ，
ａ2 ，…，ａN で構成される。
【００３４】そして、入力信号ａに含まれる各データを
並列入力信号ＡにおけるＮ本の各信号ａ1 ，ａ2 ，…，
ａN のうちのどの信号に割振るかを示す「ビット配列」
は、この直列／並列変換部２に入力された入力信号ａに
おける１フレームを構成するビットパターンの先頭デー
タが入力した時点における次にデータを書込むべき信号
に依存する。したがって、図５に示す例えば(1) 〜 (4)
（Ｎ＝４の場合）の「ビット配列」のうちのどの「ビッ
ト配列」になるかは一義的に定まらない。
並列入力信号ＡにおけるＮ本の各信号ａ1 ，ａ2 ，…，
ａN のうちのどの信号に割振るかを示す「ビット配列」
は、この直列／並列変換部２に入力された入力信号ａに
おける１フレームを構成するビットパターンの先頭デー
タが入力した時点における次にデータを書込むべき信号
に依存する。したがって、図５に示す例えば(1) 〜 (4)
（Ｎ＝４の場合）の「ビット配列」のうちのどの「ビッ
ト配列」になるかは一義的に定まらない。
【００３５】直列／並列変換部２から出力された並列入
力信号Ａはビット配列並べ替え部１１及びフレーム検出
部１２へ入力される。フレーム検出部１２は、内部記憶
部に入力信号ａの擬似ランダムパターンの１フレーム分
のビットパターンを記憶しており、並列入力信号Ａを構
成する各信号ａ1 ，ａ2 ，…，ａN の直列方向（時刻方
向）の各ビット値（データ値）を読取って、各信号ａ
1 ，ａ2 ，…，ａN の直列方向の各ビット値の配列か
ら、該当並立入力信号Ａの並列方向のビット配列が、Ｎ
種類のビット配列のうちのどのビット配列であるかを検
出する。フレーム検出部１２は、検出した並列入力信号
Ａのビット配列をビット配列並べ替え部１１へ送出す
る。
力信号Ａはビット配列並べ替え部１１及びフレーム検出
部１２へ入力される。フレーム検出部１２は、内部記憶
部に入力信号ａの擬似ランダムパターンの１フレーム分
のビットパターンを記憶しており、並列入力信号Ａを構
成する各信号ａ1 ，ａ2 ，…，ａN の直列方向（時刻方
向）の各ビット値（データ値）を読取って、各信号ａ
1 ，ａ2 ，…，ａN の直列方向の各ビット値の配列か
ら、該当並立入力信号Ａの並列方向のビット配列が、Ｎ
種類のビット配列のうちのどのビット配列であるかを検
出する。フレーム検出部１２は、検出した並列入力信号
Ａのビット配列をビット配列並べ替え部１１へ送出す
る。
【００３６】一方、基準パターン信号発生部８は、図４
に示すように、入力するクロック信号ｃ2 に同期して、
入力信号ａと同一信号パターンを有した擬似ランダムパ
ターン（ＰＲＢＳ）の各ビットデータを、前記直列／並
列変換部２と同様にＮビット構成の並列基準信号Ｄとし
て出力する。
に示すように、入力するクロック信号ｃ2 に同期して、
入力信号ａと同一信号パターンを有した擬似ランダムパ
ターン（ＰＲＢＳ）の各ビットデータを、前記直列／並
列変換部２と同様にＮビット構成の並列基準信号Ｄとし
て出力する。
【００３７】したがって、この基準パターン信号発生部
８から出力される並列基準信号Ｄは、図４に示すよう
に、Ｎ本の信号ｄ1 ，ｄ2 ，…，ｄN で構成されてい
る。Ｎビット構成の基準並列信号Ｄを出力する。そし
て、この基準並列信号Ｄの並列方向のビット配列は、信
号ｄ1 に１フレームのビットパターンの先頭データ
［１］が設定されるビット配列である。この基準のビッ
ト配列を有したＮビット構成の基準並列信号Ｄは誤り検
出部３へ送出される。
８から出力される並列基準信号Ｄは、図４に示すよう
に、Ｎ本の信号ｄ1 ，ｄ2 ，…，ｄN で構成されてい
る。Ｎビット構成の基準並列信号Ｄを出力する。そし
て、この基準並列信号Ｄの並列方向のビット配列は、信
号ｄ1 に１フレームのビットパターンの先頭データ
［１］が設定されるビット配列である。この基準のビッ
ト配列を有したＮビット構成の基準並列信号Ｄは誤り検
出部３へ送出される。
【００３８】ビット配列並べ替え部１１は、フレーム検
出部１２で既知となったビット配列を有する並列入力信
号Ａのビット配列を、基準パターン信号発生部８から出
力された並列基準信号Ｄの基準のビット配列に一致する
ように、Ｎ本の各信号ａ1 ，ａ2 ，…，ａN の配列順を
変更する。
出部１２で既知となったビット配列を有する並列入力信
号Ａのビット配列を、基準パターン信号発生部８から出
力された並列基準信号Ｄの基準のビット配列に一致する
ように、Ｎ本の各信号ａ1 ，ａ2 ，…，ａN の配列順を
変更する。
【００３９】例えば、図５に示すように、Ｎ＝４であ
り、(1) のビット配列が基準並列信号Ｄが有する基準の
ビット配列である。そして、フレーム検出部１２で検出
された並列入力信号Ａのビット配列が(4) のビット配列
の場合、信号ａ2 →ａ1 ，ａ3→ａ2 ，ａ4 →ａ3 ，ａ1
→ａ4 へ各信号の内容を移動させ、かつ移動後の各信
号ａ2 ，ａ3 ，ａ4 の各データを１ビット後方へシフト
させる。その結果、(4)のビット配列が(1) の基本のビ
ット配列に変換される。
り、(1) のビット配列が基準並列信号Ｄが有する基準の
ビット配列である。そして、フレーム検出部１２で検出
された並列入力信号Ａのビット配列が(4) のビット配列
の場合、信号ａ2 →ａ1 ，ａ3→ａ2 ，ａ4 →ａ3 ，ａ1
→ａ4 へ各信号の内容を移動させ、かつ移動後の各信
号ａ2 ，ａ3 ，ａ4 の各データを１ビット後方へシフト
させる。その結果、(4)のビット配列が(1) の基本のビ
ット配列に変換される。
【００４０】ビット配列並べ替え部１１は、ピット配列
を基本のビット配列に一致させた並列入力信号Ａを誤り
検出部３へ送出する。誤り検出部３は、トリガ端子に印
加されているクロック信号ｃ2 の立上がりタイミングに
同期して、並列入力信号Ａを構成する各信号ａ1 ，ａ
2 ，…，ａN の各ビット値と並列基準信号Ｄを構成する
各信号ｄ1 ，ｄ2 ，…，ｄN の各ビット値とをそれぞれ
比較して、両者が異なるときのみ、ハイレベルのビット
誤り信号ｅ1 ，ｅ2 ，…ｅN からなる並列誤り信号Ｅを
誤り率算出部１０及び同期制御部１３へ送出する。
を基本のビット配列に一致させた並列入力信号Ａを誤り
検出部３へ送出する。誤り検出部３は、トリガ端子に印
加されているクロック信号ｃ2 の立上がりタイミングに
同期して、並列入力信号Ａを構成する各信号ａ1 ，ａ
2 ，…，ａN の各ビット値と並列基準信号Ｄを構成する
各信号ｄ1 ，ｄ2 ，…，ｄN の各ビット値とをそれぞれ
比較して、両者が異なるときのみ、ハイレベルのビット
誤り信号ｅ1 ，ｅ2 ，…ｅN からなる並列誤り信号Ｅを
誤り率算出部１０及び同期制御部１３へ送出する。
【００４１】同期制御部１３は、ビット配列並べ替え部
１１から出力された並列入力信号Ａと基準パターン信号
発生部８から出力された並列基準信号Ｄとの間の同期確
立処理を行う。なお、並列入力信号Ａのビット配列と並
列基準信号Ｄのビット配列とは既に一致しているので、
各信号ａ1 ，ａ2 ，…，ａN と各信号ｄ1 ，ｄ2 ，…，
ｄN との間の同期を取るのみでよい。
１１から出力された並列入力信号Ａと基準パターン信号
発生部８から出力された並列基準信号Ｄとの間の同期確
立処理を行う。なお、並列入力信号Ａのビット配列と並
列基準信号Ｄのビット配列とは既に一致しているので、
各信号ａ1 ，ａ2 ，…，ａN と各信号ｄ1 ，ｄ2 ，…，
ｄN との間の同期を取るのみでよい。
【００４２】すなわち、基準パターン信号発生部８から
出力される並列基準信号Ｄの出力タイミングを１ビット
（１クロック）づつ移動させていきながら、誤り検出部
３から出力される並列誤り信号Ｅの各誤り信号ｅ1 ，ｅ
2 ，…，ｅN 数が規定値以下に低下した時点で同期が確
立したと判断して、同期確立信号ｋを誤り算出部１０へ
送出する。
出力される並列基準信号Ｄの出力タイミングを１ビット
（１クロック）づつ移動させていきながら、誤り検出部
３から出力される並列誤り信号Ｅの各誤り信号ｅ1 ，ｅ
2 ，…，ｅN 数が規定値以下に低下した時点で同期が確
立したと判断して、同期確立信号ｋを誤り算出部１０へ
送出する。
【００４３】誤り率算出部１０は、同期確立信号ｋを受
領すると、誤り率検出部３から出力される並列誤り信号
Ｅを取込んで、各誤り信号ｅ1 ，ｅ2 ，…，ｅN 数を合
算して、入力信号ａにおける誤り率を算出する。
領すると、誤り率検出部３から出力される並列誤り信号
Ｅを取込んで、各誤り信号ｅ1 ，ｅ2 ，…，ｅN 数を合
算して、入力信号ａにおける誤り率を算出する。
【００４４】このように構成されたビット誤り測定装置
においては、フレーム検出部１２は、直列／並列変換部
２から出力された並列入力信号Ａにおける元の入力信号
ａを構成するビットパターンのフレームを検出して該当
並列入力信号Ａのビット配列を有するかを検出する。す
なわち、入力信号ａが直列／並列変換部２において、
(1) 〜 (N)までのＮ種類のビット配列のうちのどのビッ
ト配列を有した並列入力信号Ａに変換されたかを検出す
る。
においては、フレーム検出部１２は、直列／並列変換部
２から出力された並列入力信号Ａにおける元の入力信号
ａを構成するビットパターンのフレームを検出して該当
並列入力信号Ａのビット配列を有するかを検出する。す
なわち、入力信号ａが直列／並列変換部２において、
(1) 〜 (N)までのＮ種類のビット配列のうちのどのビッ
ト配列を有した並列入力信号Ａに変換されたかを検出す
る。
【００４５】一方、基準パターン信号発生部８は予め定
められた図４に示す基準のビット配列を有した並列基準
信号Ｄを出力する。ビット配列並べ替え部１１は、フレ
ーム検出部１２で既知となったビット配列を有する並列
入力信号Ａのビット配列を並列基準信号Ｄの基準のビッ
ト配列へ変換する。すなわち、並列入力信号Ａを構成す
る各信号ａ1 ，ａ2 ，…，ａN の配列を並列基準信号Ｄ
を構成する各信号ｄ1，ｄ2 ，…，ｄN の配列に一致さ
せる。
められた図４に示す基準のビット配列を有した並列基準
信号Ｄを出力する。ビット配列並べ替え部１１は、フレ
ーム検出部１２で既知となったビット配列を有する並列
入力信号Ａのビット配列を並列基準信号Ｄの基準のビッ
ト配列へ変換する。すなわち、並列入力信号Ａを構成す
る各信号ａ1 ，ａ2 ，…，ａN の配列を並列基準信号Ｄ
を構成する各信号ｄ1，ｄ2 ，…，ｄN の配列に一致さ
せる。
【００４６】したがって、この状態において、同期制御
部１３は、基準パターン信号発生部８から出力される並
列基準信号Ｄの出力タイミングを調節するのみで、並列
入力信号Ａと並列基準信号Ｄとの間の同期確立を得るこ
とができる。その結果、少なくとも、ビット配列を順番
に変更していく処理時間だけ同期確立処理に要する時間
が短縮される。
部１３は、基準パターン信号発生部８から出力される並
列基準信号Ｄの出力タイミングを調節するのみで、並列
入力信号Ａと並列基準信号Ｄとの間の同期確立を得るこ
とができる。その結果、少なくとも、ビット配列を順番
に変更していく処理時間だけ同期確立処理に要する時間
が短縮される。
【００４７】よって、図３に示す従来のビット誤り測定
装置に比較して、ビット誤り測定装置全体におけるビッ
ト誤り測定処理能率が向上する。 （第２実施形態）図２は本発明の第２実施形態に係わる
ビット誤り測定装置の概略構成を示すブロック図であ
る。図１に示す第１実施形態のビット誤り測定装置と同
一部分には同一符号を付して重複する部分の詳細説明を
省略する。
装置に比較して、ビット誤り測定装置全体におけるビッ
ト誤り測定処理能率が向上する。 （第２実施形態）図２は本発明の第２実施形態に係わる
ビット誤り測定装置の概略構成を示すブロック図であ
る。図１に示す第１実施形態のビット誤り測定装置と同
一部分には同一符号を付して重複する部分の詳細説明を
省略する。
【００４８】この第２実施形態装置においては図１に示
す第１実施形態装置における同期制御部１３を排除し
て、新たに出力タイミング設定部１４を設けている。そ
して、フレーム検出部１２ａは、直列／並列変換部２か
ら出力されたＮビット構成の並列入力信号Ａの並列方向
のビット配列を検出すると共に、この並列入力信号Ａを
構成するＮ個本の各信号ａ1 ，ａ2 ，…．ａN の直列方
向の各ビット値（データ値）を読取る。すなわち、入力
信号ａのビットパターン列を並列に変換した場合におけ
るビットパターン列の出力タイミングを検出している。
す第１実施形態装置における同期制御部１３を排除し
て、新たに出力タイミング設定部１４を設けている。そ
して、フレーム検出部１２ａは、直列／並列変換部２か
ら出力されたＮビット構成の並列入力信号Ａの並列方向
のビット配列を検出すると共に、この並列入力信号Ａを
構成するＮ個本の各信号ａ1 ，ａ2 ，…．ａN の直列方
向の各ビット値（データ値）を読取る。すなわち、入力
信号ａのビットパターン列を並列に変換した場合におけ
るビットパターン列の出力タイミングを検出している。
【００４９】そして、フレーム検出部１２ａは、検出し
たビット配列をビット配列並べ替え部１１へ送出すると
共に、ビットパターン列の出力タイミングを出力タイミ
ング設定部１４へ送出する。
たビット配列をビット配列並べ替え部１１へ送出すると
共に、ビットパターン列の出力タイミングを出力タイミ
ング設定部１４へ送出する。
【００５０】出力タイミング設定部１４は、基準パター
ン信号発生部８から出力される並列基準信号Ｄを構成す
るＮ本の各信号ｄ1 ，ｄ2 ，…，ｄN の直列方向の各ビ
ット値（データ値）の出力タイミング、すなわち、並列
基準信号Ｄの基となるＰＲＢＳ信号のビットパターン列
の出力タイミングを、フレーム検出部１２ａで検出され
た出力タイミングに一致させる。
ン信号発生部８から出力される並列基準信号Ｄを構成す
るＮ本の各信号ｄ1 ，ｄ2 ，…，ｄN の直列方向の各ビ
ット値（データ値）の出力タイミング、すなわち、並列
基準信号Ｄの基となるＰＲＢＳ信号のビットパターン列
の出力タイミングを、フレーム検出部１２ａで検出され
た出力タイミングに一致させる。
【００５１】したがって、この時点でにおいては、並列
入力信号Ａと並列基準信号Ｄとの並列方向のビット配列
は一致しており、さらに、並列入力信号Ａと並列基準信
号Ｄとの１フレームを構成するビットパターンにおける
例えば先頭ビット（データ）の出力タイミングは一致し
ている。
入力信号Ａと並列基準信号Ｄとの並列方向のビット配列
は一致しており、さらに、並列入力信号Ａと並列基準信
号Ｄとの１フレームを構成するビットパターンにおける
例えば先頭ビット（データ）の出力タイミングは一致し
ている。
【００５２】したがって、この第２実施形態において
は、並列入力信号Ａと並列基準信号Ｄとの間の同期を取
るために、図１の第１実施形態で示したように並列基準
信号Ｄの出力タイミングを順番にづらせる処理は必要な
い。
は、並列入力信号Ａと並列基準信号Ｄとの間の同期を取
るために、図１の第１実施形態で示したように並列基準
信号Ｄの出力タイミングを順番にづらせる処理は必要な
い。
【００５３】よって、並列入力信号Ａと並列基準信号Ｄ
との間の同期を、何等試行錯誤を行うことなく、ビット
配列並べ替え部１１と出力タイミング設定部１４とによ
って即座に確立できる。
との間の同期を、何等試行錯誤を行うことなく、ビット
配列並べ替え部１１と出力タイミング設定部１４とによ
って即座に確立できる。
【００５４】したがって、第２実施形態のビット誤り測
定装置においては、図３に示す従来のビット誤り測定装
置に比較しては勿論のこと、図１に示す第１実施形態の
ビット誤り測定装置に比較しても、ビット誤り測定処理
能率がより一層向上する。
定装置においては、図３に示す従来のビット誤り測定装
置に比較しては勿論のこと、図１に示す第１実施形態の
ビット誤り測定装置に比較しても、ビット誤り測定処理
能率がより一層向上する。
【００５５】
【発明の効果】以上説明したように、本発明のビット誤
り測定装置においては、並列入力信号のビットパターン
のフレームを検出してビット配列を検出するフレーム検
出部を設け、この検出されたビット配列を用いて、並列
入力信号のビット配列を並列基準信号のビット配列に一
致させている。
り測定装置においては、並列入力信号のビットパターン
のフレームを検出してビット配列を検出するフレーム検
出部を設け、この検出されたビット配列を用いて、並列
入力信号のビット配列を並列基準信号のビット配列に一
致させている。
【００５６】したがつて、同期制御部における並列入力
信号の並列基準信号に対する適合ビット配列の検索処理
を省略でき、誤り信号の読込み回数を低減でき、同期確
立に要する処理時間を短縮でき装置全体のビット誤り率
測定処理能率を向上できる。
信号の並列基準信号に対する適合ビット配列の検索処理
を省略でき、誤り信号の読込み回数を低減でき、同期確
立に要する処理時間を短縮でき装置全体のビット誤り率
測定処理能率を向上できる。
【００５７】また、フレーム検出部に並列方向のビット
配列のみならず直列方向のビット値を検出する機能を付
加している。したがつて、一回の設定処理で並列入力信
号と並列基準信号との間の同期を確立でき、ビット誤り
率測定処理能率をさらに向上できる。
配列のみならず直列方向のビット値を検出する機能を付
加している。したがつて、一回の設定処理で並列入力信
号と並列基準信号との間の同期を確立でき、ビット誤り
率測定処理能率をさらに向上できる。
【図１】 本発明の第１実施形態に係わるビット誤り測
定装置の概略構成を示すブロック図
定装置の概略構成を示すブロック図
【図２】 本発明の第２実施形態に係わるビット誤り測
定装置の概略構成を示すブロック図
定装置の概略構成を示すブロック図
【図３】 従来のビット誤り測定装置の概略構成を示す
ブロック図
ブロック図
【図４】 基本パターン信号発生部から出力される並列
基準信号を構成する各信号のタイムチャート
基準信号を構成する各信号のタイムチャート
【図５】 直列／並列部から出力される並列入力信号の
取りうる各ビット配列を示す図
取りうる各ビット配列を示す図
【図６】 従来のビット誤り測定装置の同期制御部の動
作を示す流れ図
作を示す流れ図
２…直列／並列変換部 ３…誤り検出部 ４…クロック再生回路 ５…分周器 ８…基本パターン信号発生部 １０…誤り率算出部 １１…ビット配列並べ替え部 １２，１２ａ…フレーム検出部 １３…同期制御部 １４…出力タイミング設定部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/00 H04L 29/14 H04L 7/00 H04J 3/00
Claims (2)
- 【請求項１】 外部から入力された所定周期のビットパ
ターンを有した入力信号を複数ビット構成の並列入力信
号に変換する直列／並列変換部(2) と、 この直列／並列変換部から出力された並列入力信号にお
ける前記ビットパターンのフレームを検出して並列方向
のビット配列を検出するフレーム検出部(12)と、 前記入力信号のビットパターンと同一のビットパターン
を有し、このビットパターンを複数ビット構成の並列基
準信号として出力する基準パターン信号発生部(8) と、 前記フレーム検出部で検出された前記並列入力信号の並
列方向のビット配列を並べ換えて、前記基準パターン信
号発生部から出力された並列基準信号の並列方向のビッ
ト配列に一致させるビット配列並べ替え部(11)と、 このビット配列並べ替え部から出力された並列入力信号
と前記基準パターン信号発生部から出力された並列基準
信号とを比較して不一致の場合に誤り信号を出力する誤
り検出部(3) と、 この誤り検出部から出力される誤り信号が規定量以下に
なるように前記基準パターン信号発生部から出力される
並列基準信号の出力タイミングを調整して、前記ビット
配列並べ替え部から出力される並列入力信号と前記並列
基準信号との間の同期確立を行う同期制御部(13)と、 この同期制御部にて同期確立が行われたのちに、前記誤
り検出部から出力される誤り信号に基づいて前記入力信
号のビット誤り率を算出する誤り率算出部(10)とを備え
たビット誤り測定装置。 - 【請求項２】 外部から入力された所定周期のビットパ
ターンを有した入力信号を複数ビット構成の並列入力信
号に変換する直列／並列変換部(2) と、 この直列／並列変換部から出力された並列入力信号にお
ける前記ビットパターンのフレームを検出して並列方向
のビット配列及び直列方向の各ビット値を検出するフレ
ーム検出部(12a) と、 前記入力信号のビットパターンと同一のビットパターン
を有し、このビットパターンを複数ビット構成の並列基
準信号として出力する基準パターン信号発生部(8) と、 前記フレーム検出部で検出された並列測定信号の並列方
向のビット配列を並べ換えて、前記基準パターン信号発
生部から出力された並列基準信号の並列方向のビット配
列に一致させるビット配列並べ替え部(11)と、 前記基準パターン信号発生部から出力される並列基準信
号の直列方向の各ビットの出力タイミングを前記フレー
ム検出部で検出された直列方向の各ビットに一致させる
出力タイミング設定部(14)と、 前記ビット配列並べ替え部から出力された並列入力信号
と前記基準パターン信号発生部から出力された並列基準
信号とを比較して不一致の場合に誤り信号を出力する誤
り検出部(3) と、 この前記誤り検出部から出力される誤り信号に基づいて
前記入力信号のビット誤り率を算出する誤り率算出部(1
0)とを備えたビット誤り測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29546597A JP3285524B2 (ja) | 1997-10-28 | 1997-10-28 | ビット誤り測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29546597A JP3285524B2 (ja) | 1997-10-28 | 1997-10-28 | ビット誤り測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136217A JPH11136217A (ja) | 1999-05-21 |
| JP3285524B2 true JP3285524B2 (ja) | 2002-05-27 |
Family
ID=17820953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29546597A Expired - Fee Related JP3285524B2 (ja) | 1997-10-28 | 1997-10-28 | ビット誤り測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285524B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8514955B2 (en) | 2009-03-24 | 2013-08-20 | Megachips Corporation | Communication system, data transmitter, and data receiver capable of detecting incorrect receipt of data |
-
1997
- 1997-10-28 JP JP29546597A patent/JP3285524B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11136217A (ja) | 1999-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7486725B2 (en) | Bit error rate tester and pseudo random bit sequences generator thereof | |
| CN111385047A (zh) | 一种时间同步方法及电子设备 | |
| US4524445A (en) | Method and circuit arrangement for synchronous detection | |
| JPH0682573A (ja) | 時間間隔検出回路 | |
| CA1329835C (en) | Word synchronization system | |
| US4229824A (en) | Method and apparatus for synchronizing electrical signals | |
| JP3285524B2 (ja) | ビット誤り測定装置 | |
| US5068879A (en) | Monitoring of digital transmission systems | |
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| JP3846330B2 (ja) | 収集データの同期化方法及びデータ処理システム | |
| US5072448A (en) | Quasi-random digital sequence detector | |
| JP2685186B2 (ja) | 誤り訂正装置 | |
| JP2004153592A (ja) | パターン同期引き込み装置及びパターン同期引き込み方法 | |
| US20240230759A9 (en) | Determination device, test system, and generation device | |
| CN111208867B (zh) | 一种基于ddr读数据整数时钟周期的同步电路及同步方法 | |
| JP2751673B2 (ja) | デジタル通信システム用ビット誤り率測定装置 | |
| JP3246044B2 (ja) | 固定パターンのエラー測定装置 | |
| JP2809404B2 (ja) | 誤りパルス付加回路 | |
| JPS6134104B2 (ja) | ||
| JP3101632B2 (ja) | 試験信号発生装置 | |
| JP2004096426A (ja) | 符号誤り率測定装置 | |
| JPH0746143A (ja) | 並列直列変換回路の動作制御方式及び直列並列変換回路の動作制御方式 | |
| JP3138598B2 (ja) | 遅延測定方式 | |
| JPH0430234A (ja) | エラー検出回路 | |
| JPS61158232A (ja) | 逐次的プリアンブル信号検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080308 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |