JP3274502B2 - インバータ電源回路 - Google Patents
インバータ電源回路Info
- Publication number
- JP3274502B2 JP3274502B2 JP25121392A JP25121392A JP3274502B2 JP 3274502 B2 JP3274502 B2 JP 3274502B2 JP 25121392 A JP25121392 A JP 25121392A JP 25121392 A JP25121392 A JP 25121392A JP 3274502 B2 JP3274502 B2 JP 3274502B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- switching element
- power supply
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Inverter Devices (AREA)
Description
回路に係り、特に入力電源電圧の変更が可能なものに用
いて好適なインバータ電源回路に関する。
の2次出力を得る自励式インバータ電源回路が知られて
いる(「C級自励発振形コンバータについて」電子情報
通信学会技術研究報告 第1〜6頁,Vol 91,No 37,1991
年5月17日発行)。
の1次側に1次巻線L1と自励発振のための帰還巻線L3
を有し、2次側には出力巻線L2を有する。また1次巻
線L1には共振用のコンデンサ11が並列接続され、こ
の共振回路と直列にFETでなるスイッチング素子2が
接続されている。更に、起動抵抗13、コンデンサ15
及び発振安定のためのバイアス抵抗14、ダイオ−ド1
2からなるバイアス制御回路が設けられている。この回
路動作を説明するに、電源が投入されると、抵抗13を
通してコンデンサ15が充電され、この充電電圧がスイ
ッチング素子2のしきい値電圧Vthに達することにより
スイッチング素子2が能動状態となって帰還巻線より帰
還がかかり、発振が開始する。
チング素子2の端子電圧が低くなる期間、コンデンサ1
5の電荷は抵抗14、ダイオ−ド12、スイッチング素
子2を通して放電される。このため、コンデンサ15の
電圧は、上記しきい値Vthよりも低くなり、スイッチン
グ素子2のオン期間が短くなる。一方、スイッチング素
子2のオン期間が短くなると、コンデンサ15の電荷を
放電する電流量が減少するので、コンデンサ15の電位
は上昇し、バイアス電圧VBを安定化する方向に負帰還
が働いて、安定した自励発振動作を行う(図10)。
が変動して高くなり、スイッチング素子2のオン期間が
長くなると、コンデンサ15の電荷が長い期間放電され
るためバイアス電圧VBは低くなり、これによりスイッ
チング素子2のオン期間が短くなる。
源電圧として、100Vから240Vの範囲の電圧をカ
バ−しようとした場合に、バイアス電圧VBは、スイッ
チング素子2のオン時におけるバイアス制御回路とスイ
ッチング素子2との接続点の電圧にダイオ−ド12の順
方向電圧を加えた電圧までは低下するが、さらに入力電
源電圧を上昇させても、図9に示すようにスイッチング
素子2には寄生のダイオード16が存在するため、発振
により電圧VDが低下して負電圧まで下がろうとしたと
きに寄生のダイオード16に逆電流(図12のドレイン
電流IDの負側)が流れ、(グランド電圧−寄生のダイ
オード16の順方向電圧)で固定されてしまい、それ以
上低下しなくなる。その結果、バイアス電圧VBはそれ
以下には低下しないため、このバイアス電圧VBがしき
い値Vthを越える期間が長くなり、スイッチング素子2
のオン期間が長くなっていき、図12に示すように、ス
イッチング素子2のオン期間に電流IDが流れ、スイッ
チング素子2の損失は増大する。
入力電源電圧が上昇してもスイッチング素子2のオン期
間が長くならないようにするために、帰還巻線L3の巻
数を減らして帰還巻線L3の両端に誘起される電圧を抑
制し、または1次巻線L1の巻数を増やして帰還巻線L3
の両端に誘起される電圧を抑制して、前記しきい値Vt h
を越える期間を短くする方法が考えられる。
すと、2次側出力が取り出しにくくなり、他方、帰還巻
線L3の巻数を減らすにも1タ−ン以下にはできないと
いう限界がある。
イアス電圧として入力電源電圧に応じた、または所定の
レベルまでの負電圧を生成可能にして、入力電源の電圧
に影響されることなく、常に安定かつ低損失での発振を
行うインバータ電源回路を提供することを目的とする。
スイッチング素子と帰還巻線を有し、入力電源の投入を
受けて共振回路を自励発振で動作する自励発振回路と、
上記帰還巻線に前記入力電源の電荷を蓄積することでバ
イアス電圧を与えるバイアス電圧発生回路と、上記スイ
ッチング素子のオン期間中に上記バイアス電圧発生回路
の蓄積電荷を上記スイッチング素子を経て放電すること
により上記バイアス電圧発生回路のバイアス電圧を低下
させるバイアス制御回路とを有し、変圧器を介して1次
入力から2次出力を得るインバータ電源回路において、
上記入力電源の電圧に応じた負電圧を1次側の3次巻線
を介して発生する負電圧発生回路を備え、この負電圧を
上記バイアス電圧発生回路のバイアス電圧に重畳するよ
うにしたものである。(請求項1)
素子と帰還巻線を有し、入力電源の投入を受けて共振回
路を自励発振で動作する自励発振回路と、上記帰還巻線
に前記入力電源の電荷を蓄積することでバイアス電圧を
与えるバイアス電圧発生回路と、上記スイッチング素子
のオン期間中に上記バイアス電圧発生回路の蓄積電荷を
上記スイッチング素子を経て放電することにより上記バ
イアス電圧発生回路のバイアス電圧を低下させるバイア
ス制御回路とを有するインバータ電源回路において、上
記スイッチング素子と上記バイアス制御回路との接続点
の電圧を前記共振回路で発生する共振電圧に応じたある
いは所定の負電圧にまで低下させる負電圧低下回路を上
記スイッチング素子に接続したものである(請求項
2)。
入力電源が投入されることにより、所定の周期で発振が
開始され、スイッチング素子がオン、オフされることに
より、この発振動作が維持される。入力電源の電圧に応
じた負電圧が、例えばスイッチング素子のオン期間中に
負電圧発生回路において、入力電源の電圧に応じた負電
圧として1次側の3次巻線を介して生成され、平滑等さ
れてバイアス電圧発生回路のバイアス電圧に重畳され
る。入力電源の電圧が高い場合には、レベルの高い負電
圧が重畳されることによりバイアス電圧は負電圧側にま
で低下し、これによりスイッチング素子のオン期間が短
くなる。
共振電圧のうちの負電圧は、スイッチング素子に接続さ
れた負電圧低下回路によって、スイッチング素子と上記
バイアス制御回路との接続点の電圧を零ボルトに制限す
ることなく、所定のあるいは共振回路で発生する負電圧
に応じた負電圧にまで低下される。これにより入力電源
の電圧が高い場合にバイアス電圧は零ボルト以下になる
ことができ、従って、スイッチング素子のオン期間を短
くすることができる。
第1実施例を示す回路図である。図1において、1は変
圧器で、1次側には1次巻線L1と自励発振のための帰
還巻線L3が巻かれており、一方、2次側には出力巻線
L2が巻かれている。この2次巻線L2に誘起された出力
はダイオード21で整流されて負荷22に供給される。
自励発振回路、バイアス電圧発生回路、バイアス制御回
路及び負電圧発生回路から構成されている。
能になされており、この入力端子P1,P2間に変圧器
1の1次巻線L1とFET等のスイッチング素子2が直
列に接続されている。1次巻線L1には共振用のコンデ
ンサ11が並列接続されている。また、入力端子P1,
P2間には起動抵抗13とバイアス電圧発生手段として
のコンデンサ15が直列に接続され、その接続点に、後
述のバイアス電圧VBが発生するようになっている。帰
還巻線L3はこのバイアス電圧VBの発生点(以下、バイ
アス電圧点という)とスイッチング素子2のゲート間に
介在され、上記共振回路とスイッチング素子2とで自励
発振回路を構成している。
スイッチング素子2との接続点間には、発振安定のため
のバイアス用の抵抗14とダイオード12が直列接続さ
れたバイアス制御回路が介設されている。
巻回形成されており、この3次巻線L31は1次巻線L1
に流入する電流の変化に応じた、すなわち入力電源の電
圧に応じたレベルの電圧を誘起するものである。34は
この3次巻線L31に誘起される電圧を整流するダイオー
ド、32はグランドに正極側が、ダイオード34のアノ
ードであるA点に負極側が接続され、負電圧を平滑生成
するコンデンサ、33は上記A点と上記バイアス電圧点
の間に介在される分圧用の抵抗である。従って、A点に
発生する負電圧は入力電源の電圧に応じたレベルとな
る。
て、図2,図3を用いて説明する。なお、図2は入力電
源の電圧が低い場合、図3は入力電源の電圧が高い場合
の各波形図である。
Vが投入された場合について説明する。電源が投入され
ると、起動抵抗13を経てコンデンサ15が充電され、
その両端電圧が上昇する。そして、この両端電圧がスイ
ッチング素子2のしきい値Vthに達すると、スイッチン
グ素子2が能動状態にされ、帰還巻線L3より帰還がか
かって、共振回路が発振を開始する。スイッチング素子
2がオンすると、スイッチング素子2の端子間電圧VD
はバイアス電圧VB以下となるので、コンデンサ15の
電荷がバイアス制御回路及びスイッチング素子2を通し
て放電され、これによりコンデンサ15のバイアス電圧
VBが低下する。従って、バイアス電圧VBが上記しきい
値Vthよりも低くなって、スイッチング素子2のオン期
間は短くなる。一方、スイッチング素子2のオン期間が
短くなると、コンデンサ15の電荷の放電量が減少する
ため、コンデンサ15の電位が上昇し、バイアス電圧V
Bを安定する方向に負帰還が働いて発振が安定する。こ
のときは、入力電源の電圧が低いため、A点に発生する
負電圧は低く、従って、バイアス電圧VBは従来に比し
て僅かに低下している状態にある。
子2のゲートに印加されるゲート電圧を示し、波形VD
はスイッチング素子2の両端電圧を示す。図に示される
ように、ゲート電圧VGが上昇するとスイッチング素子
2が能動状態となり、しきい値Vthに達するとスイッチ
ング素子2がオンする。しかしながら、入力電源の電圧
が低い場合には、帰還巻線L3に誘起される電圧レベル
も低いので、スイッチング素子2のオン期間は短く、安
定かつロスのない発振が持続される。
ッチング素子2のオン期間が長くなってコンデンサ15
の電荷が長い期間放電されるようになるため、バイアス
電圧VBは徐々にグランド(零ボルト)に向けて低下す
る。一方、このとき、3次巻線L31での誘起負電圧は大
きくなるので、A点に発生する負電圧のレベルが上昇
し、これにより、この負電圧が重畳されたバイアス電圧
VBは上記入力電源の電圧の上昇に応じて、グランドで
規制されることなく、徐々に低下していくこととなる。
ば240Vが投入された場合について説明する。この場
合、3次巻線L31を考慮しなければ、バイアス電圧VB
はほぼグランド付近(ダイオード12の順方向電圧)と
なるが、一方、帰還巻線L3に誘起される電圧レベルが
高いためゲート電圧VGの前記しきい値Vthを越える期
間が長くなって、スイッチング素子2のオン期間が長く
なり、スイッチング素子2に損失を生じることとなる。
3次巻線L31での誘起電圧が高くなり、A点の負電圧も
高くなるので、この負電圧が重畳されたバイアス電圧V
Bはグランド以下の負電圧にまで低下する。このため、
帰還巻線L3からのゲート電圧VGがしきい値Vthを越え
る期間が短くなり、スイッチング素子2のオン期間が短
くなって、損失電流の発生が抑制される。
に制限することなく、入力電源の電圧に応じて負電圧に
まで低下可能としたので、入力電源電圧に影響されるこ
となく、常に安定かつ損失の少ない状態で発振を行わせ
ることができる。
第2実施例について、図4を用いて説明する。なお、図
中、図1と同一番号が付されたものは同一機能を果たす
ものである。
次巻線L31、ダイオード34、コンデンサ32及び抵抗
33からなる負電圧発生回路に代えて、1次巻線L1と
コンデンサ11とからなる共振回路とバイアス制御回路
のダイオード12との接続点とスイッチング素子2間に
ダイオード35を介在させてなるものである。このダイ
オード35は、そのアノードがダイオード12のカソー
ド側に、カソードがスイッチング素子2側に接続されて
いる。
の動作について、図5を参照して説明する。第1実施例
の回路では、1次巻線L1とコンデンサ11からなる共
振回路に直接スイッチング素子2が接続されていたため
に、共振電圧はグランドに制限されていた。しかし、第
2実施例のようにダイオード35を介在させることによ
り、寄生のダイオード16を流れる電流を阻止して、電
圧VDを負電圧まで低下させることができ、従ってバイ
アス電圧VBを低下できるので、スイッチング素子2の
オン期間を短縮し、損失を低減することができる。すな
わち、入力電圧変動等に応じてバイアス電圧VBが上下
し、低損失の最適なバイアス電圧VBに制御できる。
を付加するだけで、構成の簡素化が図れるとともに、第
1実施例と同様、入力電源電圧が高い場合でもスイッチ
ング素子2のオン期間を短くでき、常に安定かつ損失の
少ない状態で発振を行わせることができる。
第3実施例について、図6を用いて説明する。なお、図
中、図4と同一番号が付されたものは同一機能を果たす
ものである。
イオード35に並列に、抵抗41を接続したものであ
る。この第3実施例に係るインバータ電源回路の動作に
ついて、図7,図8を参照して説明する。
素子2のドレイン電圧VAの電圧波形は、図7に示すよ
うな波形になる。これは、スイッチング素子2には、図
6に示すように寄生のダイオード16とともに寄生のコ
ンデンサ17も存在するために、電圧VDが低下し始め
ても、スイッチング素子2のオフ期間に蓄積された電荷
の放電経路が無いのでドレイン電圧VAが低下しないか
らである。そして、スイッチング素子2がオンすると、
上記蓄積電荷がこれを通して放電されるので、損失の増
大につながることとなる。
35に並列に抵抗41を接続することにより、スイッチ
ング素子2のオフ期間に寄生のコンデンサ17に蓄積さ
れた電荷を、抵抗41を通して共振回路へ回生するよう
になっている。
イン電圧VAの電圧波形は、図8に示すような波形にな
り、損失を低減し、効率を向上させることができる。
自励発振式のインバータ電源回路において、バイアス電
圧をグランド(零ボルト)に制限することなく、入力電
源電圧に応じて、または所定のレベルの負電圧にまで低
下し得るようにしてスイッチング素子のオン期間を短縮
させるようにしたので、入力電源電圧に影響されること
なく、常に安定かつ損失の少ない状態で発振を行わせる
ことができる。
を示す回路図である。
電源電圧が低い場合の発振波形図である。
電源電圧が高い場合の発振波形図である。
を示す回路図である。
波形図である。
を示す回路図である。
VAの電圧波形図である。
VAの電圧波形図である。
電圧が低い場合の発振波形図である。
電圧が中程度の場合の発振波形図である。
電圧が高い場合の発振波形図である。
Claims (2)
- 【請求項1】 FETでなるスイッチング素子と帰還巻
線を有し、入力電源の投入を受けて共振回路を自励発振
で動作する自励発振回路と、上記帰還巻線に前記入力電
源の電荷を蓄積することでバイアス電圧を与えるバイア
ス電圧発生回路と、上記スイッチング素子のオン期間中
に上記バイアス電圧発生回路の蓄積電荷を上記スイッチ
ング素子を経て放電することにより上記バイアス電圧発
生回路のバイアス電圧を低下させるバイアス制御回路と
を有し、変圧器を介して1次入力から2次出力を得るイ
ンバータ電源回路において、上記入力電源の電圧に応じ
た負電圧を1次側の3次巻線を介して発生する負電圧発
生回路を備え、この負電圧を上記バイアス電圧発生回路
のバイアス電圧に重畳するようにしたことを特徴とする
インバータ電源回路。 - 【請求項2】 FETでなるスイッチング素子と帰還巻
線を有し、入力電源の投入を受けて共振回路を自励発振
で動作する自励発振回路と、上記帰還巻線に前記入力電
源の電荷を蓄積することでバイアス電圧を与えるバイア
ス電圧発生回路と、上記スイッチング素子のオン期間中
に上記バイアス電圧発生回路の蓄積電荷を上記スイッチ
ング素子を経て放電することにより上記バイアス電圧発
生回路のバイアス電圧を低下させるバイアス制御回路と
を有するインバータ電源回路において、上記スイッチン
グ素子と上記バイアス制御回路との接続点の電圧を前記
共振回路で発生する共振電圧に応じたあるいは所定の負
電圧にまで低下させる負電圧低下回路を上記スイッチン
グ素子に接続したことを特徴とするインバータ電源回
路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25121392A JP3274502B2 (ja) | 1992-05-22 | 1992-09-21 | インバータ電源回路 |
US08/063,327 US5333104A (en) | 1992-05-22 | 1993-05-19 | Inverter power source |
DE4316945A DE4316945C2 (de) | 1992-05-22 | 1993-05-21 | Spannungsversorgung mit selbstschwingendem Wechselrichter |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13112992 | 1992-05-22 | ||
JP4-131129 | 1992-05-22 | ||
JP25121392A JP3274502B2 (ja) | 1992-05-22 | 1992-09-21 | インバータ電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0646573A JPH0646573A (ja) | 1994-02-18 |
JP3274502B2 true JP3274502B2 (ja) | 2002-04-15 |
Family
ID=26466059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25121392A Expired - Lifetime JP3274502B2 (ja) | 1992-05-22 | 1992-09-21 | インバータ電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3274502B2 (ja) |
-
1992
- 1992-09-21 JP JP25121392A patent/JP3274502B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0646573A (ja) | 1994-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3707409B2 (ja) | スイッチング電源装置 | |
JP3707436B2 (ja) | スイッチング電源装置 | |
KR0147285B1 (ko) | 텔레비젼 장치의 스위치 모드 전원 공급장치 | |
EP0404191B2 (en) | Switching power supply device | |
JP3475887B2 (ja) | スイッチング電源装置 | |
KR20010080701A (ko) | 공진 모드 전원 장치 | |
US6690143B2 (en) | Power factor correction circuit with resonant snubber | |
JP3419797B2 (ja) | スイッチング電源装置 | |
JP2002369517A (ja) | スイッチング電源装置およびそれを用いた電子装置 | |
US6781852B2 (en) | Switching power supply using a transformer, rectifier, control circuit and voltage generating circuits | |
JP2003224973A (ja) | スイッチング電源装置 | |
JP3381769B2 (ja) | 自励発振型スイッチング電源装置 | |
KR20100132957A (ko) | 보조 전력 공급 전압을 발생시키는 완충용 커패시터 | |
JP3028044B2 (ja) | スイッチング電源装置 | |
JPH08182321A (ja) | 導通形コンバータ | |
US6072702A (en) | Ringing choke converter | |
EP0386989A2 (en) | A switch mode power supply with burst mode standby operation | |
JP3691498B2 (ja) | 自励式スイッチング電源回路 | |
JP3274502B2 (ja) | インバータ電源回路 | |
JPH09327170A (ja) | 電源回路 | |
JP3033085B2 (ja) | 降圧型dc−dcコンバータ | |
JP3198831B2 (ja) | スイッチング電源装置 | |
US5923155A (en) | Circuit for the production of an auxiliary voltage | |
JP3242456B2 (ja) | インバータ電源回路 | |
JP3570270B2 (ja) | 電源装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080201 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 11 |