JP5577232B2

JP5577232B2 - 時間デジタル変換器

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Publication number: JP5577232B2
Application number: JP2010291150A
Authority: JP
Inventors: ハヨンチョン; 仁揮石黒; 忠広黒田
Original assignee: Keio University
Current assignee: Keio University
Priority date: 2010-12-27
Filing date: 2010-12-27
Publication date: 2014-08-20
Anticipated expiration: 2030-12-27
Also published as: JP2012138848A

Description

本発明は、時間をデジタル値に変換する変換装置（ＴＤＣ：Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）に関する。

時間デジタル変換器（以下「ＴＤＣ」と言う。）は、スタート信号（基準信号）と、ストップ信号（比較信号）との時間差を、デジタルで計測するために用いられる。近年、ＴＤＣは、通信分野や計測分野において広く利用されている。特に、周波数シンセサイザ、ディレイ・ロック・ループ（ＤＬＬ）、オンチップ・テスト回路、アナログ・ディジタル変換器（ＡＤＣ）等に用いられる。例えば、非特許文献１には、ＴＤＣを用いた周波数シンセサイザに係る技術が開示されている。

図１は、ＴＤＣの原理を説明するための従来技術を示している。ＴＤＣ１００は、デジタル信号であるスタート信号とストップ信号の立ち上がり時刻の時間差ｔｍを計測する。計測された時間差に対応する二進数ディジタルコードＴＤＣ_ｏｕｔが生成される。

図１の動作は、以下の通りである。図１（ｂ）のＴＤＣ１００は、スタート信号が伝達されるスタート信号ライン１１０，ストップ信号が伝達されるストップ信号ライン１２０、及びスタート信号ライン１１０のノードの電圧とこれに対応するストップ信号ライン１２０のノードの電圧とを比較する比較器１３０（Ｆ_１ないしＦ_ｎ）、を有している。比較器１３０は、それぞれフリップフロップで実現されている。比較器１３０の各々の入力端子にスタート信号ラインの各ノードが接続されている。また、比較器１３０の各々のクロック端子にストップ信号ラインが接続されている。

スタート信号とストップ信号との時間差は、比較器１３０のそれぞれの出力Ｑ_１ないしＱ_ｎから、エンコーダ１４０を介してＴＤＣ_ｏｕｔとして出力される。入力信号ライン１１０に存在する遅延素子Ｄ_１ないしＤ_ｎの各々は、遅延量ｔ１で信号を伝達する機能を有している。この遅延素子は、例えばインバータを二段直列に接続することにより実現される。また、遅延量ｔ１は、ＴＤＣの解像度（分解能）となる。

遅延素子Ｄ_１ないしＤ_ｎの遅延によって、比較器Ｆ_１ないしＦ_ｎの入力には、所定の遅延量ｔ１ずつ遅延したスタート信号が入力される。このため、ストップ信号１２０が「高（Ｈ）」となると、ある遅延素子Ｄ_ｋおよび遅延素子Ｄ_ｋよりも入力側（図１における左側）に近い遅延素子の出力は「高（Ｈ）」になるが、次の遅延素子Ｄ_ｋ＋１以降の出力は、「低（Ｌ）」状態である。この場合、Ｑ_１からＱ_ｋ＋１までが「高（Ｈ）」であり、Ｑ_ｋ＋２（図示せず）以降は「低（Ｌ）」となる。したがって、ｋの値は、比較器の出力Ｑ_１ないしＱ_ｎを観察し、その値が入力側から数えて何番目の出力まで「高（Ｈ）」であるか（この場合Ｑ_ｋ＋１）を調べることにより知ることができる。エンコーダ１４０により、比較器の出力Ｑ_１ないしＱ_ｎの値を基にして、ｋの値を二進数に変換したＴＤＣ_ｏｕｔが、ＴＤＣ１００の出力として取り出される。

図１（ａ）に、スタート信号１１０とストップ信号１２０のタイミングを示す。ＴＤＣ_ｏｕｔの解像度（分解能）は、ｔ１である。スタート信号とストップ信号の立ち上がりの時間差ｔｍは、以下の計算式で求まる。
ｔｍ＝ｔ１×ＴＤＣ_ｏｕｔ
ここで、図１（ａ）に示すように、スタート信号とストップ信号との正確な時間差ｔａと、計測された時間差ｔｍとの間には、量子化エラーｔｅが存在する。

なお、出力Ｑ_１ないしＱ_ｎの値からＴＤＣ_ｏｕｔを出力するエンコーダ１４０の動作は、当業者に周知であるので、本願明細書においては説明しない。

上述の量子化エラーｔｅ（ｔｅ＜＝ｔ１）を小さくするためには、遅延量ｔ１を小さくすることが必要となる。図２は、解像度（分解能）を上げるために、ストップ信号ライン２２０にも遅延量ｔ２の遅延素子Ｄｖ_１ないしＤｖ_ｎを有するバーニア（Ｖｅｒｎｉｅｒ）遅延ライン２２０を有する従来のＴＤＣ２００を示す。図１のＴＤＣと異なり、二つの遅延ラインを有する。第１の遅延ライン１１０に含まれた遅延素子（Ｄ_１ないしＤ_ｎ）と、バーニア遅延ライン２２０に含まれた遅延素子（Ｄｖ_１ないしＤｖ_ｎ）の遅延量には差がある（ｔ１＜ｔ２）。この場合ストップ信号も、スタート信号と相対的に遅延するため、量子化の解像度（分解能）は、ｔ２−ｔ１となる。例えば、ｔ１の遅延量が４５ピコ秒の遅延量を有し、ｔ２の遅延量が５０ピコ秒であれば、ｔ２−ｔ１＝５０−４５＝５ピコ秒の解像度（分解能）となる。このバーニア遅延ラインを利用したＴＤＣは、非特許文献２に開示されている。

また、図１及び図２に示した従来例は、何れも、遅延素子、比較器等が非常に多く必要となるため、時間領域で、逐次比較（Ｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａｔｉｏｎ）を利用したＴＤＣ（以下「逐次比較型ＴＤＣ」と言う。）も提案されている（非特許文献３）。この逐次比較型ＴＤＣは、基本的にスタート信号の立ち上がり時刻から、ストップ信号の立ち上がり時刻を測定する際に二分探索（ｂｉｎａｒｙｓｅａｒｃｈ）を用いたものである。時間領域のデータに対して二分探索を行うため、二つの独立したデジタル時間変換器（ＤＴＣ：Ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇｃｏｎｖｅｒｔｅｒ）のそれぞれの出力を入力にフィードバックさせつつ、ストップ信号の立ち上がり時刻の二分探索を行う。このＴＤＣの出力は、二進数で表された計測値が、上位ビット（ＭＳＢ）から下位ビット（ＬＳＢ）へと順次シフトレジスタに出力される。このため、図１及び図２に示されるエンコーダ１４０は、不要となる。

R. B. Staszewski et al., "1.3V 20ps time-to-digital converters for frequency synthesis in 90-nm CMOS," Transaction on Circuits and Systems-II: Express Briefs, pp. 220-224, Mar. 2006 P. Dudek et al., "A high-resolution CMOS time-to-digital converter utilizing a Vernier delay line," Journal of Solid-State Circuits, pp. 240-247, Feb. 2000 A. Mantyniemi et al., "A CMOS time-to-digital converter (TDC) based on a cyclic time domain successive approximation interpolation method," Journal of Solid-State Circuits, pp.3067-3078, Nov. 2009

図１に示した従来技術は、測定結果の精度を上げるために、非常に多くの素子を必要とする。例えば、１０ビットの分解能を得るためには、少なくとも１０２４個の遅延素子と１０２４個の比較器が必要とされる。加えて、エンコーダ１４０が複雑化し、非常に大きな電力を消費する。

また、図２に示した従来技術は、図１の従来技術に比較すると、少なくとも２倍の遅延素子を必要とする。測定の解像度が増加した分だけ、測定できる最大の時間（時間測定レンジ）が短くなるため、長い時間を測定するためには、更に段数を増加させる必要がある。このため、図１の従来技術よりも複雑度が増加し、更に大きな電力を消費することとなる。

また、図１及び図２の従来技術は、回路が複雑であるため、大きな面積を必要とする。

上述の逐次比較型ＴＤＣは、フィードバックを行いながら、二分探索を実行するため、必要なタイミングマージンを必要とし、測定に要する時間（変換時間）が長くかかる。

ＴＤＣは、上述したように、例えば、高周波数帯域を利用した携帯端末の受信クロック同期などにも利用されている。このため、高速に、かつ低消費電力で動作し、加えて小さな面積に実装できることが望まれている。本発明は、上述の課題を解決し、高分解能、省電力、省スペースのＴＤＣを実現することを目的とする。なお、ここに示した目的は、例示的なものであって、本発明の目的はこれらに限定されない。

本発明は、ｎ個の二分探索を行うモジュール（Ｍ_１ないしＭ_ｎ）を直列に接続することにより、ＴＤＣを実現する。スタート信号とストップ信号の立ち上がり時刻の時間差ＴＤＣ_ｏｕｔを、モジュール（Ｍ_１ないしＭ_ｎ）の出力（ｔｄｃ_１ないしｔｄｃ_ｎ）から直接得ることができる。

より詳細には、本発明は、上記目的を達成するために、時間測定レンジＴ_ｐの範囲内で、スタート信号とストップ信号との時間差を自然数ｎの分解能で測定する時間デジタルコンバータであって、
前記スタート信号に、直列に接続されたｎ個の第１遅延素子であって、入力から数えてｋ番目（１＜＝ｋ＜＝ｎ）の前記第１遅延素子は、Ｔ_ｐ／２^ｋの遅延量を有する、ｎ個の第１遅延素子と、
前記ストップ信号に、各々がマルチプレクサを介して直列に接続されたｎ個の第２遅延素子であって、ｋ番目の前記第２遅延素子は、Ｔ_ｐ／２^ｋの遅延量を有する、ｎ個の第２遅延素子と、
ｎ個の判定回路であって、ｋ番目の前記判定回路は、ｋ番目の前記第１遅延素子の出力信号の変化エッジを基準時刻として、ｋ番目の前記第２遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、ｋ番目の判定結果信号として出力する、ｎ個の判定回路と、
を有し、
ｋ番目の前記第２遅延素子の出力に接続された前記マルチプレクサは、ｋ番目の前記判定結果信号に基づいて、ｋ番目の前記第２遅延素子を利用するかバイパスするかを決定し、
第１の前記判定結果信号ないし第ｎの前記判定結果信号を、前記時間差を表す信号として出力する、時間デジタルコンバータを実現するものである。

本発明によれば、高分解能、低消費電力のＴＤＣを小さな回路規模で実現することができる。

従来技術を提示し、ＴＤＣの原理を説明するためのタイミング図とブロック図である。バーニア遅延ラインを利用した従来技術を説明するためのブロック図である。本発明の実施例を示す図である。本発明の構成要素であるモジュールＭ_ｋの詳細を示す図である。本発明の処理を模式的に示したタイミング図である。本発明の遅延素子のキャリブレーションを行うためのブロック図である。

図３は、本発明のＴＤＣを示すブロック図である。スタート信号Ｓ_１およびストップ信号Ｐ_１が、モジュールＭ_１に入力される。

モジュールＭ_１は、スタート信号Ｓ_１とストップ信号Ｐ_１の時間差をｎビットの二進数で表した場合の、最上位ビット（ＭＳＢ）であるｔｄｃ_１を、レジスタ３４０に出力する。図３に示す実施例では、ｎ段のモジュールで構成されているため、ｎビットのＴＤＣデータ出力ＴＤＣ_ｏｕｔ（ｔｄｃ_１ないしｔｄｃ_ｎ）が得られる。

レジスタ３４０は、各モジュールＭ_１ないしＭ_ｎからの出力ｔｄｃ_１ないしｔｄｃ_ｎを一時的に記憶し、ＴＤＣの二進数出力であるＴＤＣ_ｏｕｔを出力するためのものである。各モジュールＭ_１ないしＭ_ｎの動作は、パイプライン的に実行され、ステージ１ないしステージｎにわけられる。レジスタ３４０は、ｔｄｃ_１ないしｔｄｃ_ｎを一時的に記憶できるものであれば、どのような構成の記憶装置であってもよい。独立したレジスタがｎ個存在してもよく、あるいは、ｎ段のシフトレジスタであってもよい。

図４に、ステージｋにおけるモジュールＭ_ｋの回路構成の実施例を示す。モジュールＭ_１ないしＭ_ｎの回路構成は、モジュールＭ_ｋと同様である。モジュールＭ_ｋの前のステージから、スタート信号Ｓ_ｋ及びストップ信号Ｐ_ｋが、モジュールＭ_ｋに入力される。スタート信号Ｓ_ｋは、Ｔ_ｐ／２^ｋの遅延量を有する遅延素子Ｄｓ（ｋ）に入力され、遅延信号Ｓｄ_ｋとなる。遅延信号Ｓｄ_ｋは、サンプル／ホールド回路Ｓ／Ｈ（ｋ）のホールド入力端子に入力される。また、遅延信号Ｓｄ_ｋは、遅延素子ｄ１（ｋ）及びＤｃ（ｋ）を介して、次のステージのモジュールＭ_ｋ＋１のスタート信号Ｓ_ｋ＋１となる。

また、前のステージからのストップ信号Ｐ_ｋは、Ｔ_ｐ／２^ｋの遅延量を有する遅延素子Ｄｐ（ｋ）に入力され、遅延素子ｄ２（ｋ）を介して、マルチプレクサＭ（ｋ）の一方の入力端子に接続されている。また、ストップ信号Ｐ_ｋは、サンプル／ホールド回路Ｓ／Ｈ（ｋ）の入力に接続される。加えて、ストップ信号Ｐ_ｋは、遅延素子ｄ３（ｋ）を介して、マルチプレクサＭ（ｋ）の他方の入力端子に接続される。

マルチプレクサＭ（ｋ）は、図４に示すように、サンプル／ホールド回路Ｓ／Ｈ（ｋ）の出力が"０"の場合には、遅延素子Ｄｐ（ｋ）および遅延素子ｄ２（ｋ）を経由したストップ入力信号を、次のステージのストップ信号Ｐ_ｋ＋１として出力する。また、サンプル／ホールド回路Ｓ／Ｈ（ｋ）の出力が"１"の場合には、遅延素子ｄ３（ｋ）を経由したストップ信号Ｐ_ｋを、次のステージのストップ信号Ｐ_ｋ＋１として出力する（遅延素子Ｄｐ（ｋ）はバイパスされる）。

なお、遅延素子ｄ１（ｋ）、ｄ２（ｋ）及びｄ３（ｋ）は、サンプル／ホールド回路Ｓ／Ｈ（ｋ）の遅延量と同じ遅延量Ｔ_Ｓ／Ｈを有する。これらの遅延素子は、それぞれのラインにサンプル／ホールド回路Ｓ／Ｈ（ｋ）の遅延量と同じ遅延量Ｔ_Ｓ／Ｈを加えることによって、以降の回路に対してサンプル／ホールド回路Ｓ／Ｈ（ｋ）の遅延量Ｔ_Ｓ／Ｈを補償するための役割を果たすものである。加えて、遅延素子Ｄｃ（ｋ）は、マルチプレクサＭ（ｋ）の遅延量と同じ遅延量Ｔ_Ｍを有する。遅延素子Ｄｃ（ｋ）は、同じ遅延量Ｔ_Ｍをスタート信号ラインにも加えることによって、以降のステージにおける回路に対してマルチプレクサＭ（ｋ）の遅延量Ｔ_Ｍを相殺し、補償するための役割を果たすものである。このように、ｄ１（ｋ）、ｄ２（ｋ）、ｄ３（ｋ）、及びＤｃ（ｋ）を挿入することによって、サンプル／ホールド回路Ｓ／Ｈ（ｋ）及びマルチプレクサＭ（ｋ）によって生じる遅延量が、次のステージへのスタート信号Ｓ_ｋ＋１及びストップ信号Ｐ_ｋ＋１に影響するのを防止することができる。

図５は、ｎ＝４の場合における本発明の動作を模式的に示したタイミング図である。なお、ｎは４に限られず、実際に使用される回路においては、ｎ＝１０などの他のステージ数を有してもよい。したがって、図５に示す実施例は、本発明を限定するものではない。また、図５においては、説明をわかりやすくするために、各ステージにおいて、上述したｄ１（ｋ）、ｄ２（ｋ）、ｄ３（ｋ）、及びＤｃ（ｋ）を挿入することによって生じる補償のための遅延量Ｔ_Ｓ／Ｈ及びＴ_Ｍは考慮していない。また、以下の説明においても、補償のための遅延については、説明をわかりやすくするために省略する。

図５において、時間差の測定レンジをＴ_ｐとする。そして、図５に示すスタート信号Ｓ_１およびストップ信号Ｐ_１が入力されたとする。以下、各ステージについて説明する。

［ステージ１］
図５におけるステージ１のタイミング図は、モジュールＭ_１におけるタイミングを示している。信号Ｓｄ_１は、スタート信号Ｓ_１をＴ_ｐ／２^１だけ遅延させた信号を示している。モジュールＭ_１のサンプル／ホールド回路Ｓ／Ｈ（１）のホールド入力端子に信号Ｓｄ_１が入力され、入力端子にはストップ入力信号Ｐ_１が入力される。ステージ１では、信号Ｓｄ_１の立ち上がりタイミング５０１で、ストップ信号Ｐ_１の反転した値をホールドし、ｔｄｃ_１として出力する。図５におけるステージ１の場合、タイミング５０１において、ストップ信号Ｐ_１は"１"となっているため、この反転した値"０"がｔｄｃ_１として出力される。そして、マルチプレクサＭ（１）には、"０"が制御信号として入力される。このため、マルチプレクサＭ（１）は、Ｄｐ（１）を経由し、ストップ信号Ｐ_１をＴ_ｐ／２^１だけ遅延させた信号を通過させ、ステージ２にストップ信号Ｐ_２として伝達する。

このように、サンプル／ホールド回路Ｓ／Ｈ（１）は、入力されたスタート信号Ｓ_１の遅延信号Ｓｄ_１の立ち上がり（すなわち変化エッジ）時刻５０１を基準として、入力されたストップ信号Ｐ_１の立ち上がり時刻が、時間的に前に発生していたかどうかをチェックしていることになる。時間的に前に発生していた場合には、サンプル／ホールド回路Ｓ／Ｈ（１）は、ｔｄｃ_１として値"０"を出力し、それ以外の場合には、サンプル／ホールド回路Ｓ／Ｈ（１）は、ｔｄｃ_１として値"１"を出力することになる。

［ステージ２］
図５におけるステージ２では、モジュールＭ_２において、スタート信号Ｓ_２は、遅延素子Ｄｓ（２）によって、Ｔ_ｐ／２^２だけ遅延され、信号Ｓｄ_２となる。また、ストップ信号Ｐ_２は、上述のステージ１において、ストップ信号Ｐ_１をＴ_ｐ／２^１だけ遅延した信号となっている。モジュールＭ２のサンプル／ホールド回路Ｓ／Ｈ（２）のホールド入力端子に信号Ｓｄ_２が入力され、入力端子にはストップ信号Ｐ_２が入力される。ステージ２では、信号Ｓｄ_２の立ち上がりタイミング５０２で、ストップ信号Ｐ_２の反転した値をホールドし、ｔｄｃ_２として出力する。図５におけるステージ２の場合、タイミング５０２において、ストップ信号Ｐ_２は"０"となっているため、この反転した値"１"がｔｄｃ_２として出力される。そして、マルチプレクサＭ（２）には、"１"が制御信号として入力される。このため、マルチプレクサＭ（２）は、ストップ信号Ｐ_２を遅延させず、そのまま通過させ、ステージ３にストップ信号Ｐ_３として伝達する。

［ステージ３］
図５におけるステージ３では、モジュールＭ_３において、スタート信号Ｓ_３は、遅延素子Ｄｓ（３）によって、Ｔ_ｐ／２^３だけ遅延され、信号Ｓｄ_３となる。また、ストップ信号Ｐ_３は、上述のステージ２において、ストップ信号Ｐ_２がそのまま通過した信号となっている。モジュールＭ_３のサンプル／ホールド回路Ｓ／Ｈ（３）のホールド入力端子に信号Ｓｄ_３が入力され、入力端子にはストップ信号Ｐ_３が入力される。ステージ３では、信号Ｓｄ_３の立ち上がりタイミング５０３で、ストップ信号Ｐ_３の反転した値をホールドし、ｔｄｃ_３として出力する。図５におけるステージ３の場合、タイミング５０３において、ストップ信号Ｐ_３は"０"となっているため、この反転した値"１"がｔｄｃ_３として出力される。そして、マルチプレクサＭ（３）には、"１"が制御信号として入力される。このため、マルチプレクサＭ（３）は、ストップ信号Ｐ_３を遅延させず、そのまま通過させ、ステージ４にストップ信号Ｐ_４として伝達する。

［ステージ４］
図５におけるステージ４では、モジュールＭ_４において、スタート信号Ｓ_４は、遅延素子Ｄｓ（４）によって、Ｔ_ｐ／２^４だけ遅延され、信号Ｓｄ_４となる。また、ストップ信号Ｐ_４は、上述のステージ３において、ストップ信号Ｐ_３がそのまま通過した信号となっている。モジュールＭ_４のサンプル／ホールド回路Ｓ／Ｈ（４）のホールド入力端子に信号Ｓｄ_４が入力され、入力端子にはストップ入力信号Ｐ_４が入力される。ステージ４では、信号Ｓｄ_４の立ち上がりタイミング５０４で、ストップ信号Ｐ_４の反転した値をホールドし、ｔｄｃ_４として出力する。図５におけるステージ４の場合、タイミング５０４において、ストップ信号Ｐ_４は"１"となっているため、この反転した値"０"がｔｄｃ_４として出力される。

［出力ＤＣＴ_ｏｕｔ］
以上のステージ１ないし４を経て、ＤＣＴ_ｏｕｔ（すなわちｔｄｃ_１、ｔｄｃ_２、ｔｄｃ_３、ｔｄｃ_４）として、二進数"０１１０"が出力される。なお、この値は、１０進数に変換すれば６である。したがって、スタート信号Ｓ_１とストップ信号Ｐ_１との時間差は、Ｔ_ｐ／ＴＤＣ_ｏｕｔ＝Ｔ_ｐ／６として把握されることになる。

［遅延素子のキャリブレーション］
本発明には、種々の遅延素子が存在する。本発明の回路を集積回路に実装する際に、遅延素子には、誤差が発生する場合がある。このため、集積回路内の各遅延素子の遅延量を所望の値に調整するためのキャリブレーションが必要となる場合がある。キャリブレーションを行うことによって、高精度のＴＤＣとして動作させることが可能である。

図６に、モジュールＭ_ｋの遅延素子のキャリブレーションを行うためのブロック図を示す。図６は、図４のブロック図に加えて、スタート信号Ｓ_ｋとストップ信号Ｐ_ｋとを比較するためのサンプル／ホールド回路Ｓ／Ｈ２（ｋ）を設置する。このサンプル／ホールド回路Ｓ／Ｈ２（ｋ）は、Ａｌｉｇｎ（ｋ）を出力し、スタート信号Ｓ_ｋとストップ信号Ｐ_ｋとのタイミングが一致しているかをチェックするために用いられる。また、遅延素子Ｄｓ（ｋ）、Ｄｐ（ｋ）及びＤｃ（ｋ）の遅延量は、外部からコントロールできるようになっている。

遅延素子のキャリブレーションについては、種々の方法が考えられるが、以下、その一例について説明する。本発明は、以下のキャリブレーションに限定されるものではない。

図６に示すように、遅延素子Ｄｓ（ｋ）、Ｄｐ（ｋ）及びＤｃ（ｋ）に対して、外部から遅延量をコントロールし、キャリブレーションが行えるようにする。図６を用いて、キャリブレーションの例を以下説明する。

（１）Ａｌｉｇｎ（ｋ）信号をモニタリングすることにより、スタート信号Ｓ_ｋとストップ信号Ｐ_ｋとのタイミングを合わせる。

（２）ストップ信号Ｐ_ｋをＴ_ｐ／２^ｋだけ遅延させる。

（３）ｔｄｃ_ｋを見ながら、遅延素子Ｄｓ（ｋ）の遅延量を調整し、スタート信号Ｓ_ｋをＴ_ｐ／２^ｋだけ遅延させる。これによって、信号Ｓｄ_ｋとＰ_ｋのタイミングが一致する。

（４）次のステージのモジュールＭ_ｋ＋１のＡｌｉｇｎ（ｋ＋１）をモニタリングすることにより、遅延素子Ｄｃ（ｋ）を調整する。これによって、モジュールＭ_ｋの出力であるスタート信号Ｓ_ｋ＋１とストップ信号Ｐ_ｋ＋１のタイミングを合わせることができる。この調整によって、サンプル／ホールド回路Ｓ／Ｈ（ｋ）およびマルチプレクサＭ（ｋ）の遅延が補償されることになる。

（５）上記（２）において、遅延させたストップ信号Ｐ_ｋの遅延を解除し、スタート信号Ｓ_ｋとストップ信号Ｐ_ｋのタイミングを合わせる。そして、Ａｌｉｇｎ（ｎ＋１）をモニタリングしながら、遅延素子Ｄｐ（ｋ）を調整する。この結果、遅延素子Ｄｐ（ｋ）の遅延量は、Ｔ_ｐ／２^ｋとなる。

以上で、各遅延素子のキャリブレーションが終了する。

なお、遅延量が小さくなる後段のステージのモジュールにおける遅延素子は、バーニア遅延ラインを利用してもよい。これは、ストップ信号のライン（例えば、図４において４０１の位置）に遅延素子を挿入することによって実現できる。なお、バーニア遅延ラインの動作については、図２を用いて既に説明したとおりである。

また、本願明細書に記載された各実施例の構成は、排他的なものではなく、矛盾が生じない限り、各実施例の構成を自由に組み合わせることができる。

Ｓ_１〜Ｓ_ｎスタート信号
Ｐ_１〜Ｐ_ｎストップ信号
Ｍ_１〜Ｍ_ｎモジュール
Ｍ（ｋ）モジュールＭ_ｋにおけるマルチプレクサ
Ｔ_ｐ時間差の測定レンジ
Ｓ／Ｈ（ｋ）モジュールＭ_ｋにおけるサンプル／ホールド回路
Ｓ／Ｈ２（ｋ）モジュールＭ_ｋにおけるサンプル／ホールド回路

Claims

時間測定レンジＴ_ｐの範囲内で、スタート信号とストップ信号との時間差を自然数ｎの分解能で測定する時間デジタルコンバータであって、
前記スタート信号に、直列に接続されたｎ個の第１遅延素子であって、入力から数えてｋ番目（１＜＝ｋ＜＝ｎ）の前記第１遅延素子は、Ｔ_ｐ／２^ｋの遅延量を有する、ｎ個の第１遅延素子と、
前記ストップ信号に、各々がマルチプレクサを介して直列に接続されたｎ個の第２遅延素子であって、ｋ番目の前記第２遅延素子は、Ｔ_ｐ／２^ｋの遅延量を有する、ｎ個の第２遅延素子と、
ｎ個の判定回路であって、ｋ番目の前記判定回路は、ｋ番目の前記第１遅延素子の出力信号の変化エッジを基準時刻として、ｋ番目の前記第２遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、ｋ番目の判定結果信号として出力する、ｎ個の判定回路と、
を有し、
ｋ番目の前記第２遅延素子の出力に接続された前記マルチプレクサは、ｋ番目の前記判定結果信号に基づいて、ｋ番目の前記第２遅延素子を利用するかバイパスするかを決定し、
第１の前記判定結果信号ないし第ｎの前記判定結果信号を、前記時間差を表す信号として出力する、時間デジタルコンバータ。
ｋ番目の前記第２遅延素子の出力に接続された前記マルチプレクサは、ｋ番目の前記判定結果信号が肯定的である場合には、ｋ番目の前記第２遅延素子の出力信号を選択し、ｋ番目の判定結果信号が否定的である場合には、ｋ番目の前記第２遅延素子の入力信号を選択し、ｋ＋１番目の前記第２遅延素子に伝達する、
請求項１記載の時間デジタルコンバータ。
ｎ個の前記第１遅延素子の一部は、バーニア遅延回路を構成する、請求項１又は２記載の時間デジタルコンバータ。
前記判定回路、及び前記マルチプレクサのうち少なくとも１つの遅延量を補償する１つ以上の補償遅延素子を更に有する、請求項１ないし３のうちいずれか１項記載の時間デジタルコンバータ。
ｎ個の前記第１遅延素子、ｎ個の前記第２遅延素子、及び前記少なくとも１つの補償遅延素子のうち、少なくとも１つは、遅延量を可変できる遅延素子で構成される、請求項４記載の時間デジタルコンバータ。
ｎ個のキャリブレーション用判定回路であって、ｋ番目の前記第１遅延素子の入力信号の変化エッジを基準時刻として、ｋ番目の前記第２遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、ｋ番目のキャリブレーション用判定結果信号として出力する、ｎ個のキャリブレーション用判定回路を更に有する、請求項５記載の時間デジタルコンバータ。