JP5577232B2 - 時間デジタル変換器 - Google Patents
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Description
tm=t1×TDCout
ここで、図1(a)に示すように、スタート信号とストップ信号との正確な時間差taと、計測された時間差tmとの間には、量子化エラーteが存在する。
前記スタート信号に、直列に接続されたn個の第1遅延素子であって、入力から数えてk番目(1<=k<=n)の前記第1遅延素子は、Tp/2kの遅延量を有する、n個の第1遅延素子と、
前記ストップ信号に、各々がマルチプレクサを介して直列に接続されたn個の第2遅延素子であって、k番目の前記第2遅延素子は、Tp/2kの遅延量を有する、n個の第2遅延素子と、
n個の判定回路であって、k番目の前記判定回路は、k番目の前記第1遅延素子の出力信号の変化エッジを基準時刻として、k番目の前記第2遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、k番目の判定結果信号として出力する、n個の判定回路と、
を有し、
k番目の前記第2遅延素子の出力に接続された前記マルチプレクサは、k番目の前記判定結果信号に基づいて、k番目の前記第2遅延素子を利用するかバイパスするかを決定し、
第1の前記判定結果信号ないし第nの前記判定結果信号を、前記時間差を表す信号として出力する、時間デジタルコンバータを実現するものである。
図5におけるステージ1のタイミング図は、モジュールM1におけるタイミングを示している。信号Sd1は、スタート信号S1をTp/21だけ遅延させた信号を示している。モジュールM1のサンプル/ホールド回路S/H(1)のホールド入力端子に信号Sd1が入力され、入力端子にはストップ入力信号P1が入力される。ステージ1では、信号Sd1の立ち上がりタイミング501で、ストップ信号P1の反転した値をホールドし、tdc1として出力する。図5におけるステージ1の場合、タイミング501において、ストップ信号P1は"1"となっているため、この反転した値"0"がtdc1として出力される。そして、マルチプレクサM(1)には、"0"が制御信号として入力される。このため、マルチプレクサM(1)は、Dp(1)を経由し、ストップ信号P1をTp/21だけ遅延させた信号を通過させ、ステージ2にストップ信号P2として伝達する。
図5におけるステージ2では、モジュールM2において、スタート信号S2は、遅延素子Ds(2)によって、Tp/22だけ遅延され、信号Sd2となる。また、ストップ信号P2は、上述のステージ1において、ストップ信号P1をTp/21だけ遅延した信号となっている。モジュールM2のサンプル/ホールド回路S/H(2)のホールド入力端子に信号Sd2が入力され、入力端子にはストップ信号P2が入力される。ステージ2では、信号Sd2の立ち上がりタイミング502で、ストップ信号P2の反転した値をホールドし、tdc2として出力する。図5におけるステージ2の場合、タイミング502において、ストップ信号P2は"0"となっているため、この反転した値"1"がtdc2として出力される。そして、マルチプレクサM(2)には、"1"が制御信号として入力される。このため、マルチプレクサM(2)は、ストップ信号P2を遅延させず、そのまま通過させ、ステージ3にストップ信号P3として伝達する。
図5におけるステージ3では、モジュールM3において、スタート信号S3は、遅延素子Ds(3)によって、Tp/23だけ遅延され、信号Sd3となる。また、ストップ信号P3は、上述のステージ2において、ストップ信号P2がそのまま通過した信号となっている。モジュールM3のサンプル/ホールド回路S/H(3)のホールド入力端子に信号Sd3が入力され、入力端子にはストップ信号P3が入力される。ステージ3では、信号Sd3の立ち上がりタイミング503で、ストップ信号P3の反転した値をホールドし、tdc3として出力する。図5におけるステージ3の場合、タイミング503において、ストップ信号P3は"0"となっているため、この反転した値"1"がtdc3として出力される。そして、マルチプレクサM(3)には、"1"が制御信号として入力される。このため、マルチプレクサM(3)は、ストップ信号P3を遅延させず、そのまま通過させ、ステージ4にストップ信号P4として伝達する。
図5におけるステージ4では、モジュールM4において、スタート信号S4は、遅延素子Ds(4)によって、Tp/24だけ遅延され、信号Sd4となる。また、ストップ信号P4は、上述のステージ3において、ストップ信号P3がそのまま通過した信号となっている。モジュールM4のサンプル/ホールド回路S/H(4)のホールド入力端子に信号Sd4が入力され、入力端子にはストップ入力信号P4が入力される。ステージ4では、信号Sd4の立ち上がりタイミング504で、ストップ信号P4の反転した値をホールドし、tdc4として出力する。図5におけるステージ4の場合、タイミング504において、ストップ信号P4は"1"となっているため、この反転した値"0"がtdc4として出力される。
以上のステージ1ないし4を経て、DCTout(すなわちtdc1、tdc2、tdc3、tdc4)として、二進数"0110"が出力される。なお、この値は、10進数に変換すれば6である。したがって、スタート信号S1とストップ信号P1との時間差は、Tp/TDCout=Tp/6として把握されることになる。
本発明には、種々の遅延素子が存在する。本発明の回路を集積回路に実装する際に、遅延素子には、誤差が発生する場合がある。このため、集積回路内の各遅延素子の遅延量を所望の値に調整するためのキャリブレーションが必要となる場合がある。キャリブレーションを行うことによって、高精度のTDCとして動作させることが可能である。
P1〜Pn ストップ信号
M1〜Mn モジュール
M(k) モジュールMkにおけるマルチプレクサ
Tp 時間差の測定レンジ
S/H(k) モジュールMkにおけるサンプル/ホールド回路
S/H2(k) モジュールMkにおけるサンプル/ホールド回路
Claims (6)
- 時間測定レンジTpの範囲内で、スタート信号とストップ信号との時間差を自然数nの分解能で測定する時間デジタルコンバータであって、
前記スタート信号に、直列に接続されたn個の第1遅延素子であって、入力から数えてk番目(1<=k<=n)の前記第1遅延素子は、Tp/2kの遅延量を有する、n個の第1遅延素子と、
前記ストップ信号に、各々がマルチプレクサを介して直列に接続されたn個の第2遅延素子であって、k番目の前記第2遅延素子は、Tp/2kの遅延量を有する、n個の第2遅延素子と、
n個の判定回路であって、k番目の前記判定回路は、k番目の前記第1遅延素子の出力信号の変化エッジを基準時刻として、k番目の前記第2遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、k番目の判定結果信号として出力する、n個の判定回路と、
を有し、
k番目の前記第2遅延素子の出力に接続された前記マルチプレクサは、k番目の前記判定結果信号に基づいて、k番目の前記第2遅延素子を利用するかバイパスするかを決定し、
第1の前記判定結果信号ないし第nの前記判定結果信号を、前記時間差を表す信号として出力する、時間デジタルコンバータ。 - k番目の前記第2遅延素子の出力に接続された前記マルチプレクサは、k番目の前記判定結果信号が肯定的である場合には、k番目の前記第2遅延素子の出力信号を選択し、k番目の判定結果信号が否定的である場合には、k番目の前記第2遅延素子の入力信号を選択し、k+1番目の前記第2遅延素子に伝達する、
請求項1記載の時間デジタルコンバータ。 - n個の前記第1遅延素子の一部は、バーニア遅延回路を構成する、請求項1又は2記載の時間デジタルコンバータ。
- 前記判定回路、及び前記マルチプレクサのうち少なくとも1つの遅延量を補償する1つ以上の補償遅延素子を更に有する、請求項1ないし3のうちいずれか1項記載の時間デジタルコンバータ。
- n個の前記第1遅延素子、n個の前記第2遅延素子、及び前記少なくとも1つの補償遅延素子のうち、少なくとも1つは、遅延量を可変できる遅延素子で構成される、請求項4記載の時間デジタルコンバータ。
- n個のキャリブレーション用判定回路であって、k番目の前記第1遅延素子の入力信号の変化エッジを基準時刻として、k番目の前記第2遅延素子の入力信号の変化エッジが、時間的に前に発生しているかを判定し、k番目のキャリブレーション用判定結果信号として出力する、n個のキャリブレーション用判定回路を更に有する、請求項5記載の時間デジタルコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010291150A JP5577232B2 (ja) | 2010-12-27 | 2010-12-27 | 時間デジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010291150A JP5577232B2 (ja) | 2010-12-27 | 2010-12-27 | 時間デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012138848A JP2012138848A (ja) | 2012-07-19 |
JP5577232B2 true JP5577232B2 (ja) | 2014-08-20 |
Family
ID=46675903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010291150A Expired - Fee Related JP5577232B2 (ja) | 2010-12-27 | 2010-12-27 | 時間デジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5577232B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017197581A1 (zh) * | 2016-05-17 | 2017-11-23 | 华为技术有限公司 | 一种时间数字转换器及数字锁相环 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016514338A (ja) * | 2013-03-28 | 2016-05-19 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | 記憶デバイス読み出し装置及び方法 |
JP5842017B2 (ja) * | 2014-01-31 | 2016-01-13 | アンリツ株式会社 | 信号解析装置および信号解析方法 |
KR101957412B1 (ko) * | 2017-12-06 | 2019-03-12 | 연세대학교 산학협력단 | 새로운 버니어 지연선 디자인이 적용된 시간 디지털 변환기 및 보스트 회로 장치 |
JP7085384B2 (ja) | 2018-03-29 | 2022-06-16 | 株式会社メガチップス | 時間デジタル変換回路及び時間デジタル変換方法 |
CN114137558B (zh) * | 2022-02-07 | 2022-04-29 | 杭州宏景智驾科技有限公司 | 一种提高激光雷达精度的控制方法、装置及激光雷达*** |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4850473B2 (ja) * | 2005-10-13 | 2012-01-11 | 富士通セミコンダクター株式会社 | デジタル位相検出器 |
-
2010
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US10693481B2 (en) | 2016-05-17 | 2020-06-23 | Huawei Technologies Co., Ltd. | Time-to-digital converter and digital phase locked loop |
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Publication number | Publication date |
---|---|
JP2012138848A (ja) | 2012-07-19 |
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A621 | Written request for application examination |
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