JP3264319B2 - バスブリッジ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/10—Address translation
- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/30—Providing cache or TLB in specific location of a processing system
- G06F2212/303—In peripheral interface, e.g. I/O adapter or channel
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に関
し、特に、メモリバスとＩ／Ｏバスを相互に接続するた
めのバスブリッジにおいて、アドレス変換機構を有する
Ｉ／Ｏバスブリッジに関する。
し、特に、メモリバスとＩ／Ｏバスを相互に接続するた
めのバスブリッジにおいて、アドレス変換機構を有する
Ｉ／Ｏバスブリッジに関する。
【０００２】
【従来の技術】この種のバスブリッジの一例が、例えば
特開平０８−３１４８５０に開示されている。簡単に説
明すると、このバスブリッジは、システムバスとＩ／Ｏ
バスとの間に接続され、各バス間のアクセスを制御する
計算機システムのバスブリッジであり、記憶手段と、シ
ステムバス側からＩ／Ｏバス上のＩ／Ｏ機器への書込ア
クセスがあった時、Ｉ／Ｏ機器がアクセス不可能な状態
であれば、当該書込アクセス内容を記憶手段に記憶して
システムバスを解放し、また、Ｉ／Ｏ機器がアクセス可
能な状態になると、記憶手段に記憶された書込アクセス
内容に基づいて、当該Ｉ／Ｏ機器に書込アクセスを実行
するアクセス制御手段とを備えたことを特徴としてい
る。この種のバスブリッジはまた、特開平０９−０８９
２５７にも開示されている。
特開平０８−３１４８５０に開示されている。簡単に説
明すると、このバスブリッジは、システムバスとＩ／Ｏ
バスとの間に接続され、各バス間のアクセスを制御する
計算機システムのバスブリッジであり、記憶手段と、シ
ステムバス側からＩ／Ｏバス上のＩ／Ｏ機器への書込ア
クセスがあった時、Ｉ／Ｏ機器がアクセス不可能な状態
であれば、当該書込アクセス内容を記憶手段に記憶して
システムバスを解放し、また、Ｉ／Ｏ機器がアクセス可
能な状態になると、記憶手段に記憶された書込アクセス
内容に基づいて、当該Ｉ／Ｏ機器に書込アクセスを実行
するアクセス制御手段とを備えたことを特徴としてい
る。この種のバスブリッジはまた、特開平０９−０８９
２５７にも開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
公報に開示されたバスブリッジを含むこれまでのバスブ
リッジには、以下のような問題点がある。
公報に開示されたバスブリッジを含むこれまでのバスブ
リッジには、以下のような問題点がある。
【０００４】第一の問題点は、Ｉ／Ｏデバイスからの論
理アドレスをメモリバスヘ転送する際、メモリバス上で
のアドレス、すなわち物理アドレスへ変換するアドレス
変換機構を有していないために、ミスした場合のロスが
大きい場合があった。あるいは、アドレス変換機構を有
していても、それが単純なＴＬＢ方式であるため、ミス
した場合のロスが大きい場合があった。その理由は、ア
ドレス変換機構は比較的大きなリソースを必要とするも
のであり、特に安価な装置においてはコスト的な要因で
実装されないことが一般的であることがあげられる。ま
た、アドレス変換機構が実装されていても、ミスした場
合にアドレス変換テーブルエントリをそのたびに引きに
いく必要性があり、このロスが性能的に問題となること
が多いからである。
理アドレスをメモリバスヘ転送する際、メモリバス上で
のアドレス、すなわち物理アドレスへ変換するアドレス
変換機構を有していないために、ミスした場合のロスが
大きい場合があった。あるいは、アドレス変換機構を有
していても、それが単純なＴＬＢ方式であるため、ミス
した場合のロスが大きい場合があった。その理由は、ア
ドレス変換機構は比較的大きなリソースを必要とするも
のであり、特に安価な装置においてはコスト的な要因で
実装されないことが一般的であることがあげられる。ま
た、アドレス変換機構が実装されていても、ミスした場
合にアドレス変換テーブルエントリをそのたびに引きに
いく必要性があり、このロスが性能的に問題となること
が多いからである。
【０００５】ここで、なぜ変換ロスを見込んでまでアド
レス変換の必要性があるのかということについて説明す
る。第一に、Ｉ／Ｏバスは一般的にメモリバス（システ
ムバス）よりも狭いアドレス線しか持っていない。それ
故、そのままではＩ／Ｏデバイスによるメモリへのアク
セスにおいて、Ｉ／Ｏアドレスのアドレッシング範囲を
起えるような上位の物理アドレスへアクセスすることが
できない。
レス変換の必要性があるのかということについて説明す
る。第一に、Ｉ／Ｏバスは一般的にメモリバス（システ
ムバス）よりも狭いアドレス線しか持っていない。それ
故、そのままではＩ／Ｏデバイスによるメモリへのアク
セスにおいて、Ｉ／Ｏアドレスのアドレッシング範囲を
起えるような上位の物理アドレスへアクセスすることが
できない。
【０００６】第二に、アドレス変換機構を例えば、マイ
クロプロセッサにおいて採用されているようなアドレス
変換機構であるＴＬＢ方式と同じようなページ単位で管
理することができると、Ｉ／Ｏデバイスからのメモリア
クセスとＣＰＵのＴＬＢページを一対にして管理するこ
とができる。従って、ＣＰＵのＴＬＢとＩ／Ｏデバイス
のＴＬＢの管理を一元的に行うことができ、ソフトウェ
ア開発上、ポータビリティの点で優れたメリットがあ
る。このため、特にＩ／Ｏデバイスが非常に多く接続さ
れるような装置においては、アドレス変換機構が採用さ
れることがある。
クロプロセッサにおいて採用されているようなアドレス
変換機構であるＴＬＢ方式と同じようなページ単位で管
理することができると、Ｉ／Ｏデバイスからのメモリア
クセスとＣＰＵのＴＬＢページを一対にして管理するこ
とができる。従って、ＣＰＵのＴＬＢとＩ／Ｏデバイス
のＴＬＢの管理を一元的に行うことができ、ソフトウェ
ア開発上、ポータビリティの点で優れたメリットがあ
る。このため、特にＩ／Ｏデバイスが非常に多く接続さ
れるような装置においては、アドレス変換機構が採用さ
れることがある。
【０００７】第二の問題点を説明する。従来の技術にお
いて、Ｉ／Ｏデバイス単体の動作を考えてみると、一度
に行うメモリへのアクセスの指示は、Ｉ／Ｏキャッシュ
のラインサイズよりも極めて大きく、数Ｋバイト以上の
転送サイズが指示される。ところが、Ｉ／Ｏキャッシュ
のラインサイズは３２バイトあるいは６４バイトという
ように数十バイトであることが一般的である。そのため
に、バスブリッジは指定された数Ｋバイトの転送を終了
するまでに、この数十バイトのＩ／Ｏキャッシュを何度
もミスを繰り返しながら転送が行われる。
いて、Ｉ／Ｏデバイス単体の動作を考えてみると、一度
に行うメモリへのアクセスの指示は、Ｉ／Ｏキャッシュ
のラインサイズよりも極めて大きく、数Ｋバイト以上の
転送サイズが指示される。ところが、Ｉ／Ｏキャッシュ
のラインサイズは３２バイトあるいは６４バイトという
ように数十バイトであることが一般的である。そのため
に、バスブリッジは指定された数Ｋバイトの転送を終了
するまでに、この数十バイトのＩ／Ｏキャッシュを何度
もミスを繰り返しながら転送が行われる。
【０００８】ところが、アドレス変換機構におけるアド
レス変換テーブルのエントリのサイズは数Ｋバイトが一
般的であり、Ｉ／Ｏキャッシュよりはずっと少ない頻度
でしかアドレス変換ミスが発生しない。従って、アドレ
ス変換ミス率とＩ／Ｏキャッシュミス率は、同一のＩ／
Ｏデバイスのメモリアクセスにおいて大きな差があり、
この差を金物量を大幅に増やさずに、いかに小さくでき
るかが技術的課題であった。その理由は、アドレス変換
テーブルのエントリ数とＩ／Ｏキャッシュのエントリ数
を同程度のヒット率を想定してアドレス変換テーブル、
Ｉ／Ｏキャッシュを内蔵すると、Ｉ／Ｏキャッシュのエ
ントリ数を極端に大量に用意しなければならない。その
ために、金物量が大きくなり、コスト的な問題が非常に
大きくなることから、現実的にはアドレス変換テーブル
と同程度のヒット率を想定したＩ／Ｏキヤッシュのエン
トリ数を持つことができなかった。
レス変換テーブルのエントリのサイズは数Ｋバイトが一
般的であり、Ｉ／Ｏキャッシュよりはずっと少ない頻度
でしかアドレス変換ミスが発生しない。従って、アドレ
ス変換ミス率とＩ／Ｏキャッシュミス率は、同一のＩ／
Ｏデバイスのメモリアクセスにおいて大きな差があり、
この差を金物量を大幅に増やさずに、いかに小さくでき
るかが技術的課題であった。その理由は、アドレス変換
テーブルのエントリ数とＩ／Ｏキャッシュのエントリ数
を同程度のヒット率を想定してアドレス変換テーブル、
Ｉ／Ｏキャッシュを内蔵すると、Ｉ／Ｏキャッシュのエ
ントリ数を極端に大量に用意しなければならない。その
ために、金物量が大きくなり、コスト的な問題が非常に
大きくなることから、現実的にはアドレス変換テーブル
と同程度のヒット率を想定したＩ／Ｏキヤッシュのエン
トリ数を持つことができなかった。
【０００９】第三の問題点は以下の通りである。Ｉ／Ｏ
−ＴＬＢミスに伴ってＴＬＢリフィルしてくるＰＴＥは
通常一回のロードできるデータサイズに対して小さい。
このことから、スループット性能が必要なシステムバス
（例えばマルチプロセッサバス）の使用効率を結果的に
下げてしまうことがある。また、一回のＤＭＡで転送さ
れるデータ長がＩ／Ｏ−ＴＬＢのページサイズよりも長
い場合に、ページ単位でミスが発生し、そのたびにリフ
ィルが行われるのは、スループット性能の点で、劣化の
原因となり得るという問題もある。
−ＴＬＢミスに伴ってＴＬＢリフィルしてくるＰＴＥは
通常一回のロードできるデータサイズに対して小さい。
このことから、スループット性能が必要なシステムバス
（例えばマルチプロセッサバス）の使用効率を結果的に
下げてしまうことがある。また、一回のＤＭＡで転送さ
れるデータ長がＩ／Ｏ−ＴＬＢのページサイズよりも長
い場合に、ページ単位でミスが発生し、そのたびにリフ
ィルが行われるのは、スループット性能の点で、劣化の
原因となり得るという問題もある。
【００１０】第四の問題点について述べる。デバイスに
は、即時性を要求するような通信・マルチメディア系の
デバイス（以下、これをレイテンシ型デバイスと呼ぶ）
と、一度ＤＭＡリクエストを発行すると、所定の転送バ
イト数が終わるまで最大レートで転送を行おうとするデ
バイス（以下、これをスループット型デバイスと呼ぶ）
とがある。Ｉ／ＯバスからのＤＭＡリクエストの時間的
間隔は比較的長い。ここで、レイテンシ型デバイスとス
ループット型デバイスが複数が複数接続されている状態
において、スループット型デバイスが複数接続され、こ
れらが一度動作しはじめると論理アドレス−物理アドレ
ス変換機構としてＩ／Ｏ−ＴＬＢをともに使用する場合
に、スループット型デバイスが一時的にＩ／Ｏ−ＴＬＢ
エントリを占有してしまう。この場合、レイテンシ型デ
バイスがＤＭＡリクエストを発行しても、Ｉ／Ｏ−ＴＬ
Ｂで必ずミスしてしまい、この状態が何度か続いてしま
うと、所定のレイテンシ性能を満たせない場合が発生し
てしまう。
は、即時性を要求するような通信・マルチメディア系の
デバイス（以下、これをレイテンシ型デバイスと呼ぶ）
と、一度ＤＭＡリクエストを発行すると、所定の転送バ
イト数が終わるまで最大レートで転送を行おうとするデ
バイス（以下、これをスループット型デバイスと呼ぶ）
とがある。Ｉ／ＯバスからのＤＭＡリクエストの時間的
間隔は比較的長い。ここで、レイテンシ型デバイスとス
ループット型デバイスが複数が複数接続されている状態
において、スループット型デバイスが複数接続され、こ
れらが一度動作しはじめると論理アドレス−物理アドレ
ス変換機構としてＩ／Ｏ−ＴＬＢをともに使用する場合
に、スループット型デバイスが一時的にＩ／Ｏ−ＴＬＢ
エントリを占有してしまう。この場合、レイテンシ型デ
バイスがＤＭＡリクエストを発行しても、Ｉ／Ｏ−ＴＬ
Ｂで必ずミスしてしまい、この状態が何度か続いてしま
うと、所定のレイテンシ性能を満たせない場合が発生し
てしまう。
【００１１】そこで、本発明は、Ｉ／Ｏデバイスの特性
に応じた論理アドレス−物理アドレス変換機構を複数持
ち、Ｉ／Ｏデバイス要求に応じて使い分けることのでき
るメモリバス−Ｉ／Ｏバスブリッジにおいて、アドレス
変換機構を持つことによるソフトウェア上のポータビリ
ティを確保しつつ、アドレス変換ミスによる転送性能劣
化を極力抑えることを課題にしている。
に応じた論理アドレス−物理アドレス変換機構を複数持
ち、Ｉ／Ｏデバイス要求に応じて使い分けることのでき
るメモリバス−Ｉ／Ｏバスブリッジにおいて、アドレス
変換機構を持つことによるソフトウェア上のポータビリ
ティを確保しつつ、アドレス変換ミスによる転送性能劣
化を極力抑えることを課題にしている。
【００１２】
【課題を解決するための手段】本発明のバスブリッジ
は、論理アドレス−物理アドレス変換機構を複数持ち、
このアドレス変換機構をＩ／Ｏデバイスの論理アドレス
範囲によって、自動的に選択し、そのページに示された
物理アドレスヘ変換させる機能を持つことを特徴とす
る。
は、論理アドレス−物理アドレス変換機構を複数持ち、
このアドレス変換機構をＩ／Ｏデバイスの論理アドレス
範囲によって、自動的に選択し、そのページに示された
物理アドレスヘ変換させる機能を持つことを特徴とす
る。
【００１３】より具体的には、変換テーブルがＩ／Ｏペ
ージテーブル（図１の３）としてシステムメモリ（図１
の２）上に格納されている。バスブリッジ（図１の１
２）においては、アドレス変換機構の一つとして、Ｉ／
Ｏバス（図１の１３）を経由して要求されるＩ／Ｏデバ
イスからのメモリアクセスアドレス（以下、これは論理
アドレスと呼ばれる）をメモリバス（システムバス）
（図１の４）上で実メモリ空間を示すアクセスアドレス
（以下、これは物理アドレスと呼ばれる）へと変換する
機構を持つ。このアドレス変換機構は、システムメモリ
内のＩ／Ｏページテーブルだけでなく、バスブリッジ内
の論理アドレスタグ（図１の８）内にＩ／Ｏページテー
ブルを使用すること無しにほかの変換機構として機能す
る変換器をも合わせ持っている。このバスブリッジのア
ドレス変換機構の内部構成としては、以下のものが挙げ
られる。
ージテーブル（図１の３）としてシステムメモリ（図１
の２）上に格納されている。バスブリッジ（図１の１
２）においては、アドレス変換機構の一つとして、Ｉ／
Ｏバス（図１の１３）を経由して要求されるＩ／Ｏデバ
イスからのメモリアクセスアドレス（以下、これは論理
アドレスと呼ばれる）をメモリバス（システムバス）
（図１の４）上で実メモリ空間を示すアクセスアドレス
（以下、これは物理アドレスと呼ばれる）へと変換する
機構を持つ。このアドレス変換機構は、システムメモリ
内のＩ／Ｏページテーブルだけでなく、バスブリッジ内
の論理アドレスタグ（図１の８）内にＩ／Ｏページテー
ブルを使用すること無しにほかの変換機構として機能す
る変換器をも合わせ持っている。このバスブリッジのア
ドレス変換機構の内部構成としては、以下のものが挙げ
られる。
【００１４】Ｉ／ＯバスＩ／Ｆ（図１の１０）は、Ｉ／
Ｏバスからの要求アドレス（論理アドレス）をＩ／Ｏバ
スプロトコルに従って、保持、あるいはバッファリング
するなどの機能を持つ。論理アドレスヒット・ミスチェ
ック部（図１の１１）は、Ｉ／ＯバスＩ／Ｆで保持され
た論理アドレス情報と内部の論理アドレスタグ（図１の
８）とを比較する機能を持つ。アドレス変換機構（図１
の７）は、この比較情報の結果に基づいて、ヒットなら
ば論理アドレスタグに対応した物理アドレスデータ（図
１の９）を用い、ミスならば、論理アドレスタグ（図１
の８）に最新のアドレスタグとして登録させると共に、
ミスした論理アドレスに対応する物理アドレスを引いて
くる（以下、これをリフィル動作と呼ぶ）機能を持つＰ
ＴＥ更新・リフィル制御部（図１の６）に指示を出す機
能とを有する。メモリバスＩ／Ｆ（図１の５）は、変換
されたアドレスでシステムバスプロトコルに従ってバス
アクセスを行う。
Ｏバスからの要求アドレス（論理アドレス）をＩ／Ｏバ
スプロトコルに従って、保持、あるいはバッファリング
するなどの機能を持つ。論理アドレスヒット・ミスチェ
ック部（図１の１１）は、Ｉ／ＯバスＩ／Ｆで保持され
た論理アドレス情報と内部の論理アドレスタグ（図１の
８）とを比較する機能を持つ。アドレス変換機構（図１
の７）は、この比較情報の結果に基づいて、ヒットなら
ば論理アドレスタグに対応した物理アドレスデータ（図
１の９）を用い、ミスならば、論理アドレスタグ（図１
の８）に最新のアドレスタグとして登録させると共に、
ミスした論理アドレスに対応する物理アドレスを引いて
くる（以下、これをリフィル動作と呼ぶ）機能を持つＰ
ＴＥ更新・リフィル制御部（図１の６）に指示を出す機
能とを有する。メモリバスＩ／Ｆ（図１の５）は、変換
されたアドレスでシステムバスプロトコルに従ってバス
アクセスを行う。
【００１５】また、Ｉ／Ｏページテーブル（図１の３）
を引いてアドレス変換する方式のほかに、論理アドレス
タグ（図１の８）の中には別のアドレス変換機構を使用
することができるものがある。従って、必ずしもＩ／Ｏ
ページテーブルを使用してアドレス変換するわけではな
く、Ｉ／Ｏバスからの要求に従って、自動的にこの使い
分けを行い、性能の点で最適化されたアドレス変換を行
う。
を引いてアドレス変換する方式のほかに、論理アドレス
タグ（図１の８）の中には別のアドレス変換機構を使用
することができるものがある。従って、必ずしもＩ／Ｏ
ページテーブルを使用してアドレス変換するわけではな
く、Ｉ／Ｏバスからの要求に従って、自動的にこの使い
分けを行い、性能の点で最適化されたアドレス変換を行
う。
【００１６】
【作用】本発明のバスブリッジは、論理アドレス−物理
アドレス変換機構を持つことによるソフトウェア作成上
のポータビリティを保持しつつ、アドレス変換機構を複
数持ちながら、Ｉ／Ｏデバイスの論理アドレス範囲によ
って、この複数のアドレス変換機構を自動的に選択する
ことにより、アドレス変換ミスによる転送性能ヘの影響
を極力低減させることができる。
アドレス変換機構を持つことによるソフトウェア作成上
のポータビリティを保持しつつ、アドレス変換機構を複
数持ちながら、Ｉ／Ｏデバイスの論理アドレス範囲によ
って、この複数のアドレス変換機構を自動的に選択する
ことにより、アドレス変換ミスによる転送性能ヘの影響
を極力低減させることができる。
【００１７】より具体的には、システムメモリ上にＩ／
Ｏページテーブルが格納されており、このＩ／Ｏページ
テーブルの中のエントリにはＩ／Ｏバスの要求アドレス
（論理アドレス）に対応したメモリバス上でのメモリア
クセスアドレス（物理アドレス）が格納されている。
Ｏページテーブルが格納されており、このＩ／Ｏページ
テーブルの中のエントリにはＩ／Ｏバスの要求アドレス
（論理アドレス）に対応したメモリバス上でのメモリア
クセスアドレス（物理アドレス）が格納されている。
【００１８】Ｉ／ＯバスＩ／Ｆは、Ｉ／Ｏバスからの要
求アドレス（論理アドレス）をＩ／Ｏバスプロトコルに
従って、保持、あるいはバッファリングするなどの機能
を持つ。ここで保持された論理アドレス情報と内部の論
理アドレスタグとを比較する機能を持つのが論理アドレ
スヒット・ミスチェック部である。ここでの比較情報の
結果に基づいて、ヒットならば論理アドレスタグに対応
した物理アドレスデータ（図１の９）（これは物理アド
レスそのものであり、このアドレスが論理アドレスタグ
に対応したデータとして格納されている）を用い、も
し、Ｉ／Ｏページテーブルを使用するページ属性で、か
つミスならば、論理アドレスタグに最新のアドレスタグ
として新規に登録させる機能を持つのがアドレス変換機
構である。
求アドレス（論理アドレス）をＩ／Ｏバスプロトコルに
従って、保持、あるいはバッファリングするなどの機能
を持つ。ここで保持された論理アドレス情報と内部の論
理アドレスタグとを比較する機能を持つのが論理アドレ
スヒット・ミスチェック部である。ここでの比較情報の
結果に基づいて、ヒットならば論理アドレスタグに対応
した物理アドレスデータ（図１の９）（これは物理アド
レスそのものであり、このアドレスが論理アドレスタグ
に対応したデータとして格納されている）を用い、も
し、Ｉ／Ｏページテーブルを使用するページ属性で、か
つミスならば、論理アドレスタグに最新のアドレスタグ
として新規に登録させる機能を持つのがアドレス変換機
構である。
【００１９】ＰＴＥ更新・リフィル制御部は、アドレス
変換機構からのミス指示に従って、このミスした論理ア
ドレスに対応する物理アドレスをデータとしてシステム
メモリからデータとして引いてくるリフィル動作を実行
する機能を有している。
変換機構からのミス指示に従って、このミスした論理ア
ドレスに対応する物理アドレスをデータとしてシステム
メモリからデータとして引いてくるリフィル動作を実行
する機能を有している。
【００２０】最終的に論理アドレスが変換された結果と
しての物理アドレスはメモリバスＩ／Ｆによってメモリ
バスのプロトコルに従って、バスアクセスを行う機能を
有している。
しての物理アドレスはメモリバスＩ／Ｆによってメモリ
バスのプロトコルに従って、バスアクセスを行う機能を
有している。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１を参照すると、本発明
の第一の実施の形態は、本発明の基本的な構成を持つ。
て図面を参照して説明する。図１を参照すると、本発明
の第一の実施の形態は、本発明の基本的な構成を持つ。
【００２２】本発明の実施の形態を詳細に説明する前に
用語を以下のように定義し、以降この定義のもとに詳細
に説明を行う。
用語を以下のように定義し、以降この定義のもとに詳細
に説明を行う。
【００２３】バスブリッジ：システムメモリやＣＰＵな
どが接続されるメモリバス（またはシステムバスなどと
呼称される）とディスクアダプタ、通信アダプタやグラ
フィックスアダプタなどのＩ／Ｏデバイスが接続される
Ｉ／Ｏバスと相互にデータをやりとりするためのハード
ウェア機構である。一般的にはバスブリッジ、ホストブ
リッジとも呼称されるが、本形態においては、バスブリ
ッジと呼称する。
どが接続されるメモリバス（またはシステムバスなどと
呼称される）とディスクアダプタ、通信アダプタやグラ
フィックスアダプタなどのＩ／Ｏデバイスが接続される
Ｉ／Ｏバスと相互にデータをやりとりするためのハード
ウェア機構である。一般的にはバスブリッジ、ホストブ
リッジとも呼称されるが、本形態においては、バスブリ
ッジと呼称する。
【００２４】Ｉ／Ｏ−ＴＬＢ：ＣＰＵにおいて一般的に
使用されているＴＬＢ機構と同じようなアドレス変換を
有する機構で、Ｉ／ＯデバイスがＩ／Ｏバス上において
メモリバス上のメモリ資源等をアクセスする時のアドレ
スを論理アドレスと定義し、この論理アドレスをバスブ
リッジ内のＩ／Ｏ−ＴＬＢに従ってシステムメモリ上の
アドレス（物理アドレス）に変換する機構である。
使用されているＴＬＢ機構と同じようなアドレス変換を
有する機構で、Ｉ／ＯデバイスがＩ／Ｏバス上において
メモリバス上のメモリ資源等をアクセスする時のアドレ
スを論理アドレスと定義し、この論理アドレスをバスブ
リッジ内のＩ／Ｏ−ＴＬＢに従ってシステムメモリ上の
アドレス（物理アドレス）に変換する機構である。
【００２５】ＤＭＡ：一般的には、パーソナルコンピュ
ータにおいてはＤＭＡ（ダイレクトメモリアクセス）
は、自らメモリアクセスを行えないＩ／ＯデバイスがＤ
ＭＡコントローラと呼ばれるメモリアクセスを肩代わり
してくれるハードウェアの助けを借りてメモリアクセス
を間接的に行うことを意味する。しかし、本形態では、
本来の意味通りに、Ｉ／Ｏデバイス自身が直接Ｉ／Ｏバ
スに対してリクエストを発行し、メモリアクセスするこ
とを行う動作と定義する。なお、この機構は、パーソナ
ルコンピュータにおいては、バスマスタ動作とも呼称さ
れる。
ータにおいてはＤＭＡ（ダイレクトメモリアクセス）
は、自らメモリアクセスを行えないＩ／ＯデバイスがＤ
ＭＡコントローラと呼ばれるメモリアクセスを肩代わり
してくれるハードウェアの助けを借りてメモリアクセス
を間接的に行うことを意味する。しかし、本形態では、
本来の意味通りに、Ｉ／Ｏデバイス自身が直接Ｉ／Ｏバ
スに対してリクエストを発行し、メモリアクセスするこ
とを行う動作と定義する。なお、この機構は、パーソナ
ルコンピュータにおいては、バスマスタ動作とも呼称さ
れる。
【００２６】論理ＤＭＡ：論理アドレス−物理アドレス
変換機構によってＩ／Ｏバスアドレスを論理アドレスと
定義した場合に、この論理アドレスによってＤＭＡを行
う場合を論理ＤＭＡと定義する。また、その対比とし
て、本形態に示されるような論理アドレス−物理アドレ
ス変換機構などを使用せず、Ｉ／Ｏバス上のアドレスを
そのまま変換せずにメモリバス上のアクセスアドレス
（物理アドレス）としてＤＭＡを行う場合、これを物理
ＤＭＡと呼称する。
変換機構によってＩ／Ｏバスアドレスを論理アドレスと
定義した場合に、この論理アドレスによってＤＭＡを行
う場合を論理ＤＭＡと定義する。また、その対比とし
て、本形態に示されるような論理アドレス−物理アドレ
ス変換機構などを使用せず、Ｉ／Ｏバス上のアドレスを
そのまま変換せずにメモリバス上のアクセスアドレス
（物理アドレス）としてＤＭＡを行う場合、これを物理
ＤＭＡと呼称する。
【００２７】さて、図１に従って、本形態の全体構成及
び各制御ブロックの動作説明を行う。ＣＰＵ１は、本形
態においては、システムメモリ２内に確保されているＩ
／Ｏページテーブル３をソフトウェアを通して生成する
機能を期待している。プログラムやオペレーティングシ
ステムのメモリ管理方式の処理の一環で、Ｉ／Ｏデバイ
スによるＤＭＡ動作を行う前には、このＩ／Ｏページテ
ーブル３をシステムメモリ２上に用意しておき、Ｉ／Ｏ
デバイスに対してＤＭＡの起動指示をかけて、その指示
に従い、Ｉ／Ｏデバイスはプログラム的に指示されたア
ドレスでＤＭＡを行なう。このリクエストアドレスは、
論理アドレスと呼ばれるアドレスで、バスブリッジ１２
によって物理アドレスへの変換を期待されるアドレスで
あり、そのアドレスのままでシステムメモリ（システム
メモリは物理アドレス空間に配置されている）２をアク
セスするわけではない。つまり、Ｉ／Ｏバス１３のアド
レスマップとメモリバス４のアドレスマップは同一では
ない。そして、Ｉ／Ｏバス１３のアクセスアドレスは論
理アドレスと呼ばれる、ユーザプログラム上の物理空間
を直接気にしなくても管理できるポータビリティに優れ
た仮想的なアドレス空間としてＤＭＡ空間に論理アドレ
スという概念が導入されている。
び各制御ブロックの動作説明を行う。ＣＰＵ１は、本形
態においては、システムメモリ２内に確保されているＩ
／Ｏページテーブル３をソフトウェアを通して生成する
機能を期待している。プログラムやオペレーティングシ
ステムのメモリ管理方式の処理の一環で、Ｉ／Ｏデバイ
スによるＤＭＡ動作を行う前には、このＩ／Ｏページテ
ーブル３をシステムメモリ２上に用意しておき、Ｉ／Ｏ
デバイスに対してＤＭＡの起動指示をかけて、その指示
に従い、Ｉ／Ｏデバイスはプログラム的に指示されたア
ドレスでＤＭＡを行なう。このリクエストアドレスは、
論理アドレスと呼ばれるアドレスで、バスブリッジ１２
によって物理アドレスへの変換を期待されるアドレスで
あり、そのアドレスのままでシステムメモリ（システム
メモリは物理アドレス空間に配置されている）２をアク
セスするわけではない。つまり、Ｉ／Ｏバス１３のアド
レスマップとメモリバス４のアドレスマップは同一では
ない。そして、Ｉ／Ｏバス１３のアクセスアドレスは論
理アドレスと呼ばれる、ユーザプログラム上の物理空間
を直接気にしなくても管理できるポータビリティに優れ
た仮想的なアドレス空間としてＤＭＡ空間に論理アドレ
スという概念が導入されている。
【００２８】本形態では、この変換は、オペレーティン
グシステムのメモリ管理部分の指示によって、バスブリ
ッジというハードウェアで、Ｉ／Ｏ−ＴＬＢ機構や後述
のアドレス再マッピング機構に従って、実際の物理空間
へ写像するという方式になっている。
グシステムのメモリ管理部分の指示によって、バスブリ
ッジというハードウェアで、Ｉ／Ｏ−ＴＬＢ機構や後述
のアドレス再マッピング機構に従って、実際の物理空間
へ写像するという方式になっている。
【００２９】このバスブリッジの利点は、Ｉ／Ｏデバイ
スのアドレッシング範囲がメモリバス４よりも狭い場合
に、アドレス変換機構７で論理アドレス−物理アドレス
変換を行えば、Ｉ／Ｏデバイスよりも上位のアドレス範
囲に対して直接アクセスする（ＤＭＡ）ことができるこ
とがあげられる。また、ＣＰＵ１のＴＬＢとＩ／Ｏ−Ｔ
ＬＢを統一的に論理アドレスとして管理することができ
るため、ソフトウェア上のポータビリティで優れてい
る。更に、オペレーティングシステム上で動作するユー
ザプログラムが物理空間を意識してメモリ管理する必要
が無い。加えて、Ｉ／Ｏバス１３からメモリバス４への
転送の際に、Ｉ／Ｏバス１３のデータの属性や、バスシ
ステムのエンディアンの際にデータのスワップ（バイト
スワップ、ワードスワップなど）が必要な場合に、Ｉ／
Ｏ−ＴＬＢやアドレス再マッピング機能のページ単位に
このようなスワップ属性を定義することができる。それ
故、Ｉ／ＯデバイスがＤＭＡを行った後、ＣＰＵ１がそ
のデータをシステムメモリ２から読み込んでプログラム
的にスワップ情報を変換して、再度メモリヘ格納しなお
すというようなオーバーヘッドが無い。
スのアドレッシング範囲がメモリバス４よりも狭い場合
に、アドレス変換機構７で論理アドレス−物理アドレス
変換を行えば、Ｉ／Ｏデバイスよりも上位のアドレス範
囲に対して直接アクセスする（ＤＭＡ）ことができるこ
とがあげられる。また、ＣＰＵ１のＴＬＢとＩ／Ｏ−Ｔ
ＬＢを統一的に論理アドレスとして管理することができ
るため、ソフトウェア上のポータビリティで優れてい
る。更に、オペレーティングシステム上で動作するユー
ザプログラムが物理空間を意識してメモリ管理する必要
が無い。加えて、Ｉ／Ｏバス１３からメモリバス４への
転送の際に、Ｉ／Ｏバス１３のデータの属性や、バスシ
ステムのエンディアンの際にデータのスワップ（バイト
スワップ、ワードスワップなど）が必要な場合に、Ｉ／
Ｏ−ＴＬＢやアドレス再マッピング機能のページ単位に
このようなスワップ属性を定義することができる。それ
故、Ｉ／ＯデバイスがＤＭＡを行った後、ＣＰＵ１がそ
のデータをシステムメモリ２から読み込んでプログラム
的にスワップ情報を変換して、再度メモリヘ格納しなお
すというようなオーバーヘッドが無い。
【００３０】このことをアドレスマップを使用して説明
したのが図２である。図２において、アドレスマップは
物理アドレス空間２３と論理アドレス空間２１というよ
うに、メモリバス４側とＩ／Ｏバス１３側でアドレスマ
ップで完全に別管理になっている。既述のように、Ｉ／
Ｏバス１３からのＤＭＡはアドレス変換機構７によって
物理アドレス空間へ写像されることになるが、図２は、
アドレス変換機構７を２つの方式によって実現している
ことを示している。一つはＩ／Ｏ−ＴＬＢ機構２２であ
り、もう一つはアドレス再マッピング空間２４、２５、
２９である。この空間は図２のＩ／Ｏ−ＴＬＢ空間２
６、２７、２８、３０によって示される論理アドレス空
間によって区切られている。なお、この配置は任意であ
り、Ｉ／Ｏページテーブル３内のタグアドレスによって
ソフトウェア的に決められる。また、この空間のアドレ
ス範囲はＩ／Ｏページサイズと呼ばれる固定値で、ハー
ドウェア資源に依存したエントリ数を持っている。な
お、このエントリ数やページサイズは本発明の範囲外で
ある。同じように、アドレス再マッピング空間のアドレ
ス範囲も固定値のアドレス範囲で、ハードウェアに依存
したエントリ数を持っている。
したのが図２である。図２において、アドレスマップは
物理アドレス空間２３と論理アドレス空間２１というよ
うに、メモリバス４側とＩ／Ｏバス１３側でアドレスマ
ップで完全に別管理になっている。既述のように、Ｉ／
Ｏバス１３からのＤＭＡはアドレス変換機構７によって
物理アドレス空間へ写像されることになるが、図２は、
アドレス変換機構７を２つの方式によって実現している
ことを示している。一つはＩ／Ｏ−ＴＬＢ機構２２であ
り、もう一つはアドレス再マッピング空間２４、２５、
２９である。この空間は図２のＩ／Ｏ−ＴＬＢ空間２
６、２７、２８、３０によって示される論理アドレス空
間によって区切られている。なお、この配置は任意であ
り、Ｉ／Ｏページテーブル３内のタグアドレスによって
ソフトウェア的に決められる。また、この空間のアドレ
ス範囲はＩ／Ｏページサイズと呼ばれる固定値で、ハー
ドウェア資源に依存したエントリ数を持っている。な
お、このエントリ数やページサイズは本発明の範囲外で
ある。同じように、アドレス再マッピング空間のアドレ
ス範囲も固定値のアドレス範囲で、ハードウェアに依存
したエントリ数を持っている。
【００３１】両者は、ともに論理アドレスを物理アドレ
スに変換するという機能の点で同じであるが、変換方式
とエントリの更新方法が異なっている。この説明の詳細
は図３を参照しながら別途後述する。
スに変換するという機能の点で同じであるが、変換方式
とエントリの更新方法が異なっている。この説明の詳細
は図３を参照しながら別途後述する。
【００３２】その前に、Ｉ／Ｏバス１３における論理ア
ドレスが、どのように本発明のバスブリッジ１２によっ
てアドレス変換されるかを図１及び図３を参照しながら
説明する。
ドレスが、どのように本発明のバスブリッジ１２によっ
てアドレス変換されるかを図１及び図３を参照しながら
説明する。
【００３３】Ｉ／Ｏバス１３上のＤＭＡリクエストは論
理アドレスであり（図３のステップ４１）、バスブリッ
ジ１２はその論理アドレスが自分自身の管理アドレス内
かどうかを判定する（図３のステップ４２、４３）機能
を持っている。これは、アドレス変換機構７において、
まずバスブリッジ１２として本来管理するアドレス範囲
であるかということをチェックする。次に、アドレス管
理内であった場合、バスブリッジ１２はこの論理アドレ
スを物理アドレスヘ変換しなければならないのであるか
ら（図３のステップ４５、４７）、論理アドレスヒット
・ミスチェック部１１ではこの論理アドレスをアドレス
タグとして内部に保持されているアドレス再マッピング
機構で管理されているアドレス範囲であるかどうか（ヒ
ットしているかどうか）をチェックする（図３のステッ
プ４３）。
理アドレスであり（図３のステップ４１）、バスブリッ
ジ１２はその論理アドレスが自分自身の管理アドレス内
かどうかを判定する（図３のステップ４２、４３）機能
を持っている。これは、アドレス変換機構７において、
まずバスブリッジ１２として本来管理するアドレス範囲
であるかということをチェックする。次に、アドレス管
理内であった場合、バスブリッジ１２はこの論理アドレ
スを物理アドレスヘ変換しなければならないのであるか
ら（図３のステップ４５、４７）、論理アドレスヒット
・ミスチェック部１１ではこの論理アドレスをアドレス
タグとして内部に保持されているアドレス再マッピング
機構で管理されているアドレス範囲であるかどうか（ヒ
ットしているかどうか）をチェックする（図３のステッ
プ４３）。
【００３４】ここで、アドレス再マッピング機構でまず
アドレス判定するのは、次の理由による。アドレス再マ
ッピング機構が論理アドレスタグ８及び物理アドレス９
に示されるアドレス変換機構のうち、一部分のみを使用
し、このアドレス再マッピング機構で変換される論理ア
ドレス範囲（ページ）は、システムが起動した段階で、
１度設定されてしまうと通常は更新されないことを想定
しているからである。つまり、更新されないということ
は、このアドレス再マッピング機構配下のアドレス範囲
をアクセスする論理アドレスはこのアドレス再マッピン
グ機構を通じて直ちに物理アドレスに変換され、変換ミ
スということは発生しない。従って、ミスしない代わり
にバスブリッジ１２の内部資源に依存したエントリ数し
か持てないため、論理アドレスページの上限に限りがあ
る。
アドレス判定するのは、次の理由による。アドレス再マ
ッピング機構が論理アドレスタグ８及び物理アドレス９
に示されるアドレス変換機構のうち、一部分のみを使用
し、このアドレス再マッピング機構で変換される論理ア
ドレス範囲（ページ）は、システムが起動した段階で、
１度設定されてしまうと通常は更新されないことを想定
しているからである。つまり、更新されないということ
は、このアドレス再マッピング機構配下のアドレス範囲
をアクセスする論理アドレスはこのアドレス再マッピン
グ機構を通じて直ちに物理アドレスに変換され、変換ミ
スということは発生しない。従って、ミスしない代わり
にバスブリッジ１２の内部資源に依存したエントリ数し
か持てないため、論理アドレスページの上限に限りがあ
る。
【００３５】このアドレス再マッピング機構におけるハ
ードウェアの内部資源に依存した論理ページ数の上限
は、ミスしないことによる論理ＤＭＡアクセスにおける
性能上の利点の代償として、限られた数の論理アドレス
ページしか持てないことによるソフトウェア上のポータ
ビリティの劣化という欠点を持っている。しかしなが
ら、実際に想定されるシステムにおいては、ＤＭＡ動作
は、プログラムに依存し、さまざまなＩ／Ｏアクセスが
並列的に、また非同期で動作しており、それに使用され
る分だけのアドレス再マッピングページを前もって確保
しておくことは難しいことと言わざるを得ない。
ードウェアの内部資源に依存した論理ページ数の上限
は、ミスしないことによる論理ＤＭＡアクセスにおける
性能上の利点の代償として、限られた数の論理アドレス
ページしか持てないことによるソフトウェア上のポータ
ビリティの劣化という欠点を持っている。しかしなが
ら、実際に想定されるシステムにおいては、ＤＭＡ動作
は、プログラムに依存し、さまざまなＩ／Ｏアクセスが
並列的に、また非同期で動作しており、それに使用され
る分だけのアドレス再マッピングページを前もって確保
しておくことは難しいことと言わざるを得ない。
【００３６】そこで、ＣＰＵ１におけるＴＬＢと同じよ
うにＩ／Ｏ−ＴＬＢというアドレス変換機構を併用す
る。このことによって、Ｉ／Ｏ−ＴＬＢのＩ／Ｏページ
テーブル３はシステムメモリ２上にあり、このページ上
に必要となる変換テーブルエントリ（ＰＴＥと呼ぶ）を
ＤＭＡの起動の前に用意しておく。そして、バスブリッ
ジ内でＩ／Ｏ−ＴＬＢミスしても自動的にシステムメモ
リ２内のＩ／Ｏページテーブル３から自動的に引いてく
るリフィル動作機能を持っていれば、Ｉ／Ｏ−ＴＬＢ機
構におけるエントリ数の上限は事実上無いということが
言える。つまり、アドレス変換機構７では、アドレス再
マッピングのタグチェック（図３のステップ４３）で範
囲外であった場合に、このＩ／Ｏ−ＴＬＢ機構によるヒ
ットチェック（図３のステップ４４）を行う。アドレス
変換機構７は、もしヒットならば論理アドレスから物理
アドレスへの変換を行って（図３のステップ４６）、メ
モリバスをメモリバスＩ／Ｆ５経由で行う。
うにＩ／Ｏ−ＴＬＢというアドレス変換機構を併用す
る。このことによって、Ｉ／Ｏ−ＴＬＢのＩ／Ｏページ
テーブル３はシステムメモリ２上にあり、このページ上
に必要となる変換テーブルエントリ（ＰＴＥと呼ぶ）を
ＤＭＡの起動の前に用意しておく。そして、バスブリッ
ジ内でＩ／Ｏ−ＴＬＢミスしても自動的にシステムメモ
リ２内のＩ／Ｏページテーブル３から自動的に引いてく
るリフィル動作機能を持っていれば、Ｉ／Ｏ−ＴＬＢ機
構におけるエントリ数の上限は事実上無いということが
言える。つまり、アドレス変換機構７では、アドレス再
マッピングのタグチェック（図３のステップ４３）で範
囲外であった場合に、このＩ／Ｏ−ＴＬＢ機構によるヒ
ットチェック（図３のステップ４４）を行う。アドレス
変換機構７は、もしヒットならば論理アドレスから物理
アドレスへの変換を行って（図３のステップ４６）、メ
モリバスをメモリバスＩ／Ｆ５経由で行う。
【００３７】一方、もしミスならば、ＰＴＥ更新・リフ
ィル制御部６は、アドレス変換機構７内に保持されてい
るシステムメモリ２上のＩ／Ｏページテーブル３のベー
スアドレスを示すレジスタに、論理アドレス部分のＩ／
Ｏページサイズに従ったビット数のオフセットアドレス
を、ミスとなったＩ／Ｏページテーブルエントリ（ＰＴ
Ｅ）をロードしてくる（図３のステップ４８）。この詳
細なアドレス計算方法は後述する。
ィル制御部６は、アドレス変換機構７内に保持されてい
るシステムメモリ２上のＩ／Ｏページテーブル３のベー
スアドレスを示すレジスタに、論理アドレス部分のＩ／
Ｏページサイズに従ったビット数のオフセットアドレス
を、ミスとなったＩ／Ｏページテーブルエントリ（ＰＴ
Ｅ）をロードしてくる（図３のステップ４８）。この詳
細なアドレス計算方法は後述する。
【００３８】ＰＴＥ更新・リフィル制御部６は、ロード
してきたＰＴＥを、新規のエントリとして、ミスとなっ
た論理アドレスをタグにしつつ（図３のステップ５
０）、ＰＴＥの実体としての物理アドレスとして登録す
る（図３のステップ５０）。この動作は一般的なキャッ
シュミスによるミスロードやタグの更新と同じ動作であ
る。なお、このときバスブリッジ１２内部の資源には限
りがあるので、キャッシュやＣＰＵのＴＬＢと同じよう
に、エントリの追い出しが行われるのは言うまでもな
い。この追い出し並びに更新機能はＰＴＥ更新・リフィ
ル制御部６によって行われる。また、このエントリ数は
システムとしてのＩ／Ｏデバイスの構成や性能及びコス
トの点を考慮して決定されるものであり、本発明の範囲
外である。
してきたＰＴＥを、新規のエントリとして、ミスとなっ
た論理アドレスをタグにしつつ（図３のステップ５
０）、ＰＴＥの実体としての物理アドレスとして登録す
る（図３のステップ５０）。この動作は一般的なキャッ
シュミスによるミスロードやタグの更新と同じ動作であ
る。なお、このときバスブリッジ１２内部の資源には限
りがあるので、キャッシュやＣＰＵのＴＬＢと同じよう
に、エントリの追い出しが行われるのは言うまでもな
い。この追い出し並びに更新機能はＰＴＥ更新・リフィ
ル制御部６によって行われる。また、このエントリ数は
システムとしてのＩ／Ｏデバイスの構成や性能及びコス
トの点を考慮して決定されるものであり、本発明の範囲
外である。
【００３９】図３の動作を再度順をおって説明する。ス
テップ４１では、Ｉ／Ｏバスから論理アドレスでアクセ
スを開始する。ステップ４２では、論理アドレスの範囲
をチェックする。ステップ４３においては、アドレス再
マッピングのタグをチェックする。ステップ４４では、
Ｉ／Ｏ−ＴＬＢのヒットチェックを行い、ヒットであれ
ばステップ４６でＩ／Ｏ−ＴＬＢのリフィル動作とリフ
ィルアドレスを生成する。続いて、ステップ４８ではミ
スしたＰＴＥのロードアクセスを開始し、ステップ５０
でミスしてロードしてきたＰＴＥをセーブし内部テーブ
ルを更新する。ステップ５１では、ＤＭＡデータの転送
を完了する。
テップ４１では、Ｉ／Ｏバスから論理アドレスでアクセ
スを開始する。ステップ４２では、論理アドレスの範囲
をチェックする。ステップ４３においては、アドレス再
マッピングのタグをチェックする。ステップ４４では、
Ｉ／Ｏ−ＴＬＢのヒットチェックを行い、ヒットであれ
ばステップ４６でＩ／Ｏ−ＴＬＢのリフィル動作とリフ
ィルアドレスを生成する。続いて、ステップ４８ではミ
スしたＰＴＥのロードアクセスを開始し、ステップ５０
でミスしてロードしてきたＰＴＥをセーブし内部テーブ
ルを更新する。ステップ５１では、ＤＭＡデータの転送
を完了する。
【００４０】一方、ステップ４５では、論理アドレスー
物理アドレスの変換を行る。ステップ４４でミスの場
合、ステップ４７で論理アドレスー物理アドレスの変換
を行い、ステップ４９でＤＭＡデータの転送を完了す
る。
物理アドレスの変換を行る。ステップ４４でミスの場
合、ステップ４７で論理アドレスー物理アドレスの変換
を行い、ステップ４９でＤＭＡデータの転送を完了す
る。
【００４１】次に、実際の論理アドレス−物理アドレス
変換の実例を図４及び図５を参照しながら説明する。
変換の実例を図４及び図５を参照しながら説明する。
【００４２】図４（ａ）は、Ｉ／Ｏ−ＴＬＢによるアド
レス変換機構を使用した場合におけるアドレス変換の一
例である。ここで、Ｉ／Ｏバス１３は３２ビットのアド
レッシング空間（図４の６１）を想定しており、１ペー
ジは８ＫＢの仮想ページ番号（Ｖｉｒｔｕａｌ Ｐａｇ
ｅ Ｎｕｍｂｅｒ 以下、ＶＰＮと呼ぶ）と仮定してい
る。従って、アドレスの上位１９ビットがＶＰＮであ
り、アドレスの下位１３ビットはオフセットアドレスと
定義する。すなわち、上記１９ビットのＶＰＮがＩ／Ｏ
−ＴＬＢぺ一ジを表し、このＩ／Ｏ−ＴＬＢページとバ
スブリッジ１２内のＩ／Ｏ−ＴＬＢ−タブ（図１の８）
とが、論理アドレスヒット・ミスチェック部１１で比較
されることになる。ここで、Ｉ／Ｏ−ＴＬＢのページサ
イズはソフトウェアのポータビリティを考慮すると、シ
ステムに使用されるＣＰＵにおけるＴＬＢサイズと同じ
サイズが使用されることが望ましい。
レス変換機構を使用した場合におけるアドレス変換の一
例である。ここで、Ｉ／Ｏバス１３は３２ビットのアド
レッシング空間（図４の６１）を想定しており、１ペー
ジは８ＫＢの仮想ページ番号（Ｖｉｒｔｕａｌ Ｐａｇ
ｅ Ｎｕｍｂｅｒ 以下、ＶＰＮと呼ぶ）と仮定してい
る。従って、アドレスの上位１９ビットがＶＰＮであ
り、アドレスの下位１３ビットはオフセットアドレスと
定義する。すなわち、上記１９ビットのＶＰＮがＩ／Ｏ
−ＴＬＢぺ一ジを表し、このＩ／Ｏ−ＴＬＢページとバ
スブリッジ１２内のＩ／Ｏ−ＴＬＢ−タブ（図１の８）
とが、論理アドレスヒット・ミスチェック部１１で比較
されることになる。ここで、Ｉ／Ｏ−ＴＬＢのページサ
イズはソフトウェアのポータビリティを考慮すると、シ
ステムに使用されるＣＰＵにおけるＴＬＢサイズと同じ
サイズが使用されることが望ましい。
【００４３】そして、比較された後で、ヒットであった
場合は、バスブリッジ１２内に変換後の物理アドレスが
ＰＴＥとして図１の物理アドレス領域９に格納されてい
ることになる。なお、比較の時点でアドレスだけの比較
だけでなく、図４の６６に示されるように、ＰＴＥ情報
とともに、そのＰＴＥが有効であるか、無効であるかを
示す有効ビットＶが対になって格納されている。有効ビ
ットＶが無効を示す場合にはミスと判定される。
場合は、バスブリッジ１２内に変換後の物理アドレスが
ＰＴＥとして図１の物理アドレス領域９に格納されてい
ることになる。なお、比較の時点でアドレスだけの比較
だけでなく、図４の６６に示されるように、ＰＴＥ情報
とともに、そのＰＴＥが有効であるか、無効であるかを
示す有効ビットＶが対になって格納されている。有効ビ
ットＶが無効を示す場合にはミスと判定される。
【００４４】次に、図４（ｂ）を参照しながら、実際の
物理アドレスがどのように生成されるかを説明する。既
述のようにＶＰＮの部分でヒットするタグアドレスとし
て物理アドレスを引く。この場合、アドレス変換後のオ
フセットアドレス（図４の６２並びに図４の６８）は物
理アドレスの下位アドレスとして保存され、変換の対象
にはならない。ＶＰＮで対応する物理アドレスを引いた
後で、ＶＰＮに相当する論理アドレスのビットの代わり
に、タグアドレスヒットで引けたＰＴＥに置き換えて物
理アドレスを生成することになる。従って、同一ページ
内（すなわち同一ＰＴＥ内）の下位アドレスの変換は無
く、論理アドレス一物理アドレス変換ではページ内アド
レスは論理アドレスから物理アドレスヘ平行写像される
ということになる。
物理アドレスがどのように生成されるかを説明する。既
述のようにＶＰＮの部分でヒットするタグアドレスとし
て物理アドレスを引く。この場合、アドレス変換後のオ
フセットアドレス（図４の６２並びに図４の６８）は物
理アドレスの下位アドレスとして保存され、変換の対象
にはならない。ＶＰＮで対応する物理アドレスを引いた
後で、ＶＰＮに相当する論理アドレスのビットの代わり
に、タグアドレスヒットで引けたＰＴＥに置き換えて物
理アドレスを生成することになる。従って、同一ページ
内（すなわち同一ＰＴＥ内）の下位アドレスの変換は無
く、論理アドレス一物理アドレス変換ではページ内アド
レスは論理アドレスから物理アドレスヘ平行写像される
ということになる。
【００４５】一方、Ｉ／Ｏ−ＴＬＢミスヒットした場合
に、どのようにＰＴＥリフィルアドレスを生成するのか
を図５を参照しながら説明する。論理ＤＭＡがアドレス
再マッピング機構の範囲外、すなわちＩ／Ｏ−ＴＬＢ機
構のアドレス範囲内でＩ／Ｏ−ＴＬＢを引きに行く。こ
こでミスすると、バスブリッジ１２内のＰＴＥ（物理ア
ドレス）はシステムメモリ２上のＩ／Ｏページテーブル
３の一部分のコピーであるから、このＩ／Ｏページテー
ブル３からミスしたＰＴＥをリフィルしてくる動作を行
わなければならない。リフィルする場合にメモリバスの
どのアドレスから、このＩ／Ｏページテーブル３が始ま
っているのか、更にそのページテーブルのどこからミス
したＰＴＥをリフィルしてくるのかをハードウェアとし
て演算の結果自動的に行える仕組みを持てば、ソフトウ
ェアからＩ／Ｏ−ＴＬＢにミスヒットを意識せずに効率
のよいプログラムを組むことができる。つまり、もしミ
スした場合にその都度ミスしたことをＣＰＵ１に知ら
せ、ＣＰＵ１がメモリバス４に対して指示するような方
式では、論理ＤＭＡ方式のソフトウェアに対するポータ
ビリティという利点が半減してしまうからである。
に、どのようにＰＴＥリフィルアドレスを生成するのか
を図５を参照しながら説明する。論理ＤＭＡがアドレス
再マッピング機構の範囲外、すなわちＩ／Ｏ−ＴＬＢ機
構のアドレス範囲内でＩ／Ｏ−ＴＬＢを引きに行く。こ
こでミスすると、バスブリッジ１２内のＰＴＥ（物理ア
ドレス）はシステムメモリ２上のＩ／Ｏページテーブル
３の一部分のコピーであるから、このＩ／Ｏページテー
ブル３からミスしたＰＴＥをリフィルしてくる動作を行
わなければならない。リフィルする場合にメモリバスの
どのアドレスから、このＩ／Ｏページテーブル３が始ま
っているのか、更にそのページテーブルのどこからミス
したＰＴＥをリフィルしてくるのかをハードウェアとし
て演算の結果自動的に行える仕組みを持てば、ソフトウ
ェアからＩ／Ｏ−ＴＬＢにミスヒットを意識せずに効率
のよいプログラムを組むことができる。つまり、もしミ
スした場合にその都度ミスしたことをＣＰＵ１に知ら
せ、ＣＰＵ１がメモリバス４に対して指示するような方
式では、論理ＤＭＡ方式のソフトウェアに対するポータ
ビリティという利点が半減してしまうからである。
【００４６】そこで、リフィル動作を自動的に行う方法
として図５を一例として説明する。図１のアドレス変換
機構７には、リフィルの際に必要となるＩ／Ｏページテ
ーブル３のベースアドレスを格納するレジスタ（図５の
８１）が存在している。
として図５を一例として説明する。図１のアドレス変換
機構７には、リフィルの際に必要となるＩ／Ｏページテ
ーブル３のベースアドレスを格納するレジスタ（図５の
８１）が存在している。
【００４７】このレジスタ自体は通常、オペレーティン
グシステムによって、システムの搭載メモリ量や接続デ
バイスの種類・総数などのシステム情報を元に、システ
ムの起動時に一度設定されるものである。Ｉ／Ｏ−ＴＬ
Ｂのページサイズが８ＫＢの場合を想定すると、Ｉ／Ｏ
−ＴＬＢミスとなったＶＰＮ（図５の８２）部分のビッ
ト１０〜１８とページテーブルベースアドレス（図５の
８１）のビット０〜８の部分があうようにビットシフト
して加算されて、ＰＴＥのリフィルアドレスが生成され
る。つまり、ページテーブルアドレスはシステムメモリ
空間において８ＫＢ単位で（Ｉ／Ｏページサイズそのも
の）Ｉ／Ｏページテーブルがどこにあるかを示し、その
ベースアドレスを起点にして、ＶＰＮ１ページにつき８
バイト単位でＰＴＥ（物理アドレスそのもの）が順番に
格納されていることになる。なお、ここに示したアドレ
スの計算方法は、システムの構成によって如何様にも定
義できるものであり、この計算方法自体は本発明の範囲
外である。
グシステムによって、システムの搭載メモリ量や接続デ
バイスの種類・総数などのシステム情報を元に、システ
ムの起動時に一度設定されるものである。Ｉ／Ｏ−ＴＬ
Ｂのページサイズが８ＫＢの場合を想定すると、Ｉ／Ｏ
−ＴＬＢミスとなったＶＰＮ（図５の８２）部分のビッ
ト１０〜１８とページテーブルベースアドレス（図５の
８１）のビット０〜８の部分があうようにビットシフト
して加算されて、ＰＴＥのリフィルアドレスが生成され
る。つまり、ページテーブルアドレスはシステムメモリ
空間において８ＫＢ単位で（Ｉ／Ｏページサイズそのも
の）Ｉ／Ｏページテーブルがどこにあるかを示し、その
ベースアドレスを起点にして、ＶＰＮ１ページにつき８
バイト単位でＰＴＥ（物理アドレスそのもの）が順番に
格納されていることになる。なお、ここに示したアドレ
スの計算方法は、システムの構成によって如何様にも定
義できるものであり、この計算方法自体は本発明の範囲
外である。
【００４８】一方、アドレス再マッピングの場合の論理
アドレス−物理アドレス計算方法について一例として図
６を参照して説明する。
アドレス−物理アドレス計算方法について一例として図
６を参照して説明する。
【００４９】図６におけるＩ／Ｏ−ＴＬＢページサイズ
は１６ＭＢと想定している。このページを複数持つこと
によって複数のアドレス再マッピング機構で変換対象の
論理空間（１６ＭＢ）を複数持つことができるが、いく
つ持つかは本発明の範囲外である。また、Ｉ／Ｏ−ＴＬ
Ｂの場合と同じく論理ＤＭＡ空間は３２ビットアドレッ
シングと仮定し、物理アドレス空間は３６ビットアドレ
ッシングと仮定している。
は１６ＭＢと想定している。このページを複数持つこと
によって複数のアドレス再マッピング機構で変換対象の
論理空間（１６ＭＢ）を複数持つことができるが、いく
つ持つかは本発明の範囲外である。また、Ｉ／Ｏ−ＴＬ
Ｂの場合と同じく論理ＤＭＡ空間は３２ビットアドレッ
シングと仮定し、物理アドレス空間は３６ビットアドレ
ッシングと仮定している。
【００５０】図６（ａ）に示すように、論理アドレスの
うち上記８ビットをアドレス再マッピングページ番号
（図６の９１、図６の９５）と定義し、この部分とバス
ブリッジ内の再マッピングアドレスベース（図６の９
２）と比較することによって、その論理アドレスが再マ
ッピングページ内であるのか、あるいはそうではないの
かをアドレス比較部（図６の９３）によって比較する。
もし、ヒット（すなわち再マッピングアドレス内の論理
アドレスであった）であった場合は、図６（ｂ）を参照
して、後述するように物理アドレスを生成する。ミスで
あった場合には、図３のフローチヤートで示されるよう
に、Ｉ／Ｏ−ＴＬＢでヒットチェックが行われる。ここ
で、Ｉ／Ｏ−ＴＬＢの場合と同じく、その再マッピング
ページが有効か無効かを示すＶビット（図６の９４）に
よって最終的にヒット・ミスが決定される。
うち上記８ビットをアドレス再マッピングページ番号
（図６の９１、図６の９５）と定義し、この部分とバス
ブリッジ内の再マッピングアドレスベース（図６の９
２）と比較することによって、その論理アドレスが再マ
ッピングページ内であるのか、あるいはそうではないの
かをアドレス比較部（図６の９３）によって比較する。
もし、ヒット（すなわち再マッピングアドレス内の論理
アドレスであった）であった場合は、図６（ｂ）を参照
して、後述するように物理アドレスを生成する。ミスで
あった場合には、図３のフローチヤートで示されるよう
に、Ｉ／Ｏ−ＴＬＢでヒットチェックが行われる。ここ
で、Ｉ／Ｏ−ＴＬＢの場合と同じく、その再マッピング
ページが有効か無効かを示すＶビット（図６の９４）に
よって最終的にヒット・ミスが決定される。
【００５１】次に、図６（ｂ）の物理アドレスの生成に
ついて説明する。Ｉ／Ｏ−ＴＬＢによる論理アドレス−
物理アドレス変換の場合と同じく、ページサイズ以下の
アドレスはオフセットアドレス（図６の９７）としてそ
のまま物理アドレス空間ヘ写像される。一方、ページサ
イズ以上のアドレスはアドレス再マッピングセグメント
（図６の９６）で置き換えられて物理アドレス（図６の
９８）となる。
ついて説明する。Ｉ／Ｏ−ＴＬＢによる論理アドレス−
物理アドレス変換の場合と同じく、ページサイズ以下の
アドレスはオフセットアドレス（図６の９７）としてそ
のまま物理アドレス空間ヘ写像される。一方、ページサ
イズ以上のアドレスはアドレス再マッピングセグメント
（図６の９６）で置き換えられて物理アドレス（図６の
９８）となる。
【００５２】以上の説明によって明らかなように、本発
明のバスブリッジによれば、ソフトウェア上のポータビ
リティを確保しつつ、論理アドレス−物理アドレス変換
にともなうミス発生による性能低下によるシステムの影
響を最小限に抑えることが可能となる。
明のバスブリッジによれば、ソフトウェア上のポータビ
リティを確保しつつ、論理アドレス−物理アドレス変換
にともなうミス発生による性能低下によるシステムの影
響を最小限に抑えることが可能となる。
【００５３】図７を参照しながら、第二の実施の形態に
ついて説明する。図７の実施の形態は、本発明の図１に
おける第一の実施の形態をもとに、更にシステムバスブ
リッジの論理ＤＭＡの性能を向上させたものである。特
に、第一の実施の形態との差異を中心に詳細に説明す
る。
ついて説明する。図７の実施の形態は、本発明の図１に
おける第一の実施の形態をもとに、更にシステムバスブ
リッジの論理ＤＭＡの性能を向上させたものである。特
に、第一の実施の形態との差異を中心に詳細に説明す
る。
【００５４】図７において、ＣＰＵ１は、第一の実施の
形態と同様にシステムメモリ２内に確保されているＩ／
Ｏページテーブル３を生成する。Ｉ／Ｏデバイスは第一
の実施の形態と同じく、プログラム的に指示された論理
アドレスで論理ＤＭＡを行う。そして、Ｉ／Ｏ−ＴＬＢ
を使用する場合は、Ｉ／Ｏページテーブル３をシステム
ブリッジ１２がミスのたびに引いてきて、物理アドレス
に変換してＤＭＡを行なうということは、第一の実施の
形態とまったく同じである。
形態と同様にシステムメモリ２内に確保されているＩ／
Ｏページテーブル３を生成する。Ｉ／Ｏデバイスは第一
の実施の形態と同じく、プログラム的に指示された論理
アドレスで論理ＤＭＡを行う。そして、Ｉ／Ｏ−ＴＬＢ
を使用する場合は、Ｉ／Ｏページテーブル３をシステム
ブリッジ１２がミスのたびに引いてきて、物理アドレス
に変換してＤＭＡを行なうということは、第一の実施の
形態とまったく同じである。
【００５５】ここで、第二の実施の形態は、第一の実施
の形態と異なり、メモリバス４のスループット性能向上
のために、Ｉ／Ｏキャッシュを搭載したバスブリッジ１
２において、論理アドレス変換機構を適用し、論理ＤＭ
Ａ性能も向上させている。Ｉ／Ｏキャッシュは、ＣＰＵ
１におけるキャッシュと同じように、ライトバックプロ
トコルのメモリバス４上のシステムメモリ２のコピーを
バスブリッジ１２に搭載することによって、Ｉ／Ｏデバ
イスからのＤＭＡアクセスを一旦受け止め、メモリバス
４ヘキャッシュラインサイズ以下の短いＤＭＡ転送が出
てしまうことを抑止する。これによって、メモリバス４
の使用効率（単位時間あたりに転送できるバイト数）を
向上させ、メモリバス４のスループット性能を高めるこ
とを目的に搭載されるものである。つまり、メモリバス
４の使用効率は、メモリバス４に接続されるノ一ド間
で、同一キャッシュラインサイズで常にアクセスするよ
うに最適化すれば、この時最も使用効率が高くなること
が明白だからである。
の形態と異なり、メモリバス４のスループット性能向上
のために、Ｉ／Ｏキャッシュを搭載したバスブリッジ１
２において、論理アドレス変換機構を適用し、論理ＤＭ
Ａ性能も向上させている。Ｉ／Ｏキャッシュは、ＣＰＵ
１におけるキャッシュと同じように、ライトバックプロ
トコルのメモリバス４上のシステムメモリ２のコピーを
バスブリッジ１２に搭載することによって、Ｉ／Ｏデバ
イスからのＤＭＡアクセスを一旦受け止め、メモリバス
４ヘキャッシュラインサイズ以下の短いＤＭＡ転送が出
てしまうことを抑止する。これによって、メモリバス４
の使用効率（単位時間あたりに転送できるバイト数）を
向上させ、メモリバス４のスループット性能を高めるこ
とを目的に搭載されるものである。つまり、メモリバス
４の使用効率は、メモリバス４に接続されるノ一ド間
で、同一キャッシュラインサイズで常にアクセスするよ
うに最適化すれば、この時最も使用効率が高くなること
が明白だからである。
【００５６】また、ＤＭＡデバイスにとっても、キャッ
シュラインサイズの半分以下のＤＭＡを行う場合、通
常、ＤＭＡはシーケンシャルアドレスで行われるから、
はじめのアクセスはＩ／Ｏキャッシュミスであっても、
２回目のアクセスがヒットするケースを期待できる。従
って、メモリバス４のスループット性能優先でＩ／Ｏキ
ヤッシュが導入されても、ＤＭＡ性能が向上できる場合
も多く、ハイエンドのコンピュータサーバーシステムで
はＩ／Ｏキャッシュが導入されている場合がある。
シュラインサイズの半分以下のＤＭＡを行う場合、通
常、ＤＭＡはシーケンシャルアドレスで行われるから、
はじめのアクセスはＩ／Ｏキャッシュミスであっても、
２回目のアクセスがヒットするケースを期待できる。従
って、メモリバス４のスループット性能優先でＩ／Ｏキ
ヤッシュが導入されても、ＤＭＡ性能が向上できる場合
も多く、ハイエンドのコンピュータサーバーシステムで
はＩ／Ｏキャッシュが導入されている場合がある。
【００５７】ところが、Ｉ／Ｏキャッシュがほとんどミ
スとなってしまうケースがあり、この場合は、Ｉ／Ｏキ
ャッシュミスによってＩ／Ｏキャッシュリフィル動作が
起こり、このため転送性能の劣化が問題となることがあ
る。更に、本発明で提案された論理ＤＭＡ機構を併用す
る場合、論理ＤＭＡアクセスがＩ／Ｏ−ＴＬＢ機構で動
作していると、Ｉ／Ｏ−ＴＬＢミスとＩ／Ｏキャッシュ
ミスの両方が発生してしまうケースが想定され、このた
めのロスをいかに少なくできるかということが大きな課
題となる。
スとなってしまうケースがあり、この場合は、Ｉ／Ｏキ
ャッシュミスによってＩ／Ｏキャッシュリフィル動作が
起こり、このため転送性能の劣化が問題となることがあ
る。更に、本発明で提案された論理ＤＭＡ機構を併用す
る場合、論理ＤＭＡアクセスがＩ／Ｏ−ＴＬＢ機構で動
作していると、Ｉ／Ｏ−ＴＬＢミスとＩ／Ｏキャッシュ
ミスの両方が発生してしまうケースが想定され、このた
めのロスをいかに少なくできるかということが大きな課
題となる。
【００５８】本発明の第二の実施の形態は、このように
論理アドレス変換機構を導入したバスブリッジにおい
て、メモリバスのスループット性能向上を第１の目的と
したＩ／Ｏキャッシュの導入の場合に、Ｉ／Ｏ−ＴＬＢ
とＩ／Ｏキャッシュの連携動作機構によつて両者のミス
の発生によっても、ＤＭＡ転送性能の劣化を低減させる
ことを目的としている。
論理アドレス変換機構を導入したバスブリッジにおい
て、メモリバスのスループット性能向上を第１の目的と
したＩ／Ｏキャッシュの導入の場合に、Ｉ／Ｏ−ＴＬＢ
とＩ／Ｏキャッシュの連携動作機構によつて両者のミス
の発生によっても、ＤＭＡ転送性能の劣化を低減させる
ことを目的としている。
【００５９】図７を参照して更に詳細に説明する。Ｉ／
Ｏバス１３からの論理アドレス（Ｉ／Ｏ−ＴＬＢによる
論理アドレス空間の場合）はＩ／Ｏバスプロトコルに従
って、メモリバスＩ／Ｆ１０が論理アドレスをサンプリ
ング及び保持し、論理アドレスヒット・ミスチェック部
１１で論理アドレスタグ８と比較してヒット及びミスし
ているかを判定する。この結果は、第一の実施の形態と
同じくアドレス変換機構７に渡されるが、第二の実施の
形態では、Ｉ／Ｏキャッシュミス予測部１０８にもこの
情報が伝えられる。アドレス変換機構７では、論理アド
レスヒット・ミスチェック部１１でヒット判定された場
合は、物理アドレスデータ部９から物理アドレスを引い
てくる。もし、論理アドレスヒット・ミスチェック部１
１でミスと判定した場合は、第一の実施の形態と同様
に、システムメモリ２上のＩ／Ｏページテーブル３から
ＰＴＥをリフィルして物理アドレスを引いてきつつ、新
規のタグとしてのミスした論理アドレスを論理アドレス
タグ８に格納しつつ、またリフィルしてきたＰＴＥを物
理アドレスデータ部９に格納する。
Ｏバス１３からの論理アドレス（Ｉ／Ｏ−ＴＬＢによる
論理アドレス空間の場合）はＩ／Ｏバスプロトコルに従
って、メモリバスＩ／Ｆ１０が論理アドレスをサンプリ
ング及び保持し、論理アドレスヒット・ミスチェック部
１１で論理アドレスタグ８と比較してヒット及びミスし
ているかを判定する。この結果は、第一の実施の形態と
同じくアドレス変換機構７に渡されるが、第二の実施の
形態では、Ｉ／Ｏキャッシュミス予測部１０８にもこの
情報が伝えられる。アドレス変換機構７では、論理アド
レスヒット・ミスチェック部１１でヒット判定された場
合は、物理アドレスデータ部９から物理アドレスを引い
てくる。もし、論理アドレスヒット・ミスチェック部１
１でミスと判定した場合は、第一の実施の形態と同様
に、システムメモリ２上のＩ／Ｏページテーブル３から
ＰＴＥをリフィルして物理アドレスを引いてきつつ、新
規のタグとしてのミスした論理アドレスを論理アドレス
タグ８に格納しつつ、またリフィルしてきたＰＴＥを物
理アドレスデータ部９に格納する。
【００６０】そのあと、今度は物理アドレスに変換され
たアドレスがバスブリッジ１２内のＩ／Ｏキャッシュに
ヒットするかミスするかをＩ／Ｏキャッシュタグ１０４
と変換された物理アドレスとでＩ／Ｏキャッシュアドレ
ス比較部１０６にてチェックされる。もし、ここで、Ｉ
／Ｏキャッシュヒットとなった場合は、Ｉ／Ｏキャッシ
ュデータ部１０５からデータを供給し、Ｉ／Ｏデバイス
ヘ渡すことになる。しかし、Ｉ／Ｏキャッシュミスの場
合は、Ｉ／Ｏ−ＴＬＢミスの場合と同じくキャッシュリ
フィルが必要であり、システムメモリ２からデータをロ
ードしてくるとともに、Ｉ／Ｏキャッシュデータ部１０
５にデータを格納する。
たアドレスがバスブリッジ１２内のＩ／Ｏキャッシュに
ヒットするかミスするかをＩ／Ｏキャッシュタグ１０４
と変換された物理アドレスとでＩ／Ｏキャッシュアドレ
ス比較部１０６にてチェックされる。もし、ここで、Ｉ
／Ｏキャッシュヒットとなった場合は、Ｉ／Ｏキャッシ
ュデータ部１０５からデータを供給し、Ｉ／Ｏデバイス
ヘ渡すことになる。しかし、Ｉ／Ｏキャッシュミスの場
合は、Ｉ／Ｏ−ＴＬＢミスの場合と同じくキャッシュリ
フィルが必要であり、システムメモリ２からデータをロ
ードしてくるとともに、Ｉ／Ｏキャッシュデータ部１０
５にデータを格納する。
【００６１】この動作でわかるように、論理アドレス−
物理アドレス変換機構でヒットし、かつＩ／Ｏキャッシ
ュでヒットすれば、論理アドレスによる利点を生かしな
がら、高速に変換でき、またＩ／Ｏキャッシュでさらに
ヒットすればＩ／Ｏデバイスからの要求に対して高速に
応答することが可能となる。
物理アドレス変換機構でヒットし、かつＩ／Ｏキャッシ
ュでヒットすれば、論理アドレスによる利点を生かしな
がら、高速に変換でき、またＩ／Ｏキャッシュでさらに
ヒットすればＩ／Ｏデバイスからの要求に対して高速に
応答することが可能となる。
【００６２】しかしながら、システムの動作状態やＩ／
Ｏバス１３に接続されているＩ／Ｏデバイスの挙動や構
成によっては、論理アドレス−物理アドレス変換機構で
ミスヒットし、さらにＩ／Ｏキャッシュでミスヒットす
るというケースがあり得る。特に、Ｉ／Ｏデバイスのう
ち、通信系・マルチメディア系のデバイスのように、転
送スループット（一定時間内にどのくらいデータ転送で
きるか）よりも転送レイテンシ（転送要求してから、デ
ータが要求元に最初のデータを供給できるまでの時間）
によって性能の上限が抑えられてしまうという場合があ
る。この場合、論理アドレス−物理アドレス変換機構と
Ｉ／Ｏキヤッシュ機構の併用と他の接続デバイスの影響
によって、両機構のミスヒットを結果的に頻発させ、か
えって性能を落としてしまう場合もあり得る。
Ｏバス１３に接続されているＩ／Ｏデバイスの挙動や構
成によっては、論理アドレス−物理アドレス変換機構で
ミスヒットし、さらにＩ／Ｏキャッシュでミスヒットす
るというケースがあり得る。特に、Ｉ／Ｏデバイスのう
ち、通信系・マルチメディア系のデバイスのように、転
送スループット（一定時間内にどのくらいデータ転送で
きるか）よりも転送レイテンシ（転送要求してから、デ
ータが要求元に最初のデータを供給できるまでの時間）
によって性能の上限が抑えられてしまうという場合があ
る。この場合、論理アドレス−物理アドレス変換機構と
Ｉ／Ｏキヤッシュ機構の併用と他の接続デバイスの影響
によって、両機構のミスヒットを結果的に頻発させ、か
えって性能を落としてしまう場合もあり得る。
【００６３】そこで、本発明の第二の実施の形態では、
論理アドレス−物理アドレス変換機構のミスとＩ／Ｏキ
ャッシュのミスの両者のミスの割合を内部のリソース
（エントリ数）を増やすことによって改善するのではな
く、論理アドレス−物理アドレス変換機構のミス情報か
ら、Ｉ／Ｏキャッシュ機構のミスを予測することによっ
てＩ／Ｏキャッシュミス率を改善しようとするものであ
る。
論理アドレス−物理アドレス変換機構のミスとＩ／Ｏキ
ャッシュのミスの両者のミスの割合を内部のリソース
（エントリ数）を増やすことによって改善するのではな
く、論理アドレス−物理アドレス変換機構のミス情報か
ら、Ｉ／Ｏキャッシュ機構のミスを予測することによっ
てＩ／Ｏキャッシュミス率を改善しようとするものであ
る。
【００６４】具体的にその予測機構を図８を参照しなが
ら説明する。論理アドレス−物理アドレス変換のうち、
Ｉ／Ｏ−ＴＬＢがミスヒットとなる（図８のステップ１
１１）とＩ／Ｏ−ＴＬＢＰＴＥのリフィル動作が起動
（図８のステップ１１２）され、システムメモリ２上の
Ｉ／Ｏページテーブル３からマッチするＰＴＥをリフィ
ルしようとしてくる。Ｉ／Ｏ−ＴＬＢがミスするという
ことは、今まで使用されなかった新規のＤＭＡが開始さ
れる場合と考えることができる。従って、新規のＤＭＡ
が開始されるのであるから、ＤＭＡのアドレスは、Ｉ／
Ｏ−ＴＬＢ内においてシーケンシャルなアドレスであ
る、そして、物理アドレスに変換後Ｉ／Ｏキャッシュを
引きに行くが、この物理アドレスも新規なシーケンシャ
ルアドレスであると予想することができる。従って、Ｉ
／Ｏキャッシュにおいてもミスする可能性は非常に高い
と予測することは自然なことである。
ら説明する。論理アドレス−物理アドレス変換のうち、
Ｉ／Ｏ−ＴＬＢがミスヒットとなる（図８のステップ１
１１）とＩ／Ｏ−ＴＬＢＰＴＥのリフィル動作が起動
（図８のステップ１１２）され、システムメモリ２上の
Ｉ／Ｏページテーブル３からマッチするＰＴＥをリフィ
ルしようとしてくる。Ｉ／Ｏ−ＴＬＢがミスするという
ことは、今まで使用されなかった新規のＤＭＡが開始さ
れる場合と考えることができる。従って、新規のＤＭＡ
が開始されるのであるから、ＤＭＡのアドレスは、Ｉ／
Ｏ−ＴＬＢ内においてシーケンシャルなアドレスであ
る、そして、物理アドレスに変換後Ｉ／Ｏキャッシュを
引きに行くが、この物理アドレスも新規なシーケンシャ
ルアドレスであると予想することができる。従って、Ｉ
／Ｏキャッシュにおいてもミスする可能性は非常に高い
と予測することは自然なことである。
【００６５】更に、このＴＬＢミスを契機に、ある一定
のデータ転送を行うまでは、シーケンシャルなアドレス
でＤＭＡ要求が発生することが予想される。従って、こ
のＩ／Ｏ−ＴＬＢミスを契機にして、この一番始めの物
理アドレスをスタートアドレスにして、一定のシーケン
シャルな物理アドレスで要求が発生する。既述のよう
に、Ｉ／Ｏ−ＴＬＢのページサイズはＩ／Ｏキヤッシュ
サイズよりもかなり大きいのであるから、Ｉ／Ｏ−ＴＬ
Ｂがミスし、かつその後Ｉ／Ｏキャッシュがミスであれ
ば、かなりの確度で一連のＤＭＡの始まりであり、Ｉ／
Ｏキャッシュミスしたキャッシュラインの次のアドレス
ラインもＤＭＡ要求されるという予測方式が十分成り立
つ。
のデータ転送を行うまでは、シーケンシャルなアドレス
でＤＭＡ要求が発生することが予想される。従って、こ
のＩ／Ｏ−ＴＬＢミスを契機にして、この一番始めの物
理アドレスをスタートアドレスにして、一定のシーケン
シャルな物理アドレスで要求が発生する。既述のよう
に、Ｉ／Ｏ−ＴＬＢのページサイズはＩ／Ｏキヤッシュ
サイズよりもかなり大きいのであるから、Ｉ／Ｏ−ＴＬ
Ｂがミスし、かつその後Ｉ／Ｏキャッシュがミスであれ
ば、かなりの確度で一連のＤＭＡの始まりであり、Ｉ／
Ｏキャッシュミスしたキャッシュラインの次のアドレス
ラインもＤＭＡ要求されるという予測方式が十分成り立
つ。
【００６６】この予測方式を使用したものが第二の実施
の形態である。これは端的に言えば、最初のＩ／Ｏ−Ｔ
ＬＢミス、かつＩ／Ｏキヤッシュミスを契機にして２つ
分のキャッシュラインをロードしてしまう方式である。
ここで注意しなければならないのは、２ライン分をロー
ドするためにはＩ／Ｏキャッシュラインを二つ分確保し
なければならないという点である。この二つのタグ属性
がダーティーであると、この２ライン分のキャッシュの
追い出しのためのライトバックが発生してしまい、かえ
って転送のロスが発生する場合がある。従って、このロ
スを抑えるために、追い出しポインタがダーティーライ
ンであった場合には予測のためのプリロードを実行しな
いで、通常通りＩ／Ｏキャッシュミスのロードだけを実
行する（図８のステップ１１３、１１４、１１７、１１
９、１２１）。
の形態である。これは端的に言えば、最初のＩ／Ｏ−Ｔ
ＬＢミス、かつＩ／Ｏキヤッシュミスを契機にして２つ
分のキャッシュラインをロードしてしまう方式である。
ここで注意しなければならないのは、２ライン分をロー
ドするためにはＩ／Ｏキャッシュラインを二つ分確保し
なければならないという点である。この二つのタグ属性
がダーティーであると、この２ライン分のキャッシュの
追い出しのためのライトバックが発生してしまい、かえ
って転送のロスが発生する場合がある。従って、このロ
スを抑えるために、追い出しポインタがダーティーライ
ンであった場合には予測のためのプリロードを実行しな
いで、通常通りＩ／Ｏキャッシュミスのロードだけを実
行する（図８のステップ１１３、１１４、１１７、１１
９、１２１）。
【００６７】しかし、ダーティーではなく、かつ予測の
ためのプリロードしようとするアドレスがＩ／Ｏキャッ
シュタグに無かった場合は（図８のステップ１１４、１
１５）プリロードを実行し（図８のステップ１１６、１
１８、１２０）、プリロードアドレスでＤＭＡ要求がな
された場合に、Ｉ／Ｏキャッシュとなるように制御する
ことができる。
ためのプリロードしようとするアドレスがＩ／Ｏキャッ
シュタグに無かった場合は（図８のステップ１１４、１
１５）プリロードを実行し（図８のステップ１１６、１
１８、１２０）、プリロードアドレスでＤＭＡ要求がな
された場合に、Ｉ／Ｏキャッシュとなるように制御する
ことができる。
【００６８】以上の動作を順をおって再度説明すると、
図８のステップ１１１でＩ／Ｏ−ＴＬＢミスが発生する
と、ステップ１１２ではＩ／Ｏ−ＴＬＢリフィル動作を
開始する。ステップ１１３では、リフィルＰＴＥを格納
しつつＩ／ＯキャッシュのＬＲＵをチェックし、ステッ
プ１１４では、Ｉ／Ｏキャッシュの追い出し対象タグの
属性をチェックする。タグがダーティーであれば、ステ
ップ１１５においてリフィルしたアドレスの次のライン
アドレスがＩ／Ｏキャッシュに存在しているかチェック
し、ステップ１１６では、Ｉ／Ｏ−ＴＬＢミスアドレス
でＩ／Ｏキャッシュのヒットチェックを行う。続いて、
ステップ１１８では、リフィルしたアドレスの次のライ
ンアドレスでプリロードを実行し、ステップ１１９でＩ
／Ｏ−ＴＬＢミスしたアドレスとその次のキャッシュラ
インアドレスで連続してロードを実行する。
図８のステップ１１１でＩ／Ｏ−ＴＬＢミスが発生する
と、ステップ１１２ではＩ／Ｏ−ＴＬＢリフィル動作を
開始する。ステップ１１３では、リフィルＰＴＥを格納
しつつＩ／ＯキャッシュのＬＲＵをチェックし、ステッ
プ１１４では、Ｉ／Ｏキャッシュの追い出し対象タグの
属性をチェックする。タグがダーティーであれば、ステ
ップ１１５においてリフィルしたアドレスの次のライン
アドレスがＩ／Ｏキャッシュに存在しているかチェック
し、ステップ１１６では、Ｉ／Ｏ−ＴＬＢミスアドレス
でＩ／Ｏキャッシュのヒットチェックを行う。続いて、
ステップ１１８では、リフィルしたアドレスの次のライ
ンアドレスでプリロードを実行し、ステップ１１９でＩ
／Ｏ−ＴＬＢミスしたアドレスとその次のキャッシュラ
インアドレスで連続してロードを実行する。
【００６９】一方、ステップ１１７では、Ｉ／Ｏ−ＴＬ
ＢミスアドレスでＩ／Ｏキヤッシュのヒットチェックを
行い、ステップ１１９でＩ／ＯデバイスヘＤＭＡデータ
を供給する。更に、ステップ１２１では、Ｉ／Ｏ−ＴＬ
ＢミスしたＩ／Ｏキャッシュラインアドレスでロードを
実行する。
ＢミスアドレスでＩ／Ｏキヤッシュのヒットチェックを
行い、ステップ１１９でＩ／ＯデバイスヘＤＭＡデータ
を供給する。更に、ステップ１２１では、Ｉ／Ｏ−ＴＬ
ＢミスしたＩ／Ｏキャッシュラインアドレスでロードを
実行する。
【００７０】次に、本発明の第三の実施の形態について
説明する。第三の実施の形態の構成に関しては、第一の
実施の形態と同じバスブリッジの構成を有していると考
えてよい。動作的に異なるのは、Ｉ／Ｏ−ＴＬＢミスと
なる論理アドレスのリフィル動作において、リフィルし
たＰＴＥのセーブに関して、実際にミスしたＰＴＥだけ
でなく、複数のＰＴＥを同時にセットしておき、後続の
論理アドレスで使用されるＴＬＢエントリをあらかじめ
用意しておくという制御をＰＴＥ更新・リフィル制御部
（図１の６）に行わせることである。これによって、連
続したＩ／Ｏ−ＴＬＢページサイズを越え、複数ページ
を使用して転送する論理ＤＭＡにおいて、ＤＭＡページ
の切れ目でミスが発生しなくなるため、スループット性
能が重要なデバイスの転送性能を保つことができるよう
になる。
説明する。第三の実施の形態の構成に関しては、第一の
実施の形態と同じバスブリッジの構成を有していると考
えてよい。動作的に異なるのは、Ｉ／Ｏ−ＴＬＢミスと
なる論理アドレスのリフィル動作において、リフィルし
たＰＴＥのセーブに関して、実際にミスしたＰＴＥだけ
でなく、複数のＰＴＥを同時にセットしておき、後続の
論理アドレスで使用されるＴＬＢエントリをあらかじめ
用意しておくという制御をＰＴＥ更新・リフィル制御部
（図１の６）に行わせることである。これによって、連
続したＩ／Ｏ−ＴＬＢページサイズを越え、複数ページ
を使用して転送する論理ＤＭＡにおいて、ＤＭＡページ
の切れ目でミスが発生しなくなるため、スループット性
能が重要なデバイスの転送性能を保つことができるよう
になる。
【００７１】第三の実施の形態を図９を参照して更に詳
細に説明する。Ｉ／Ｏ−ＴＬＢを使用する論理ＤＭＡ
で、Ｉ／Ｏ−ＴＬＢがミスする（図９の１３１）と、ミ
スしたＰＴＥをリフィルする動作が行われる（図９の１
３２）。このリフィルは通常のリードとみかけ上はまっ
たく同じ（図９の１３３）で、このリードデータサイズ
は、キャッシュサイズ単位で行われると仮定し、このサ
イズを６４Ｂと仮定する。従って、ＰＴＥリフィルはＰ
ＴＥのサイズにもよるが、通常、アドレス情報とその属
性情報だけを含むだけなので、１ＰＴＥサイズは８バイ
ト程度と仮定すれば十分である。スループット重視のメ
モリバスにおいては、Ｉ／Ｏデバイス等から比較的短い
バイト数の転送をメモリバス上に出してしまうことによ
るメモリバスのスループット性能の低下を回避するため
に、第二の実施の形態で示したようなＩ／Ｏキャッシュ
を導入することが多い。この第三の実施の形態ではこれ
については言及しないが、メモリバスはキャッシュライ
ンサイズ（この場合はＣＰＵのキヤッシュラインサイズ
としてもよい）でアクセスすることを前提条件としてい
るため、８バイト程度のＰＴＥリフィルでもそれに付随
する余計なデータを持ってくることがある。実際は、こ
の余計なデータは、Ｉ／Ｏページテーブルから持ってく
るため、他の論理アドレスに対するＰＴＥであることが
多いが、第一の実施の形態に見られるように、実際にミ
スしたＰＴＥしか使用されないことが普通といってもよ
い。
細に説明する。Ｉ／Ｏ−ＴＬＢを使用する論理ＤＭＡ
で、Ｉ／Ｏ−ＴＬＢがミスする（図９の１３１）と、ミ
スしたＰＴＥをリフィルする動作が行われる（図９の１
３２）。このリフィルは通常のリードとみかけ上はまっ
たく同じ（図９の１３３）で、このリードデータサイズ
は、キャッシュサイズ単位で行われると仮定し、このサ
イズを６４Ｂと仮定する。従って、ＰＴＥリフィルはＰ
ＴＥのサイズにもよるが、通常、アドレス情報とその属
性情報だけを含むだけなので、１ＰＴＥサイズは８バイ
ト程度と仮定すれば十分である。スループット重視のメ
モリバスにおいては、Ｉ／Ｏデバイス等から比較的短い
バイト数の転送をメモリバス上に出してしまうことによ
るメモリバスのスループット性能の低下を回避するため
に、第二の実施の形態で示したようなＩ／Ｏキャッシュ
を導入することが多い。この第三の実施の形態ではこれ
については言及しないが、メモリバスはキャッシュライ
ンサイズ（この場合はＣＰＵのキヤッシュラインサイズ
としてもよい）でアクセスすることを前提条件としてい
るため、８バイト程度のＰＴＥリフィルでもそれに付随
する余計なデータを持ってくることがある。実際は、こ
の余計なデータは、Ｉ／Ｏページテーブルから持ってく
るため、他の論理アドレスに対するＰＴＥであることが
多いが、第一の実施の形態に見られるように、実際にミ
スしたＰＴＥしか使用されないことが普通といってもよ
い。
【００７２】そこで、実際にミスしてリフィルしたＰＴ
Ｅの他に余分にデータを持ってきているのであるから、
このデータを実際にＰＴＥとして使用するようにソフト
ウェア上でＩ／Ｏページテーブルを用意できれば、Ｉ／
Ｏ−ＴＬＢによる論理ＤＭＡ方式でもＴＬＢミスの確率
を減らすことが可能となる。このために、Ｉ／Ｏぺージ
テーブル中の属性で、従来の有効ビット（Ｖビット）以
外に、図１０に示すように、マルチリフィルビット（Ｍ
ビット）を用意する。リフィルしてきたＰＴＥ属性でこ
のＭビットをチェックし（図９のステップ１３４）、こ
れが有効であった場合には、同時にリフィルしたＰＴＥ
をもあわせて内部に保持する（図９のステップ１３
５）。この時、オペレーティングシステムやドライバソ
フトなどでＩ／Ｏページテーブルを用意するとき、Ｉ／
Ｏページテーブルの並びは、Ｍビットが連続有効になっ
ている並びの間は、論理アドレスのように連続した並び
になるようにしておく。このようにしておくと、ミスし
たＰＴＥを基点にして後続のエントリでＭビットがつい
ている場合は、論理アドレスのように連続したＩ／Ｏ−
ＴＬＢページになるようにできる。また、内部に保持す
るときにも、このＭビットもあわせて保存しておく（図
９のステップ１３７）。
Ｅの他に余分にデータを持ってきているのであるから、
このデータを実際にＰＴＥとして使用するようにソフト
ウェア上でＩ／Ｏページテーブルを用意できれば、Ｉ／
Ｏ−ＴＬＢによる論理ＤＭＡ方式でもＴＬＢミスの確率
を減らすことが可能となる。このために、Ｉ／Ｏぺージ
テーブル中の属性で、従来の有効ビット（Ｖビット）以
外に、図１０に示すように、マルチリフィルビット（Ｍ
ビット）を用意する。リフィルしてきたＰＴＥ属性でこ
のＭビットをチェックし（図９のステップ１３４）、こ
れが有効であった場合には、同時にリフィルしたＰＴＥ
をもあわせて内部に保持する（図９のステップ１３
５）。この時、オペレーティングシステムやドライバソ
フトなどでＩ／Ｏページテーブルを用意するとき、Ｉ／
Ｏページテーブルの並びは、Ｍビットが連続有効になっ
ている並びの間は、論理アドレスのように連続した並び
になるようにしておく。このようにしておくと、ミスし
たＰＴＥを基点にして後続のエントリでＭビットがつい
ている場合は、論理アドレスのように連続したＩ／Ｏ−
ＴＬＢページになるようにできる。また、内部に保持す
るときにも、このＭビットもあわせて保存しておく（図
９のステップ１３７）。
【００７３】このあと、リフィルしてきたＰＴＥを使用
して論理アドレス一物理アドレス変換を行い論理ＤＭＡ
アクセスを終える（図９のステップ１３９）。次のＤＭ
ＡでＴＬＢミスが発生し、ＴＬＢの更新のため、追い出
し対象のタグの属性がＭビット有効であるかどうかのチ
ェックを行う（図９のステップ１４０）。もしここで、
追い出し対象のＴＬＢタグがＭビット有効であつた場合
には、実際にＴＬＢミスしたタグのみをセーブし、同時
にリフィルしてきてＭビット属性が有効なタグはセーブ
しないようにする（図９のステップ１４２）。
して論理アドレス一物理アドレス変換を行い論理ＤＭＡ
アクセスを終える（図９のステップ１３９）。次のＤＭ
ＡでＴＬＢミスが発生し、ＴＬＢの更新のため、追い出
し対象のタグの属性がＭビット有効であるかどうかのチ
ェックを行う（図９のステップ１４０）。もしここで、
追い出し対象のＴＬＢタグがＭビット有効であつた場合
には、実際にＴＬＢミスしたタグのみをセーブし、同時
にリフィルしてきてＭビット属性が有効なタグはセーブ
しないようにする（図９のステップ１４２）。
【００７４】なぜならば、リフィルによる追い出し対象
のＴＬＢタグでＭビット有効になっている場合、このタ
グは連続したページの一つとして使用されるためにセー
ブされたものである。そして、追い出し対象の属性がＭ
ビットであった場合、この追い出しに加えて、同時にリ
フィルしてきたＰＴＥをセーブしてしまうと、更にもう
一つのＴＬＢタグを更新してしまう可能性がある。もし
更新してしまうと、追い出しと更新で２個以上のＴＬＢ
タグがバスブリッジ内から一旦無くなってしまうことに
なる。そして、複数のＩ／Ｏデバイスが同時に動作して
いる場合、お互いのＴＬＢエントリをこのマルチリフィ
ルによって食い合ってしまい、結果的にＴＬＢミスの確
率を増大させてしまうおそれがある。つまり、Ｍビット
が有効であっても、追い出し対象がＭビットになってい
る場合は、実際にミスしたＰＴＥのみを保持するように
し、ＴＬＢエントリに対する、このようなスラッシング
の確率を減らすようにすることで、マルチリフィルの効
果を減じさせないようにすることができる。
のＴＬＢタグでＭビット有効になっている場合、このタ
グは連続したページの一つとして使用されるためにセー
ブされたものである。そして、追い出し対象の属性がＭ
ビットであった場合、この追い出しに加えて、同時にリ
フィルしてきたＰＴＥをセーブしてしまうと、更にもう
一つのＴＬＢタグを更新してしまう可能性がある。もし
更新してしまうと、追い出しと更新で２個以上のＴＬＢ
タグがバスブリッジ内から一旦無くなってしまうことに
なる。そして、複数のＩ／Ｏデバイスが同時に動作して
いる場合、お互いのＴＬＢエントリをこのマルチリフィ
ルによって食い合ってしまい、結果的にＴＬＢミスの確
率を増大させてしまうおそれがある。つまり、Ｍビット
が有効であっても、追い出し対象がＭビットになってい
る場合は、実際にミスしたＰＴＥのみを保持するように
し、ＴＬＢエントリに対する、このようなスラッシング
の確率を減らすようにすることで、マルチリフィルの効
果を減じさせないようにすることができる。
【００７５】なお、もし追い出し対象がＭビット有効で
なかった場合は、追い出しアルゴリズムをＬＲＵなど有
効な更新アルゴリズムを採用していれば、追い出し対象
のＴＬＢエントリは、その意味として、１ページ分の論
理ＤＭＡが一番使用頻度が低いことを表していることに
なる。言い換えれば、最近は使用されていないというこ
とは、そのページを使用したＤＭＡは終わったとも判断
できる。それ故、リフィル対象のＰＴＥだけでなく同時
にロードしてきたＰＴＥもあわせて次の追い出し対象の
エントリ部分にセットするようにする（図９のステップ
１４１）。
なかった場合は、追い出しアルゴリズムをＬＲＵなど有
効な更新アルゴリズムを採用していれば、追い出し対象
のＴＬＢエントリは、その意味として、１ページ分の論
理ＤＭＡが一番使用頻度が低いことを表していることに
なる。言い換えれば、最近は使用されていないというこ
とは、そのページを使用したＤＭＡは終わったとも判断
できる。それ故、リフィル対象のＰＴＥだけでなく同時
にロードしてきたＰＴＥもあわせて次の追い出し対象の
エントリ部分にセットするようにする（図９のステップ
１４１）。
【００７６】以上の動作を順をおって再度説明する。ス
テップ１３１では、パワーオンリセット後、Ｉ／Ｏ−Ｔ
ＬＢミスが発生する。すると、ステップ１３２では、Ｉ
／Ｏ−ＴＬＢミスによるＰＴＥリフィル動作を開始す
る。次に、ステップ１３３では、リフィルしたＰＴＥを
含むテーブルデータをロードする。ステップ１３４で
は、ロードしてきたＰＴＥの属性フィールドでＭビット
が有効になっているかのチェックを行い、有効であれば
ステップ１３５でＴＬＢミスしたＰＴＥとともに同時に
ロードしてきたＰＴＥをセットする。続いて、ステップ
１３７では、ＴＬＢミスして一括ロードしてきたＰＴＥ
エントリ群を対応する論理アドレスとしてタグに登録し
つつ、Ｍビット情報もあわせて保存する。ステップ１３
９においては、論理アドレス一物理アドレス変換を行っ
た後、ＤＭＡアクセスを行い、ステップ１４０で後続の
ＤＭＡでＴＬＢミスとなり、かつ追い出し対象がＭビッ
ト有効かどうかをチェックする。Ｍビットが有効であれ
ば、ステップ１４０では、ＴＬＢのミスタグのみを保存
する。Ｍビットが無効であれば、ステップ１４１におい
て、ＴＬＢのミスタグと同時にロードしてきたＰＴＥも
保存する。
テップ１３１では、パワーオンリセット後、Ｉ／Ｏ−Ｔ
ＬＢミスが発生する。すると、ステップ１３２では、Ｉ
／Ｏ−ＴＬＢミスによるＰＴＥリフィル動作を開始す
る。次に、ステップ１３３では、リフィルしたＰＴＥを
含むテーブルデータをロードする。ステップ１３４で
は、ロードしてきたＰＴＥの属性フィールドでＭビット
が有効になっているかのチェックを行い、有効であれば
ステップ１３５でＴＬＢミスしたＰＴＥとともに同時に
ロードしてきたＰＴＥをセットする。続いて、ステップ
１３７では、ＴＬＢミスして一括ロードしてきたＰＴＥ
エントリ群を対応する論理アドレスとしてタグに登録し
つつ、Ｍビット情報もあわせて保存する。ステップ１３
９においては、論理アドレス一物理アドレス変換を行っ
た後、ＤＭＡアクセスを行い、ステップ１４０で後続の
ＤＭＡでＴＬＢミスとなり、かつ追い出し対象がＭビッ
ト有効かどうかをチェックする。Ｍビットが有効であれ
ば、ステップ１４０では、ＴＬＢのミスタグのみを保存
する。Ｍビットが無効であれば、ステップ１４１におい
て、ＴＬＢのミスタグと同時にロードしてきたＰＴＥも
保存する。
【００７７】一方、ステップ１３４においてＭビットが
有効でなければ、ステップ１３６ではミスしたＰＴＥの
みをセーブする。続いて、ステップ１３８では、論理ア
ドレス一物理アドレス変換を行った後、ＤＭＡアクセス
を行う。
有効でなければ、ステップ１３６ではミスしたＰＴＥの
みをセーブする。続いて、ステップ１３８では、論理ア
ドレス一物理アドレス変換を行った後、ＤＭＡアクセス
を行う。
【００７８】なお、本発明においては、同時にセットす
るべきＰＴＥエントリは、Ｍビットがついているからと
いって、いくらでもセットできるわけではない。すなわ
ち、同時にセットするべきＰＴＥエントリは、メモリバ
スに内蔵されているＴＬＢエントリの資源数やＩ／Ｏバ
スに接続されたデバイスの数や特性によって可変となる
パラメータであって、本発明の範囲外であることは言う
までもない。また、更新アルゴリズムに関しても同様に
本発明の範囲外である。
るべきＰＴＥエントリは、Ｍビットがついているからと
いって、いくらでもセットできるわけではない。すなわ
ち、同時にセットするべきＰＴＥエントリは、メモリバ
スに内蔵されているＴＬＢエントリの資源数やＩ／Ｏバ
スに接続されたデバイスの数や特性によって可変となる
パラメータであって、本発明の範囲外であることは言う
までもない。また、更新アルゴリズムに関しても同様に
本発明の範囲外である。
【００７９】次に、第四の実施の形態を図１１を参照し
ながら説明する。第四の実施の形態は、第一の実施の形
態の構成を基にして、ＤＭＡ要求の時間的間隔は比較的
長いが、即時性を要求されるレイテンシ型デバイスの即
時性能（レイテンシ性能）を確保することを目指した構
成になっている。このメモリバスにおいて特徴的なこと
は、Ｉ／Ｏバスアービタ１４を有していることである。
メモリバスの一般的な構成から言えば、Ｉ／Ｏバスアー
ビタ１４を有していることは特殊なことではない。
ながら説明する。第四の実施の形態は、第一の実施の形
態の構成を基にして、ＤＭＡ要求の時間的間隔は比較的
長いが、即時性を要求されるレイテンシ型デバイスの即
時性能（レイテンシ性能）を確保することを目指した構
成になっている。このメモリバスにおいて特徴的なこと
は、Ｉ／Ｏバスアービタ１４を有していることである。
メモリバスの一般的な構成から言えば、Ｉ／Ｏバスアー
ビタ１４を有していることは特殊なことではない。
【００８０】本第四の実施の形態において、このＩ／Ｏ
バスアービタ１４を持つことによって、どのＩ／Ｏデバ
イスが現在ＤＭＡを実行しているのかという情報をデバ
イス単位に持つリクエスト要求線ＲＥＱ、リクエスト許
可線ＧＮＴを使用して特定することができる。このた
め、レイテンシ型デバイスのためにＩ／Ｏ−ＴＬＢ資源
をあらかじめ別管理しておくことができる。この別管理
の方法に関しては、種々の方法があり、デバイス単位に
どのようにＩ／Ｏ−ＴＬＢと割り付けるのかについて
は、本発明の範囲外である。しかしながら、このような
方式によれば、スループット型デバイスの影響を受けず
にレイテンシ型デバイスのＩ／Ｏ−ＴＬＢが常に確保さ
れていることになるため、必要以上にＩ／Ｏ−ＴＬＢミ
スが発生することが無くなる。
バスアービタ１４を持つことによって、どのＩ／Ｏデバ
イスが現在ＤＭＡを実行しているのかという情報をデバ
イス単位に持つリクエスト要求線ＲＥＱ、リクエスト許
可線ＧＮＴを使用して特定することができる。このた
め、レイテンシ型デバイスのためにＩ／Ｏ−ＴＬＢ資源
をあらかじめ別管理しておくことができる。この別管理
の方法に関しては、種々の方法があり、デバイス単位に
どのようにＩ／Ｏ−ＴＬＢと割り付けるのかについて
は、本発明の範囲外である。しかしながら、このような
方式によれば、スループット型デバイスの影響を受けず
にレイテンシ型デバイスのＩ／Ｏ−ＴＬＢが常に確保さ
れていることになるため、必要以上にＩ／Ｏ−ＴＬＢミ
スが発生することが無くなる。
【００８１】
【発明の効果】第一の効果は、論理ＤＭＡ機構を採用す
るとともに、２つの異なる論理アドレス一物理アドレス
変換機構を論理アドレス空間のエリアによって簡単に使
い分けることができるため、Ｉ／Ｏデバイスのアドレッ
シング制限に関らず、ＤＭＡ転送ができるだけでなく、
高速なアドレス変換とソフトウェア上での柔軟性・統一
性を図ることができるということである。これによっ
て、ＤＭＡ転送において柔軟なＤＭＡアドレス空間の管
理を可能としつつ、高速なアドレス変換が可能となるた
め、アドレス変換に伴う転送性能の劣化を大幅に低減す
ることが可能となる。その理由は、Ｉ／Ｏ−ＴＬＢによ
る論理ＤＭＡ機構の他にアドレス再マッピング機構を併
用し、論理空間のアクセス範囲によって容易に使い分け
ることができるからである。
るとともに、２つの異なる論理アドレス一物理アドレス
変換機構を論理アドレス空間のエリアによって簡単に使
い分けることができるため、Ｉ／Ｏデバイスのアドレッ
シング制限に関らず、ＤＭＡ転送ができるだけでなく、
高速なアドレス変換とソフトウェア上での柔軟性・統一
性を図ることができるということである。これによっ
て、ＤＭＡ転送において柔軟なＤＭＡアドレス空間の管
理を可能としつつ、高速なアドレス変換が可能となるた
め、アドレス変換に伴う転送性能の劣化を大幅に低減す
ることが可能となる。その理由は、Ｉ／Ｏ−ＴＬＢによ
る論理ＤＭＡ機構の他にアドレス再マッピング機構を併
用し、論理空間のアクセス範囲によって容易に使い分け
ることができるからである。
【００８２】第二の効果は、上記第一の効果を有する論
理ＤＭＡ機構を採用するとともに、Ｉ／Ｏキャッシュ機
構を併用し、両者が別個に動作するのではなく、両者が
連携して動作する機構を導入したことによって、Ｉ／Ｏ
−ＴＬＢミスとＩ／Ｏキャッシュミスの同時発生による
転送性能への影響を大幅に抑えることができるというこ
とである。これによって、論理ＤＭＡ機構によるＤＭＡ
アドレスの柔軟な管理を可能としつつ、Ｉ／Ｏキャッシ
ュヒットによる論理ＤＭＡ転送の高速性を保ちながら、
Ｉ／Ｏ−ＴＬＢミスとＩ／Ｏキャッシュミスヒットの同
時発生を原因とする性能劣化を極力抑えることが可能に
なる。その理由は、Ｉ／Ｏ−ＴＬＢミス時にＩ／Ｏキャ
ッシュのミスを予測する機構を導入することにより、連
続してＩ／Ｏキャッシュミスを発生する確率を低減させ
ることができるためである。
理ＤＭＡ機構を採用するとともに、Ｉ／Ｏキャッシュ機
構を併用し、両者が別個に動作するのではなく、両者が
連携して動作する機構を導入したことによって、Ｉ／Ｏ
−ＴＬＢミスとＩ／Ｏキャッシュミスの同時発生による
転送性能への影響を大幅に抑えることができるというこ
とである。これによって、論理ＤＭＡ機構によるＤＭＡ
アドレスの柔軟な管理を可能としつつ、Ｉ／Ｏキャッシ
ュヒットによる論理ＤＭＡ転送の高速性を保ちながら、
Ｉ／Ｏ−ＴＬＢミスとＩ／Ｏキャッシュミスヒットの同
時発生を原因とする性能劣化を極力抑えることが可能に
なる。その理由は、Ｉ／Ｏ−ＴＬＢミス時にＩ／Ｏキャ
ッシュのミスを予測する機構を導入することにより、連
続してＩ／Ｏキャッシュミスを発生する確率を低減させ
ることができるためである。
【００８３】第三の効果は、第三の実施の形態の説明に
おいて明らかなように、Ｉ／Ｏ−ＴＬＢにより複数のＰ
ＴＥをリフィルし、このなかにＭビットを新設すること
によって複数の論理ページを使用して論理ＤＭＡを行う
Ｉ／Ｏデバイスのスループット性能を確保することがで
きるという点にある。その理由は、Ｉ／Ｏ−ＴＬＢの属
性にＭビットという属性を定義し、これが有効な場合
は、複数の論理ページをつなげて論理ＤＭＡを行うこと
を示唆するために、あらかじめ連続した論理ページのＰ
ＴＥを通常の１回分のＴＬＢミスによってロードして備
えることができるためである。
おいて明らかなように、Ｉ／Ｏ−ＴＬＢにより複数のＰ
ＴＥをリフィルし、このなかにＭビットを新設すること
によって複数の論理ページを使用して論理ＤＭＡを行う
Ｉ／Ｏデバイスのスループット性能を確保することがで
きるという点にある。その理由は、Ｉ／Ｏ−ＴＬＢの属
性にＭビットという属性を定義し、これが有効な場合
は、複数の論理ページをつなげて論理ＤＭＡを行うこと
を示唆するために、あらかじめ連続した論理ページのＰ
ＴＥを通常の１回分のＴＬＢミスによってロードして備
えることができるためである。
【００８４】第四の効果は、第四の実施の形態の説明に
おいて明らかなように、レイテンシ型デバイスとスルー
プット型デバイスが混在しても、スループット型デバイ
スにＩ／Ｏ−ＴＬＢエントリを占有されることがなくな
るため、レイテンシ型デバイスのＤＭＡアクセスの即時
性を保証しやすいという効果がある。その理由は、バス
ブリッジにおいてＩ／Ｏバスアービタを備えることによ
つて、現在実行中のＤＭＡデバイスを特定し、他のデバ
イスによってＩ／Ｏ一ＴＬＢが占有されないように別管
理することによって、Ｉ／Ｏ−ＴＬＢがデバイスの特性
に影響されず確保されている方式を持つことによる。
おいて明らかなように、レイテンシ型デバイスとスルー
プット型デバイスが混在しても、スループット型デバイ
スにＩ／Ｏ−ＴＬＢエントリを占有されることがなくな
るため、レイテンシ型デバイスのＤＭＡアクセスの即時
性を保証しやすいという効果がある。その理由は、バス
ブリッジにおいてＩ／Ｏバスアービタを備えることによ
つて、現在実行中のＤＭＡデバイスを特定し、他のデバ
イスによってＩ／Ｏ一ＴＬＢが占有されないように別管
理することによって、Ｉ／Ｏ−ＴＬＢがデバイスの特性
に影響されず確保されている方式を持つことによる。
【図１】本発明の第一、第三の実施の形態の構成を示し
た図である。
た図である。
【図２】本発明における論理ＤＭＡ空間と物理ＤＭＡ空
間の関係の一例を示す図である。
間の関係の一例を示す図である。
【図３】本発明における論理アドレス−物理アドレス変
換フローの一例を示した図である。
換フローの一例を示した図である。
【図４】本発明におけるＩ／Ｏ−ＴＬＢ機構による論理
アドレスから物理アドレスを生成する例を示した図であ
る。
アドレスから物理アドレスを生成する例を示した図であ
る。
【図５】本発明におけるＩ／Ｏ−ＴＬＢ機構においてミ
スした場合のリフィルアドレス生成方法の一例を示した
図である。
スした場合のリフィルアドレス生成方法の一例を示した
図である。
【図６】本発明におけるアドレス再マッピング機構によ
る論理アドレスから物理アドレスを生成する一例を示し
た図である。
る論理アドレスから物理アドレスを生成する一例を示し
た図である。
【図７】本発明における第二の実施の形態の構成を示し
た図である。
た図である。
【図８】第二の実施の形態におけるＩ／Ｏキャッシュミ
ス予測機構を説明する動作フロー図である。
ス予測機構を説明する動作フロー図である。
【図９】本発明における第三の実施の形態の動作を説明
するためのフローチャート図である。
するためのフローチャート図である。
【図１０】第三の実施の形態におけるＩ／Ｏページテー
ブルの構成の一例を示した図である。
ブルの構成の一例を示した図である。
【図１１】本発明における第四の実施の形態の構成を示
した図である。
した図である。
１ ＣＰＵ ２ システムメモリ ３ Ｉ／Ｏページテーブル ４ メモリバス ５ メモリバスＩ／Ｆ ６ ＰＴＥ更新・リフィル制御部 ７ アドレス変換機構 ８ 論理アドレスタグ部 ９ 物理アドレスデータ部 １０ Ｉ／ＯバスＩ／Ｆ １１ 論理アドレスヒット・ミスチェック部 １２ バスブリッジ １３ Ｉ／Ｏバス １４ Ｉ／Ｏバスアービタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−187286（ＪＰ，Ａ) 特開 平７−281947（ＪＰ，Ａ) 特開 昭60−89266（ＪＰ，Ａ) 特開 平８−227383（ＪＰ，Ａ) 特開 平８−335188（ＪＰ，Ａ) 特開 平９−91199（ＪＰ，Ａ) 特開 平５−88891（ＪＰ，Ａ) 特開 平５−143456（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/02,12/10,13/14 G06F 13/36,15/163
Claims (4)
- 【請求項１】 メモリバスとＩ／Ｏバスを相互に接続す
るためのバスブリッジにおいて、前記Ｉ／Ｏバスから前
記メモリバスへの転送アドレスは論理アドレスであり、
バスブリッジを経由した後の前記メモリバスへのアクセ
スアドレスを物理アドレスとして変換するアドレス変換
機構を有し、該アドレス変換機構はＩ／Ｏデバイスによ
るメモリアクセスの論理アドレスがアドレス再マッピン
グ空間、Ｉ／Ｏ−ＴＬＢ空間のいずれに相当するかに応
じて、複数の変換方式を使い分けてアドレス変換するこ
とを可能とするバスブリッジ。 - 【請求項２】 請求項１記載のバスブリッジにおいて、
内部にメモリバス上のメモリデータのコピーとそのコヒ
ーレンシー制御機能を有するＩ／Ｏキャッシュ機構を有
し、該Ｉ／Ｏキャッシュ機構と前記アドレス変換機構が
相互に連携し、前記Ｉ／Ｏキャッシュのヒット率を向上
させるべく前記Ｉ／Ｏデバイスから前記メモリバスへの
転送アドレスを予測し、前もって必要なメモリデータを
保持する機構を有するバスブリッジ。 - 【請求項３】 請求項１記載のバスブリッジにおいて、
ブリッジ内のアドレス変換テーブルのミスにともなう変
換テーブルのメモリ上のアドレス変換テーブル本体から
ミスエントリを引くためのリフィル処理において、ミス
した変換テーブルエントリのみをリフィルするだけでな
く、予測機構によってミスしたアドレス変換テーブルエ
ントリ以外の変換テーブルエントリを同時にリフィルす
る機構を有するバスブリッジ。 - 【請求項４】 請求項１記載のバスブリッジにおいて、
前記Ｉ／Ｏデバイスからの論理アドレスを物理アドレス
へ変換するアドレス変換機構で、このアドレス変換機構
用の内部アドレス変換テーブルの更新方法に関して、転
送レートの異なるデバイスが接続された場合でも、転送
レートの高いデバイスによるミスアクセスが集中しても
すべてのアドレス変換テーブルエントリがこのデバイス
によって占有されないようにすることによって、転送レ
ートの低いデバイスが、転送レートの高いデバイスと混
在しても、一定のヒット率を確保することができるよう
に構成したことを特徴とするバスブリッジ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17418797A JP3264319B2 (ja) | 1997-06-30 | 1997-06-30 | バスブリッジ |
| US09/106,207 US6128684A (en) | 1997-06-30 | 1998-06-29 | Bus bridge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17418797A JP3264319B2 (ja) | 1997-06-30 | 1997-06-30 | バスブリッジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125033A JPH1125033A (ja) | 1999-01-29 |
| JP3264319B2 true JP3264319B2 (ja) | 2002-03-11 |
Family
ID=15974250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17418797A Expired - Fee Related JP3264319B2 (ja) | 1997-06-30 | 1997-06-30 | バスブリッジ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6128684A (ja) |
| JP (1) | JP3264319B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333929B1 (en) * | 1997-08-29 | 2001-12-25 | Intel Corporation | Packet format for a distributed system |
| US6367030B1 (en) * | 1997-10-09 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Address conversion circuit and address conversion system with redundancy decision circuitry |
| US7007126B2 (en) * | 1998-02-13 | 2006-02-28 | Intel Corporation | Accessing a primary bus messaging unit from a secondary bus through a PCI bridge |
| US6574682B1 (en) * | 1999-11-23 | 2003-06-03 | Zilog, Inc. | Data flow enhancement for processor architectures with cache |
| US6633967B1 (en) * | 2000-08-31 | 2003-10-14 | Hewlett-Packard Development Company, L.P. | Coherent translation look-aside buffer |
| US6804741B2 (en) * | 2002-01-16 | 2004-10-12 | Hewlett-Packard Development Company, L.P. | Coherent memory mapping tables for host I/O bridge |
| US6931471B2 (en) * | 2002-04-04 | 2005-08-16 | International Business Machines Corporation | Method, apparatus, and computer program product for migrating data subject to access by input/output devices |
| US7178139B2 (en) * | 2002-08-27 | 2007-02-13 | Delphi Technologies, Inc. | Executable file system for an embedded computer |
| US20040193771A1 (en) * | 2003-03-31 | 2004-09-30 | Ebner Sharon M. | Method, apparatus, and system for processing a plurality of outstanding data requests |
| JP2006072473A (ja) * | 2004-08-31 | 2006-03-16 | Fuji Xerox Co Ltd | データ転送方法および装置 |
| US8706942B2 (en) * | 2004-12-29 | 2014-04-22 | Intel Corporation | Direct memory access (DMA) address translation between peer-to-peer input/output (I/O) devices |
| US20060190655A1 (en) * | 2005-02-24 | 2006-08-24 | International Business Machines Corporation | Apparatus and method for transaction tag mapping between bus domains |
| US7469312B2 (en) * | 2005-02-24 | 2008-12-23 | International Business Machines Corporation | Computer system bus bridge |
| US20060288130A1 (en) * | 2005-06-21 | 2006-12-21 | Rajesh Madukkarumukumana | Address window support for direct memory access translation |
| US7673116B2 (en) * | 2006-01-17 | 2010-03-02 | Advanced Micro Devices, Inc. | Input/output memory management unit that implements memory attributes based on translation data |
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| CN101326501B (zh) * | 2006-04-06 | 2010-12-15 | 索尼株式会社 | 电桥、处理器单元、信息处理装置以及存取控制方法 |
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| US7849287B2 (en) * | 2006-11-13 | 2010-12-07 | Advanced Micro Devices, Inc. | Efficiently controlling special memory mapped system accesses |
| KR101612922B1 (ko) * | 2009-06-09 | 2016-04-15 | 삼성전자주식회사 | 메모리 시스템 및 메모리 시스템 관리 방법 |
| JP2011018182A (ja) * | 2009-07-08 | 2011-01-27 | Panasonic Corp | アドレス変換装置 |
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| US8631212B2 (en) | 2011-09-25 | 2014-01-14 | Advanced Micro Devices, Inc. | Input/output memory management unit with protection mode for preventing memory access by I/O devices |
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