JP2000250813A - Ｉ／ｏキャッシュ・メモリにおけるデータ管理方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】非同期Ｉ／Ｏキャッシュにおいて、高度なキャ
ッシュ・メモリ管理を実現するシステム及び方法を提供
する。 【解決手段】デバイスによるシステム・メモリのデータ
要求が発生し、要求されたデータが現在キャッシュ・メ
モリ１２８のデータ記憶領域２０４に存在しないことを
識別するステップと、システム・メモリからデータ記憶
領域２０４にデータを読み出すステップを備える。キャ
ッシュ・メモリを評価して、データ記憶領域２０４内で
所定のサイズ以上の領域が直ちに使用可能かどうかを判
断する。更に、所定のサイズ以上の領域が直ちに使用で
きない場合にのみ、データ記憶領域２０４内のデータの
一部をフラッシュする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にメモリ管理
システムに関し、特に非同期Ｉ／Ｏキャッシュ・メモリ
内のデータを管理するシステムに関する。

【０００２】

【従来の技術】コンピュータ・システムの設計において
は、より高速でより効率的なコンピュータ・システムを
絶えず設計し続けることが主要な目標である。このた
め、従来の高性能コンピュータ・システムのほとんどは
キャッシュ・メモリを備えている。周知のとおり、キャ
ッシュ・メモリは、システム性能を向上するためにコン
ピュータ・システム内のマイクロプロセッサとメイン・
メモリの間に配置した高速メモリである。一般に、キャ
ッシュ・メモリ（又はキャッシュ）はプログラム実行中
に中央処理装置（ＣＰＵ：Central Processing Unit）
が頻繁に使用するメイン・メモリ・データの一部のコピ
ーを格納する。キャッシュへのアクセス時間はメイン・
メモリへのアクセス時間よりも短いので、全体のアクセ
ス時間を短縮することができる。

【０００３】データ記憶システムでキャッシュ・メモリ
を使用すると、通常の条件下では比較的大きな低速のメ
イン・メモリに比較的高速でアクセスすることができ
る。キャッシュ・メモリは、比較的小さな高速メモリで
あり、メイン・メモリに記憶したデータの一部をいつで
も格納することができる。又、キャッシュ・メモリに
は、キャッシュ・ディレクトリ、すなわちキャッシュに
格納したデータ要素のインデックスが存在する。キャッ
シュ・ディレクトリを参照すれば、所定の時刻に各デー
タ要素がキャッシュ・メモリ内に存在するかどうかを確
認でき、存在する場合はキャッシュ・メモリ内のデータ
要素の現在位置を特定することができる。

【０００４】データ記憶システムは、通常、ホスト・コ
ンピュータからのデータ・アクセス要求に応答する。デ
ータ・アクセス要求には、読み出し要求や書き込み要求
などがある。キャッシュ・メモリを備えたデータ記憶シ
ステムがデータへのアクセス要求を受信すると、キャッ
シュ・ディレクトリを検査し、アクセス対象のデータ要
素がキャッシュ・メモリ内に存在するかどうかを判断す
る。存在する場合、データ記憶システムはキャッシュ・
メモリ内のデータにアクセスする。存在しない場合、デ
ータ記憶システムはメイン・メモリ内のデータにアクセ
スし、近い将来、同じデータに再びアクセスする可能性
がある場合はこのデータをキャッシュ・メモリにコピー
する。

【０００５】プロセッサ・キャッシュは恐らく最もよく
知られているが、他のキャッシュもよく知られており、
使用されている。例えば、Ｉ／Oキャッシュはシステム
・バスとＩ／Oバスの間でデータをバッファリング及び
キャッシングするものとして知られている。以下に詳述
するとおり、マイクロプロセッサやメモリなど、一部の
システム構成要素は、Ｉ／Oトランザクションとは異な
るクロックで同期をとる。２つの異なる周波数領域間で
データをやりとりする場合は、通常、必要がなくても何
らかの方法でデータをバッファリングするのが望まし
い。その１つは、Ｉ／Oキャッシュを介してデータやり
とりする方法である。

【０００６】キャッシュ・メモリの容量は、通常、メイ
ン・メモリよりもかなり小さいので、新しく受け取るデ
ータ要素をキャッシュ・メモリにコピーする領域を確保
するためには、キャッシュ・メモリ内のデータ要素の置
換又は削除が必要な場合が多い。一般に、キャッシュ・
メモリが有効であるためには、置換又は削除するデータ
要素は、近い将来、それにアクセスする可能性がキャッ
シュ・メモリにコピーするデータ要素よりも低いことが
必要である。この処理は、以前からキャッシュ管理とし
て知られている。

【０００７】

【発明が解決しようとする課題】キャッシュ・メモリ内
のデータを管理して最適なシステム性能を実現する様々
な方法や戦略が知られている。このような方法は、シス
テムやアプリケーション毎に異なったものとなることが
多い。管理の方法は、キャッシュ・メモリがディスク・
ドライブ（メイン・メモリ）上のデータをキャッシング
する電子（集積回路）メモリであるか、あるいは低速の
電子メモリ（メイン・メモリ）のデータをキャッシング
する高速の電子メモリであるかによって異なる場合があ
る。管理の方法は更にキャッシュ・メモリの大きさによ
って変わる場合がある。

【０００８】キャッシュ・メモリ管理の方法は様々であ
るが、一般にキャッシュ・メモリ内に新しいデータの受
け取りに使用可能な領域がある場合、新しいデータは単
に、使用可能な領域にコピーされ、キャッシュのディレ
クトリ／インデックスに記録される。しかし、新しいデ
ータの受け取りに使用することができる領域がない場合
は、新しいデータをコピーする領域を確保するために既
存のデータを廃棄する必要がある。また、それに応じて
ディレクトリ／インデックスを更新する必要もある。前
述のように、キャッシュ内のどのデータを廃棄するかを
決定するさまざまな方法が知られており、実施されてい
るが、どの方法も（少なくともすぐには）再利用しない
であろうデータを廃棄することを目指している。

【０００９】以上のようにキャッシュ・メモリ管理の様
々な方法が知られているが、更なる向上が望まれてい
る。

【００１０】

【課題を解決するための手段】本発明の目的、利点及び
新しい特徴については、一部には以下の説明に記載し、
一部には、当業者においては以下を検討することにより
明らかになるか又は本発明の実施によって理解されるで
あろう。本発明の目的及び利点は、特に請求項において
示される手段及び組合せにより実現され達成されるもの
である。

【００１１】上記利点及び新しい特徴を達成するため
に、本発明は、概して、高度なキャッシュ・メモリ管理
を行うシステム及び方法を対象とする。大まかに言う
と、本発明は、ある所定のサイズの領域が常に新しいデ
ータの受け取りに使用することができることを保証し、
このことによって非同期I／Oキャッシュの性能を向上す
る。この点に関しては、メモリ・マネージャ（キャッシ
ュ内の専用ハードウェア）が常にキャッシュ・メモリ領
域を監視し、「空き」領域すなわち使用可能な領域のサ
イズを評価する。新しいデータがキャッシュ・メモリ領
域に読み込まれると、「空き」領域は減少する。空き領
域が所定のサイズよりも小さくなると、１ライン以上の
キャッシュを廃棄し、所定のサイズの領域が常に使用可
能な状態であることを保証する。

【００１２】本発明の１つの側面によれば、本発明は、
キャッシュ・メモリ内のデータを管理する方法を提供す
る。この方法は、デバイスからシステム・メモリへのデ
ータ要求が発生し、要求されたデータが現在キャッシュ
・メモリのデータ記憶領域にないことを識別するステッ
プと、データをシステム・メモリからデータ記憶領域に
読み出すステップとで構成される。次に、本方法はキャ
ッシュ・メモリを評価し、データ記憶領域内で所定のサ
イズ以上の領域が使用可能かどうかを判断する。続い
て、本方法では、所定のサイズ以上の領域が使用できな
い場合にのみ、データ記憶領域内のデータの一部をフラ
ッシュする。更に、以上のステップを繰り返す。

【００１３】システム・メモリからデータをデータ記憶
領域へ読み出すステップがデータ要求を識別するステッ
プの直後に行われることが重要である。ここでは、本発
明により、キャッシュ・メモリ内の領域を直ちに新しい
データの受け取りに使用することができると仮定するこ
とができる。従って、待ち時間による遅れは発生しな
い。しかし、それ以外の場合、すなわちキャッシュ・メ
モリに空きがないために一部のデータを廃棄しなければ
ならない状況では待ち時間による遅れが発生する。

【００１４】好ましい実施形態によれば、データの上記
所定のサイズはプログラム的に設定可能である。この所
定のサイズは、１キャッシュラインから４キャッシュラ
インの範囲にあるのが好ましい。又、キャッシュ・メモ
リにデータを読み出すステップは、キャッシュ・メモリ
に読み出すデータのバイト数（２バイト以上の場合）を
判断するステップと、要求されたデータの全バイトを使
用可能なキャッシュ・メモリ領域に直ちに読み出すステ
ップとを更に有する。

【００１５】本発明の別の側面によれば、キャッシュ・
メモリ内のデータを管理する方法が提供される。本方法
は、データ記憶領域内の使用可能な領域のサイズを決定
するステップと、使用可能な領域のサイズと所定の値と
を比較するステップとを有する。更に、本方法は、使用
可能な領域が所定の値に満たない場合にキャッシュ・メ
モリの１ライン以上のデータをフラッシュするステップ
を有する。１つの実施形態では、上記比較のステップ
が、所定の値を表すフラッシュ制御レジスタを評価する
ステップを含む。

【００１６】本発明の更に別の側面によれば、キャッシ
ュ・メモリのデータを管理するシステムが提供される。
このシステムは、キャッシュ・メモリ内に複数のデータ
・ラインで構成されるメモリ領域と、メモリ領域のデー
タを管理するよう構成されたメモリ・マネージャとを備
えている。メモリ・マネージャは、データ記憶領域内の
使用可能な領域のサイズを決定する第１の手段と、使用
可能な領域のサイズと所定の値とを比較する第２の手段
と、使用可能な領域が所定の値に満たない場合にキャッ
シュ・メモリの１ライン以上のデータ・フラッシュを制
御することができる第３の手段とを更に備えている。

【００１７】第１の手段は、データ記憶領域内に格納し
たデータのアドレスを表すディレクトリを評価するよう
構成された回路を備えているのが好ましい。同様に、第
２の手段は、フラッシュ制御レジスタを有する回路を備
えており、この場合、上記所定の値を表す複数のビット
をフラッシュ制御レジスタが備えているのが好ましい
（上記複数のビットはプログラム的に変更することがで
きる）。最後に、第３の手段は、データ記憶領域から１
ライン以上のデータをフラッシュし、上記所定の値以上
のキャッシュ・ラインを常に新しいデータの受け取りに
使用することができる状態に保持するよう構成した回路
を備えている。

【００１８】

【発明の実施の形態】以上、本発明のさまざまな側面を
要約して述べてきたが、ここで添付の図面に示す本発明
の詳細な説明に入る。これらの図面に関連して本発明を
説明するが、本発明はここで開示する実施形態に限定さ
れるものではなく、あらゆる代案、修正及び均等物は、
請求項に記載の本発明の精神及び範囲に含まれるもので
ある。

【００１９】キャッシュの基礎 本発明の新しい側面について説明する前に、まずキャッ
シュ・メモリに関して更に説明を行う。前述のように、
キャッシュ・メモリはシステム性能を向上するためにコ
ンピュータ・システム内のマイクロプロセッサとメイン
・メモリの間に配置した高速メモリである。キャッシュ
・メモリ（又はキャッシュ）は、プログラム稼働中に中
央処理装置（ＣＰＵ）が頻繁に使用するメイン・メモリ
・データの一部のコピーを格納する。キャッシュのアク
セス時間はメイン・メモリのアクセス時間より短いの
で、全体としてアクセス時間を短縮することができる。

【００２０】マイクロプロセッサ・ベースのシステムの
多くは、「直接マッピング」方式のキャッシュ・メモリ
を実装している。一般に、直接マッピング方式のキャッ
シュ・メモリは、高速のデータ・ランダム・アクセス・
メモリ（ＲＡＭ：Random Access Memory）と並列高速タ
グＲＡＭで構成される。データ・キャッシュ内の各ライ
ンのＲＡＭアドレスは、そのエントリに対応するメイン
・メモリのライン・アドレスの低位部分と同一である。
メイン・メモリ・アドレスの高位部分はタグＲＡＭに格
納される。従ってメイン・メモリに２^ｎ「ライン」（各
ラインは１バイト以上）で構成されるブロック２^ｍ個が
存在すると考えた場合、キャッシュ・データＲＡＭの第
ｉラインはメイン・メモリを構成する２^ｍ個のブロック
のいずれかの第ｉラインをコピーしたものである。その
ラインのコピー元のメイン・メモリ・ブロックがどれで
あるかは、タグＲＡＭのｉ番目の場所に格納される。

【００２１】ＣＰＵがメモリ内のデータを要求すると、
ラインアドレスの低位部分はキャッシュ・データＲＡＭ
とキャッシュ・タグＲＡＭ両方にアドレスとして渡され
る。選択したキャッシュ・エントリに対応するタグをＣ
ＰＵのアドレスの高位部分と比較し、一致する場合は
「キャッシュ・ヒット」が発生し、キャッシュ・データ
ＲＡＭ内のデータはシステムのデータ・バス上で使用可
能になる。タグがＣＰＵのアドレスの高位部分に一致し
ない場合、又はタグ・データが無効な場合は「キャッシ
ュ・ミス」が発生し、データはメイン・メモリから取り
出される。このデータは後に使用する可能性を考慮して
キャッシュにもコピーされ、前のエントリに上書きされ
る。通常、キャッシュ・ミスの場合は、１バイトのみが
要求された場合でも、メイン・メモリの１ライン全体が
読み出されてキャッシュ内にコピーされる。ＣＰＵによ
るデータの書き込みが発生すると、場合によってキャッ
シュＲＡＭ又はメイン・メモリ、或いはその両方が更新
されるので、一方に書き込みが発生したことを他方に示
すフラグが必要なことは言うまでもない。

【００２２】従って、直接マッピング方式のキャッシュ
では、補助記憶装置の各「ライン」はキャッシュ内のあ
る１つのラインだけにマッピングされる。「完全連想」
方式のキャッシュでは、補助記憶装置の特定のラインを
キャッシュの任意のラインにマッピングすることができ
る。この場合、キャッシングが可能なアクセスでは、キ
ャッシュ・ヒットとキャッシュ・ミスのいずれが発生し
たのかを判断するために全てのタグをアドレスと比較す
る必要がある。直接マッピング・キャッシュと完全連想
キャッシュの中間に相当する「ｋウェイ・セット連想」
方式のキャッシュ・アーキテクチャも存在する。「ｋウ
ェイ・セット連想」方式のキャッシュ・アーキテクチャ
では、補助記憶装置の各ラインはキャッシュ内のｋ個の
ラインのいずれかにマッピングすることができる。この
場合、キャッシング可能な補助記憶装置のアクセス中に
キャッシュ・ヒットとキャッシュ・ミスのいずれが発生
したのかを判断するためには、ｋ個のタグとアドレスを
比較する必要がある。又、それぞれ独自の有効ビットを
有するいくつかのキャッシュ・データ・ラインが１つの
キャッシュ・タグＲＡＭエントリに対応する「セクタ・
バッファ」型、又は「サブ・ブロック」型のキャッシュ
もある。

【００２３】ＣＰＵがキャッシュの内容を変更する命令
を実行した場合は、メイン・メモリにも同じ変更を加え
る必要がある。この作業を実行しない場合、メイン・メ
モリのデータが「陳腐」になる。メイン・メモリの内容
とキャッシュの内容との整合性を保つための技法には、
従来、（１）ライトスルー法及び（２）ライトバックす
なわちコピーバック法の２つがある。ライトスルー法で
は、キャッシュへの書き込みがヒットすると、データを
キャッシュに書き込んだ直後又は書き込み実行中にメイ
ン・メモリにもデータが書き込まれる。この結果、メイ
ン・メモリの内容は常に有効であり、キャッシュの内容
との整合性を保持することができる。ライトバック法で
は、キャッシュへの書き込みがヒットすると、システム
はキャッシュにデータを書き込み、データ・ワードがキ
ャッシュには書き込まれたがメイン・メモリには書き込
まれていないことを表す「ダーティー・ビット」をセッ
トする。キャッシュ・コントローラはキャッシュ内の任
意のデータ・ラインを上書きする前にダーティー・ビッ
トを検査し、セットされていればメイン・メモリにその
データ・ラインを書き出してから新しいデータをキャッ
シュにロードする。

【００２４】コンピュータ・システムでは、特定のアド
レス領域に２レベル以上のキャッシュ・メモリを配置す
ることができる。例えば、２レベル・キャッシュ・シス
テムでは「レベル１」（Ｌ１）キャッシュは論理的にホ
スト・プロセッサの次の位置にある。第２レベル（Ｌ
２）のキャッシュは論理的に第１レベルのキャッシュの
次の位置にあり、ＤＲＡＭメモリ（この場合は第３のメ
モリと言える）は論理的に第２レベルのキャッシュの次
の位置にある。ホスト・プロセッサがメモリ・アドレス
領域のあるアドレスへのアクセスを実行すると、第１レ
ベルのキャッシュが応答可能な場合は第１レベルのキャ
ッシュが応答する。第１レベルのキャッシュが（Ｌ１キ
ャッシュ・ミスなどによって）応答不可能で、第２レベ
ルのキャッシュが応答可能な場合は、第２レベルのキャ
ッシュが応答する。第２レベルのキャッシュも応答不可
能な場合は、ＤＲＡＭ自体にアクセスが行われる。ホス
ト・プロセッサは、システムのキャッシシングのレベル
がいくつか、あるいは実際にどんなキャッシングが存在
するかは全く知る必要はない。同様に、第1レベルのキ
ャッシュはＤＲＡＭの前に第２レベルのキャッシュが存
在するかどうかを知る必要はない。従って、ホスト・プ
ロセッシング装置にとって２つのキャッシュとＤＲＡＭ
の組合せは、単一のメイン・メモリ構造としか見えな
い。同様に、Ｌ１キャッシュにとってＬ２キャッシュと
ＤＲＡＭの組合せは、単一のメイン・メモリ構造としか
見えない。更に言えば、Ｌ２キャッシュとＤＲＡＭの間
に第３レベルのキャッシングが存在すれば、Ｌ２キャッ
シュは、Ｌ３とＤＲＡＭの組合せを単一のメイン・メモ
リ構造と見なすこととなる。

【００２５】コンピュータ・システムのキャッシュ・メ
モリは、通常、ＣＰＵのためにメイン・メモリ・データ
をキャッシングする。キャッシュがライトバック・プロ
トコルを使用する場合、キャッシュ・メモリ内のデータ
はメイン・メモリ内の対応するラインよりも新しいこと
が多い。この場合、メイン・メモリのデータのバージョ
ンが最新かどうか分からないので、メイン・メモリのラ
インにアクセス要求をする他のバス・マスタ（及びマル
チプロセッサ・システム内の他のＣＰＵ）に問題が発生
する。そこで、ライトバックのキャッシュ・コントロー
ラは、問い合わせ周期（スヌープ周期としても知られ
る）をサポートし、バス・マスタがキャッシュ・メモリ
に対してデータのコピーがより新しいものかどうかをこ
の周期で問い合わせるのが一般的である。

【００２６】図１は、キャッシュ・メモリ５０の基本的
な構成要素の一部を示すブロック図である。これらの基
本的な構成要素には、複数のデータ・ライン５４に対応
する複数のタグ５２及びディレクトリ／インデックス５
６がある。周知のとおり、キャッシュ・タグ５２は、通
常、ターゲット・データの記憶場所のブロック（ライ
ン）を定義する、アドレス・ビットの一部（上位ビッ
ト）を含む。下位ビット（ドントケア値として示す）は
対応するデータ・ライン５４内のターゲット・データの
値に固有の位置（ブロック内の位置）を表す。本発明の
好ましい実施形態によれば、キャッシュ・メモリ５０は
６４バイトのデータ・ライン５４を利用する。従って、
アドレス・ビットの下位6ビットは、所与のデータ・ラ
イン５４内のターゲット・データ値の固有の記憶場所を
表す。

【００２７】図１では、ディレクトリ／インデックス５
６も示している。周知のとおり、ディレクトリ５６はさ
まざまなタグ５２のログ又はデータベースを保持してい
る。起動時又は初期設定時にはキャッシュ・メモリ５０
にはデータが一切格納されておらず、よってディレクト
リ５６にもタグは一切格納されていない。従って、デバ
イスがシステム・メモリからのデータの読み出しを要求
すると、システム・メモリのライン５４全体がキャッシ
ュ・メモリ５０のデータ・ライン５４の中に読み込ま
れ、アドレス・バスの上位ビットが対応するタグ５２に
書き込まれる。ここで、タグはディレクトリ５６に格納
される。次に、特定の記憶場所のデータが要求される
と、キャッシュ・メモリ５０はディレクトリ５６を調
べ、データ値が現在キャッシュにあるかどうかを判断す
る。データ値が実際にキャッシュ・メモリ５０に存在す
る場合は、そのデータ値にアクセスし、高速で読み出し
を行う。しかし、データ値が現在キャッシュ・メモリ５
０に存在しない場合は、そのデータ値をシステム・メモ
リから取り出し、キャッシュ・メモリ５０の使用可能な
データ・ライン５４に読み込む。前述のとおり、アドレ
ス・バスの上位ビットは対応するタグに書き込まれ、デ
ィレクトリ５６に記録される。

【００２８】システム・メモリのデータが連続的に要求
された場合は、前述のプロセスを繰り返す。しかし、あ
る時点でキャッシュ・メモリ５０の全てのデータ・ライ
ン５４にデータが入ることになる。この時点で、キャッ
シュ・メモリ５０はキャッシュ５０に新しいデータを読
み込む領域を空けるために、１ライン５４以上のデータ
を廃棄しなければならない。前述のように、どのライン
すなわちライン５４のデータをキャッシュ５０から廃棄
するかを決定する様々なアルゴリズムや方法が知られて
いる。近い将来に再び使用される可能性の最も少ないと
予測されるデータ・ライン５４を廃棄するアルゴリズム
を選択するのが好ましい。データがキャッシュ５０から
廃棄されると、ディレクトリ５６が更新され、それによ
り対応するタグ５２がディレクトリ領域から削除され
る。

【００２９】効率的なキャッシュでは、「ヒット率」、
すなわちあらゆるメモリ・アクセスにおいて発生するキ
ャッシュ・ヒットのパーセンテージが高い。キャッシュ
のヒット率が高いと、メモリ・アクセスの大部分は待ち
状態なしで処理される。キャッシュ・ヒット率が高いこ
とによる実際の効果は、比較的稀にキャッシュ・ミスに
よる待ち状態が発生しても、待ち状態がゼロのキャッシ
ュ・ヒット・アクセスが非常に多いので、１回のアクセ
スの待ち状態は平均してほとんどゼロになることであ
る。また、通常、キャッシュはマイクロプロセッサのロ
ーカル・バス上に存在するので、キャッシュ・ヒットの
場合はシステム・バスを使用する必要が無くローカルに
処理される。従って、プロセッサがそのローカル・キャ
ッシュから処理を行う場合は「バス利用」がはるかに少
なくなる。この結果、プロセッサが使用するシステム・
バス帯域幅が減少し、単独でバスにアクセスすることが
できるインテリジェント・バス・マスターなど、他のデ
バイスが利用することができる帯域幅が増大する。

【００３０】プロセッサ・キャッシュは恐らく最もよく
知られているが、他のキャッシュもよく知られており、
使用されている。例えば、Ｉ／Oキャッシュはシステム
・バスとＩ／Oバスの間でデータをバッファリング及び
キャッシングするものとして知られている。以下に詳述
するとおり、マイクロプロセッサやメモリなど、一部の
システム構成要素は、Ｉ／Oトランザクションとは異な
るクロックで同期をとる。２つの異なる周波数領域間で
データをやりとりする場合は、通常、必要がなくても何
らかの方法でデータをバッファリングするのが望まし
い。その方法の１つは、Ｉ／Oキャッシュを介してデー
タをやりとりするものである。

【００３１】キャッシュ管理は、一般に、キャッシュ・
コントローラと呼ばれるデバイスが行う。キャッシュ・
コントローラが行うキャッシュ管理作業の１つは、プロ
セッサによるメモリへの書き込みの処理である。書込み
操作を処理する方法によって、キャッシュが「ライトス
ルー」か「ライトバック」のどちらであるかが決まる。
プロセッサがメイン・メモリへの書き込みを開始する
と、まずキャッシュを検査し、この記憶場所のデータの
コピーがキャッシュにあるかどうかを判断する。ライト
バック・キャッシュ設計では、プロセッサの書き込みが
ヒットすると、キャッシュの記憶場所を新しいデータで
更新し、後でこのデータがバス・マスタなど、他のデバ
イスから要求された場合にのみメイン・メモリを更新す
る。すなわち、キャッシュはそれ以降正しいすなわち
「クリーン」なデータのコピーを保持し、メイン・メモ
リはフラッシュ操作が発生した場合にのみ更新される。
ライトスルーのキャッシュでは、一般にプロセッサの書
き込みがヒットすると、メイン・メモリの記憶場所はキ
ャッシュの記憶場所と同時に更新される。ライトスルー
のキャッシュでプロセッサの書き込みがミスした場合、
キャッシュ・コントローラは書き込みミスを無視する
か、又は「書き込み割り当て」を実行する。書き込み割
り当てによって、キャッシュ・コントローラがメイン・
メモリにデータを引き渡し、更にキャッシュに新しいラ
インを割り当てる。ライトバック・キャッシュ設計で
は、一般にプロセッサによる書き込みがミスした場合に
キャッシュ・コントローラがキャッシュ内に新しいライ
ンを割り当てる。この場合は、一般に新しい書き込みデ
ータを割り当て、更にメイン・メモリから残りのエント
リを読み込んでラインを満たす。

【００３２】キャッシュ・コントローラは、キャッシュ
内の各セットに対応するエントリを保持するディレクト
リを備えている。ライトスルー・キャッシュでは、この
エントリには、一般に３つの構成要素、すなわちタグ、
タグ有効ビット、及び各キャッシュ・セット内のライン
と同数の複数のライン有効ビットがある。タグはメイン
・メモリのページ番号として機能し、キャッシュの各セ
ットに存在するデータのコピー元となるメイン・メモリ
の特定ページの上位アドレス・ビットを保持する。タグ
有効ビットのステータスによって、キャッシュの各セッ
トのデータが有効と見なされるか無効と見なされるかが
決まる。すなわち、タグ有効ビットがＯＦＦの場合はそ
のセット全体が無効と見なされる。タグ有効ビットがＯ
Ｎの場合、セット内の個々のラインは、そのラインに対
応するライン有効ビットのステータスによって有効又は
無効と見なされる。ライトバックのキャッシュでは、キ
ャッシュ・ディレクトリのエントリは一般にタグと各セ
ットの各ラインに対する複数のタグ・ステータス・ビッ
トから構成される。前述のとおり、タグはコピー元とな
るメイン・メモリの特定ページの上位アドレス・ビット
で構成される。タグ・ステータス・ビットは、各々対応
するラインのデータの状態、すなわちデータが無効か、
変更済み（所有された：owned）か、あるいはクリーン
かを決定する。

【００３３】キャッシュ管理の最も重要なポリシーは、
キャッシュ・コヒーレンシを保持することである。キャ
ッシュ・コヒーレンシとは、キャッシュ内のどのデータ
のコピーもその記憶場所のデータのオーナと同一（又は
実際にそのもの）でなければならないという要件であ
る。記憶場所のデータのオーナとは、一般に最新のバー
ジョン、すなわち正しいバージョンのデータを有するそ
れぞれの記憶場所と定義される。データのオーナは、一
般にメイン・メモリ内の変更されていない記憶場所か、
あるいはライトバック・キャッシュ内の変更された記憶
場所のいずれかである。

【００３４】独立したバス・マスタがメモリにアクセス
することができるコンピュータ・システムでは、直接メ
モリ・アクセス・コントローラ、ネットワーク・インタ
フェース・カード、ディスク・インタフェース・カー
ド、あるいはビデオ・グラフィックス・カードのような
バス・マスタが、キャッシュにコピーがあるメイン・メ
モリの記憶場所の内容を直接変更する可能性がある。こ
の場合、キャシュは「陳腐」、「ダーティ」、あるいは
無効なデータを保持していると言われる。プロセッサが
ライトバック・キャッシュへのキャッシュ書き込みヒッ
ト操作を行う場合にも、キャッシュは新しいデータを受
け取るが、メイン・メモリはすぐには更新されない。こ
の場合、キャッシュには「クリーン」なデータ、すなわ
ち正しいバージョンのデータが格納されており、キャッ
シュは記憶場所を所有していると言われ、メイン・メモ
リは無効なすなわち「陳腐」データを保持している。プ
ロセッサがキャッシュの陳腐データへのアクセスを許可
されたり、バス・マスタがメイン・メモリのダーティ・
データへのアクセスを許可されたりすると問題が発生す
る。従って、キャッシュ・コヒーレンシを保つため、す
なわちプロセッサやバス・マスタなどのデバイスが不用
意に正しくないすなわち陳腐なデータを受け取るのを防
ぐために、キャッシュ・コントローラは、プロセッサが
システム・バスを制御していないときにバス・マスタが
メイン・メモリにアクセスしているかどうかについて、
システム・バスを監視する必要がある。このバスを監視
する方法をスヌーピングと呼ぶ。

【００３５】ライトバック・キャッシュ設計では、バス
・マスタがメモリを読み出している間は、キャッシュが
記憶場所を所有している、すなわちキャッシュのみがこ
の記憶場所の正しいデータのコピー（変更済みのデータ
と言う）を有する可能性があるので、キャッシュ・コン
トローラはシステム・バスを監視する必要がある。これ
を読み出しスヌーピングと呼ぶ。読み出しスヌープ（sn
oop:詮索）がヒットした場合すなわちキャッシュのデー
タが変更済みの場合、キャッシュ・コントローラが一般
に個々のデータをメイン・メモリに提供し、要求元のバ
ス・マスタが一般にキャッシュ・コントローラからメイ
ン・メモリに達する途中でこのデータを読み出す。この
操作をスナーフィング（snarfing）と言う。もう１つの
方法では、キャッシュ・コントローラは個々のデータを
メイン・メモリでなく直接バス・マスタに提供する。後
者の方法では、メイン・メモリはキャッシュにフラッシ
ュが発生するまで誤ったすなわち「陳腐」データを保持
し続けることになる。

【００３６】ライトバック及びライトスルーのいずれの
キャッシュ設計においても、バス・マスタがキャッシュ
に存在するデータを有するメモリ記憶場所に書き込みや
変更を行う可能性があるので、バス・マスタがメモリに
書き込んでいる間、キャッシュ・コントローラはシステ
ム・バスも監視しなければならない。これを書き込みス
ヌーピングと言う。ライトスルー・キャッシュへの書き
込みスヌープがヒットすると、一般にキャッシュ・コン
トローラはキャッシュ・ディレクトリ内のキャッシュ・
エントリに無効のマークを付け、このエントリがもはや
正しくないことを示す。ライトバック・キャッシュで
は、キャッシュはメイン・メモリと一緒に更新され、タ
グ・ステート・ビットをセットしてキャッシュのそれぞ
れの記憶場所には現在新しいデータのコピーが入ってい
ることを示す。別法として、ライトバック・キャッシュ
では書き込みスヌープがヒットするとライン全体を無効
化することもある。従って、ライトバック・キャッシュ
設計ではキャッシュ・コントローラはバス・マスタのメ
イン・メモリ読み出しおよび書き込みの両方をスヌープ
しなければならない。ライトスルー・キャッシュ設計で
は、キャッシュ・コントローラはバス・マスタのメイン
・メモリへの書き込みのみをスヌープすればよい。

【００３７】スヌーピングの処理には、一般にキャッシ
ュ・コントローラがシステム・バス・アドレスをラッチ
し、メモリ・アクセスが起こる記憶場所のページ相対位
置に対応するタグ・ディレクトリ内のキャッシュ・ルッ
クアップを行い、アクセス対象のメイン・メモリの記憶
場所にあるデータのコピーがキャッシュにも存在するか
どうか知るという意味がある。この記憶場所のデータの
コピーがキャッシュに存在する場合は、ライトバックと
ライトスルーのいずれのキャッシュ設計が実装されてい
るかにより、あるいは読み込みと書き出しのいずれのス
ヌープ・ヒットが発生したかにより、キャッシュ・コン
トローラは適切な処置をとる。この結果、メイン・メモ
リとキャッシュに相反するデータが格納されることを防
ぎ、それによってキャッシュ・コヒーレンシを保持す
る。

【００３８】本発明の環境 以上、キャッシュ・メモリ・デバイスの基本的な側面に
ついて述べてきたが、ここで本発明の好ましい実施形態
の動作環境について説明する。なお、本発明はキャッシ
ュ・メモリ内のデータを管理するシステム及び方法を対
象としている。更に詳しくは、キャッシュ・データを管
理する本発明の方法は、Ｉ／Ｏキャッシュや、第１のク
ロックに同期する１つの同期サブシステムから第２のク
ロックに同期する別の同期サブシステムにデータを送信
する他の同様の環境では特に有効である。

【００３９】ここで図２を参照する。図２は、本発明の
好ましいコンピューティング環境に従って構成したシス
テム１００の基本的な構成を示すブロック図である。具
体的には、本発明は、システム・バス１０８とＩ／Ｏバ
ス１１０の間に介在するように特に構成された装置１０
２を備える。当業者には言うまでもないが、システム・
バス１０８は、メモリ１０４、ＣＰＵ １０６など、コ
ンピューティング・システム内の多くのデバイス間に相
互通信の手段を提供する導線の集まりである。同様に、
Ｉ／Ｏバス１１０は、システム・バス１０８上のデバイ
ス１０４、１０６が他のリモート・デバイスと相互通信
を行う手段を提供する導線の集まりである。

【００４０】例えば、パーソナル・コンピュータなどの
コンピューティング環境では、多くの場合は、メモリや
ＣＰＵなど、特定のシステム構成要素を含むマザーボー
ドを備えたシステムが提供される。さまざまな「拡張」
カードに対応するために、マザーボードは複数の拡張ス
ロットも備えている。このような拡張カードには、ディ
スク・デバイス・コントローラ、モデム・カードやその
他の通信カードなどがある。これらのカード又はデバイ
スのように、システム・バス１０８を介してＣＰＵ及び
メモリと相互通信することができるものもあるが、ＰＣ
ＩバスなどのＩ／Ｏバスを介して通信を行うものも多
い。

【００４１】周知のとおり、システム・バス１０８を介
して相互通信するデバイスは、一般に共通のシステム・
クロックで動作する限り同期態様で通信を行う。図で
は、これを破線１１６で表し、破線１１６のシステム側
のデバイスはシステム周波数領域で動作すると言われ
る。システム周波数は、システム・クロックの周波数で
ある。Ｉ／Ｏバスを介して相互通信するデバイスも同期
通信を行うが、別のクロックに同期する。実際には、Ｉ
／Ｏクロックはシステム・クロックとは異なる周波数で
動作する（ことが多い）のが一般的である。従って、破
線のＩ／Ｏバス側のデバイスはＩ／Ｏ周波数領域で動作
すると言われる。従来技術におけるシステムでは、キャ
ッシュなど、システム・バスとＩ／Ｏバスの間に介在す
るバッファリング・デバイスは、システム周波数領域又
はＩ／Ｏ周波数領域のどちらかで動作するように設計さ
れるのが一般的であった。その結果、この周波数境界１
１６を越えるオペレーション又はトランザクションを実
行すると、その代償として待ち時間が発生した。

【００４２】本発明の好ましい実施形態が動作するシス
テムでは、実質的に周波数境界１１６にまたがるデバイ
ス１０２を提供することによって、待ち時間という欠点
を克服する。本発明は、周波数境界１１６にまたがるキ
ャッシュ・データ記憶領域１２０とアドレス（すなわち
タグ）記憶領域１２２を有するデバイスで動作する。な
お、周波数境界１１６は概念的に境界というほど物理的
な境界にはならないことは理解されよう。データ記憶領
域１２０とアドレス記憶領域１２２がこの境界にまたが
る場合、デバイス１０２内では、２組のデータと２組の
アドレスではなく、単に１組のデータと１組のアドレス
が指定されることになる。従って、２組のデータ記憶領
域とアドレス記憶領域を格納するのに必要であったチッ
プ領域が最小になるという効果がある。本発明に関連し
て２つ存在するのは、妥当性／ステータス回路１２４及
び１２６である。具体的には、回路１２４はシステム・
バス１０８から見てデータ記憶領域１２０内のデータが
有効かどうかを示すために提供される。同様に、回路１
２６はＩ／Ｏバス１１０から見てデータ記憶領域１２０
内のデータが有効かどうかを示すために提供される。以
下の説明から分かるように、本システムは、周波数境界
１１６を越えるときに発生する待ち時間を事実上隠すこ
とによってその利点を実現する。ちなみに、この待ち時
間のペナルティはクリティカルではない時に払われる。

【００４３】例えば、フェッチ命令又はフェッチ操作を
実行する場合、デバイスはＩ／Ｏバス１１０を介してシ
ステム・メモリ１０４からデータをシークし、フェッチ
する。ここで、周波数境界１１６を越えるデータをフェ
ッチするために数周期の遅れが発生する。フェッチ対象
データの後続のバイトのそれぞれについてこの待ち時間
がたびたび発生するが、デバイス１０２は（Ｉ／Ｏバス
１１０から見て）データの最初にフェッチするバイト以
外では待ち時間を発生させないようにして、この待ち時
間を事実上隠す。データの後続のバイトはデータ記憶領
域１２０にフェッチされてからＩ／Ｏバス１１０によっ
て取り出され、後続の待ち時間は発生しない。同様に、
以下に詳述するとおり、デバイス１０２はシステム側
（システム・バス１０８とデバイス１０２の間）でスヌ
ープによるコヒーレンシ・プロトコルを実行でき、クリ
ティカルな期間に待ち時間による遅れを発生することが
ないように動作する。

【００４４】ここで、図３を参照する。図３はデバイス
１０２を更に詳細に示すブロック図である。前述のとお
り、デバイス１０２にはデータ記憶領域１２０とアドレ
ス記憶領域１２２が存在し、これらは概念的にシステム
周波数領域とＩ／Ｏ周波数領域の間の周波数境界１１６
にまたがる。本発明の概念に従って同期回路１３０と１
４０が提供され、これらも概念的に周波数境界１１６に
またがっている。

【００４５】この点に関しては図４を参照する。図４
は、同期回路１３０を構成する好ましい回路を示す概略
図である。具体的には、同期ブロック１３０は図示のよ
うに構成した３つのフリップフロップ１３２、１３４、
１３６を備えているのが好ましい。Ｉ／Ｏ周波数領域
（より一般的には、第１の周波数領域）から渡される信
号は、Ｄ型フリップフロップ１３２に第１のクロック
（ＣＬＫ１）で同期読み出しされる。次に、このフリッ
プフロップの出力はフリップフロップ１３４に送信され
る。この信号は、システム周波数領域（より一般的に
は、第２の周波数領域）で動作する第２のクロック（Ｃ
ＬＫ２）で同期読み出しされる。第３のフリップフロッ
プ１３６が提供され、フリップフロップ１３４の出力は
フリップフロップ１３６の入力に送信される。フリップ
フロップ１３６の目的は、フリップフロップ１３４の準
安定性の潜在的な影響を克服することである。具体的に
は、信号がフリップフロップ１３２からフリップフロッ
プ１３４に同期読み出しされ、フリップフロップ１３４
のセットアップの要件も保持の要件も満足しない場合、
フリップフロップ１３４の出力は準安定である（すなわ
ち論理的に高くも低くもない）。周知のとおり、通常、
この準安定性は１クロックサイクルの間に自然に解消す
る。従って、次のＣＬＫ２のクロックサイクルと同時
に、フリップフロップ１３４の出力は論理的に高又は低
のいずれかに落ち着き、フリップフロップ１３６の出力
に有効な出力を提供する。

【００４６】再び図３を参照すると、同様の同期回路１
４０及び１４２が設けられており、この２つの回路では
同期回路１３０と逆方向に信号が渡される。以下に詳述
するように、ステート・マシン１５２及び１５４が設け
られており、これらは周波数境界を越える信号の送信と
同期化を制御する。

【００４７】図示及び簡素化の都合上、図３では周波数
領域ごとに１組の信号のみを示している。ただし、好ま
しい実施形態では、データ記憶領域１２０の各データ・
ラインごとに回路と信号のセットが２つ存在することは
言うまでもない。更に、好ましい実施形態に従って構成
したＩ／Ｏデバイス１０２においては、データ記憶領域
１２０に１６ラインのキャッシュ・データが存在し、各
ラインには６４バイトのデータが格納されている。従っ
て、ここでは１ライン分の妥当性／ステータス回路を示
したが、１６ラインではこの１６倍になる。

【００４８】当業者には言うまでもないが、データ記憶
領域１２０内のデータは、デバイス１０２のＩ／Ｏ側で
は有効で、デバイス１０２のシステム側では有効でない
ということがあってはならない。図３から明らかなよう
に、このステータスは無効化、Ｉ／Ｏ有効、システム有
効の各信号ラインの構成によって保証される。一般に、
周波数境界を越える信号を操作する場合、信号がアサー
トされる時間の正確な長さは不定である。従って、信号
通信によってある種のフィードバックを提供するのが好
ましい。このことは、事実上、無効化、Ｉ／Ｏ有効、シ
ステム有効の各信号ラインの使用によって実現される。

【００４９】更に詳説すれば、ステート・マシン１５４
は、システム有効と無効化の両方の信号ラインを生成す
る。これらの信号ラインによって、システム周波数領域
から見てデータが有効か無効かを示す。これら２つの信
号はそれぞれ同期回路１４０と１４２を介してステート
・マシン１５２に渡され、入力される。ステート・マシ
ン１５２はＩ／Ｏ有効信号を生成する。Ｉ／Ｏ有効信号
はＡＮＤゲート１６４に送信されるとともに、同期回路
１３０を介してシステム周波数領域に戻される。

【００５０】図では、キャッシュ・コヒーレンシ・チェ
ックによってデータ記憶領域内のデータがもやは有効で
はない（すなわち、新しいデータ値がシステム・メモリ
に書き込まれている）と判断された場合は、ステート・
マシン１５４が無効化信号ラインをアサートする。この
信号は、同期回路１４２を介してステート・マシン１５
２に入る。これに応じて、ステート・マシン１５２はＩ
／Ｏ有効信号ラインを否定し、Ｉ／Ｏ周波数帯域で直ち
にデータが有効でないことを示す信号通信を行う。Ｉ／
Ｏ有効信号は同期回路１３０を介してステート・マシン
１５４にも送信される。従って、若干のクロック周期の
遅れの後に、否定されたＩ／Ｏ有効信号がステート・マ
シン１５４に入り、それに応じてシステム有効信号が否
定される。更に、無効化信号ラインがディアサートされ
る場合もある。システム有効信号はＡＮＤゲート１６８
に送信され、システム周波数領域でデータが有効でなく
なっていることを示す。又、システム有効信号は、同期
回路１４０を介してステート・マシン１５２に送信され
る。従って、この信号通信によって、データ記憶領域１
２０のデータの妥当性ステータスは、まずＩ／Ｏ側で無
効が示されてからシステム側で無効が示されることが分
かる。

【００５１】同様に、システム・メモリのデータをデー
タ記憶領域１２０に取り込むと、ステート・マシン１５
４はシステム有効信号ラインをアサートすることができ
る。この信号がステート・マシン１５２に達すると、Ｉ
／Ｏ有効信号ラインをアサートする。逆に、データ記憶
領域内のデータがＩ／Ｏ周波数領域の側から無効のマー
ク付けをされた場合、（最初に無効化信号ラインの指示
がなくても）ステート・マシン１５２は単にＩ／Ｏ有効
信号を否定する。これで、直ちに（ＡＮＤゲート１６４
を介して）データ記憶領域１２０内のデータが有効でな
いという信号がＩ／Ｏ周波数領域に送信される。更に数
サイクル遅れて、システム周波数領域でデータが無効で
あることが（ＡＮＤゲート１６８を介して）示される。

【００５２】このように、ステート・マシン１５２と１
５４を設けて、無効化、システム有効、Ｉ／Ｏ有効の各
信号ラインのステータスを生成し、制御する。例えば、
第１のステート・マシン１５４がシステム・データ・バ
スのコヒーレンシ・トランザクションに応答して無効化
信号を生成するように構成してもよい。更に、第２のス
テート・マシン１５２は、データをシステム・メモリか
らデータ記憶領域にフェッチするフェッチ操作の完了に
応答してＩ／Ｏ有効信号を生成するように構成してもよ
い。ステート・マシン１５２と１５４を実現するための
具体的な回路は、この発明の構成ではないので、ここで
は図示しない。実際、この回路はデバイス１０２の個々
の適用とデバイス１０２に対して選択した個々の実施例
によって、さまざまな方法で実現される。しかし、ステ
ート・マシン１５２と１５４を実現する多くの方法は当
業者には明らかであるため、その詳細な説明は省略す
る。

【００５３】更に、比較回路１６２、１６４、１６６、
１６８が提供され、（アドレスで指定した）特定のデー
タが現在データ記憶領域１２０にあるかどうかを示す。
この回路は従来の方法で実現されており、比較論理１６
２が特定のアドレスが現在アドレス記憶領域１２２に存
在するかどうかを判断する。存在する場合、コンパレー
タ１６２の出力はＩ／Ｏ有効信号ラインが表す妥当性ス
テータスと実質的に“ＡＮＤ”される。すなわち、Ｉ／
Ｏ要求の「ヒット」を生成するためには、特定のデータ
のアドレスがアドレス記憶領域１２２に存在する（コン
パレータ１６２で判断する）だけでなく、このデータが
有効（ステート・マシン１５２と１５４で判断する）で
なければならない。同様に、デバイス１０２のシステム
側からのデータ要求は、アドレスがアドレス記憶領域１
２２内に存在し（コンパレータ１６６で判断する）、デ
ータが有効（ステート・マシン１５２と１５４で判断す
る）な場合にのみ「ヒット」という結果になる。

【００５４】言うまでもないが、Ｉ／Ｏデータ・バスか
ら要求されたデータは、通常、システム・メモリ１０４
からデータ記憶領域１２０にフェッチされる。前述のと
おり、この好ましい実施形態では、Ｉ／Ｏデータ・バス
１１０はＰＣＩバスである。周知のとおり、ＰＣＩ通信
に伴って提供されるメカニズムが存在し、そのメカニズ
ムによれば、システム・メモリから要求されたデータが
デバイス１０２のキャッシュで利用できない場合、要求
回路は数サイクル後に再度要求を行うことになる。従っ
て、ＰＣＩバスから要求されたデータが現在デバイス１
０２のキャッシュ内に存在しない場合、ヒット（ゲート
１６４で表す）は生成されない。本発明のシステムで
は、ここでシステム・メモリ１０４からそのデータを要
求し、データ記憶領域１２０に取り出す。そのため、そ
の後ＰＣＩバスからこのデータを読み出すと実際にヒッ
トが生成される。このデータは直ちにデータ記憶領域１
２０からＰＣＩバスに読み出すことができ、待ち時間は
発生しない。本発明によると、ＰＣＩバスからのデータ
のフェッチ又は要求に伴う待ち時間が最初のフェッチに
関してのみ発生するようにデータをシステム・メモリ１
０４から事前にフェッチすることができ、後続のフェッ
チによるデータは直ちにデータ記憶領域１２０から取り
出すことが出来る。

【００５５】同様に、システム・バス１０８と通信する
デバイスは、システム・メモリ１０４のデータ要求、又
はシステム・メモリ１０４内の記憶場所へのデータの書
き込みを実行するので、本発明のデバイス１０２はシス
テム・メモリ１０４とデータ記憶領域１２０の間でデー
タのコヒーレンシを保証する必要がある。既知の方法で
は、このコヒーレンシはスヌープによるキャッシュ・コ
ヒーレンシ処理で保持される。上記の説明から分かるよ
うに、コンパレータ１６６にシステム・アドレスが示さ
れ、データが現在データ記憶領域１２０に存在するかど
うか（アドレス記憶領域１２２内のアドレスで指定）が
判明すると、ステート・マシン１５２及び１５４を備え
た妥当性回路はデータ記憶領域１２０内のデータが有効
かどうかを直ちに示す。ここでは、周波数境界１１６を
越えること以外による待ち時間の遅れは発生しない。従
って、データが不在（データ記憶領域１２０内に存在し
ない）の場合は直ちに検出されるという利点があること
が理解されよう。ただし、データが検出された場合は、
詳細情報を取得する必要があるので待ち時間が発生す
る。しかし、本発明はＩ／Ｏキャッシュに採用されるた
め、要求されたデータはキャッシュ内に存在しない場合
が多く、ほとんどの場合に迅速なデータの不在検出によ
る利益が得られる。

【００５６】以上、両キャッシュ・メモリ・デバイスの
基本的ないくつかの側面について述べた上で、次に本発
明の好ましい実施形態について説明する。なお、本発明
はキャッシュ・メモリ１２８内のデータを管理するシス
テム及び方法に注目したものであり、近い将来再び使用
しないと予測されるデータを直ちにキャッシュ１２６か
ら廃棄するものである。

【００５７】本発明のシステム及び動作 以上、本発明の好ましい実施形態の動作環境について述
べてきたが、ここで図５を参照する。図５は、本発明に
従って構成したキャッシュ・メモリ１２８の基本的ない
くつかの構成要素を示すブロック図である。主として、
キャッシュ・メモリ１２８は、メモリ・マネージャ２０
２、メモリ領域２０４、ディレクトリ／インデックス２
０６を有する。メモリ領域２０４は、図１に関連して説
明したデータ・ラインに対応する。メモリ・マネージャ
２０２は、ハードウェアとして実装され、さまざまな機
能を実行するように特に構成した複数の集積回路で構成
されるのが好ましい。ある意味では、メモリ・マネージ
ャ２０２の一部は、それぞれは専用のハードウェアで構
成された複数の機能ユニット２１０からなるという見方
ができる。例えば、図６に関連して以下に詳述するよう
に、これらの機能としては、使用可能な領域を作るため
のキャッシュ・データの廃棄２１４、キャッシュへのデ
ータの読み込み２１６、ＰＣＩバスへのデータの書き出
し２１８、フラッシュ制御レジスタの評価２２０などが
ある。上に挙げた機能の具体的な実装は、本発明の概念
及びその教えるところに従ってさまざまな方法で行うこ
とが出来る。

【００５８】本発明の１つの側面によれば、図６を参照
すると、キャッシュ・メモリを含むデバイス１２６のキ
ャッシュ・メモリ・マネージャ２０２の性能を向上する
方法が提供される。本発明の一般的な側面によれば、メ
モリ・マネージャは単にある所定のサイズのメモリ領域
がいつでも使用可能な状態にあることを保証する。これ
を実現するために、メモリ・マネージャ２０２はキャッ
シュのメモリ領域を継続的に監視する。新しいデータの
受け取りに直ちに使用可能な（すなわち、キャッシュ・
ラインにデータが存在しない）メモリ領域がある所定の
サイズを下回ると、メモリ・マネージャは１ライン以上
のキャッシュ・データをフラッシュする。

【００５９】本発明を実施するシステムでは、例えばデ
ータのフェッチ（ステップ３０２）の際に、新しいデー
タがキャッシュに到着する。要求が検出されると、メモ
リ・マネージャ２０２は直ちにキャッシュ・メモリのメ
モリ領域にデータを読み込む（ステップ３０４）。この
とき、本発明では、メモリ・マネージャ２０２によっ
て、キャッシュ・メモリ内のメモリ領域に直ちに記憶す
ることができることが予想されるので、不必要な待ち時
間による遅れは発生しない。

【００６０】その後、メモリ・マネージャ２０２はシス
テム・メモリ１０４からキャッシュ・メモリ１２８のメ
モリ領域２０４にデータを読み込む際の配置を制御す
る。このステップには、キャッシュ・メモリ１２８に読
み込むデータ・ラインのタグによるディレクトリ２０６
の更新が伴うことは言うまでもない。更に、メモリ・マ
ネージャ２０２はキャッシュ１２６からＰＣＩバス１１
０への通信及びデータの書き込み（ステップ３０６）を
制御する。

【００６１】本発明の好ましい実施形態では、メモリ・
マネージャ２０２によって、所定のサイズの領域が常に
新しいキャッシュ・データの受け取りに「使用可能」な
状態にあることを保証する（ステップ３０８）。後述の
ように、この「使用可能」な領域はフラッシュ制御レジ
スタ２０８を使用してプログラム的に定義することがで
きる。この所定のサイズ以上の領域が使用可能と判定さ
れれば、システムはステップ３０２に戻り、次のデータ
の読み込みを待つ。一方、使用可能な領域が所定のサイ
ズ（キャッシュ・ライン数）に満たない場合は、１ライ
ン以上（所定のサイズの領域を確保するために、必要に
応じてライン数が増える）が廃棄される（ステップ３１
０）。

【００６２】本発明の好ましい実施形態によれば、メモ
リ・マネージャ２０２はキャッシュ制御レジスタ２０８
を利用する。キャッシュ制御レジスタ２０８は、使用可
能な領域のサイズをプログラム的に変更することができ
るというメカニズムを提供する。具体的には、前述のよ
うに、Ｉ／Ｏバスから周波数境界１１６を越えてメモリ
からのフェッチを実行すると、必然的に数サイクルの待
ち時間が発生する。この待ち時間による遅れは、（概念
的に）周波数境界１１６にまたがるデバイスを配置する
ことによって最小となる。すなわち、周波数境界１１６
にまたがる信号転送を同期化する際に発生する遅れを最
初の待ち時間のみに抑える。本発明では、キャッシュ・
メモリ内に新しいデータの受け取りに使用可能な領域が
常に存在することを保証し、このことによって更に遅れ
を最小化する。クリーンなキャッシュ・ラインにデータ
を取り出す場合にも若干の待ち時間はあるが、本発明で
は、キャッシュ・メモリに空きがないためにデータを廃
棄してから新しいデータをキャッシュ・メモリにフェッ
チしなければならない場合に発生する待ち時間による遅
れを短縮する。

【００６３】本発明の好ましい実施形態によれば、フラ
ッシュ制御レジスタは以下の表１に示す形をとる。

【００６４】

【表１】

【００６５】ここで、好ましいフラッシュ制御レジスタ
は６４ビットのレジスタである。上位１６ビット（第６
３〜４８ビット）は予約されており（現在は未使用）、
初期設定時のデフォルト値は００００（１６進）であ
る。次の１６ビット（第４７〜３２ビット）はライン有
効を表し、初期設定時のデフォルト値は０ｘＦＦＦＦ
（１６進）である。このライン有効機能により、フォー
ルト・トレランスが強化され、テスト・シナリオが提供
される。次の２０ビット（第３１〜１２ビット）は予約
されており、初期設定時のデフォルト値は０００００
（１６進）である。同様に、第２〜７ビットは予約され
ており、初期設定時のデフォルト値は０（１６進）であ
る。

【００６６】第０〜１ビット及び第８〜１１ビットは、
次の表２に示すように定義される。

【００６７】

【表２】

【００６８】ここで、第１１ビット（ＷＰＦ＿ＥＭＰＴ
Ｙと表す）は書き込み用ＦＩＦＯが空かどうかを示す。
このビットが「セット」されていることが認識される
と、必ず直接メモリ・アクセスが非アクティブと見なさ
れる。第１０ビット（ＦＬＵＳＨ＿ＣＡＣＨＥ）は、キ
ャッシュ・ライン・フラッシュが未決かどうかを表す。
この点に関しては、第１０ビットがセットされると（こ
のビット位置に１が書き込まれると）、すべてのキャッ
シュ・ラインにフラッシュ信号が送信される。フラッシ
ュが完了すると、回路は自動的に第１０ビットをクリア
する。従って、第１０ビットを監視すれば、フラッシュ
が完了するタイミングを特定することができる。又、こ
のビット位置を調べれば、フラッシュ操作のステータス
がわかる（１はフラッシュ操作が未決であることを表
す）。第８ビット及び第９ビット（ＡＵＴＯ＿ＲＤ＿Ｆ
ＬＵＳＨ及びＡＵＴＯ＿Ｗ＿ＦＬＵＳＨ）は、それぞれ
ラインの最終バイトが読み出された、又は書き込まれた
ときに、キャッシュのライン・フラッシュを有効化す
る。このように、一部のデータ・タイプでは、データの
読み出し又は書き込みが行われた直後にこのデータを廃
棄（フラッシュ）するのが望ましい。

【００６９】最後に、本発明によれば、第０ビットと第
１ビット（ＦＬＵＳＨ＿ＬＥＶＥＬ）はメモリ・マネー
ジャ２０２が常に「使用可能」な状態に保持すべき領域
のサイズを（キャッシュ・ライン数で）定義するビット
である。好ましい実施形態では、「使用可能」な状態に
保持されるキャッシュ・ライン数は、実際にはフラッシ
ュ制御レジスタ２０８のこの２ビットで指定する２進数
よりも１つ多い。こうして、好ましい実施形態のデバイ
ス１０２は、使用可能なキャッシュ・ラインの数を１か
ら４までの間でプログラム的に制御して変更することが
できる。あるいは、この２つのビット位置は使用可能な
キャッシュ・ラインを０から３までの間で指定するよう
に構成することもできる。

【００７０】もちろん、本発明の概念及びその教えると
ころに従って、フラッシュ制御レジスタのビット位置を
追加して使用可能なライン数を制御するように定義して
もよい。例えば、別の実施形態では、キャッシュ・メモ
リ内の使用可能な領域をフラッシュ制御レジスタの４つ
のビット位置で指定するように定義してもよい。このよ
うな実施形態では、異なる１６のレベルで使用可能な領
域サイズを指定することができる。そのような実施形態
の１つでは、４つのビット位置によって１から１６まで
の間で「使用可能」なキャッシュ・ラインを指定するこ
とができる。又、別の実施形態では、４つのビット位置
によって０から１５までの間で「使用可能」なキャッシ
ュ・ラインを指定することもできる。

【００７１】以上、本発明の好ましい実施形態について
述べてきたが、本発明の広い概念は他のシステムにも適
用することができることは当業者にとっては言うまでも
ない。この点に関連して、本発明の一般的な目的は、キ
ャッシュ・メモリ領域のサイズが所定の閾値を超えた場
合に１ライン以上のデータを廃棄することによって、シ
ステムの性能を向上することである。換言すれば、本発
明のキャッシュ・メモリは、事前に定義した（ただしプ
ログラム的に変更可能な）特定のサイズの領域を常に新
しいデータの受け取りに使用することができる状態に保
持するように設計されている。新しいデータをこの領域
に読み込むことによって最小の領域サイズを下回る場合
は、少なくとも１ライン（又はそれ以上）のキャッシュ
・データを廃棄して新たに領域を解放する。このことに
よって、キャッシュ内で特定のサイズの領域がいつでも
新しいデータの受け取りに使用することができる状態に
保持され、新しいデータの受け取りに先だってキャッシ
ュ・メモリ内に保持される他のデータを廃棄する必要は
ない。使用可能な領域を確保するためにキャッシュ・デ
ータを廃棄する方法又はアルゴリズムとしては、本発明
では様々なものを用いることができる。この点に関し
て、本発明ではＬＲＵ（Least Recently Used）法など
のアルゴリズムを使用して領域を解放してもよい。

【００７２】本発明に従って構成したデバイスの１つの
利点は、新しいデータをシークしてキャッシュ・メモリ
に読み込もうとしても使用可能な領域がない場合に発生
する、キャッシュ・メモリのデータのフラッシングに伴
う待ち時間による遅れを短縮することである。この利点
のトレードオフとして、本発明ではキャッシュ・サイズ
を実質的に縮小する。

【００７３】好ましい実施形態のキャッシュは１６ライ
ン・キャッシュであり、各ラインのデータ・サイズは６
４バイトである。

【００７４】上述の説明は、本発明を網羅するものでも
本発明を開示された明確な形式に限定するものでもな
く、修正や変更が可能である。なお、検討した実施例
は、本発明の原理およびその実地の用途を最も良く例示
するよう選択され説明されたものである。これに対する
修正や変更は全てこの発明の範囲内に含まれる。この発
明は、例として次の実施形態を含む。

【００７５】１．システム・メモリ（１０４）と要求元
デバイスとの間にキャッシュ・メモリ（１２８）を配置
したコンピューティング・システムにおいてキャッシュ
・メモリ（１２８）内のデータを管理する方法であっ
て、（ａ）要求されたデータが現在キャッシュ・メモリ
（１２８）のデータ記憶領域（２０４）に存在しない状
態で、デバイスからシステム・メモリ（１０４）へのデ
ータ要求を識別する（３０２）ステップと、（ｂ）シス
テム・メモリ（１０４）からデータ記憶領域（２０４）
にデータを読み出すステップと、（ｃ）キャッシュ・メ
モリ（１２８）を評価して、少なくとも所定のサイズの
領域がデータ記憶領域（２０４）内で直ちに使用可能か
どうかを判断するステップと、（ｄ）ステップ（ｃ）に
対応して、少なくとも上記所定のサイズの領域が直ちに
使用可能ではない場合には、データ記憶領域（２０４）
内のデータの一部をフラッシュするステップと、（ｅ）
（ａ）から（ｄ）までのステップを繰り返すステップと
を含むデータ管理方法。

【００７６】２．上記１に記載の方法において、上記所
定の領域サイズをプログラム的に設定することができる
データ管理方法。

【００７７】３．上記２に記載の方法において、１〜４
ラインの記憶領域が常に使用可能な状態であるように、
上記所定の領域サイズをプログラム的に設定することが
できるデータ管理方法。

【００７８】４．上記１に記載の方法において、データ
記憶領域（２０４）が１６ラインで構成され、各ライン
に６４バイトのデータを有するデータ管理方法。

【００７９】５．上記１に記載の方法において、ステッ
プ（ｂ）が、メモリ内のデータをデータ記憶領域（２０
４）内の使用可能なラインに直ちに読み出す（３０４）
ステップを含むデータ管理方法。

【００８０】６．上記１に記載の方法において、ステッ
プ（ｂ）が、システム・メモリからキャッシュ・メモリ
に読み出すデータのサイズを判断し、適切なキャッシュ
・ライン数のデータを自動的にキャッシュ・メモリに読
み出すステップを含むデータ管理方法。

【００８１】７．システム・メモリ（１０４）とＰＣＩ
バス（１１０）の間にキャッシュ・メモリ（１２８）を
配置し、システム・メモリ（１０４）からＰＣＩバス
（１１０）に読み出すデータがキャッシュ・メモリ（１
２８）を介して読み出されるコンピューティング・シス
テムにおいて、キャッシュ・メモリ内のデータを管理す
る方法であって、（ａ）データ記憶領域（２０４）内で
使用可能な領域のサイズを判断するステップと、（ｂ）
使用可能な領域のサイズと所定の値とを比較する（３０
８）ステップと、（ｃ）使用可能な領域が上記所定の値
に満たない場合に、キャッシュ・メモリ（１２８）内の
少なくとも１ラインのデータをフラッシュする（３１
０）ステップとを含むデータ管理方法。

【００８２】８．上記７に記載の方法において、上記判
断のステップが、アドレス・ディレクトリを監視して使
用可能な領域のサイズを判断するステップを備える方
法。

【００８３】９．上記７に記載の方法において、上記比
較のステップが、上記所定の値を指定するフラッシュ制
御レジスタを評価するステップ（２２０）を含むデータ
管理方法。

【００８４】１０．上記９に記載の方法において、上記
フラッシュ制御レジスタが指定する値をプログラム的に
変更することができるデータ管理方法。

【００８５】

【発明の効果】本発明によると、キャッシュ・メモリ内
で常に新しいデータの受け取りに使用することができる
領域が保証され、システム・バスとＩ／Ｏバスの間のデ
ータ伝達に伴う待ち時間が短縮される。

【図面の簡単な説明】

【図１】図１は、キャッシュ・メモリ・デバイスの基本
的な構成要素を示すブロック図である。

【図２】図２は、本発明の好ましい環境に従って構成し
たＩ／Ｏキャッシュ・システムのブロック図である。

【図３】図３は、本発明の好ましい環境による、Ｉ／Ｏ
キャッシュを含むデバイスのブロック図である。

【図４】図４は、図３に示す同期回路の概略図である。

【図５】図５は、本発明によって構成したキャッシュ・
メモリ／メモリ・マネージャを示すブロック図である。

【図６】図６は、本発明によって構成したシステムの最
高位の機能上の動作を示すフローチャートである。

【符号の説明】

５０ キャッシュ・メモリ、５２ タグ、
５４ データ・ライン、５６ ディレクトリ／インデ
ックス、１０４ システム・メモリ、１０６ ＣＰＵ、
１１０ Ｉ／Ｏバス（ＰＣＩバス）、１１６
周波数境界、 １２０ データ記憶領域、１２２
アドレス記憶領域、１２４，１２６ 妥当性／ステー
タス回路、１２８キャッシュ・メモリ、１３０，１４
０，１４２ 同期回路、１３２，１３４，１３６ フリ
ップフロップ、１５２，１５４ ステート・マシン、１
６２，１６４，１６６、１６８ 比較回路（コンパレー
タ）、２０２ メモリ・マネージャ、２０４ メモリ領
域、 ２０６ ディレクトリ／インデックス、２０
８ フラッシュ制御レジスタ（キャッシュ制御レジス
タ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】システム・メモリと要求元デバイスとの間
   にキャッシュ・メモリを配置したコンピューティング・
   システムにおいてキャッシュ・メモリ内のデータを管理
   する方法であって、 （ａ）要求されたデータが現在キャッシュ・メモリのデ
   ータ記憶領域に存在しない状態で、デバイスからシステ
   ム・メモリへのデータ要求を識別するステップと、 （ｂ）システム・メモリからデータ記憶領域にデータを
   読み出すステップと、 （ｃ）キャッシュ・メモリを評価して、少なくとも所定
   のサイズの領域がデータ記憶領域内で直ちに使用可能か
   どうかを判断するステップと、 （ｄ）ステップ（ｃ）に対応して、少なくとも上記所定
   のサイズの領域が直ちに使用可能ではない場合には、デ
   ータ記憶領域内のデータの一部をフラッシュするステッ
   プと、 （ｅ）（ａ）から（ｄ）までのステップを繰り返すステ
   ップと、 を含むデータ管理方法。