JPH11161557A - 表示用マイクロコンピュータ - Google Patents
表示用マイクロコンピュータInfo
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- JPH11161557A JPH11161557A JP9324555A JP32455597A JPH11161557A JP H11161557 A JPH11161557 A JP H11161557A JP 9324555 A JP9324555 A JP 9324555A JP 32455597 A JP32455597 A JP 32455597A JP H11161557 A JPH11161557 A JP H11161557A
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 電源が停電又は瞬停した後に復帰した場合、
表示用ＲＡＭの内容を電源が停電又は瞬停した時点の内
容から継続表示させる。 【解決手段】 レジスタ１１の設定値にカウンタ１２の
計数値が一致した時、コンパレータ１３の一致信号の出
力に伴い、バッファメモリ８がイネーブル状態となる。
周期Ｔ１で、最上位ビットＭＳＢがローレベルの時、表
示用ＲＡＭ２の前半の１２８ワードデータがバッファメ
モリ８に書き込まれ、書き込み動作が終了すると、タイ
マ回路１８のオーバーフロー信号に従いバッファメモリ
８の１２８ワードデータがフラッシュメモリ７の前半の
１２８ワードに書き込まれる。周期Ｔ２で、最上位ビッ
トＭＳＢがハイレベルの時、表示用ＲＡＭ２の後半の１
２８ワードデータがバッファメモリ８に書き込まれ、書
き込み動作終了すると、バッファメモリ８の１２８ワー
ドデータがフラッシュメモリ７の後半の１２８ワードに
書き込まれる。
表示用ＲＡＭの内容を電源が停電又は瞬停した時点の内
容から継続表示させる。 【解決手段】 レジスタ１１の設定値にカウンタ１２の
計数値が一致した時、コンパレータ１３の一致信号の出
力に伴い、バッファメモリ８がイネーブル状態となる。
周期Ｔ１で、最上位ビットＭＳＢがローレベルの時、表
示用ＲＡＭ２の前半の１２８ワードデータがバッファメ
モリ８に書き込まれ、書き込み動作が終了すると、タイ
マ回路１８のオーバーフロー信号に従いバッファメモリ
８の１２８ワードデータがフラッシュメモリ７の前半の
１２８ワードに書き込まれる。周期Ｔ２で、最上位ビッ
トＭＳＢがハイレベルの時、表示用ＲＡＭ２の後半の１
２８ワードデータがバッファメモリ８に書き込まれ、書
き込み動作終了すると、バッファメモリ８の１２８ワー
ドデータがフラッシュメモリ７の後半の１２８ワードに
書き込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示パネル（液晶
パネル等）に所定キャラクタを表示させる表示用マイク
ロコンピュータに関する。
パネル等）に所定キャラクタを表示させる表示用マイク
ロコンピュータに関する。
【０００２】
【従来の技術】液晶パネルに表示されるキャラクタ（文
字、数字、絵等）はドットの集合体であり、液晶パネル
の１画面分の表示キャラクタに対応するドットデータは
表示用ＲＡＭ（スタティックＲＡＭ構造）に格納され
る。例えば、１ドットデータは、論理値「１」の時に点
灯を指示し且つ論理値「０」の時に消灯を指示するもの
とする。尚、表示用ＲＡＭのアドレスは液晶パネルの表
示位置と１対１に対応している。即ち、液晶パネルの位
置Ａにキャラクタ表示を行う場合、液晶パネルの位置Ａ
に対応する表示用ＲＡＭのアドレスが指定され、ドット
データが読み出される。そして、当該ドットデータに基
づいて、液晶パネルを構成するコモン電極及びセグメン
ト電極が選択駆動され、液晶表示が実行される。尚、上
記の液晶表示の為の表示駆動手段はマイクロコンピュー
タのチップ上に集積化される。
字、数字、絵等）はドットの集合体であり、液晶パネル
の１画面分の表示キャラクタに対応するドットデータは
表示用ＲＡＭ（スタティックＲＡＭ構造）に格納され
る。例えば、１ドットデータは、論理値「１」の時に点
灯を指示し且つ論理値「０」の時に消灯を指示するもの
とする。尚、表示用ＲＡＭのアドレスは液晶パネルの表
示位置と１対１に対応している。即ち、液晶パネルの位
置Ａにキャラクタ表示を行う場合、液晶パネルの位置Ａ
に対応する表示用ＲＡＭのアドレスが指定され、ドット
データが読み出される。そして、当該ドットデータに基
づいて、液晶パネルを構成するコモン電極及びセグメン
ト電極が選択駆動され、液晶表示が実行される。尚、上
記の液晶表示の為の表示駆動手段はマイクロコンピュー
タのチップ上に集積化される。
【０００３】
【発明が解決しようとする課題】しかしながら、前記マ
イクロコンピュータを内蔵した液晶表示機器の電源が何
らかの要因を受けて使用者の意図に反して停電又は瞬停
した場合、表示用ＲＡＭは揮発性の特性を有する為、そ
の時の表示用ＲＡＭの内容は全てクリアされてしまう。
従って、電源が復帰した場合、本来ならば停電又は瞬停
時の内容から液晶表示を継続したいところではあるが、
実際は初期状態から液晶表示を始めなければならず、初
期状態から停電又は瞬停までの表示用ＲＡＭの内容を無
駄にしてしまう問題があった。
イクロコンピュータを内蔵した液晶表示機器の電源が何
らかの要因を受けて使用者の意図に反して停電又は瞬停
した場合、表示用ＲＡＭは揮発性の特性を有する為、そ
の時の表示用ＲＡＭの内容は全てクリアされてしまう。
従って、電源が復帰した場合、本来ならば停電又は瞬停
時の内容から液晶表示を継続したいところではあるが、
実際は初期状態から液晶表示を始めなければならず、初
期状態から停電又は瞬停までの表示用ＲＡＭの内容を無
駄にしてしまう問題があった。
【０００４】そこで、本発明は、電源が使用者の意図に
反して停電又は瞬停した後に復帰した場合は、電源が停
電又は瞬停した時点の内容から液晶表示を継続できる様
にした表示用マイクロコンピュータを提供することを目
的とする。
反して停電又は瞬停した後に復帰した場合は、電源が停
電又は瞬停した時点の内容から液晶表示を継続できる様
にした表示用マイクロコンピュータを提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、表示パネルに表示す
べきキャラクタの為のキャラクタデータが前記表示パネ
ルの表示位置に１対１に対応するアドレスに書き込まれ
る表示用ＲＡＭと、前記表示用ＲＡＭの読み出しデータ
をラッチするラッチ回路と、前記ラッチ回路のラッチデ
ータに対応するキャラクタを前記表示パネルに表示させ
る駆動回路と、を備えた表示用マイクロコンピュータに
おいて、データの一括又は部分的な電気消去が可能であ
ると共にデータの書き込み及び読み出しが可能な特性を
有し、前記表示用ＲＡＭと１対１に対応するアドレスを
有する不揮発性メモリと、前記表示パネルに複数画面分
の内容を表示する毎に、前記表示用ＲＡＭと同一内容を
前記不揮発性メモリに書き込ませる制御回路と、を備え
たことを特徴とする。
解決する為に成されたものであり、表示パネルに表示す
べきキャラクタの為のキャラクタデータが前記表示パネ
ルの表示位置に１対１に対応するアドレスに書き込まれ
る表示用ＲＡＭと、前記表示用ＲＡＭの読み出しデータ
をラッチするラッチ回路と、前記ラッチ回路のラッチデ
ータに対応するキャラクタを前記表示パネルに表示させ
る駆動回路と、を備えた表示用マイクロコンピュータに
おいて、データの一括又は部分的な電気消去が可能であ
ると共にデータの書き込み及び読み出しが可能な特性を
有し、前記表示用ＲＡＭと１対１に対応するアドレスを
有する不揮発性メモリと、前記表示パネルに複数画面分
の内容を表示する毎に、前記表示用ＲＡＭと同一内容を
前記不揮発性メモリに書き込ませる制御回路と、を備え
たことを特徴とする。
【０００６】前記制御回路は、前記表示用ＲＡＭから前
記不揮発性メモリへの書き込み動作を実行すべき前記表
示パネルの複数画面数が設定されるレジスタと、前記表
示パネルの１画面表示毎に計数を行うカウンタと、前記
レジスタ及び前記カウンタの値の一致比較を行うコンパ
レータと、前記カウンタの値が前記レジスタの値と一致
した時の前記コンパレータの比較出力に基づいて、前記
不揮発性メモリを所定時間だけ書き込み可能状態に設定
する回路と、から成ることを特徴とする。
記不揮発性メモリへの書き込み動作を実行すべき前記表
示パネルの複数画面数が設定されるレジスタと、前記表
示パネルの１画面表示毎に計数を行うカウンタと、前記
レジスタ及び前記カウンタの値の一致比較を行うコンパ
レータと、前記カウンタの値が前記レジスタの値と一致
した時の前記コンパレータの比較出力に基づいて、前記
不揮発性メモリを所定時間だけ書き込み可能状態に設定
する回路と、から成ることを特徴とする。
【０００７】表示用マイクロコンピュータの電源電圧が
前記表示用ＲＡＭのデータ保持電圧より下降しその後前
記表示用ＲＡＭのデータ保持電圧より上昇した時、前記
不揮発性メモリの内容を前記表示用ＲＡＭに書き込ませ
ることを特徴とする。前記不揮発性メモリはフラッシュ
メモリであることを特徴とする。
前記表示用ＲＡＭのデータ保持電圧より下降しその後前
記表示用ＲＡＭのデータ保持電圧より上昇した時、前記
不揮発性メモリの内容を前記表示用ＲＡＭに書き込ませ
ることを特徴とする。前記不揮発性メモリはフラッシュ
メモリであることを特徴とする。
【０００８】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の表示用マイクロコンピュ
ータを示すブロック図である。図１において、（１）は
液晶パネルであり、ｍ本のコモン電極とｎ本のセグメン
ト電極とをマトリクス配置し、コモン電極及びセグメン
ト電極の交点のドットを点灯又は消灯させて所定キャラ
クタを表示するものである。（２）は表示用ＲＡＭであ
り、液晶パネル（１）の１画面分のキャラクタを構成す
るドットデータが液晶パネル（１）の表示位置に１対１
に対応するアドレスに書き込まれるものである。表示用
ＲＡＭ（２）に書き込まれると共に読み出されるドット
データは、論理値「１」の時に点灯を指示し且つ論理値
「０」の時に消灯を指示し、液晶パネル（１）の１画面
分の表示内容の全部又は一部を変更しなければならなく
なった時、変更内容のみが書き換えられる。尚、表示用
ＲＡＭ（２）からのドットデータの読み出し速度は、液
晶パネル（１）の１画面分の液晶表示が完了するまでの
周波数が予め定められた交番周波数となる様に設定され
ている。（３）はパラレルシリアル変換回路であり、表
示用ＲＡＭ（２）から読み出されるワード単位のドット
データをパラレル状態からシリアル状態へ変換するもの
である。（４）はｎビットのシフトレジスタであり、パ
ラレルシリアル変換回路（３）から出力されるワード単
位のシリアルデータをドットクロックＤＣＬＫに同期し
て順次シフトし、液晶パネル（１）の１行分のｎドット
データを保持するものである。（５）はｎビットのラッ
チ回路であり、シフトレジスタ（４）に保持されたｎビ
ットのドットデータをラッチクロックＬＣＬＫに同期し
てラッチするものである。（６）は駆動回路であり、液
晶パネル（１）の１行単位でコモン電極を順次選択する
と共にラッチ回路（５）のラッチデータに応じてセグメ
ント電極を選択するものである。即ち、駆動回路（６）
は、選択されたコモン電極及びセグメント電極の交差位
置を点灯させる。この動作をｍ回繰り返すと、液晶パネ
ル（１）の１画面分のキャラクタ表示が完了する。
的に説明する。図１は本発明の表示用マイクロコンピュ
ータを示すブロック図である。図１において、（１）は
液晶パネルであり、ｍ本のコモン電極とｎ本のセグメン
ト電極とをマトリクス配置し、コモン電極及びセグメン
ト電極の交点のドットを点灯又は消灯させて所定キャラ
クタを表示するものである。（２）は表示用ＲＡＭであ
り、液晶パネル（１）の１画面分のキャラクタを構成す
るドットデータが液晶パネル（１）の表示位置に１対１
に対応するアドレスに書き込まれるものである。表示用
ＲＡＭ（２）に書き込まれると共に読み出されるドット
データは、論理値「１」の時に点灯を指示し且つ論理値
「０」の時に消灯を指示し、液晶パネル（１）の１画面
分の表示内容の全部又は一部を変更しなければならなく
なった時、変更内容のみが書き換えられる。尚、表示用
ＲＡＭ（２）からのドットデータの読み出し速度は、液
晶パネル（１）の１画面分の液晶表示が完了するまでの
周波数が予め定められた交番周波数となる様に設定され
ている。（３）はパラレルシリアル変換回路であり、表
示用ＲＡＭ（２）から読み出されるワード単位のドット
データをパラレル状態からシリアル状態へ変換するもの
である。（４）はｎビットのシフトレジスタであり、パ
ラレルシリアル変換回路（３）から出力されるワード単
位のシリアルデータをドットクロックＤＣＬＫに同期し
て順次シフトし、液晶パネル（１）の１行分のｎドット
データを保持するものである。（５）はｎビットのラッ
チ回路であり、シフトレジスタ（４）に保持されたｎビ
ットのドットデータをラッチクロックＬＣＬＫに同期し
てラッチするものである。（６）は駆動回路であり、液
晶パネル（１）の１行単位でコモン電極を順次選択する
と共にラッチ回路（５）のラッチデータに応じてセグメ
ント電極を選択するものである。即ち、駆動回路（６）
は、選択されたコモン電極及びセグメント電極の交差位
置を点灯させる。この動作をｍ回繰り返すと、液晶パネ
ル（１）の１画面分のキャラクタ表示が完了する。
【０００９】さて、（７）はフラッシュメモリ（不揮発
性メモリ）であり、データの全部又は一部の電気消去が
可能であると共にデータの書き込み及び読み出しが可能
な特性を有する。フラッシュメモリ（７）は表示用ＲＡ
Ｍ（２）と同一アドレス数を有し、フラッシュメモリ
（７）のアドレスは表示用ＲＡＭ（２）のアドレスと１
対１に対応する。（８）はバッファメモリ（ＳＲＡＭ構
造）であり、表示用ＲＡＭ（２）のデータ出力とフラッ
シュメモリ（７）のデータ入力との間に介在し、表示用
ＲＡＭ（２）の内容を所定ワード数だけ格納するもので
ある。即ち、バッファメモリ（８）は、表示用ＲＡＭ
（２）の内容を所定ワード数単位でフラッシュメモリ
（７）に書き込ませるものである。例えば、表示用ＲＡ
Ｍ（２）及びフラッシュメモリ（７）の記憶容量が２５
６ワード、バッファメモリ（８）の記憶容量が１２８ワ
ードの場合、表示用ＲＡＭ（２）の内容をフラッシュメ
モリ（７）に書き込む際、バッファメモリ（８）は書き
込み及び読み出し動作を２回行う必要がある。（９）は
表示用マイクロコンピュータの各種演算動作を実行する
ＣＰＵであり、表示用ＲＡＭ（２）へのドットデータの
書き込み動作、及び、表示用ＲＡＭ（２）及びフラッシ
ュメモリ（７）の内容を確認する為の読み出し動作を、
液晶表示とは非同期に実行するものである。
性メモリ）であり、データの全部又は一部の電気消去が
可能であると共にデータの書き込み及び読み出しが可能
な特性を有する。フラッシュメモリ（７）は表示用ＲＡ
Ｍ（２）と同一アドレス数を有し、フラッシュメモリ
（７）のアドレスは表示用ＲＡＭ（２）のアドレスと１
対１に対応する。（８）はバッファメモリ（ＳＲＡＭ構
造）であり、表示用ＲＡＭ（２）のデータ出力とフラッ
シュメモリ（７）のデータ入力との間に介在し、表示用
ＲＡＭ（２）の内容を所定ワード数だけ格納するもので
ある。即ち、バッファメモリ（８）は、表示用ＲＡＭ
（２）の内容を所定ワード数単位でフラッシュメモリ
（７）に書き込ませるものである。例えば、表示用ＲＡ
Ｍ（２）及びフラッシュメモリ（７）の記憶容量が２５
６ワード、バッファメモリ（８）の記憶容量が１２８ワ
ードの場合、表示用ＲＡＭ（２）の内容をフラッシュメ
モリ（７）に書き込む際、バッファメモリ（８）は書き
込み及び読み出し動作を２回行う必要がある。（９）は
表示用マイクロコンピュータの各種演算動作を実行する
ＣＰＵであり、表示用ＲＡＭ（２）へのドットデータの
書き込み動作、及び、表示用ＲＡＭ（２）及びフラッシ
ュメモリ（７）の内容を確認する為の読み出し動作を、
液晶表示とは非同期に実行するものである。
【００１０】（１０）は液晶表示の為の制御回路であ
り、表示用ＲＡＭ（２）、フラッシュメモリ（７）及び
バッファメモリ（８）を独立にアドレス指定するもので
ある。詳しくは、制御回路（１０）は、表示用ＲＡＭ
（２）にアドレスデータの全ビットを供給し、フラッシ
ュメモリ（７）にアドレスデータの最上位ビットを供給
し、バッファメモリ（８）にアドレスデータの最上位ビ
ットを除く残りビットを供給する（表示用ＲＡＭ
（２）、フラッシュメモリ（７）及びバッファメモリ
（８）の記憶容量が前記ワード数に設定されている場
合）。また、制御回路（１０）は、表示用ＲＡＭ（２）
の最終アドレスを指定する毎に、即ち、液晶パネル
（１）の１画面表示を終了する毎に、計数パルスを出力
する。また、制御回路（１０）は、バッファメモリ
（８）の各アドレスを指定する毎に、表示用ＲＡＭ
（２）の内容をバッファメモリ（８）に書き込む為の書
き込みパルスＷＲＩＴＥ１を出力する。
り、表示用ＲＡＭ（２）、フラッシュメモリ（７）及び
バッファメモリ（８）を独立にアドレス指定するもので
ある。詳しくは、制御回路（１０）は、表示用ＲＡＭ
（２）にアドレスデータの全ビットを供給し、フラッシ
ュメモリ（７）にアドレスデータの最上位ビットを供給
し、バッファメモリ（８）にアドレスデータの最上位ビ
ットを除く残りビットを供給する（表示用ＲＡＭ
（２）、フラッシュメモリ（７）及びバッファメモリ
（８）の記憶容量が前記ワード数に設定されている場
合）。また、制御回路（１０）は、表示用ＲＡＭ（２）
の最終アドレスを指定する毎に、即ち、液晶パネル
（１）の１画面表示を終了する毎に、計数パルスを出力
する。また、制御回路（１０）は、バッファメモリ
（８）の各アドレスを指定する毎に、表示用ＲＡＭ
（２）の内容をバッファメモリ（８）に書き込む為の書
き込みパルスＷＲＩＴＥ１を出力する。
【００１１】（１１）はレジスタであり、表示用ＲＡＭ
（２）からフラッシュメモリ（７）への書き込み動作を
実行する周期として、使用者が希望する液晶パネル
（１）の表示画面数（例えば１０）が設定される。（１
２）は第１カウンタであり、制御回路（１０）が１画面
表示の終了毎に出力するパルスを計数するものである。
（１３）はコンパレータであり、レジスタ（１１）及び
第１カウンタ（１２）の値を比較し、レジスタ（１１）
の設定値に第１カウンタ（１２）の計数値が一致した
時、一致信号（論理値「１」）を出力するものである。
第１カウンタ（１２）は、コンパレータ（１３）の一致
信号でリセットされる。（１４）は第２カウンタであ
り、コンパレータ（１３）の一致信号が供給された時に
計数動作を開始し、自らのオーバーフロー信号が供給さ
れた時にリセットされると共に計数動作を終了するもの
であり、制御回路（１０）が１画面表示の終了毎に出力
するパルスを所定数（例えば２）計数してオーバーフロ
ー信号を出力する。ＮＯＲゲート（１５）（１６）はＲ
Ｓフリップフロップを構成する。ＮＯＲゲート（１５）
の一方の入力端子（セット端子）はコンパレータ（１
３）の出力端子と接続され、ＮＯＲゲート（１６）の一
方の入力端子（リセット端子）は第２カウンタ（１４）
の出力端子と接続されている。即ち、ＲＳフリップフロ
ップは、コンパレータ（１３）が一致信号を出力した時
にセットされ、カウンタ（１４）がオーバーフロー信号
を出力した時にリセットされる。バッファメモリ（８）
は、ＲＳフリップフロップのセット信号（論理値
「１」）が供給され、液晶パネル（１）の２画面表示期
間だけイネーブル状態となる。
（２）からフラッシュメモリ（７）への書き込み動作を
実行する周期として、使用者が希望する液晶パネル
（１）の表示画面数（例えば１０）が設定される。（１
２）は第１カウンタであり、制御回路（１０）が１画面
表示の終了毎に出力するパルスを計数するものである。
（１３）はコンパレータであり、レジスタ（１１）及び
第１カウンタ（１２）の値を比較し、レジスタ（１１）
の設定値に第１カウンタ（１２）の計数値が一致した
時、一致信号（論理値「１」）を出力するものである。
第１カウンタ（１２）は、コンパレータ（１３）の一致
信号でリセットされる。（１４）は第２カウンタであ
り、コンパレータ（１３）の一致信号が供給された時に
計数動作を開始し、自らのオーバーフロー信号が供給さ
れた時にリセットされると共に計数動作を終了するもの
であり、制御回路（１０）が１画面表示の終了毎に出力
するパルスを所定数（例えば２）計数してオーバーフロ
ー信号を出力する。ＮＯＲゲート（１５）（１６）はＲ
Ｓフリップフロップを構成する。ＮＯＲゲート（１５）
の一方の入力端子（セット端子）はコンパレータ（１
３）の出力端子と接続され、ＮＯＲゲート（１６）の一
方の入力端子（リセット端子）は第２カウンタ（１４）
の出力端子と接続されている。即ち、ＲＳフリップフロ
ップは、コンパレータ（１３）が一致信号を出力した時
にセットされ、カウンタ（１４）がオーバーフロー信号
を出力した時にリセットされる。バッファメモリ（８）
は、ＲＳフリップフロップのセット信号（論理値
「１」）が供給され、液晶パネル（１）の２画面表示期
間だけイネーブル状態となる。
【００１２】（１７）はラッチ回路であり、制御回路
（１０）から出力されるアドレスデータの最上位ビット
ＭＳＢを書き込みパルスＷＲＩＴＥ１に同期してラッチ
するものである。即ち、バッファメモリ（８）に対する
表示用ＲＡＭ（２）の前半１２８ワードの書き込み動作
が終了した時、ラッチ回路（１７）は論理値「０」をラ
ッチし、フラッシュメモリ（７）の前半１２８ワードの
アドレス指定が確定する。一方、バッファメモリ（８）
に対する表示用ＲＡＭ（２）の後半１２８ワードの書き
込み動作が終了した時、ラッチ回路（１７）は論理値
「１」をラッチし、フラッシュメモリ（７）の後半１２
８ワードのアドレス指定が確定する。（１８）はタイマ
回路であり、書き込みパルスＷＲＩＴＥ１でリセットさ
れる毎に初期値から計数を開始するものである。タイマ
回路（１８）が計数を開始してからオーバーフロー信号
（論理値「１」）を出力するまでの時間は、書き込みパ
ルスＷＲＩＴＥ１の周期より長く設定されている。即
ち、タイマ回路（１８）は、バッファメモリ（８）が書
き込み状態の時は書き込みパルスＷＲＩＴＥ１が一定周
期毎に発生するのでオーバーフロー信号を出力すること
はないが、バッファメモリ（８）が書き込み動作を終了
すると、書き込みパルスＷＲＩＴＥ１が発生しなくなる
のでオーバーフロー信号を出力する。（１９）はアドレ
スカウンタであり、フラッシュメモリ（７）にバッファ
メモリ（８）の内容を書き込む時、即ち、タイマ回路
（１８）のオーバーフロー信号が反転供給されてリセッ
ト解除された時、フラッシュメモリ（７）の不特定な１
２８ワードをアドレス指定するものである。尚、フラッ
シュメモリ（７）の前半又は後半の何れか一方の１２８
ワードは、ラッチ回路（１７）のラッチ出力即ちアドレ
スデータの最上位ビットの値に応じて選択される。（２
０）はエッジ検出回路であり、アドレスカウンタ（１
９）の最下位ビットの変化に同期してフラッシュメモリ
（７）の為の書き込みパルスＷＲＩＴＥ２を出力するも
のである。
（１０）から出力されるアドレスデータの最上位ビット
ＭＳＢを書き込みパルスＷＲＩＴＥ１に同期してラッチ
するものである。即ち、バッファメモリ（８）に対する
表示用ＲＡＭ（２）の前半１２８ワードの書き込み動作
が終了した時、ラッチ回路（１７）は論理値「０」をラ
ッチし、フラッシュメモリ（７）の前半１２８ワードの
アドレス指定が確定する。一方、バッファメモリ（８）
に対する表示用ＲＡＭ（２）の後半１２８ワードの書き
込み動作が終了した時、ラッチ回路（１７）は論理値
「１」をラッチし、フラッシュメモリ（７）の後半１２
８ワードのアドレス指定が確定する。（１８）はタイマ
回路であり、書き込みパルスＷＲＩＴＥ１でリセットさ
れる毎に初期値から計数を開始するものである。タイマ
回路（１８）が計数を開始してからオーバーフロー信号
（論理値「１」）を出力するまでの時間は、書き込みパ
ルスＷＲＩＴＥ１の周期より長く設定されている。即
ち、タイマ回路（１８）は、バッファメモリ（８）が書
き込み状態の時は書き込みパルスＷＲＩＴＥ１が一定周
期毎に発生するのでオーバーフロー信号を出力すること
はないが、バッファメモリ（８）が書き込み動作を終了
すると、書き込みパルスＷＲＩＴＥ１が発生しなくなる
のでオーバーフロー信号を出力する。（１９）はアドレ
スカウンタであり、フラッシュメモリ（７）にバッファ
メモリ（８）の内容を書き込む時、即ち、タイマ回路
（１８）のオーバーフロー信号が反転供給されてリセッ
ト解除された時、フラッシュメモリ（７）の不特定な１
２８ワードをアドレス指定するものである。尚、フラッ
シュメモリ（７）の前半又は後半の何れか一方の１２８
ワードは、ラッチ回路（１７）のラッチ出力即ちアドレ
スデータの最上位ビットの値に応じて選択される。（２
０）はエッジ検出回路であり、アドレスカウンタ（１
９）の最下位ビットの変化に同期してフラッシュメモリ
（７）の為の書き込みパルスＷＲＩＴＥ２を出力するも
のである。
【００１３】以下、図１のフラッシュメモリ（７）の書
き込み動作を図２のタイムチャートを用いて説明する。
尚、図２のＭＳＢは、制御回路（１０）から出力される
アドレスデータの最上位ビットの変化を示し、ＭＳＢが
ローレベル（論理値「０」）の時は表示用ＲＡＭ（２）
の前半の１２８ワードをアドレス指定し、ＭＳＢがハイ
レベル（論理値「１」）の時は表示用ＲＡＭ（２）の後
半の１２８ワードをアドレス指定する。即ち、液晶パネ
ル（１）の１画面表示はＭＳＢの１周期で終了し、ＭＳ
Ｂの１周期は、液晶パネル（１）の交番周波数が１００
Ｈｚの場合、１０ｍｓｅｃとなる。
き込み動作を図２のタイムチャートを用いて説明する。
尚、図２のＭＳＢは、制御回路（１０）から出力される
アドレスデータの最上位ビットの変化を示し、ＭＳＢが
ローレベル（論理値「０」）の時は表示用ＲＡＭ（２）
の前半の１２８ワードをアドレス指定し、ＭＳＢがハイ
レベル（論理値「１」）の時は表示用ＲＡＭ（２）の後
半の１２８ワードをアドレス指定する。即ち、液晶パネ
ル（１）の１画面表示はＭＳＢの１周期で終了し、ＭＳ
Ｂの１周期は、液晶パネル（１）の交番周波数が１００
Ｈｚの場合、１０ｍｓｅｃとなる。
【００１４】レジスタ（１１）の設定値に第１カウンタ
（１２）の計数値が一致すると、即ち、液晶パネル
（１）の複数画面表示が一通り終了すると、コンパレー
タ（１３）の一致信号の出力に伴い、バッファメモリ
（８）はＲＳフリップフロップのセット信号で液晶パネ
ル（１）の２画面表示期間だけイネーブル状態となる。
周期Ｔ１において、アドレスデータの最上位ビットがロ
ーレベルの時は、表示用ＲＡＭ（２）から読み出された
前半の１２８ワードデータがバッファメモリ（８）に書
き込まれる。バッファメモリ（８）の書き込み動作が終
了すると、ラッチ回路（１７）のラッチ出力は論理値
「０」となる。一方、タイマ回路（１８）がオーバーフ
ロー信号を発生してアドレスカウンタ（１９）が計数を
開始すると共に書き込みパルスＷＲＩＴＥ２が発生す
る。従って、バッファメモリ（８）の１２８ワードデー
タはフラッシュメモリ（７）の前半の１２８ワードに書
き込まれる。次の周期Ｔ２において、アドレスデータの
最上位ビットがハイレベルの時は、表示用ＲＡＭ（２）
から読み出された後半の１２８ワードデータがバッファ
メモリ（８）に書き込まれる。バッファメモリ（８）の
書き込み動作が終了すると、ラッチ回路（１７）のラッ
チ出力は論理値「１」となる。一方、タイマ回路（１
８）がオーバーフロー信号を発生してアドレスカウンタ
（１９）が計数を開始すると共に書き込みパルスＷＲＩ
ＴＥ２が発生する。従って、バッファメモリ（８）の１
２８ワードデータはフラッシュメモリ（７）の後半の１
２８ワードに書き込まれる。これより、表示用ＲＡＭ
（２）と同一内容がフラッシュメモリ（７）に書き込ま
れた状態となる。尚、フラッシュメモリ（７）に対する
１２８ワード単位の書き込み時間は４ｍｓｅｃ程度の
為、液晶パネル（１）の交番周波数が１００Ｈｚ程度で
あれば十分に対応できる。
（１２）の計数値が一致すると、即ち、液晶パネル
（１）の複数画面表示が一通り終了すると、コンパレー
タ（１３）の一致信号の出力に伴い、バッファメモリ
（８）はＲＳフリップフロップのセット信号で液晶パネ
ル（１）の２画面表示期間だけイネーブル状態となる。
周期Ｔ１において、アドレスデータの最上位ビットがロ
ーレベルの時は、表示用ＲＡＭ（２）から読み出された
前半の１２８ワードデータがバッファメモリ（８）に書
き込まれる。バッファメモリ（８）の書き込み動作が終
了すると、ラッチ回路（１７）のラッチ出力は論理値
「０」となる。一方、タイマ回路（１８）がオーバーフ
ロー信号を発生してアドレスカウンタ（１９）が計数を
開始すると共に書き込みパルスＷＲＩＴＥ２が発生す
る。従って、バッファメモリ（８）の１２８ワードデー
タはフラッシュメモリ（７）の前半の１２８ワードに書
き込まれる。次の周期Ｔ２において、アドレスデータの
最上位ビットがハイレベルの時は、表示用ＲＡＭ（２）
から読み出された後半の１２８ワードデータがバッファ
メモリ（８）に書き込まれる。バッファメモリ（８）の
書き込み動作が終了すると、ラッチ回路（１７）のラッ
チ出力は論理値「１」となる。一方、タイマ回路（１
８）がオーバーフロー信号を発生してアドレスカウンタ
（１９）が計数を開始すると共に書き込みパルスＷＲＩ
ＴＥ２が発生する。従って、バッファメモリ（８）の１
２８ワードデータはフラッシュメモリ（７）の後半の１
２８ワードに書き込まれる。これより、表示用ＲＡＭ
（２）と同一内容がフラッシュメモリ（７）に書き込ま
れた状態となる。尚、フラッシュメモリ（７）に対する
１２８ワード単位の書き込み時間は４ｍｓｅｃ程度の
為、液晶パネル（１）の交番周波数が１００Ｈｚ程度で
あれば十分に対応できる。
【００１５】さて、電源電圧が停電又瞬停しその後復帰
した場合、電源電圧が復帰する過程で低電圧検出電圧を
通過した時点で表示用ＲＡＭ（２）の内容を停電又は瞬
停前の内容とする為の割り込み要求が発生する。当該割
り込み要求に従い、フラッシュメモリ（７）の内容を表
示用ＲＡＭ（２）に書き込めばよい。以上より、 Ａ．電源が停電又は瞬停し、その後、電源が復帰した場
合であっても、表示用ＲＡＭ（２）の内容を電源が停電
又は瞬停した時点の内容から継続表示できる。
した場合、電源電圧が復帰する過程で低電圧検出電圧を
通過した時点で表示用ＲＡＭ（２）の内容を停電又は瞬
停前の内容とする為の割り込み要求が発生する。当該割
り込み要求に従い、フラッシュメモリ（７）の内容を表
示用ＲＡＭ（２）に書き込めばよい。以上より、 Ａ．電源が停電又は瞬停し、その後、電源が復帰した場
合であっても、表示用ＲＡＭ（２）の内容を電源が停電
又は瞬停した時点の内容から継続表示できる。
【００１６】Ｂ．表示用ＲＡＭ（２）からフラッシュメ
モリ（７）への書き込み動作をハードウエア処理する
為、ソフトウエアの負担を軽減できる。
モリ（７）への書き込み動作をハードウエア処理する
為、ソフトウエアの負担を軽減できる。
【００１７】
【発明の効果】本発明によれば、電源が停電又は瞬停
し、その後、電源が復帰した場合であっても、表示用Ｒ
ＡＭの内容を電源が停電又は瞬停した時点の内容から継
続表示できる。また、表示用ＲＡＭから不揮発性メモリ
への書き込み動作をハードウエア処理できる為、ソフト
ウエアの負担を軽減できる等の利点が得られる。
し、その後、電源が復帰した場合であっても、表示用Ｒ
ＡＭの内容を電源が停電又は瞬停した時点の内容から継
続表示できる。また、表示用ＲＡＭから不揮発性メモリ
への書き込み動作をハードウエア処理できる為、ソフト
ウエアの負担を軽減できる等の利点が得られる。
【図１】本発明の表示用マイクロコンピュータを示すブ
ロック図である。
ロック図である。
【図２】図１のフラッシュメモリの書き込み動作を示す
タイムチャートである。
タイムチャートである。
【符号の説明】 （１） 液晶パネル （２） 表示用ＲＡＭ （５） ラッチ回路 （６） 駆動回路 （７） フラッシュメモリ （８） バッファメモリ （１０） 制御回路 （１１） レジスタ （１２） 第１カウンタ （１３） コンパレータ （１４） 第２カウンタ （１５）（１６） ＮＯＲゲート
Claims (4)
- 【請求項１】 表示パネルに表示すべきキャラクタの為
のキャラクタデータが前記表示パネルの表示位置に１対
１に対応するアドレスに書き込まれる表示用ＲＡＭと、
前記表示用ＲＡＭの読み出しデータをラッチするラッチ
回路と、前記ラッチ回路のラッチデータに対応するキャ
ラクタを前記表示パネルに表示させる駆動回路と、を備
えた表示用マイクロコンピュータにおいて、 データの一括又は部分的な電気消去が可能であると共に
データの書き込み及び読み出しが可能な特性を有し、前
記表示用ＲＡＭと１対１に対応するアドレスを有する不
揮発性メモリと、 前記表示パネルに複数画面分の内容を表示する毎に、前
記表示用ＲＡＭと同一内容を前記不揮発性メモリに書き
込ませる制御回路と、 を備えたことを特徴とする表示用マイクロコンピュー
タ。 - 【請求項２】 前記制御回路は、前記表示用ＲＡＭから
前記不揮発性メモリへの書き込み動作を実行すべき前記
表示パネルの複数画面数が設定されるレジスタと、前記
表示パネルの１画面表示毎に計数を行うカウンタと、前
記レジスタ及び前記カウンタの値の一致比較を行うコン
パレータと、前記カウンタの値が前記レジスタの値と一
致した時の前記コンパレータの比較出力に基づいて、前
記不揮発性メモリを所定時間だけ書き込み可能状態に設
定する回路と、から成ることを特徴とする請求項１記載
の表示用マイクロコンピュータ。 - 【請求項３】 表示用マイクロコンピュータの電源電圧
が前記表示用ＲＡＭのデータ保持電圧より下降しその後
前記表示用ＲＡＭのデータ保持電圧より上昇した時、前
記不揮発性メモリの内容を前記表示用ＲＡＭに書き込ま
せることを特徴とする請求項１記載の表示用マイクロコ
ンピュータ。 - 【請求項４】 前記不揮発性メモリはフラッシュメモリ
であることを特徴とする請求項１記載の表示用マイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324555A JPH11161557A (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324555A JPH11161557A (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11161557A true JPH11161557A (ja) | 1999-06-18 |
Family
ID=18167128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324555A Pending JPH11161557A (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11161557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005266573A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 電気光学装置、電気光学装置の制御装置、電気光学装置の制御方法および電子機器 |
| WO2007029475A1 (ja) * | 2005-09-09 | 2007-03-15 | Sharp Kabushiki Kaisha | ***縦物用情報表示システム、並びに、このシステムを組み込んだ操縦席用モジュールおよび***縦物 |
-
1997
- 1997-11-26 JP JP9324555A patent/JPH11161557A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005266573A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 電気光学装置、電気光学装置の制御装置、電気光学装置の制御方法および電子機器 |
| WO2007029475A1 (ja) * | 2005-09-09 | 2007-03-15 | Sharp Kabushiki Kaisha | ***縦物用情報表示システム、並びに、このシステムを組み込んだ操縦席用モジュールおよび***縦物 |
| US8082077B2 (en) | 2005-09-09 | 2011-12-20 | Sharp Kabushiki Kaisha | Steerable vehicle information display system, as well as cockpit module and steerable vehicle incorporating the system |
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