JPH11161557A - 表示用マイクロコンピュータ - Google Patents
表示用マイクロコンピュータInfo
- Publication number
- JPH11161557A JPH11161557A JP9324555A JP32455597A JPH11161557A JP H11161557 A JPH11161557 A JP H11161557A JP 9324555 A JP9324555 A JP 9324555A JP 32455597 A JP32455597 A JP 32455597A JP H11161557 A JPH11161557 A JP H11161557A
- Authority
- JP
- Japan
- Prior art keywords
- display
- ram
- data
- written
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 電源が停電又は瞬停した後に復帰した場合、
表示用RAMの内容を電源が停電又は瞬停した時点の内
容から継続表示させる。 【解決手段】 レジスタ11の設定値にカウンタ12の
計数値が一致した時、コンパレータ13の一致信号の出
力に伴い、バッファメモリ8がイネーブル状態となる。
周期T1で、最上位ビットMSBがローレベルの時、表
示用RAM2の前半の128ワードデータがバッファメ
モリ8に書き込まれ、書き込み動作が終了すると、タイ
マ回路18のオーバーフロー信号に従いバッファメモリ
8の128ワードデータがフラッシュメモリ7の前半の
128ワードに書き込まれる。周期T2で、最上位ビッ
トMSBがハイレベルの時、表示用RAM2の後半の1
28ワードデータがバッファメモリ8に書き込まれ、書
き込み動作終了すると、バッファメモリ8の128ワー
ドデータがフラッシュメモリ7の後半の128ワードに
書き込まれる。
表示用RAMの内容を電源が停電又は瞬停した時点の内
容から継続表示させる。 【解決手段】 レジスタ11の設定値にカウンタ12の
計数値が一致した時、コンパレータ13の一致信号の出
力に伴い、バッファメモリ8がイネーブル状態となる。
周期T1で、最上位ビットMSBがローレベルの時、表
示用RAM2の前半の128ワードデータがバッファメ
モリ8に書き込まれ、書き込み動作が終了すると、タイ
マ回路18のオーバーフロー信号に従いバッファメモリ
8の128ワードデータがフラッシュメモリ7の前半の
128ワードに書き込まれる。周期T2で、最上位ビッ
トMSBがハイレベルの時、表示用RAM2の後半の1
28ワードデータがバッファメモリ8に書き込まれ、書
き込み動作終了すると、バッファメモリ8の128ワー
ドデータがフラッシュメモリ7の後半の128ワードに
書き込まれる。
Description
【0001】
【発明の属する技術分野】本発明は、表示パネル(液晶
パネル等)に所定キャラクタを表示させる表示用マイク
ロコンピュータに関する。
パネル等)に所定キャラクタを表示させる表示用マイク
ロコンピュータに関する。
【0002】
【従来の技術】液晶パネルに表示されるキャラクタ(文
字、数字、絵等)はドットの集合体であり、液晶パネル
の1画面分の表示キャラクタに対応するドットデータは
表示用RAM(スタティックRAM構造)に格納され
る。例えば、1ドットデータは、論理値「1」の時に点
灯を指示し且つ論理値「0」の時に消灯を指示するもの
とする。尚、表示用RAMのアドレスは液晶パネルの表
示位置と1対1に対応している。即ち、液晶パネルの位
置Aにキャラクタ表示を行う場合、液晶パネルの位置A
に対応する表示用RAMのアドレスが指定され、ドット
データが読み出される。そして、当該ドットデータに基
づいて、液晶パネルを構成するコモン電極及びセグメン
ト電極が選択駆動され、液晶表示が実行される。尚、上
記の液晶表示の為の表示駆動手段はマイクロコンピュー
タのチップ上に集積化される。
字、数字、絵等)はドットの集合体であり、液晶パネル
の1画面分の表示キャラクタに対応するドットデータは
表示用RAM(スタティックRAM構造)に格納され
る。例えば、1ドットデータは、論理値「1」の時に点
灯を指示し且つ論理値「0」の時に消灯を指示するもの
とする。尚、表示用RAMのアドレスは液晶パネルの表
示位置と1対1に対応している。即ち、液晶パネルの位
置Aにキャラクタ表示を行う場合、液晶パネルの位置A
に対応する表示用RAMのアドレスが指定され、ドット
データが読み出される。そして、当該ドットデータに基
づいて、液晶パネルを構成するコモン電極及びセグメン
ト電極が選択駆動され、液晶表示が実行される。尚、上
記の液晶表示の為の表示駆動手段はマイクロコンピュー
タのチップ上に集積化される。
【0003】
【発明が解決しようとする課題】しかしながら、前記マ
イクロコンピュータを内蔵した液晶表示機器の電源が何
らかの要因を受けて使用者の意図に反して停電又は瞬停
した場合、表示用RAMは揮発性の特性を有する為、そ
の時の表示用RAMの内容は全てクリアされてしまう。
従って、電源が復帰した場合、本来ならば停電又は瞬停
時の内容から液晶表示を継続したいところではあるが、
実際は初期状態から液晶表示を始めなければならず、初
期状態から停電又は瞬停までの表示用RAMの内容を無
駄にしてしまう問題があった。
イクロコンピュータを内蔵した液晶表示機器の電源が何
らかの要因を受けて使用者の意図に反して停電又は瞬停
した場合、表示用RAMは揮発性の特性を有する為、そ
の時の表示用RAMの内容は全てクリアされてしまう。
従って、電源が復帰した場合、本来ならば停電又は瞬停
時の内容から液晶表示を継続したいところではあるが、
実際は初期状態から液晶表示を始めなければならず、初
期状態から停電又は瞬停までの表示用RAMの内容を無
駄にしてしまう問題があった。
【0004】そこで、本発明は、電源が使用者の意図に
反して停電又は瞬停した後に復帰した場合は、電源が停
電又は瞬停した時点の内容から液晶表示を継続できる様
にした表示用マイクロコンピュータを提供することを目
的とする。
反して停電又は瞬停した後に復帰した場合は、電源が停
電又は瞬停した時点の内容から液晶表示を継続できる様
にした表示用マイクロコンピュータを提供することを目
的とする。
【0005】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、表示パネルに表示す
べきキャラクタの為のキャラクタデータが前記表示パネ
ルの表示位置に1対1に対応するアドレスに書き込まれ
る表示用RAMと、前記表示用RAMの読み出しデータ
をラッチするラッチ回路と、前記ラッチ回路のラッチデ
ータに対応するキャラクタを前記表示パネルに表示させ
る駆動回路と、を備えた表示用マイクロコンピュータに
おいて、データの一括又は部分的な電気消去が可能であ
ると共にデータの書き込み及び読み出しが可能な特性を
有し、前記表示用RAMと1対1に対応するアドレスを
有する不揮発性メモリと、前記表示パネルに複数画面分
の内容を表示する毎に、前記表示用RAMと同一内容を
前記不揮発性メモリに書き込ませる制御回路と、を備え
たことを特徴とする。
解決する為に成されたものであり、表示パネルに表示す
べきキャラクタの為のキャラクタデータが前記表示パネ
ルの表示位置に1対1に対応するアドレスに書き込まれ
る表示用RAMと、前記表示用RAMの読み出しデータ
をラッチするラッチ回路と、前記ラッチ回路のラッチデ
ータに対応するキャラクタを前記表示パネルに表示させ
る駆動回路と、を備えた表示用マイクロコンピュータに
おいて、データの一括又は部分的な電気消去が可能であ
ると共にデータの書き込み及び読み出しが可能な特性を
有し、前記表示用RAMと1対1に対応するアドレスを
有する不揮発性メモリと、前記表示パネルに複数画面分
の内容を表示する毎に、前記表示用RAMと同一内容を
前記不揮発性メモリに書き込ませる制御回路と、を備え
たことを特徴とする。
【0006】前記制御回路は、前記表示用RAMから前
記不揮発性メモリへの書き込み動作を実行すべき前記表
示パネルの複数画面数が設定されるレジスタと、前記表
示パネルの1画面表示毎に計数を行うカウンタと、前記
レジスタ及び前記カウンタの値の一致比較を行うコンパ
レータと、前記カウンタの値が前記レジスタの値と一致
した時の前記コンパレータの比較出力に基づいて、前記
不揮発性メモリを所定時間だけ書き込み可能状態に設定
する回路と、から成ることを特徴とする。
記不揮発性メモリへの書き込み動作を実行すべき前記表
示パネルの複数画面数が設定されるレジスタと、前記表
示パネルの1画面表示毎に計数を行うカウンタと、前記
レジスタ及び前記カウンタの値の一致比較を行うコンパ
レータと、前記カウンタの値が前記レジスタの値と一致
した時の前記コンパレータの比較出力に基づいて、前記
不揮発性メモリを所定時間だけ書き込み可能状態に設定
する回路と、から成ることを特徴とする。
【0007】表示用マイクロコンピュータの電源電圧が
前記表示用RAMのデータ保持電圧より下降しその後前
記表示用RAMのデータ保持電圧より上昇した時、前記
不揮発性メモリの内容を前記表示用RAMに書き込ませ
ることを特徴とする。前記不揮発性メモリはフラッシュ
メモリであることを特徴とする。
前記表示用RAMのデータ保持電圧より下降しその後前
記表示用RAMのデータ保持電圧より上昇した時、前記
不揮発性メモリの内容を前記表示用RAMに書き込ませ
ることを特徴とする。前記不揮発性メモリはフラッシュ
メモリであることを特徴とする。
【0008】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図1は本発明の表示用マイクロコンピュ
ータを示すブロック図である。図1において、(1)は
液晶パネルであり、m本のコモン電極とn本のセグメン
ト電極とをマトリクス配置し、コモン電極及びセグメン
ト電極の交点のドットを点灯又は消灯させて所定キャラ
クタを表示するものである。(2)は表示用RAMであ
り、液晶パネル(1)の1画面分のキャラクタを構成す
るドットデータが液晶パネル(1)の表示位置に1対1
に対応するアドレスに書き込まれるものである。表示用
RAM(2)に書き込まれると共に読み出されるドット
データは、論理値「1」の時に点灯を指示し且つ論理値
「0」の時に消灯を指示し、液晶パネル(1)の1画面
分の表示内容の全部又は一部を変更しなければならなく
なった時、変更内容のみが書き換えられる。尚、表示用
RAM(2)からのドットデータの読み出し速度は、液
晶パネル(1)の1画面分の液晶表示が完了するまでの
周波数が予め定められた交番周波数となる様に設定され
ている。(3)はパラレルシリアル変換回路であり、表
示用RAM(2)から読み出されるワード単位のドット
データをパラレル状態からシリアル状態へ変換するもの
である。(4)はnビットのシフトレジスタであり、パ
ラレルシリアル変換回路(3)から出力されるワード単
位のシリアルデータをドットクロックDCLKに同期し
て順次シフトし、液晶パネル(1)の1行分のnドット
データを保持するものである。(5)はnビットのラッ
チ回路であり、シフトレジスタ(4)に保持されたnビ
ットのドットデータをラッチクロックLCLKに同期し
てラッチするものである。(6)は駆動回路であり、液
晶パネル(1)の1行単位でコモン電極を順次選択する
と共にラッチ回路(5)のラッチデータに応じてセグメ
ント電極を選択するものである。即ち、駆動回路(6)
は、選択されたコモン電極及びセグメント電極の交差位
置を点灯させる。この動作をm回繰り返すと、液晶パネ
ル(1)の1画面分のキャラクタ表示が完了する。
的に説明する。図1は本発明の表示用マイクロコンピュ
ータを示すブロック図である。図1において、(1)は
液晶パネルであり、m本のコモン電極とn本のセグメン
ト電極とをマトリクス配置し、コモン電極及びセグメン
ト電極の交点のドットを点灯又は消灯させて所定キャラ
クタを表示するものである。(2)は表示用RAMであ
り、液晶パネル(1)の1画面分のキャラクタを構成す
るドットデータが液晶パネル(1)の表示位置に1対1
に対応するアドレスに書き込まれるものである。表示用
RAM(2)に書き込まれると共に読み出されるドット
データは、論理値「1」の時に点灯を指示し且つ論理値
「0」の時に消灯を指示し、液晶パネル(1)の1画面
分の表示内容の全部又は一部を変更しなければならなく
なった時、変更内容のみが書き換えられる。尚、表示用
RAM(2)からのドットデータの読み出し速度は、液
晶パネル(1)の1画面分の液晶表示が完了するまでの
周波数が予め定められた交番周波数となる様に設定され
ている。(3)はパラレルシリアル変換回路であり、表
示用RAM(2)から読み出されるワード単位のドット
データをパラレル状態からシリアル状態へ変換するもの
である。(4)はnビットのシフトレジスタであり、パ
ラレルシリアル変換回路(3)から出力されるワード単
位のシリアルデータをドットクロックDCLKに同期し
て順次シフトし、液晶パネル(1)の1行分のnドット
データを保持するものである。(5)はnビットのラッ
チ回路であり、シフトレジスタ(4)に保持されたnビ
ットのドットデータをラッチクロックLCLKに同期し
てラッチするものである。(6)は駆動回路であり、液
晶パネル(1)の1行単位でコモン電極を順次選択する
と共にラッチ回路(5)のラッチデータに応じてセグメ
ント電極を選択するものである。即ち、駆動回路(6)
は、選択されたコモン電極及びセグメント電極の交差位
置を点灯させる。この動作をm回繰り返すと、液晶パネ
ル(1)の1画面分のキャラクタ表示が完了する。
【0009】さて、(7)はフラッシュメモリ(不揮発
性メモリ)であり、データの全部又は一部の電気消去が
可能であると共にデータの書き込み及び読み出しが可能
な特性を有する。フラッシュメモリ(7)は表示用RA
M(2)と同一アドレス数を有し、フラッシュメモリ
(7)のアドレスは表示用RAM(2)のアドレスと1
対1に対応する。(8)はバッファメモリ(SRAM構
造)であり、表示用RAM(2)のデータ出力とフラッ
シュメモリ(7)のデータ入力との間に介在し、表示用
RAM(2)の内容を所定ワード数だけ格納するもので
ある。即ち、バッファメモリ(8)は、表示用RAM
(2)の内容を所定ワード数単位でフラッシュメモリ
(7)に書き込ませるものである。例えば、表示用RA
M(2)及びフラッシュメモリ(7)の記憶容量が25
6ワード、バッファメモリ(8)の記憶容量が128ワ
ードの場合、表示用RAM(2)の内容をフラッシュメ
モリ(7)に書き込む際、バッファメモリ(8)は書き
込み及び読み出し動作を2回行う必要がある。(9)は
表示用マイクロコンピュータの各種演算動作を実行する
CPUであり、表示用RAM(2)へのドットデータの
書き込み動作、及び、表示用RAM(2)及びフラッシ
ュメモリ(7)の内容を確認する為の読み出し動作を、
液晶表示とは非同期に実行するものである。
性メモリ)であり、データの全部又は一部の電気消去が
可能であると共にデータの書き込み及び読み出しが可能
な特性を有する。フラッシュメモリ(7)は表示用RA
M(2)と同一アドレス数を有し、フラッシュメモリ
(7)のアドレスは表示用RAM(2)のアドレスと1
対1に対応する。(8)はバッファメモリ(SRAM構
造)であり、表示用RAM(2)のデータ出力とフラッ
シュメモリ(7)のデータ入力との間に介在し、表示用
RAM(2)の内容を所定ワード数だけ格納するもので
ある。即ち、バッファメモリ(8)は、表示用RAM
(2)の内容を所定ワード数単位でフラッシュメモリ
(7)に書き込ませるものである。例えば、表示用RA
M(2)及びフラッシュメモリ(7)の記憶容量が25
6ワード、バッファメモリ(8)の記憶容量が128ワ
ードの場合、表示用RAM(2)の内容をフラッシュメ
モリ(7)に書き込む際、バッファメモリ(8)は書き
込み及び読み出し動作を2回行う必要がある。(9)は
表示用マイクロコンピュータの各種演算動作を実行する
CPUであり、表示用RAM(2)へのドットデータの
書き込み動作、及び、表示用RAM(2)及びフラッシ
ュメモリ(7)の内容を確認する為の読み出し動作を、
液晶表示とは非同期に実行するものである。
【0010】(10)は液晶表示の為の制御回路であ
り、表示用RAM(2)、フラッシュメモリ(7)及び
バッファメモリ(8)を独立にアドレス指定するもので
ある。詳しくは、制御回路(10)は、表示用RAM
(2)にアドレスデータの全ビットを供給し、フラッシ
ュメモリ(7)にアドレスデータの最上位ビットを供給
し、バッファメモリ(8)にアドレスデータの最上位ビ
ットを除く残りビットを供給する(表示用RAM
(2)、フラッシュメモリ(7)及びバッファメモリ
(8)の記憶容量が前記ワード数に設定されている場
合)。また、制御回路(10)は、表示用RAM(2)
の最終アドレスを指定する毎に、即ち、液晶パネル
(1)の1画面表示を終了する毎に、計数パルスを出力
する。また、制御回路(10)は、バッファメモリ
(8)の各アドレスを指定する毎に、表示用RAM
(2)の内容をバッファメモリ(8)に書き込む為の書
き込みパルスWRITE1を出力する。
り、表示用RAM(2)、フラッシュメモリ(7)及び
バッファメモリ(8)を独立にアドレス指定するもので
ある。詳しくは、制御回路(10)は、表示用RAM
(2)にアドレスデータの全ビットを供給し、フラッシ
ュメモリ(7)にアドレスデータの最上位ビットを供給
し、バッファメモリ(8)にアドレスデータの最上位ビ
ットを除く残りビットを供給する(表示用RAM
(2)、フラッシュメモリ(7)及びバッファメモリ
(8)の記憶容量が前記ワード数に設定されている場
合)。また、制御回路(10)は、表示用RAM(2)
の最終アドレスを指定する毎に、即ち、液晶パネル
(1)の1画面表示を終了する毎に、計数パルスを出力
する。また、制御回路(10)は、バッファメモリ
(8)の各アドレスを指定する毎に、表示用RAM
(2)の内容をバッファメモリ(8)に書き込む為の書
き込みパルスWRITE1を出力する。
【0011】(11)はレジスタであり、表示用RAM
(2)からフラッシュメモリ(7)への書き込み動作を
実行する周期として、使用者が希望する液晶パネル
(1)の表示画面数(例えば10)が設定される。(1
2)は第1カウンタであり、制御回路(10)が1画面
表示の終了毎に出力するパルスを計数するものである。
(13)はコンパレータであり、レジスタ(11)及び
第1カウンタ(12)の値を比較し、レジスタ(11)
の設定値に第1カウンタ(12)の計数値が一致した
時、一致信号(論理値「1」)を出力するものである。
第1カウンタ(12)は、コンパレータ(13)の一致
信号でリセットされる。(14)は第2カウンタであ
り、コンパレータ(13)の一致信号が供給された時に
計数動作を開始し、自らのオーバーフロー信号が供給さ
れた時にリセットされると共に計数動作を終了するもの
であり、制御回路(10)が1画面表示の終了毎に出力
するパルスを所定数(例えば2)計数してオーバーフロ
ー信号を出力する。NORゲート(15)(16)はR
Sフリップフロップを構成する。NORゲート(15)
の一方の入力端子(セット端子)はコンパレータ(1
3)の出力端子と接続され、NORゲート(16)の一
方の入力端子(リセット端子)は第2カウンタ(14)
の出力端子と接続されている。即ち、RSフリップフロ
ップは、コンパレータ(13)が一致信号を出力した時
にセットされ、カウンタ(14)がオーバーフロー信号
を出力した時にリセットされる。バッファメモリ(8)
は、RSフリップフロップのセット信号(論理値
「1」)が供給され、液晶パネル(1)の2画面表示期
間だけイネーブル状態となる。
(2)からフラッシュメモリ(7)への書き込み動作を
実行する周期として、使用者が希望する液晶パネル
(1)の表示画面数(例えば10)が設定される。(1
2)は第1カウンタであり、制御回路(10)が1画面
表示の終了毎に出力するパルスを計数するものである。
(13)はコンパレータであり、レジスタ(11)及び
第1カウンタ(12)の値を比較し、レジスタ(11)
の設定値に第1カウンタ(12)の計数値が一致した
時、一致信号(論理値「1」)を出力するものである。
第1カウンタ(12)は、コンパレータ(13)の一致
信号でリセットされる。(14)は第2カウンタであ
り、コンパレータ(13)の一致信号が供給された時に
計数動作を開始し、自らのオーバーフロー信号が供給さ
れた時にリセットされると共に計数動作を終了するもの
であり、制御回路(10)が1画面表示の終了毎に出力
するパルスを所定数(例えば2)計数してオーバーフロ
ー信号を出力する。NORゲート(15)(16)はR
Sフリップフロップを構成する。NORゲート(15)
の一方の入力端子(セット端子)はコンパレータ(1
3)の出力端子と接続され、NORゲート(16)の一
方の入力端子(リセット端子)は第2カウンタ(14)
の出力端子と接続されている。即ち、RSフリップフロ
ップは、コンパレータ(13)が一致信号を出力した時
にセットされ、カウンタ(14)がオーバーフロー信号
を出力した時にリセットされる。バッファメモリ(8)
は、RSフリップフロップのセット信号(論理値
「1」)が供給され、液晶パネル(1)の2画面表示期
間だけイネーブル状態となる。
【0012】(17)はラッチ回路であり、制御回路
(10)から出力されるアドレスデータの最上位ビット
MSBを書き込みパルスWRITE1に同期してラッチ
するものである。即ち、バッファメモリ(8)に対する
表示用RAM(2)の前半128ワードの書き込み動作
が終了した時、ラッチ回路(17)は論理値「0」をラ
ッチし、フラッシュメモリ(7)の前半128ワードの
アドレス指定が確定する。一方、バッファメモリ(8)
に対する表示用RAM(2)の後半128ワードの書き
込み動作が終了した時、ラッチ回路(17)は論理値
「1」をラッチし、フラッシュメモリ(7)の後半12
8ワードのアドレス指定が確定する。(18)はタイマ
回路であり、書き込みパルスWRITE1でリセットさ
れる毎に初期値から計数を開始するものである。タイマ
回路(18)が計数を開始してからオーバーフロー信号
(論理値「1」)を出力するまでの時間は、書き込みパ
ルスWRITE1の周期より長く設定されている。即
ち、タイマ回路(18)は、バッファメモリ(8)が書
き込み状態の時は書き込みパルスWRITE1が一定周
期毎に発生するのでオーバーフロー信号を出力すること
はないが、バッファメモリ(8)が書き込み動作を終了
すると、書き込みパルスWRITE1が発生しなくなる
のでオーバーフロー信号を出力する。(19)はアドレ
スカウンタであり、フラッシュメモリ(7)にバッファ
メモリ(8)の内容を書き込む時、即ち、タイマ回路
(18)のオーバーフロー信号が反転供給されてリセッ
ト解除された時、フラッシュメモリ(7)の不特定な1
28ワードをアドレス指定するものである。尚、フラッ
シュメモリ(7)の前半又は後半の何れか一方の128
ワードは、ラッチ回路(17)のラッチ出力即ちアドレ
スデータの最上位ビットの値に応じて選択される。(2
0)はエッジ検出回路であり、アドレスカウンタ(1
9)の最下位ビットの変化に同期してフラッシュメモリ
(7)の為の書き込みパルスWRITE2を出力するも
のである。
(10)から出力されるアドレスデータの最上位ビット
MSBを書き込みパルスWRITE1に同期してラッチ
するものである。即ち、バッファメモリ(8)に対する
表示用RAM(2)の前半128ワードの書き込み動作
が終了した時、ラッチ回路(17)は論理値「0」をラ
ッチし、フラッシュメモリ(7)の前半128ワードの
アドレス指定が確定する。一方、バッファメモリ(8)
に対する表示用RAM(2)の後半128ワードの書き
込み動作が終了した時、ラッチ回路(17)は論理値
「1」をラッチし、フラッシュメモリ(7)の後半12
8ワードのアドレス指定が確定する。(18)はタイマ
回路であり、書き込みパルスWRITE1でリセットさ
れる毎に初期値から計数を開始するものである。タイマ
回路(18)が計数を開始してからオーバーフロー信号
(論理値「1」)を出力するまでの時間は、書き込みパ
ルスWRITE1の周期より長く設定されている。即
ち、タイマ回路(18)は、バッファメモリ(8)が書
き込み状態の時は書き込みパルスWRITE1が一定周
期毎に発生するのでオーバーフロー信号を出力すること
はないが、バッファメモリ(8)が書き込み動作を終了
すると、書き込みパルスWRITE1が発生しなくなる
のでオーバーフロー信号を出力する。(19)はアドレ
スカウンタであり、フラッシュメモリ(7)にバッファ
メモリ(8)の内容を書き込む時、即ち、タイマ回路
(18)のオーバーフロー信号が反転供給されてリセッ
ト解除された時、フラッシュメモリ(7)の不特定な1
28ワードをアドレス指定するものである。尚、フラッ
シュメモリ(7)の前半又は後半の何れか一方の128
ワードは、ラッチ回路(17)のラッチ出力即ちアドレ
スデータの最上位ビットの値に応じて選択される。(2
0)はエッジ検出回路であり、アドレスカウンタ(1
9)の最下位ビットの変化に同期してフラッシュメモリ
(7)の為の書き込みパルスWRITE2を出力するも
のである。
【0013】以下、図1のフラッシュメモリ(7)の書
き込み動作を図2のタイムチャートを用いて説明する。
尚、図2のMSBは、制御回路(10)から出力される
アドレスデータの最上位ビットの変化を示し、MSBが
ローレベル(論理値「0」)の時は表示用RAM(2)
の前半の128ワードをアドレス指定し、MSBがハイ
レベル(論理値「1」)の時は表示用RAM(2)の後
半の128ワードをアドレス指定する。即ち、液晶パネ
ル(1)の1画面表示はMSBの1周期で終了し、MS
Bの1周期は、液晶パネル(1)の交番周波数が100
Hzの場合、10msecとなる。
き込み動作を図2のタイムチャートを用いて説明する。
尚、図2のMSBは、制御回路(10)から出力される
アドレスデータの最上位ビットの変化を示し、MSBが
ローレベル(論理値「0」)の時は表示用RAM(2)
の前半の128ワードをアドレス指定し、MSBがハイ
レベル(論理値「1」)の時は表示用RAM(2)の後
半の128ワードをアドレス指定する。即ち、液晶パネ
ル(1)の1画面表示はMSBの1周期で終了し、MS
Bの1周期は、液晶パネル(1)の交番周波数が100
Hzの場合、10msecとなる。
【0014】レジスタ(11)の設定値に第1カウンタ
(12)の計数値が一致すると、即ち、液晶パネル
(1)の複数画面表示が一通り終了すると、コンパレー
タ(13)の一致信号の出力に伴い、バッファメモリ
(8)はRSフリップフロップのセット信号で液晶パネ
ル(1)の2画面表示期間だけイネーブル状態となる。
周期T1において、アドレスデータの最上位ビットがロ
ーレベルの時は、表示用RAM(2)から読み出された
前半の128ワードデータがバッファメモリ(8)に書
き込まれる。バッファメモリ(8)の書き込み動作が終
了すると、ラッチ回路(17)のラッチ出力は論理値
「0」となる。一方、タイマ回路(18)がオーバーフ
ロー信号を発生してアドレスカウンタ(19)が計数を
開始すると共に書き込みパルスWRITE2が発生す
る。従って、バッファメモリ(8)の128ワードデー
タはフラッシュメモリ(7)の前半の128ワードに書
き込まれる。次の周期T2において、アドレスデータの
最上位ビットがハイレベルの時は、表示用RAM(2)
から読み出された後半の128ワードデータがバッファ
メモリ(8)に書き込まれる。バッファメモリ(8)の
書き込み動作が終了すると、ラッチ回路(17)のラッ
チ出力は論理値「1」となる。一方、タイマ回路(1
8)がオーバーフロー信号を発生してアドレスカウンタ
(19)が計数を開始すると共に書き込みパルスWRI
TE2が発生する。従って、バッファメモリ(8)の1
28ワードデータはフラッシュメモリ(7)の後半の1
28ワードに書き込まれる。これより、表示用RAM
(2)と同一内容がフラッシュメモリ(7)に書き込ま
れた状態となる。尚、フラッシュメモリ(7)に対する
128ワード単位の書き込み時間は4msec程度の
為、液晶パネル(1)の交番周波数が100Hz程度で
あれば十分に対応できる。
(12)の計数値が一致すると、即ち、液晶パネル
(1)の複数画面表示が一通り終了すると、コンパレー
タ(13)の一致信号の出力に伴い、バッファメモリ
(8)はRSフリップフロップのセット信号で液晶パネ
ル(1)の2画面表示期間だけイネーブル状態となる。
周期T1において、アドレスデータの最上位ビットがロ
ーレベルの時は、表示用RAM(2)から読み出された
前半の128ワードデータがバッファメモリ(8)に書
き込まれる。バッファメモリ(8)の書き込み動作が終
了すると、ラッチ回路(17)のラッチ出力は論理値
「0」となる。一方、タイマ回路(18)がオーバーフ
ロー信号を発生してアドレスカウンタ(19)が計数を
開始すると共に書き込みパルスWRITE2が発生す
る。従って、バッファメモリ(8)の128ワードデー
タはフラッシュメモリ(7)の前半の128ワードに書
き込まれる。次の周期T2において、アドレスデータの
最上位ビットがハイレベルの時は、表示用RAM(2)
から読み出された後半の128ワードデータがバッファ
メモリ(8)に書き込まれる。バッファメモリ(8)の
書き込み動作が終了すると、ラッチ回路(17)のラッ
チ出力は論理値「1」となる。一方、タイマ回路(1
8)がオーバーフロー信号を発生してアドレスカウンタ
(19)が計数を開始すると共に書き込みパルスWRI
TE2が発生する。従って、バッファメモリ(8)の1
28ワードデータはフラッシュメモリ(7)の後半の1
28ワードに書き込まれる。これより、表示用RAM
(2)と同一内容がフラッシュメモリ(7)に書き込ま
れた状態となる。尚、フラッシュメモリ(7)に対する
128ワード単位の書き込み時間は4msec程度の
為、液晶パネル(1)の交番周波数が100Hz程度で
あれば十分に対応できる。
【0015】さて、電源電圧が停電又瞬停しその後復帰
した場合、電源電圧が復帰する過程で低電圧検出電圧を
通過した時点で表示用RAM(2)の内容を停電又は瞬
停前の内容とする為の割り込み要求が発生する。当該割
り込み要求に従い、フラッシュメモリ(7)の内容を表
示用RAM(2)に書き込めばよい。以上より、 A.電源が停電又は瞬停し、その後、電源が復帰した場
合であっても、表示用RAM(2)の内容を電源が停電
又は瞬停した時点の内容から継続表示できる。
した場合、電源電圧が復帰する過程で低電圧検出電圧を
通過した時点で表示用RAM(2)の内容を停電又は瞬
停前の内容とする為の割り込み要求が発生する。当該割
り込み要求に従い、フラッシュメモリ(7)の内容を表
示用RAM(2)に書き込めばよい。以上より、 A.電源が停電又は瞬停し、その後、電源が復帰した場
合であっても、表示用RAM(2)の内容を電源が停電
又は瞬停した時点の内容から継続表示できる。
【0016】B.表示用RAM(2)からフラッシュメ
モリ(7)への書き込み動作をハードウエア処理する
為、ソフトウエアの負担を軽減できる。
モリ(7)への書き込み動作をハードウエア処理する
為、ソフトウエアの負担を軽減できる。
【0017】
【発明の効果】本発明によれば、電源が停電又は瞬停
し、その後、電源が復帰した場合であっても、表示用R
AMの内容を電源が停電又は瞬停した時点の内容から継
続表示できる。また、表示用RAMから不揮発性メモリ
への書き込み動作をハードウエア処理できる為、ソフト
ウエアの負担を軽減できる等の利点が得られる。
し、その後、電源が復帰した場合であっても、表示用R
AMの内容を電源が停電又は瞬停した時点の内容から継
続表示できる。また、表示用RAMから不揮発性メモリ
への書き込み動作をハードウエア処理できる為、ソフト
ウエアの負担を軽減できる等の利点が得られる。
【図1】本発明の表示用マイクロコンピュータを示すブ
ロック図である。
ロック図である。
【図2】図1のフラッシュメモリの書き込み動作を示す
タイムチャートである。
タイムチャートである。
【符号の説明】 (1) 液晶パネル (2) 表示用RAM (5) ラッチ回路 (6) 駆動回路 (7) フラッシュメモリ (8) バッファメモリ (10) 制御回路 (11) レジスタ (12) 第1カウンタ (13) コンパレータ (14) 第2カウンタ (15)(16) NORゲート
Claims (4)
- 【請求項1】 表示パネルに表示すべきキャラクタの為
のキャラクタデータが前記表示パネルの表示位置に1対
1に対応するアドレスに書き込まれる表示用RAMと、
前記表示用RAMの読み出しデータをラッチするラッチ
回路と、前記ラッチ回路のラッチデータに対応するキャ
ラクタを前記表示パネルに表示させる駆動回路と、を備
えた表示用マイクロコンピュータにおいて、 データの一括又は部分的な電気消去が可能であると共に
データの書き込み及び読み出しが可能な特性を有し、前
記表示用RAMと1対1に対応するアドレスを有する不
揮発性メモリと、 前記表示パネルに複数画面分の内容を表示する毎に、前
記表示用RAMと同一内容を前記不揮発性メモリに書き
込ませる制御回路と、 を備えたことを特徴とする表示用マイクロコンピュー
タ。 - 【請求項2】 前記制御回路は、前記表示用RAMから
前記不揮発性メモリへの書き込み動作を実行すべき前記
表示パネルの複数画面数が設定されるレジスタと、前記
表示パネルの1画面表示毎に計数を行うカウンタと、前
記レジスタ及び前記カウンタの値の一致比較を行うコン
パレータと、前記カウンタの値が前記レジスタの値と一
致した時の前記コンパレータの比較出力に基づいて、前
記不揮発性メモリを所定時間だけ書き込み可能状態に設
定する回路と、から成ることを特徴とする請求項1記載
の表示用マイクロコンピュータ。 - 【請求項3】 表示用マイクロコンピュータの電源電圧
が前記表示用RAMのデータ保持電圧より下降しその後
前記表示用RAMのデータ保持電圧より上昇した時、前
記不揮発性メモリの内容を前記表示用RAMに書き込ま
せることを特徴とする請求項1記載の表示用マイクロコ
ンピュータ。 - 【請求項4】 前記不揮発性メモリはフラッシュメモリ
であることを特徴とする請求項1記載の表示用マイクロ
コンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9324555A JPH11161557A (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9324555A JPH11161557A (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11161557A true JPH11161557A (ja) | 1999-06-18 |
Family
ID=18167128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9324555A Pending JPH11161557A (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11161557A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005266573A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 電気光学装置、電気光学装置の制御装置、電気光学装置の制御方法および電子機器 |
WO2007029475A1 (ja) * | 2005-09-09 | 2007-03-15 | Sharp Kabushiki Kaisha | ***縦物用情報表示システム、並びに、このシステムを組み込んだ操縦席用モジュールおよび***縦物 |
-
1997
- 1997-11-26 JP JP9324555A patent/JPH11161557A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005266573A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 電気光学装置、電気光学装置の制御装置、電気光学装置の制御方法および電子機器 |
WO2007029475A1 (ja) * | 2005-09-09 | 2007-03-15 | Sharp Kabushiki Kaisha | ***縦物用情報表示システム、並びに、このシステムを組み込んだ操縦席用モジュールおよび***縦物 |
US8082077B2 (en) | 2005-09-09 | 2011-12-20 | Sharp Kabushiki Kaisha | Steerable vehicle information display system, as well as cockpit module and steerable vehicle incorporating the system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3582082B2 (ja) | マトリクス型表示装置,マトリクス型表示制御装置及びマトリクス型表示駆動装置 | |
JP5187357B2 (ja) | 表示装置の駆動方法、表示コントローラー | |
JPH11161557A (ja) | 表示用マイクロコンピュータ | |
JP4644156B2 (ja) | メモリ性液晶のリセット方法及び液晶表示装置 | |
JP3316434B2 (ja) | 表示用マイクロコンピュータ | |
US6246388B1 (en) | Display driving circuit for displaying character on display panel | |
US7425961B2 (en) | Display panel driver unit | |
JP3276205B2 (ja) | 相転移型液晶ディスプレイの書き込み方式 | |
JP4001659B2 (ja) | ディスプレイ・データの水平スクロール方式 | |
JP3263645B2 (ja) | 表示用マイクロコンピュータ | |
JP3523938B2 (ja) | 表示制御装置 | |
JPS61138292A (ja) | カラ−ブリンクシステム | |
JP3587136B2 (ja) | マトリクス型表示装置 | |
JP2639986B2 (ja) | マイクロコンピュータの表示装置 | |
JPH11161462A (ja) | 表示用マイクロコンピュータ | |
JP2708945B2 (ja) | 表示制御回路 | |
JPH11161556A (ja) | 表示用マイクロコンピュータ | |
JPH1173167A (ja) | 表示制御装置 | |
JP2932627B2 (ja) | 表示装置 | |
JPH1173168A (ja) | 表示制御装置 | |
JPS63172194A (ja) | マトリクス表示装置 | |
JPH1173166A (ja) | 表示制御装置 | |
JPH11119739A (ja) | 表示データの記憶装置 | |
JPH08123356A (ja) | 表示装置 | |
JPH11327530A (ja) | 表示駆動回路 |