JP3259688B2 - Data processing circuit - Google Patents
Data processing circuitInfo
- Publication number
- JP3259688B2 JP3259688B2 JP22076798A JP22076798A JP3259688B2 JP 3259688 B2 JP3259688 B2 JP 3259688B2 JP 22076798 A JP22076798 A JP 22076798A JP 22076798 A JP22076798 A JP 22076798A JP 3259688 B2 JP3259688 B2 JP 3259688B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- syndrome
- unit
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明はデータ処理回路に係
り、特にマトリックス状に配置されたデータ(マトリッ
クスデータ)の2方向の各列に対してエラー訂正用のパ
リティを有し、マトリックスデータに対してエラー検出
符号を有するフォーマットのデータにおいて、このパリ
ティ及びエラー検出符号を用いてエラー訂正及びエラー
検出するデータ処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing circuit, and more particularly, to a data processing circuit having a parity for error correction for each column of data arranged in a matrix (matrix data) in two directions. And a data processing circuit for performing error correction and error detection using the parity and the error detection code in data having a format having an error detection code.
【0002】[0002]
【従来の技術】図7は従来のデータ処理回路の一例のブ
ロック図を示す。この従来のデータ処理回路は、図示し
ない記録媒体から読み出されたデータを書き込むバッフ
ァRAM(ランダム・アクセス・メモリ)2と、バッフ
ァRAM2から読み出したデータをシンドローム演算す
るシンドローム演算部31と、シンドローム演算結果に
よりバッファRAM2から読み出したデータのエラー訂
正を行うエラー訂正処理部33と、CRC(サイクリッ
ク・リダンダンシイ・チェックコード)演算を行うCR
C演算部32とからなる。シンドローム演算部31、C
RC演算部32及びエラー訂正処理部33は、データ処
理部30を構成している。2. Description of the Related Art FIG. 7 is a block diagram showing an example of a conventional data processing circuit. This conventional data processing circuit includes a buffer RAM (random access memory) 2 for writing data read from a recording medium (not shown), a syndrome operation unit 31 for performing a syndrome operation on the data read from the buffer RAM 2, and a syndrome operation unit. An error correction processing unit 33 that performs error correction on data read from the buffer RAM 2 based on the result, and a CR that performs a CRC (cyclic redundancy check code) operation
And a C operation unit 32. Syndrome operation unit 31, C
The RC operation unit 32 and the error correction processing unit 33 constitute the data processing unit 30.
【0003】次に、この従来のデータ処理回路の動作に
ついて説明する。記録媒体から読み出されたデータは、
データ復調等それぞれのデータ処理手順に固有な処理を
行われた後、このデータの基本構成であるマトリックス
状に配置されたデータ(マトリックスデータ)がn−
1、n、n+1と順次バッファRAM2に書き込まれ
る。エラー訂正及びエラー検出符号は、この入力データ
とは別に既にバッファRAM2に書き込まれたデータに
ついて読み出し用のポインタが指す領域から、つまりm
−1、m、m+1と順次に読み出される。Next, the operation of the conventional data processing circuit will be described. The data read from the recording medium is
After processing specific to each data processing procedure such as data demodulation is performed, data (matrix data) arranged in a matrix, which is the basic configuration of this data, is n-
1, n, and n + 1 are sequentially written to the buffer RAM2. The error correction and error detection codes are obtained from the area indicated by the read pointer for the data already written in the buffer RAM 2 separately from the input data, that is, m
-1, m, and m + 1 are sequentially read.
【0004】バッファRAM2に書き込まれているマト
リックスデータmについて、図8のフローチャートと共
に説明する。まず、バッファRAM2よりmのマトリッ
クスデータが2方向(以下、ある方向をP列、もう一方
の方向をQ列とする)の一方の列の、ある列データにつ
いて順次読み出され(ステップ101)、このP列又は
Q列のシンドローム演算がシンドローム演算部31にて
演算される(ステップ102)。The matrix data m written in the buffer RAM 2 will be described with reference to the flowchart of FIG. First, matrix data of m is sequentially read from the buffer RAM 2 with respect to certain column data of one column in two directions (hereinafter, one direction is a P column and the other direction is a Q column) (step 101). The syndrome calculation of the P-column or the Q-column is performed by the syndrome calculation unit 31 (step 102).
【0005】次に、シンドローム演算結果よりエラーが
あるかどうか判定され(ステップ103)、エラーが無
ければ、次のP列又はQ列の1列がバッファRAM2か
ら読み出される。もし、エラーがあれば、エラー訂正処
理部33でエラー位置とエラーデータを求めてバッファ
RAM2から所定のアドレスのデータを読み出し訂正し
て書き込む(ステップ104)。これを全P列及び全Q
列において所定の回数行う(ステップ105、101〜
104)。最終的に訂正処理の終わったデータについ
て、また、バッファRAM2よりmのマトリックスデー
タを読み出し、CRC演算部32でCRC演算を行い、
このマトリックスデータのエラー検出を行う(ステップ
106)。Next, it is determined whether or not there is an error based on the result of the syndrome operation (step 103). If there is no error, one of the next P or Q column is read from the buffer RAM 2. If there is an error, the error correction processing unit 33 obtains the error position and error data, reads data at a predetermined address from the buffer RAM 2, corrects and writes the data (step 104). This is all P columns and all Q
Perform a predetermined number of times in a row (steps 105, 101 to 101
104). Finally, for the data for which the correction processing has been completed, the matrix data of m is read from the buffer RAM 2 and the CRC calculation unit 32 performs a CRC calculation.
An error is detected in the matrix data (step 106).
【0006】以上のように、図7の従来回路では、図9
の模式図に示すように、バッファRAM2へn−1、
n、n+1という順でマトリックスデータが書き込まれ
ている時に、データ処理部30には既にバッファRAM
2によりバッファリングされているマトリックスデータ
がm−1、m、m+1と順次読み出されてエラー訂正処
理及びエラー検出処理が行われるが、この処理手順で
は、一回のマトリックスデータ入力時間でシンドローム
演算、エラー訂正、次のシンドローム演算、エラー訂正
と順次行っていき、最終列のシンドローム演算とエラー
訂正が終了した後にバッファRAM2より訂正後のマト
リックスデータを読み込み、CRC演算を行うため、処
理時間がかかる。As described above, in the conventional circuit of FIG.
As shown in the schematic diagram of FIG.
When matrix data is written in the order of n, n + 1, the data processing unit 30 already has a buffer RAM
2, the matrix data buffered by 2 is sequentially read out as m-1, m, and m + 1, and error correction processing and error detection processing are performed. In this processing procedure, a syndrome operation is performed in one matrix data input time. , Error correction, the next syndrome operation, and error correction are sequentially performed. After the syndrome operation and error correction of the last column are completed, the corrected matrix data is read from the buffer RAM 2 and the CRC operation is performed. .
【0007】また、シンドローム演算、エラー訂正、C
RC演算それぞれの場合にバッファRAM2にアクセス
を行うため、メモリバスの占有率が高く、消費電流も多
かった。近年、記録媒体を再生する装置の高速化や低消
費電流化に伴い、エラー訂正及びエラー検出等のデータ
処理時間の短縮化、そのときのバスの占有率を少なく
し、また消費電流を抑えることが要求されている。Further, syndrome operation, error correction, C
Since the buffer RAM 2 is accessed in each of the RC calculations, the occupancy of the memory bus is high and the current consumption is large. In recent years, with the increase in speed and current consumption of a device for reproducing a recording medium, shortening of data processing time such as error correction and error detection, reduction of the bus occupancy at that time, and suppression of current consumption have been performed. Is required.
【0008】この要求を満足するために、例えば図10
に示すブロック図の構成のデータ処理回路が提案されて
いる(特開昭63−321837号公報)。このデータ
処理回路では、図示しない記録媒体より読み出され、2
−7復調回路35で復調されたデータを、バッファRA
M2に書き込むと同時に、シンドローム演算部38によ
りシンドローム演算し、そのシンドローム演算結果を格
納するRAMを用いている。In order to satisfy this demand, for example, FIG.
A data processing circuit having the configuration shown in the block diagram of FIG. 1 has been proposed (Japanese Patent Application Laid-Open No. 63-321837). In this data processing circuit, the data is read out from a recording medium (not shown).
-7 The data demodulated by the demodulation circuit 35 is
At the same time as writing to M2, a syndrome operation is performed by the syndrome operation unit 38, and a RAM for storing the result of the syndrome operation is used.
【0009】エラー訂正は、マイクロプロセッサ36の
制御の下にタイミングパルス発生回路37の出力タイミ
ングパルスに基づいて、このシンドローム演算結果を格
納したRAMからシンドローム演算結果を読み出して、
エラー訂正処理部39でエラー判定を行い、エラーであ
る場合はエラー位置とエラーデータを求め、バッファR
AM2の所定のアドレスよりデータを読み出し訂正して
再度書き込む。そして、バッファRAM2から読み出し
たデータに対してCRC演算部40でCRC演算され
る。The error correction is performed by reading the syndrome operation result from the RAM storing the syndrome operation result based on the output timing pulse of the timing pulse generation circuit 37 under the control of the microprocessor 36.
The error correction processing unit 39 makes an error determination, and if an error is found, an error position and error data are obtained.
Data is read from a predetermined address of AM2, corrected, and written again. Then, the CRC operation unit 40 performs a CRC operation on the data read from the buffer RAM 2.
【0010】この従来のデータ処理回路では、図11の
模式図に示すように、バッファRAM2へn−1、n、
n+1という順でデータが書き込まれている時に、シン
ドローム演算部38によりn−1、n、n+1という順
でシンドローム演算されており、あるデータのシンドロ
ーム演算時は並行して前のデータのエラー訂正処理とC
RC演算のみにすることにより、データ処理時間の短縮
化が図られている。In this conventional data processing circuit, as shown in the schematic diagram of FIG.
When data is written in the order of n + 1, the syndrome operation is performed by the syndrome operation unit 38 in the order of n-1, n, and n + 1. When the syndrome operation of a certain data is performed, the error correction processing of the previous data is performed in parallel. And C
The data processing time is reduced by using only the RC operation.
【0011】また、従来、上記の要求を満足するため
に、図12のブロック図の構成のデータ処理回路も知ら
れている(特許第2605270号公報)。この従来の
データ処理回路では、記録媒体から再生され、更に復調
された再生データは、端子41より端子Aに接続されて
いるスイッチ42を通してRAM43に供給され、タイ
ミングコントローラ44からの信号で動作するアドレス
コントローラ45からのアドレス信号に基づいて、格納
される。Further, conventionally, a data processing circuit having a configuration shown in a block diagram of FIG. 12 has been known to satisfy the above demand (Japanese Patent No. 2605270). In this conventional data processing circuit, reproduced data reproduced from a recording medium and further demodulated is supplied from a terminal 41 to a RAM 43 through a switch 42 connected to a terminal A, and is operated by a signal from a timing controller 44. It is stored based on an address signal from the controller 45.
【0012】再生データはRAM43上でマトリックス
状に配置されて格納が完了すると、スイッチ42は端子
Bに、スイッチ46は端子B’に接続され、RAM32
から行方向に読み出されたP列の再生データがシンドロ
ーム生成回路47で検査データC1によるシンドローム
が生成され、エラーがある時はそのエラー位置及びエラ
ー値が検出回路48で演算され、エラー位置及びエラー
値の情報がエラー訂正回路49に供給されて、そのエラ
ーデータが訂正される。また、エラー位置のデータはア
ドレスコントローラ45に供給され、このアドレス信号
によりRAM43の各行の検出されたエラーデータがエ
ラー訂正回路49よりの訂正された正しいデータに書き
換えられる。When the reproduced data is arranged in a matrix on the RAM 43 and stored, the switch 42 is connected to the terminal B, the switch 46 is connected to the terminal B ', and the RAM 32
The reproduction data of the P column read in the row direction from is generated by the syndrome generation circuit 47 to generate a syndrome based on the inspection data C1, and when there is an error, the error position and error value are calculated by the detection circuit 48, and the error position and The information of the error value is supplied to the error correction circuit 49, and the error data is corrected. The data at the error position is supplied to the address controller 45, and the detected error data in each row of the RAM 43 is rewritten to correct data corrected by the error correction circuit 49 by this address signal.
【0013】続いて、スイッチ42は端子Cに、スイッ
チ46は端子C’に接続され、RAM32から列方向に
読み出されたQ列の再生データが、上記と同様に検査デ
ータC2によるシンドローム生成回路50によるシンド
ロームの生成、検出回路51によるエラー位置及びエラ
ー値の情報の検出、エラー訂正回路52によるエラー訂
正、RAM43への訂正されたデータの書き換えが行わ
れる。Subsequently, the switch 42 is connected to the terminal C, and the switch 46 is connected to the terminal C '. The reproduction data of the Q column read out from the RAM 32 in the column direction is supplied to the syndrome generation circuit based on the inspection data C2 in the same manner as described above. The generation of the syndrome by 50, the detection of the information of the error position and the error value by the detection circuit 51, the error correction by the error correction circuit 52, and the rewriting of the corrected data to the RAM 43 are performed.
【0014】更に、続いて、スイッチ42は端子Bに、
スイッチ46は端子B’に接続され、RAM2から行方
向にデータが読み出され、残留するエラーの訂正が検査
データC1により再度なされ、そのときのエラー位置及
びエラー値の情報をエラー位置及びエラー値チェンジ回
路54により変換して得られたチェック用シンドローム
生成用に適するエラー位置及びエラー値の情報と、チェ
ック用シンドローム生成回路53よりのチェック用シン
ドロームに加算回路55でmod.2加算され、その加
算値がチェック回路56でチェックされ、チェックの結
果が正しければアンプ57をイネーブル状態とし端子
A’に接続されているスイッチ46を介して入力された
RAM43の出力データを増幅させて出力端子58へ出
力させ、チェックの結果が誤りであれば、データ出力を
阻止する。Next, the switch 42 is connected to the terminal B,
The switch 46 is connected to the terminal B ′, the data is read out from the RAM 2 in the row direction, the remaining error is corrected again by the inspection data C1, and the information on the error position and the error value at that time is returned to the error position and the error value. The information of the error position and the error value suitable for generating the check syndrome obtained by the conversion by the change circuit 54 and the check syndrome from the check syndrome generation circuit 53 are added by the adder 55 to the mod. 2 is added, and the added value is checked by the check circuit 56. If the check result is correct, the amplifier 57 is enabled and the output data of the RAM 43 input via the switch 46 connected to the terminal A 'is amplified. If the result of the check is incorrect, the data output is blocked.
【0015】この従来のデータ処理回路は、エラー訂正
時に得られたエラー位置及びエラー値の情報が生成した
チェック用シンドロームに加えることで、RAM43か
らのデータの読み出しは、チェック用シンドローム生成
用に特に行うことなく、エラー訂正終了時にチェックも
同時に行うことで処理時間を短縮するようにしている。In this conventional data processing circuit, the reading of data from the RAM 43 is particularly performed for generating the check syndrome by adding the information of the error position and error value obtained at the time of error correction to the generated check syndrome. Instead of performing the check, a check is also performed at the end of error correction, thereby shortening the processing time.
【0016】[0016]
【発明が解決しようとする課題】しかるに、上記の図1
0の従来のデータ処理回路では、記録媒体からの入力デ
ータに対して、CRC演算を行うという構成でなく、C
RC演算時はバッファRAM2からデータを読み出して
CRC演算部40でCRC演算を行う構成で、1マトリ
ックスデータの入力時間中にシンドローム演算とエラー
訂正及びCRC演算が並行して行われるため、ある程度
の訂正時間を短縮することはできるが、エラー訂正終了
後にマトリックスデータをバッファRAM2より読み出
し、CRC演算を行っているため、エラー訂正時の処理
時間が長く、かつ、バッファRAM2のバス占有率が高
くなると共に消費電流も多く流れる。SUMMARY OF THE INVENTION However, FIG.
0, the conventional data processing circuit does not perform a CRC operation on the input data from the recording medium,
During the RC operation, the data is read from the buffer RAM 2 and the CRC operation is performed by the CRC operation unit 40. Since the syndrome operation, the error correction and the CRC operation are performed in parallel during the input time of one matrix data, a certain degree of correction is performed. Although the time can be shortened, the matrix data is read out from the buffer RAM 2 after the error correction is completed, and the CRC operation is performed. Therefore, the processing time for error correction is long, and the bus occupancy of the buffer RAM 2 is increased. A large amount of current flows.
【0017】また、図12に示す上記の図12の従来の
データ処理回路では、エラー訂正のためにRAM43の
読み出しを3回行う必要があり、RAM43のバス占有
率が高くなると共に消費電流も多く流れ、消費電力が大
きいという問題がある。Further, in the conventional data processing circuit shown in FIG. 12 shown in FIG. 12, it is necessary to read the RAM 43 three times for error correction, so that the bus occupancy of the RAM 43 increases and the current consumption increases. There is a problem that the power consumption is large.
【0018】本発明は以上の点に鑑みなされたもので、
シンドローム演算及びCRC演算を含むエラー訂正処理
時間を短縮し、バッファRAMへのアクセスを少なくす
ることにより、バス占有率を抑え、消費電流を少なくす
るエラー訂正及びエラー検出のためのデータ処理回路を
提供することを目的とする。The present invention has been made in view of the above points,
Provide a data processing circuit for error correction and error detection that reduces the bus occupancy and reduces current consumption by shortening the error correction processing time including the syndrome operation and CRC operation and reducing the access to the buffer RAM. The purpose is to do.
【0019】[0019]
【課題を解決するための手段】本発明は上記の目的を達
成するため、記録媒体から再生された、マトリックス状
に配置された情報データの一又は二方向に対して、その
方向の情報データに基づくエラー訂正用のパリティを有
し、かつ、情報データが誤り検出符号を有するフォーマ
ットの入力マトリックスデータを処理するデータ処理回
路において、入力マトリックスデータを格納するバッフ
ァメモリと、バッファメモリの入力マトリックスデータ
の書き込みと並行して、入力データの誤り検出符号を用
いた誤り検出のための演算を行い、その演算結果を内蔵
のレジスタに格納する第1の演算部と、第1の演算部の
演算動作と並行して、入力マトリックスデータのシンド
ローム演算をパリティを用いて行い、そのシンドローム
演算結果を内蔵の互いに独立して書き込み又は読み出し
動作する第1及び第2のメモリ部のうちの一方に一時記
憶する第2の演算部と、第2の演算部によりシンドロー
ム演算が行われている前記入力マトリックスデータに対
し、そのシンドローム演算と並行して1つ前の入力マト
リックスデータのシンドローム演算結果を第2の演算部
の内蔵の第1及び第2のメモリ部のうちの他方より読み
出してエラー訂正するかどうか判断し、エラー訂正する
場合は、読み出したシンドローム演算結果が示すエラー
位置及びエラーパターンに基づき、バッファメモリの所
定のアドレスから読み出したエラーデータを訂正して同
じアドレスに書き込むエラー訂正処理部とを有し、第1
及び第2のメモリ部に対して、シンドローム演算結果の
一時記憶と1つ前の入力マトリックスデータのシンドロ
ーム演算結果の読み出しとを交互に行わせると共に、一
方のメモリ部が一時記憶をしているときには他方のメモ
リ部が読み出しを行う構成としたものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention relates to a method in which one or two directions of information data arranged in a matrix and reproduced from a recording medium are used. In a data processing circuit for processing input matrix data having a parity for error correction based on the information data and having a format in which information data has an error detection code, a buffer memory for storing the input matrix data; In parallel with the writing, a first operation unit for performing an operation for error detection using an error detection code of the input data and storing the operation result in a built-in register, and an operation of the first operation unit in parallel, performed using the parity syndrome calculation of the input matrix data, the internal and the syndrome calculation result Independently writing or reading in the stomach
A second operation unit that temporarily stores the data in one of the operating first and second memory units; and a second operation unit that performs a parallel operation on the input matrix data on which the syndrome operation is performed by the second operation unit. And calculates the syndrome operation result of the immediately preceding input matrix data in a second operation unit.
It is determined whether or not the error is corrected by reading from the other of the built-in first and second memory units. If the error is corrected, the buffer memory of the buffer memory is determined based on the error position and error pattern indicated by the read syndrome operation result. correct the error data read from a predetermined address have a error correction processing unit for writing to the same address, first
And the second memory unit,
Temporary storage and syndrome of previous input matrix data
And the reading of the calculation result are performed alternately.
When the other memory is temporarily storing
In this configuration, the reading section performs reading .
【0020】本発明では、記録媒体から読み出されたマ
トリックスデータがバッファメモリに書き込まれるとき
に、その入力マトリックスデータに対して第1の演算部
による誤り検出のための演算と、第2の演算部によるシ
ンドローム演算とを同時に行い、その結果を内部に記憶
しておき、訂正処理時はシンドローム演算結果を格納し
たメモリからシンドローム演算結果を読み出して、エラ
ー訂正処理部でエラー訂正を行い、訂正データがあれば
バッファメモリの所定のアドレスのデータを読み出し、
訂正して書き込む。また、第1の演算部の演算結果の訂
正も行い、第2の演算部のシンドローム演算結果の訂正
も行う。これにより、本発明では、バッファメモリへの
アクセスは、実際にマトリックスデータが訂正可能なデ
ータであったときにそのデータを訂正するときのみとな
る。According to the present invention, when the matrix data read from the recording medium is written into the buffer memory, an operation for error detection by the first operation unit and a second operation are performed on the input matrix data. Simultaneously with the syndrome operation by the section, the result is stored internally, and at the time of correction processing, the syndrome operation result is read from the memory storing the syndrome operation result, and error correction is performed by the error correction processing section, and the corrected data is corrected. If there is, read data at a predetermined address in the buffer memory,
Correct and write. Further, it corrects the operation result of the first operation unit and also corrects the syndrome operation result of the second operation unit. Thus, in the present invention, access to the buffer memory is performed only when the matrix data is actually correctable data and the data is corrected.
【0021】また、本発明は、上記のエラー訂正処理部
でエラー訂正する場合は、シンドローム演算結果が示す
エラー位置及びエラーパターンに基づき、第1の演算部
の内蔵のレジスタの演算結果を訂正させることを特徴と
する。Further, according to the present invention, when an error is corrected by the above-described error correction processing unit, the operation result of the register built in the first operation unit is corrected based on the error position and error pattern indicated by the syndrome operation result. It is characterized by the following.
【0022】また、本発明は、マトリックスデータが第
1の方向と第2の方向の二方向に対して、それぞれその
方向の情報データに基づくエラー訂正用の第1及び第2
のパリティを有するフォーマットであるとき、エラー訂
正処理部で、エラー訂正する場合は、読み出したシンド
ローム演算結果を訂正する訂正手段と、第1の方向又は
第2の方向のデータ列を第2の方向又は第1の方向のデ
ータ列に変換する列変換回路を有し、列変換回路から出
力される列変換後のエラー位置よりエラーパターンを第
2の演算部へ供給してシンドローム演算結果を訂正させ
ることを特徴とする。Further, according to the present invention, the matrix data is provided in two directions, a first direction and a second direction, for error correction based on information data in the respective directions.
When the error correction is performed by the error correction processing unit, the error correction processing unit corrects the read syndrome operation result, and converts the data string in the first direction or the second direction into the second direction. Alternatively, a column conversion circuit for converting the data into a data string in the first direction is provided, and the error pattern is supplied to the second calculation unit from the error position after the column conversion output from the column conversion circuit to correct the syndrome calculation result. It is characterized by the following.
【0023】また、本発明は、バッファメモリに格納さ
れる入力マトリックスデータを第1の演算部と第2の演
算部にそれぞれ入力するか、エラー訂正処理部から出力
される列変換後のエラー訂正結果を第2の演算部へ入力
することを選択的に行うセレクタを有する。Further, according to the present invention, the input matrix data stored in the buffer memory is input to the first arithmetic unit and the second arithmetic unit, respectively, or the error correction after column conversion output from the error correction processing unit is performed. A selector for selectively inputting the result to the second arithmetic unit;
【0024】また、本発明は、第1の発明における第1
の演算部を、入力マトリックスデータを取り込み、誤り
検査符号を用いて演算する演算器と、ゲート回路と、演
算器の演算が終了して次のマトリックスデータを読み込
む前にロード信号によりゲート回路を介して演算器の演
算結果がロードされる内蔵のレジスタと、エラー訂正処
理部からのエラーパターンを示す信号に従って訂正パタ
ーンを生成する訂正回路と、レジスタの値と訂正パター
ンに基づき、レジスタに格納されている演算器の演算結
果を訂正する加算回路とよりなる構成としたものであ
る。Further, the present invention relates to the first aspect of the present invention.
The arithmetic unit that takes in the input matrix data and performs an arithmetic operation using an error check code, a gate circuit, and a load signal through the gate circuit after the arithmetic operation of the arithmetic unit is completed and before the next matrix data is read. A built-in register into which the operation result of the arithmetic unit is loaded, a correction circuit that generates a correction pattern according to a signal indicating an error pattern from the error correction processing unit, and a register stored in the register based on the register value and the correction pattern. And an adder circuit for correcting the operation result of the operation unit.
【0025】 更に、本発明は、第1の発明における第
2の演算部を、第1及び第2のメモリ部と、シンドロー
ム演算を実行する演算手段と、入力マトリックスデータ
毎にトグルするセレクト信号により、第1及び第2のメ
モリ部へのアドレス、ライト信号、リード信号等の制御
信号を切り替え、第1のメモリ部と第2のメモリ部の一
方をエラー訂正用とし、かつ、他方をシンドローム演算
用とすると共に、その割り当てを入力マトリックスデー
タ単位で交互に切り替える切り替え回路とを有する構成
としたものである。Furthermore, the present invention, the second calculation unit in the first aspect of the present invention, the first and second memory part, and the calculation means to perform the syndrome calculation, select signal toggles each input matrix data , Control signals such as an address to the first and second memory units, a write signal, a read signal, and the like, one of the first and second memory units is used for error correction, and the other is used as a syndrome. A switching circuit is used for calculation and has a switching circuit for alternately switching the assignment in units of input matrix data.
【0026】[0026]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図1は本発明になるデータ処理
回路の一実施の形態のブロック図を示す。この実施の形
態のデータ処理回路は、光ディスク等の再生装置に設け
られるデータ処理回路であって、データ処理部1とバッ
ファRAM2とからなり、両者は双方向のメモリバス1
1により接続されている。データ処理部1は、シンドロ
ーム演算部3、CRC演算部6、エラー訂正処理部8及
びセレクタ10よりなる。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a data processing circuit according to the present invention. The data processing circuit according to the present embodiment is a data processing circuit provided in a reproducing apparatus for an optical disk or the like, and includes a data processing unit 1 and a buffer RAM 2, both of which are a bidirectional memory bus 1
1 connected. The data processing unit 1 includes a syndrome calculation unit 3, a CRC calculation unit 6, an error correction processing unit 8, and a selector 10.
【0027】シンドローム演算部3は、図示しない記録
媒体から読み取ったデータについて、直接シンドローム
演算し、そのシンドローム演算結果を格納する2組のR
AM4及び5を有しており、シンドローム演算に対して
その演算結果をRAM4(または5)に格納し、エラー
訂正に使用する1つ前のマトリックスデータのシンドロ
ーム演算結果をRAM5(または4)に格納する。The syndrome calculation section 3 performs a syndrome calculation directly on data read from a recording medium (not shown) and stores two sets of Rs for storing the result of the syndrome calculation.
AM4 and AM5, the result of the syndrome operation is stored in the RAM4 (or 5), and the result of the syndrome operation of the immediately preceding matrix data used for error correction is stored in the RAM5 (or 4). I do.
【0028】CRC演算部6は、バッファRAM2に書
き込むデータについてCRC演算を行い、そのCRC演
算結果を格納するレジスタ7を有している。エラー訂正
処理部8は、あるP列(又はQ列)のシンドローム演算
結果に基づきエラー訂正処理を行うと共に、そのエラー
訂正を行う時、そのエラーパターンが先のP列(又はQ
列)と重なるQ列(又はP列)に変換する列変換回路9
を有している。CRC演算されたデータは、次のマトリ
ックスデータが入力される前にレジスタ7に格納され
る。セレクタ10は、エラー訂正時とデータ入力時でシ
ンドローム演算部3への入力データを切り換える。The CRC operation unit 6 has a register 7 for performing a CRC operation on the data to be written to the buffer RAM 2 and storing the result of the CRC operation. The error correction processing unit 8 performs an error correction process based on the syndrome operation result of a certain P column (or Q column), and when performing the error correction, the error pattern is changed to the previous P column (or Q column).
Column conversion circuit 9 for converting into a Q column (or a P column) overlapping the column
have. The data subjected to the CRC operation is stored in the register 7 before the next matrix data is input. The selector 10 switches input data to the syndrome operation unit 3 at the time of error correction and at the time of data input.
【0029】ここで、バッファRAM2に格納されるマ
トリックスデータについて説明する。図2に示すよう
に、情報データ12は横方向(例えばこれをQ列とす
る)にaバイト、縦方向(これをP列とする)にbバイ
トのマトリックス状に配置されたデータ(マトリックス
データ)であり、Q列のaバイトの情報データに基づい
て(c−a)バイトの誤り訂正データ13が生成されて
Q列に付加され、P列のbバイトの情報データに基づい
て(d−b)バイトの誤り訂正データ14が生成されて
P列に付加され、全体としてQ列方向cバイト、P列方
向dバイトのデータがマトリックス状に配置される。ま
た、情報データ12の最後にはEDC符号が挿入されて
いる。なお、誤り訂正データ13はQパリティ、誤り訂
正データ14はPパリティとそれぞれ称され、例えばリ
ードソロモン符号のパリティであり、同じ列方向の情報
データに基づいて生成される。また、EDC符号は、情
報データのみに基づいて生成されたCRC符号のパリテ
ィである。Here, the matrix data stored in the buffer RAM 2 will be described. As shown in FIG. 2, the information data 12 is data (matrix data) arranged in a matrix of a bytes in the horizontal direction (for example, this is Q column) and b bytes in the vertical direction (this is P column). ), (C−a) -byte error correction data 13 is generated based on the a-byte information data in the Q column, added to the Q column, and (d−b) based on the b-byte information data in the P column. b) Byte error correction data 14 is generated and added to the P column, and as a whole, data of c bytes in the Q column and d bytes in the P column are arranged in a matrix. An EDC code is inserted at the end of the information data 12. The error correction data 13 is called a Q parity and the error correction data 14 is called a P parity. For example, the error correction data 13 is a parity of a Reed-Solomon code, and is generated based on information data in the same column direction. The EDC code is a parity of a CRC code generated based only on information data.
【0030】記録媒体から読み出された上記のマトリッ
クスデータは、その媒体の規格に沿ったデータ復調等、
それぞれのデータ処理手順に固有な処理を行った後、メ
モリバス11を介してバッファRAM2に書き込まれる
が、このときこのマトリックスデータをデータ処理部1
に取り込み、シンドローム演算部3でP列の情報データ
とPパリティ、Q列の情報データとQパリティを用いて
それぞれシンドローム演算を行い、EDC符号を含む情
報データのみがCRC演算部6でCRC演算される。The matrix data read from the recording medium is used for demodulating data according to the standard of the medium.
After performing processing specific to each data processing procedure, the data is written to the buffer RAM 2 via the memory bus 11.
And the syndrome operation unit 3 performs a syndrome operation using the information data and P parity of the P column and the information data and Q parity of the Q column, respectively. Only the information data including the EDC code is subjected to the CRC operation by the CRC operation unit 6. You.
【0031】バッファRAM2は上記のマトリックスデ
ータ毎に交互に切り替わる。エラー訂正処理は、1つ前
のマトリックスデータのシンドローム演算結果が格納さ
れているRAM5(または4)からデータを読み出し、
エラー訂正処理部8で処理される。このとき訂正があれ
ばエラーパターンとP列(またはQ列)に対するエラー
位置を求め、そこからバッファRAM2のエラーデータ
のアドレスを求め、このデータを読み出し、訂正して書
き込む。The buffer RAM 2 switches alternately for each of the above matrix data. The error correction process reads data from the RAM 5 (or 4) storing the syndrome operation result of the immediately preceding matrix data,
The processing is performed by the error correction processing unit 8. At this time, if there is a correction, the error pattern and the error position with respect to the P column (or the Q column) are obtained, the address of the error data in the buffer RAM 2 is obtained therefrom, this data is read, corrected and written.
【0032】また、P列(またはQ列)のシンドローム
演算結果を訂正すると共に、P列(またはQ列)のエラ
ー位置から列変換回路9により対応するQ列(またはP
列)のエラー位置に変換し、Q列(またはP列)のシン
ドローム演算結果を訂正する。In addition to correcting the syndrome operation result of the P column (or Q column), the column conversion circuit 9 converts the error position of the P column (or Q column) to the corresponding Q column (or P column).
Column, and corrects the syndrome operation result of column Q (or column P).
【0033】図3は図1のシンドローム演算部3の一実
施の形態のブロック図を示す。シンドローム演算部3
は、シンドローム演算を実行するXOR回路群15と、
その値を格納する2組のRAM4及び5と、マトリック
スデータ毎にトグルするセレクト信号により、RAMの
エラー訂正用とシンドローム演算用のアドレス、ライト
信号、リード信号等の制御信号を切り替える切り替え回
路16とからなる。RAM3及び4のワード数は全P列
数と全Q列数を足した数だけあり、個数はP列またはQ
列のシンドローム数の多い方の数だけあり、それが2組
ある。FIG. 3 is a block diagram showing an embodiment of the syndrome calculation section 3 shown in FIG. Syndrome operation unit 3
Is an XOR circuit group 15 for performing a syndrome operation,
Two sets of RAMs 4 and 5 for storing the values, a switching circuit 16 for switching control signals such as an address for error correction and a syndrome operation of the RAM, a write signal, a read signal, etc. by a select signal toggling for each matrix data; Consists of The number of words in the RAMs 3 and 4 is equal to the sum of the total number of P columns and the total number of Q columns.
There are as many as the number of syndromes in the row, and there are two sets.
【0034】図4は図1のCRC演算部6の一実施の形
態のブロック図を示す。図4に示すように、CRC演算
部6は、記録媒体からバッファRAM2へ書き込まれる
情報データを取り込みCRC演算するCRC演算器19
と、ゲート回路20と、CRC演算が終了したら次のマ
トリックスデータを読み込む前にロード信号によりゲー
ト回路20を介してCRC演算結果がロードされるレジ
スタ7と、エラー訂正処理部8でエラーデータが見つか
ると、そのエラーパターンとエラー位置に従ってCRC
訂正パターンを生成するCRC演算訂正回路17と、レ
ジスタ7の値とCRC演算訂正パターンによりCRC演
算を訂正するXOR回路18とよりなる。以上により、
CRC演算結果は訂正されて、最終的にエラー訂正終了
時にCRC演算結果として正しくエラー検出ができるよ
うになる。FIG. 4 is a block diagram showing an embodiment of the CRC calculation unit 6 shown in FIG. As shown in FIG. 4, the CRC operation unit 6 receives information data written from the recording medium to the buffer RAM 2 and performs a CRC operation on the CRC operation unit 19.
The error data is found in the gate circuit 20, the register 7 in which the CRC operation result is loaded via the gate circuit 20 by the load signal by the load signal before reading the next matrix data after the CRC operation is completed, and the error correction processing unit 8. And CRC according to the error pattern and error position
It comprises a CRC operation correction circuit 17 for generating a correction pattern, and an XOR circuit 18 for correcting the CRC operation based on the value of the register 7 and the CRC operation correction pattern. From the above,
The CRC calculation result is corrected, and finally, when the error correction is completed, the error can be correctly detected as the CRC calculation result.
【0035】次に、この実施の形態の動作について説明
する。まず、バッファRAM2に書き込まれるデータの
データ処理部1での動作について、図5のフローチャー
トを用いて説明する。記録媒体から再生され、復調され
たマトリックスデータは、通常そのデータを示すアドレ
スを持ち、バッファRAM2にはマトリックスデータ単
位で、つまり、アドレスn−1、n、n+1のマトリッ
クスデータ単位で順次書き込まれる。データ処理部1に
はバッファRAM2に書き込まれるデータが、そのまま
n−1、n、n+1と順次入力される。Next, the operation of this embodiment will be described. First, the operation of the data processing unit 1 for data written to the buffer RAM 2 will be described with reference to the flowchart of FIG. The matrix data reproduced and demodulated from the recording medium usually has an address indicating the data, and is sequentially written into the buffer RAM 2 in units of matrix data, that is, in units of matrix data of addresses n-1, n, and n + 1. Data to be written to the buffer RAM 2 is sequentially input to the data processing unit 1 as it is in the order of n-1, n, and n + 1.
【0036】いま、アドレスn+1のマトリックスデー
タがバッファRAM2に入力されたものとすると(ステ
ップ201)、このマトリックスデータは、セレクタ1
0を通してシンドローム演算部3に供給されてシンドロ
ーム演算され(ステップ202)、これと並行してセレ
クタ10を通してCRC演算部6に供給されてCRC演
算され(ステップ203)、シンドローム演算結果はR
AM4(または5)に格納される(ステップ204)。
これらの動作はn+1のマトリックスデータの最後まで
繰り返される(ステップ205、201〜204)。Assuming that the matrix data at the address n + 1 is input to the buffer RAM 2 (step 201), the matrix data is stored in the selector 1
0, is supplied to the syndrome calculation unit 3 and is subjected to a syndrome calculation (step 202). In parallel with this, it is supplied to the CRC calculation unit 6 through the selector 10 and is subjected to a CRC calculation (step 203).
It is stored in AM4 (or 5) (step 204).
These operations are repeated until the end of the n + 1 matrix data (steps 205, 201 to 204).
【0037】次のn+2のマトリックスデータが入力さ
れる直前に、ロード信号によりCRC演算結果がレジス
タ7に格納される(ステップ206)。また、マトリッ
クスデータごとにトグルする信号によりRAM4、5が
切り替わり、いままで入力されていた、つまりn+1の
マトリックスデータに対してシンドローム演算結果を格
納していたRAM4(または5)はエラー訂正用に使用
され、もう一方のRAM5(または4)がシンドローム
演算結果格納用に使用される。Immediately before the next n + 2 matrix data is input, the CRC operation result is stored in the register 7 by the load signal (step 206). The RAMs 4 and 5 are switched by a signal that toggles for each matrix data, and the RAM 4 (or 5) that has been input so far, that is, the RAM 4 (or 5) that has stored the syndrome operation result for the n + 1 matrix data is used for error correction. Then, the other RAM 5 (or 4) is used for storing the syndrome operation result.
【0038】ここで、アドレスn+1のマトリックスデ
ータのシンドローム演算とCRC演算を上記のように行
っているときには、1つ前のアドレスnのマトリックス
データに対してエラー訂正処理が並行してエラー訂正処
理部8において行われている。すなわち、アドレスnの
マトリックスデータのエラー訂正は、バッファRAM2
からアドレスnのマトリックスデータを読み出すことな
く、アドレスnのマトリックスデータのシンドローム演
算結果を格納しているRAM5(または4)から順次シ
ンドローム演算結果を読み出し(ステップ301)、エ
ラー訂正処理部8に送り、エラー訂正処理部8でエラー
訂正を行うかどうか、シンドローム演算結果に基づきま
ず判定する(ステップ302)。Here, when the syndrome operation and the CRC operation of the matrix data at the address n + 1 are performed as described above, the error correction processing is performed on the matrix data at the previous address n in parallel. 8 is performed. That is, the error correction of the matrix data at the address n is performed in the buffer RAM 2
Without reading the matrix data at the address n from the RAM 5, the syndrome calculation results are sequentially read from the RAM 5 (or 4) storing the syndrome calculation results of the matrix data at the address n (step 301), and sent to the error correction processing unit 8, Whether or not the error correction processing unit 8 performs error correction is first determined based on the syndrome operation result (step 302).
【0039】P列(またはQ列)に対してエラーがあれ
ばエラー位置、及びエラーパターンより、アドレスnの
マトリックスデータを格納しているバッファRAM2の
所定のアドレスからエラーデータを読み出して訂正して
から再度書き込む(ステップ303)。また、RAM5
(または4)から今読み出したP列(またはQ列)のシ
ンドローム演算結果が格納されているアドレスにアクセ
スして、シンドローム演算結果を訂正するとともに(ス
テップ304)、そのP列(またはQ列)に対応するQ
列(またはP列)を列変換回路9により求める(ステッ
プ305)。この列変換出力は、セレクタ10を通して
シンドローム演算部3に入力され、ここでQ列(または
P列)のシンドローム演算結果を訂正する(ステップ3
06)。If there is an error in the P column (or Q column), the error data is read from a predetermined address of the buffer RAM 2 storing the matrix data of the address n from the error position and the error pattern and corrected. Is written again (step 303). RAM5
The address at which the syndrome operation result of the P column (or Q column) just read from (or 4) is stored is accessed to correct the syndrome operation result (step 304), and the P column (or Q column) is corrected. Q corresponding to
A column (or P column) is obtained by the column conversion circuit 9 (step 305). This column conversion output is input to the syndrome operation unit 3 through the selector 10, where the result of the syndrome operation of the Q column (or the P column) is corrected (step 3).
06).
【0040】なお、この列変換出力は、CRC演算部6
では使用しない。また、エラー訂正処理部8からセレク
タ10を通すことなく、直接、図4のCRC演算訂正回
路17に供給されるエラーパターンとエラー位置を示す
信号に基づき、CRC演算結果格納用レジスタ7に格納
されているCRC演算結果も訂正される(ステップ30
7)。このCRC演算結果は、エラー訂正後のマトリッ
クスデータにエラーがあるかどうか確認するために用い
られる(エラーパターン及びエラー位置はわからな
い)。The column conversion output is output to the CRC operation unit 6
Do not use. Further, without passing through the selector 10 from the error correction processing unit 8, the data is stored in the CRC calculation result storage register 7 based on the signal indicating the error pattern and the error position supplied to the CRC calculation correction circuit 17 in FIG. 4. The CRC operation result that has been corrected is also corrected (step 30).
7). This CRC calculation result is used to confirm whether or not the error-corrected matrix data has an error (the error pattern and the error position are unknown).
【0041】一方、ステップ302でP列(またはQ
列)に対してエラーが無いと判定したときは、最終列の
読み出しデータであるかどうか判定し(ステップ30
8)、最終列でなければ、再びステップ301以降の動
作を繰り返し、最終列であれば処理を終了する。On the other hand, in step 302, the P column (or Q
When it is determined that there is no error in the column (column), it is determined whether the data is read data of the last column (step 30).
8) If it is not the last column, the operation after step 301 is repeated again, and if it is the last column, the process is terminated.
【0042】以上の動作により、図6の模式図に示すよ
うに、バッファRAM2にアドレスn−1、n、n+1
のマトリックスデータが順次書き込まれているときに
は、同じマトリックスデータを用いてシンドローム演算
とCRC演算も同時に、n−1、n、n+1と行ってお
り、エラー訂正動作とCRC訂正動作は並行して1つ前
のアドレスn−2、n−1、nと順次行っている。With the above operation, the addresses n-1, n, n + 1 are stored in the buffer RAM 2 as shown in the schematic diagram of FIG.
When the matrix data is sequentially written, the syndrome operation and the CRC operation are simultaneously performed as n−1, n, and n + 1 using the same matrix data, and the error correction operation and the CRC correction operation are performed in parallel. The processing is sequentially performed with the previous addresses n-2, n-1, and n.
【0043】すなわち、エラー訂正動作はシンドローム
演算、及びCRC演算とは別に並行して行われるため、
1マトリックスデータ読み込み時には、既にシンドロー
ム演算、及びCRC演算の終了したマトリックスデータ
に対して訂正動作のみ行えばよい。つまり、シンドロー
ム演算、及びCRC演算とエラー訂正動作はパイプライ
ンで処理されるため、シンドローム演算、及びCRC演
算を含むエラー訂正時間を短縮できる。That is, since the error correction operation is performed in parallel with the syndrome operation and the CRC operation,
At the time of reading one matrix data, only the correction operation needs to be performed on the matrix data on which the syndrome calculation and the CRC calculation have been completed. That is, since the syndrome operation, the CRC operation, and the error correction operation are processed in the pipeline, the error correction time including the syndrome operation and the CRC operation can be reduced.
【0044】また、この実施の形態では、バッファRA
M2は訂正データが生じたときのみアクセスされるの
で、バッファRAM2のメモリバス11の占有率を抑え
ると共に消費電流も少なくできる。In this embodiment, the buffer RA
Since M2 is accessed only when corrected data is generated, the occupancy of the memory bus 11 of the buffer RAM 2 can be suppressed and the current consumption can be reduced.
【0045】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば、マトリックスデータはP列
又はQ列の一方のみに誤り検査データがあるものについ
ても適用でき、また、CRC以外の誤り検査符号も用い
ることができることは勿論である。更に、マトリックス
データのP列とQ列の列方向は図2で垂直、水平方向と
したが、いずれか一方が斜め方向でもよい。The present invention is not limited to the above embodiment. For example, the matrix data can be applied to the case where only one of the P and Q columns has error check data. It goes without saying that the error check code described above can also be used. Further, the column directions of the P and Q columns of the matrix data are vertical and horizontal in FIG. 2, but either one of them may be oblique.
【0046】[0046]
【発明の効果】以上説明したように、本発明によれば、
記録媒体から読み出されたマトリックスデータがバッフ
ァメモリに書き込まれるときに、その入力マトリックス
データに対して第1の演算部による誤り検出のための演
算と、第2の演算部によるシンドローム演算とを同時に
行い、その結果を内部に記憶しておき、第2の演算部に
よりシンドローム演算が行われている入力マトリックス
データに対し、1つ前の入力マトリックスデータのシン
ドローム演算結果を内蔵のメモリより読み出してエラー
訂正するかどうか判断して、訂正データがあればバッフ
ァメモリの所定のアドレスのデータを読み出し、訂正し
て書き込むようにしたため、1マトリックスデータが入
力されている時間ではエラー訂正処理のみでよく、ま
た、バッファメモリへのアクセスは、実際にマトリック
スデータが訂正可能なデータであったときにそのデータ
を訂正するときのみにしたため、メモリバスの使用を最
小限に抑え、ホスト(パソコン等)へバッファメモリの
データを転送する際の待ち時間がなくなり、結果的に転
送スピードを上げることができる。また、本発明によれ
ば、バッファメモリのアクセス回数が少なくなるため、
消費電流を小さくできる。As described above, according to the present invention,
When the matrix data read from the recording medium is written into the buffer memory, an operation for error detection by the first arithmetic unit and a syndrome operation by the second arithmetic unit are simultaneously performed on the input matrix data. Then, the result is stored internally, and for the input matrix data on which the syndrome operation has been performed by the second operation unit, the syndrome operation result of the immediately preceding input matrix data is read out from the built-in memory to generate an error. Judgment is made as to whether or not to correct the data. If there is corrected data, data at a predetermined address in the buffer memory is read, corrected and written, so that only one error correction process is required during the time when one matrix data is input. , Access to buffer memory can actually correct matrix data Since it was only used to correct data when it was data, use of the memory bus was minimized, and there was no waiting time when transferring data in the buffer memory to the host (such as a personal computer), resulting in transfer. Speed can be increased. Further, according to the present invention, the number of accesses to the buffer memory is reduced,
Current consumption can be reduced.
【0047】また、本発明によれば、データフォーマッ
トがマトリックスデータの1方向に対してエラー訂正用
のパリティを有し、マトリックスデータに対して誤り検
査符号を有するフォーマットのデータについても、列変
換回路を削除するだけの構成で実現できる。Further, according to the present invention, a column conversion circuit is also provided for data having a format in which the data format has parity for error correction in one direction of the matrix data and has an error check code for the matrix data. Can be realized only by deleting the.
【図1】本発明の一実施の形態のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図2】本発明に適用されるマトリックスデータの一例
のフォーマット図である。FIG. 2 is a format diagram of an example of matrix data applied to the present invention.
【図3】図1中のシンドローム演算部の一実施の形態の
ブロック図である。FIG. 3 is a block diagram of an embodiment of a syndrome calculation unit in FIG. 1;
【図4】図1中のCRC演算部の一実施の形態のブロッ
ク図である。FIG. 4 is a block diagram of an embodiment of a CRC calculation unit in FIG. 1;
【図5】図1の動作説明用フローチャートである。FIG. 5 is a flowchart for explaining the operation of FIG. 1;
【図6】図1の動作説明用模式図である。FIG. 6 is a schematic diagram for explaining the operation of FIG. 1;
【図7】従来の一例のブロック図である。FIG. 7 is a block diagram of an example of the related art.
【図8】図7の動作説明用フローチャートである。FIG. 8 is a flowchart for explaining the operation of FIG. 7;
【図9】図7の動作説明用模式図である。FIG. 9 is a schematic diagram for explaining the operation of FIG. 7;
【図10】従来の他の例のブロック図である。FIG. 10 is a block diagram of another conventional example.
【図11】図10の動作説明用模式図である。FIG. 11 is a schematic diagram for explaining the operation of FIG. 10;
【図12】従来の他の例のブロック図である。FIG. 12 is a block diagram of another example of the related art.
1 データ処理部 2 バッファRAM 3 シンドローム演算部 4、5 シンドローム演算結果格納用RAM 6 CRC演算部 7 CRC演算結果格納用レジスタ 8 エラー訂正処理部 9 列変換回路 10 セレクタ 15 XOR回路群 16 切り替え回路 17 CRC演算訂正回路 18 XOR回路 19 CRC演算器 Reference Signs List 1 data processing unit 2 buffer RAM 3 syndrome operation unit 4, 5 syndrome operation result storage RAM 6 CRC operation unit 7 CRC operation result storage register 8 error correction processing unit 9 column conversion circuit 10 selector 15 XOR circuit group 16 switching circuit 17 CRC operation correction circuit 18 XOR circuit 19 CRC operation unit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03M 13/00 G06F 11/10 330 G11B 20/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03M 13/00 G06F 11/10 330 G11B 20/00
Claims (6)
状に配置された情報データの一又は二方向に対して、そ
の方向の情報データに基づくエラー訂正用のパリティを
有し、かつ、前記情報データが誤り検出符号を有するフ
ォーマットの入力マトリックスデータを処理するデータ
処理回路において、 前記入力マトリックスデータを格納するバッファメモリ
と、 前記バッファメモリの前記入力マトリックスデータの書
き込みと並行して、該入力データの前記誤り検出符号を
用いた誤り検出のための演算を行い、その演算結果を内
蔵のレジスタに格納する第1の演算部と、 前記第1の演算部の演算動作と並行して、前記入力マト
リックスデータのシンドローム演算を前記パリティを用
いて行い、そのシンドローム演算結果を内蔵の互いに独
立して書き込み又は読み出し動作する第1及び第2のメ
モリ部のうちの一方に一時記憶する第2の演算部と、 前記第2の演算部によりシンドローム演算が行われてい
る前記入力マトリックスデータに対し、そのシンドロー
ム演算と並行して1つ前の入力マトリックスデータのシ
ンドローム演算結果を前記第2の演算部の内蔵の前記第
1及び第2のメモリ部のうちの他方より読み出してエラ
ー訂正するかどうか判断し、エラー訂正する場合は、読
み出した該シンドローム演算結果が示すエラー位置及び
エラーパターンに基づき、前記バッファメモリの所定の
アドレスから読み出したエラーデータを訂正して同じア
ドレスに書き込むエラー訂正処理部とを有し、前記第1
及び第2のメモリ部に対して、前記シンドローム演算結
果の一時記憶と前記1つ前の入力マトリックスデータの
シンドローム演算結果の読み出しとを交互に行わせると
共に、一方のメモリ部が前記一時記憶をしているときに
は他方のメモリ部が前記読み出しを行うことを特徴とす
るデータ処理回路。The information data reproduced from a recording medium has a parity for error correction based on the information data in one or two directions of the information data arranged in a matrix. In a data processing circuit for processing input matrix data in a format having an error detection code, a buffer memory for storing the input matrix data, and in parallel with writing the input matrix data in the buffer memory, A first operation unit that performs an operation for error detection using an error detection code, and stores the operation result in a built-in register; and, in parallel with the operation operation of the first operation unit, the input matrix data Is performed by using the parity, and the result of the syndrome calculation is stored independently of each other.
The first and second memories that perform a write or read operation
A second operation unit that temporarily stores the data in one of the memory units; and a syndrome draw for the input matrix data on which the second operation unit performs the syndrome operation.
In parallel with the system operation, the result of the syndrome operation of the immediately preceding input matrix data is stored in the second operation unit.
It is determined whether the error is corrected by reading from the other of the first and second memory units. If the error is corrected, a predetermined value in the buffer memory is determined based on the error position and error pattern indicated by the read syndrome operation result. possess an error correction processing unit for writing correct the error data read from the address to the same address, the first
And the second memory unit,
Temporary storage of results and the previous input matrix data
When reading out the result of the syndrome operation alternately
In both cases, when one memory unit is storing the temporary memory
Is a data processing circuit wherein the other memory unit performs the reading .
る場合は、前記シンドローム演算結果が示すエラー位置
及びエラーパターンに基づき、前記第1の演算部の内蔵
のレジスタの演算結果を訂正させることを特徴とする請
求項1記載のデータ処理回路。2. The method according to claim 1, wherein the error correction processing section corrects an operation result of an internal register of the first operation section based on an error position and an error pattern indicated by the syndrome operation result when correcting the error. The data processing circuit according to claim 1, wherein:
第2の方向の二方向に対して、それぞれその方向の情報
データに基づくエラー訂正用の第1及び第2のパリティ
を有するフォーマットであり、前記エラー訂正処理部
は、エラー訂正する場合は、読み出した前記シンドロー
ム演算結果を訂正する訂正手段と、第1の方向又は第2
の方向のデータ列を第2の方向又は第1の方向のデータ
列に変換する列変換回路を有し、該列変換回路から出力
される列変換後のエラー訂正結果を前記第2の演算部へ
供給してシンドローム演算結果を訂正させることを特徴
とする請求項1記載のデータ処理回路。3. The format in which the matrix data has first and second parities for error correction based on information data in two directions of a first direction and a second direction, respectively. When performing error correction, the error correction processing unit corrects the read syndrome operation result, and corrects the error in the first direction or the second direction.
A column conversion circuit for converting the data sequence in the direction of the second direction into a data sequence in the second direction or the first direction, and the error correction result after the column conversion output from the column conversion circuit is converted into the second operation unit 2. A data processing circuit according to claim 1, wherein said data processing circuit corrects the result of the syndrome operation by supplying the result to the control circuit.
トリックスデータを前記第1の演算部と第2の演算部に
それぞれ入力するか、前記エラー訂正処理部から出力さ
れる前記列変換後のエラー訂正結果を前記第2の演算部
へ入力することを選択的に行うセレクタを有することを
特徴とする請求項3記載のデータ処理回路。4. The apparatus according to claim 1, wherein input matrix data stored in said buffer memory is input to said first and second operation units, respectively, or said column-corrected error correction output from said error correction processing unit is output. 4. The data processing circuit according to claim 3, further comprising a selector for selectively inputting a result to the second arithmetic unit.
クスデータを取り込み、前記誤り検査符号を用いて演算
する演算器と、ゲート回路と、前記演算器の演算が終了
して次のマトリックスデータを読み込む前にロード信号
により前記ゲート回路を介して前記演算器の演算結果が
ロードされる前記内蔵のレジスタと、前記エラー訂正処
理部からのエラーパターンを示す信号に従って訂正パタ
ーンを生成する訂正回路と、前記レジスタの値と前記訂
正パターンに基づき、該レジスタに格納されている前記
演算器の演算結果を訂正する加算回路とよりなることを
特徴とする請求項1記載のデータ処理回路。5. The first arithmetic unit fetches the input matrix data, performs an arithmetic operation using the error check code, a gate circuit, and completes the arithmetic operation of the arithmetic unit and outputs the next matrix data. The built-in register into which the operation result of the arithmetic unit is loaded via the gate circuit by a load signal before reading the data, and a correction circuit that generates a correction pattern according to a signal indicating an error pattern from the error correction processing unit. 2. The data processing circuit according to claim 1, further comprising an adder circuit for correcting an operation result of said operation unit stored in said register based on a value of said register and said correction pattern.
のメモリ部と、シンドローム演算を実行する演算手段
と、前記入力マトリックスデータ毎にトグルするセレク
ト信号により、該第1及び第2のメモリ部へのアドレ
ス、ライト信号、リード信号等の制御信号を切り替え、
該第1のメモリ部と該第2のメモリ部の一方をエラー訂
正用とし、かつ、他方をシンドローム演算用とすると共
に、その割り当てを前記入力マトリックスデータ単位で
交互に切り替える切り替え回路とを有することを特徴と
する請求項1記載のデータ処理回路。6. The second operation unit, wherein the first and second calculation units are
Memory unit and arithmetic means for executing a syndrome operation
And control signals such as an address to the first and second memory units, a write signal, a read signal, etc., are switched by a select signal toggling for each of the input matrix data,
One of the first memory unit and the second memory unit is used for error correction, and the other is used for syndrome calculation, and a switching circuit for alternately switching the assignment in units of the input matrix data is provided. The data processing circuit according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22076798A JP3259688B2 (en) | 1998-08-04 | 1998-08-04 | Data processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22076798A JP3259688B2 (en) | 1998-08-04 | 1998-08-04 | Data processing circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000059235A JP2000059235A (en) | 2000-02-25 |
JP3259688B2 true JP3259688B2 (en) | 2002-02-25 |
Family
ID=16756247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22076798A Expired - Fee Related JP3259688B2 (en) | 1998-08-04 | 1998-08-04 | Data processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3259688B2 (en) |
-
1998
- 1998-08-04 JP JP22076798A patent/JP3259688B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000059235A (en) | 2000-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2605271B2 (en) | Error correction and checking device | |
JP3863252B2 (en) | Error correction method, error correction device, data reading device, and data mapping method | |
US4750178A (en) | Error correction method | |
JP3272903B2 (en) | Error correction detection circuit and semiconductor memory device | |
US6912682B1 (en) | Signal processor for correcting and detecting errors | |
US20080282128A1 (en) | Method of Error Correction Code on Solid State Disk to Gain Data Security and Higher Performance | |
JPH10207726A (en) | Semiconductor disk device | |
JP3945602B2 (en) | Correction inspection method and correction inspection apparatus | |
US20070050663A1 (en) | Error correction apparatus for performing consecutive reading of multiple code words | |
US5586127A (en) | Apparatus and method for correcting error in data read from recording medium | |
JP2004246754A (en) | Semiconductor memory and its controller | |
US6223321B1 (en) | Recording/reproduction system | |
JP3259688B2 (en) | Data processing circuit | |
US6697921B1 (en) | Signal processor providing an increased memory access rate | |
JP3272308B2 (en) | Error correction system, error correction method, and data storage system having error correction function | |
JP2605270B2 (en) | Error correction and checking device | |
JPH09274591A (en) | Recording and reproducing device | |
JP3292092B2 (en) | Data processing controller | |
KR100215807B1 (en) | Error correcting apparatus and method for digital signal | |
JP3242682B2 (en) | Error correction processor | |
JP2647646B2 (en) | Error correction method | |
JP2774513B2 (en) | Error correction device | |
JP3246926B2 (en) | Error correction processor | |
JP3703630B2 (en) | Product code decoding verifier and product code decoding verification method | |
JP2001237715A (en) | Decoder |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071214 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |