JP3257532B2 - Method for manufacturing laminated electronic component and method for measuring characteristics thereof - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、内部回路要素を
内部に配置した積層電子部品の製造方法およびその特性
測定方法に関するもので、特に、積層電子部品における
外部電極の形成態様の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a multilayer electronic component having internal circuit elements disposed therein and a method for measuring the characteristics thereof, and more particularly to an improvement in an aspect of forming external electrodes in the multilayer electronic component. is there.

【０００２】[0002]

【従来の技術】たとえば、積層コンデンサ、積層インダ
クタ、多層回路基板、多層複合電子部品で代表される積
層電子部品は、導電膜および／または抵抗膜のような内
部回路要素を介在させた状態で複数の絶縁性シートが積
層されてなる積層体を備える。絶縁性シートとしては、
典型的には、セラミックシートが用いられる。2. Description of the Related Art For example, a multilayer electronic component represented by a multilayer capacitor, a multilayer inductor, a multilayer circuit board, and a multilayer composite electronic component includes a plurality of multilayer electronic components in which internal circuit elements such as conductive films and / or resistive films are interposed. Are provided. As an insulating sheet,
Typically, a ceramic sheet is used.

【０００３】図１５は、従来の積層電子部品１の外観を
示す斜視図である。積層電子部品１は、内部回路要素
（図示せず）を介在させた状態で複数の絶縁性シートが
積層されてなる積層体２を備える。積層体２のたとえば
４つの側面には、それぞれ、外部電極３が形成される。
これら外部電極３は、積層体２の内部に位置する内部回
路要素と電気的に接続される。外部電極３は、適当な金
属ペーストを、積層体２の各側面の特定の箇所に付与す
ることにより形成されるが、このとき、積層体２の上下
面にも、必然的に、外部電極３の一部が周囲に延びるよ
うになる。FIG. 15 is a perspective view showing the appearance of a conventional multilayer electronic component 1. As shown in FIG. The multilayer electronic component 1 includes a multilayer body 2 in which a plurality of insulating sheets are stacked with an internal circuit element (not shown) interposed therebetween. External electrodes 3 are formed on, for example, four side surfaces of the laminate 2.
These external electrodes 3 are electrically connected to internal circuit elements located inside the laminate 2. The external electrode 3 is formed by applying an appropriate metal paste to a specific portion of each side surface of the laminate 2. At this time, the external electrode 3 Will be extended to the periphery.

【０００４】図１６は、従来の他の形式の積層電子部品
４の外観を示す斜視図である。この積層電子部品４も、
内部回路要素（図示せず）を介在させた状態で複数の絶
縁性シートが積層されてなる積層体５を備える。積層体
５のたとえば４つの側面には、内部回路要素に電気的に
接続された外部電極６が形成される。これら外部電極６
は、図１６において想像線で示すように、スルーホール
７を分割することによって与えられる。すなわち、所定
の切断線に沿って切断することにより複数の積層電子部
品４が得られるように用意されたマザー積層体におい
て、スルーホール７を形成し、その内周面上に外部電極
６となる導電膜を形成した後、このマザー積層体が、ス
ルーホール７を分割するように切断される。このような
積層電子部品４にあっても、外部電極６となるべき導電
膜の形成方法に起因して、外部電極６の一部は、積層体
５の上下面にまで周方向に延びる。FIG. 16 is a perspective view showing the appearance of another conventional type of laminated electronic component 4. This laminated electronic component 4 also
There is provided a laminate 5 in which a plurality of insulating sheets are laminated with an internal circuit element (not shown) interposed therebetween. External electrodes 6 electrically connected to internal circuit elements are formed on, for example, four side surfaces of the laminate 5. These external electrodes 6
Is given by dividing the through hole 7 as shown by the imaginary line in FIG. That is, in a mother multilayer body prepared so that a plurality of multilayer electronic components 4 can be obtained by cutting along a predetermined cutting line, a through hole 7 is formed and an external electrode 6 is formed on an inner peripheral surface thereof. After forming the conductive film, the mother laminate is cut so as to divide the through hole 7. Even in such a multilayer electronic component 4, part of the external electrode 6 extends in the circumferential direction to the upper and lower surfaces of the multilayer body 5 due to a method of forming a conductive film to be the external electrode 6.

【０００５】これら積層電子部品１および４は、チップ
状の形態で、外部電極３および６を介して適宜の回路基
板上に表面実装される。The laminated electronic components 1 and 4 are mounted on an appropriate circuit board via external electrodes 3 and 6 in the form of a chip.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上述し
た積層電子部品１および４のいずれにおいても、外部電
極３および６は、積層体２および５の上下面にまで延び
るように形成される。そのため、このような積層電子部
品１および４の上下面あるいは上下いずれかの面に、別
の部品を実装して複合化を図ろうとする場合、このよう
な別の部品の配置可能な面積が制約される。However, in each of the above-described laminated electronic components 1 and 4, the external electrodes 3 and 6 are formed so as to extend to the upper and lower surfaces of the laminates 2 and 5, respectively. Therefore, in the case where another component is mounted on the upper or lower surface or upper or lower surface of the laminated electronic components 1 and 4 to make a composite, the area where such another component can be arranged is limited. Is done.

【０００７】また、外部電極３および６の、積層体２お
よび５の上下面にまで延びる部分は、外部電極３および
６の配置ピッチを細かくすることを妨げる。また、外部
電極３および６のこのような上下面に延びる部分は、一
定の寸法および形状とするのが比較的困難であるので、
このことも、外部電極３および６の配置ピッチを細かく
することを妨げる。Further, the portions of the external electrodes 3 and 6 extending to the upper and lower surfaces of the laminates 2 and 5 prevent the arrangement pitch of the external electrodes 3 and 6 from being reduced. In addition, since the portions of the external electrodes 3 and 6 extending on the upper and lower surfaces are relatively difficult to have a fixed size and shape,
This also prevents the arrangement pitch of the external electrodes 3 and 6 from being reduced.

【０００８】また、特に図１６に示した積層電子部品４
の場合、スルーホール７は、ドリルによってあけられる
が、そのときの直径は、０．３ｍｍより小さくすること
が困難であるため、このことも、また、外部電極６の配
置ピッチに制約を与える。また、スルーホール７を形成
するためのドリルの寿命が比較的短く、それによって、
コストの増大を招いている。Further, in particular, the laminated electronic component 4 shown in FIG.
In this case, the through hole 7 is drilled, but it is difficult to make the diameter at that time smaller than 0.3 mm. This also restricts the arrangement pitch of the external electrodes 6. Also, the life of the drill for forming the through hole 7 is relatively short, and
This has led to increased costs.

【０００９】また、図１５に示した積層電子部品１の場
合、積層体２の４つの側面にそれぞれ外部電極３を形成
するため、少なくとも、金属ペーストの付与を、４つの
側面のそれぞれについて別々に行なう必要がある。その
結果、外部電極３の形成のための工程数が多くなってし
まう。In the case of the multilayer electronic component 1 shown in FIG. 15, since the external electrodes 3 are formed on the four side surfaces of the multilayer body 2, at least the application of the metal paste is separately performed on each of the four side surfaces. You need to do it. As a result, the number of steps for forming the external electrode 3 increases.

【００１０】また、積層電子部品１および４は、少なく
とも出荷する前に、その特性を測定しなければならな
い。しかしながら、積層電子部品１および４は、いずれ
も、原則として、チップの状態としてからでないと、特
性を測定することができない。すなわち、図１５に示し
た積層電子部品１では、外部電極３を形成した後、特性
の測定が可能となる。また、図１６に示した積層電子部
品４にあっても、マザー積層体の段階では、個々の積層
電子部品４の特性を測定することができず、スルーホー
ル７を分割するようにマザー積層体を切断した後に、初
めて特性の測定が可能となる。The characteristics of the laminated electronic components 1 and 4 must be measured at least before shipment. However, the characteristics of each of the laminated electronic components 1 and 4 cannot be measured unless the state of the chip is in principle. That is, in the laminated electronic component 1 shown in FIG. 15, the characteristics can be measured after the external electrodes 3 are formed. Further, even in the multilayer electronic component 4 shown in FIG. 16, at the stage of the mother multilayer, the characteristics of the individual multilayer electronic components 4 cannot be measured, and the mother multilayer Only after cutting is the characteristic can be measured.

【００１１】それゆえに、この発明の目的は、部品実装
の高密度化を図ることができる積層電子部品の製造方法
を提供することである。Therefore, an object of the present invention is to mount components.
It is an object of the present invention to provide a method of manufacturing a laminated electronic component capable of increasing the density of a multilayer electronic component.

【００１２】この発明の他の目的は、複数の積層電子部
品の特性測定を能率的に行なうことができる特性測定方
法を提供しようとすることである。Another object of the present invention is to provide a characteristic measuring method capable of efficiently measuring characteristics of a plurality of laminated electronic components.

【００１３】[0013]

【課題を解決するための手段】この発明による積層電子
部品は、内部回路要素を介在させた状態で複数の絶縁性
シートが積層されてなる積層体、および内部回路要素に
電気的に接続されかつ積層体の外表面に形成された外部
電極を備え、外部電極が、絶縁性シートに設けられかつ
導電材が付与されたビアホールの少なくとも側部を絶縁
性シートの切断によって露出させることによって形成さ
れたものである。外部電極は、マザー積層体の相対向す
る第１の主面および第２の主面に平行に延びる境界面に
沿って、第１の主面側の第１の半部および第２の主面側
の第２の半部に区分したとき、第１の半部においてのみ
露出し、マザー積層体を切断するステップは、ビアホー
ルを切断面に露出させるようにマザー積層体に溝を形成
するステップと、溝が形成されたマザー積層体を溝の位
置において分割したとき、第１の半部と前記第２の半部
との境界面が形成され、境界面において、前記第２の主
面が前記第１の主面よりも大きくなるように、段差が形
成される。 SUMMARY OF THE INVENTION A laminated electronic component according to the present invention has a laminated body in which a plurality of insulating sheets are laminated with an internal circuit element interposed therebetween, and is electrically connected to the internal circuit element; An external electrode is formed on the outer surface of the laminate, and the external electrode is formed by exposing at least a side portion of the via hole provided on the insulating sheet and provided with a conductive material by cutting the insulating sheet. Monodea Ru. External electrodes are opposed to each other on the mother laminate.
At a boundary surface extending parallel to the first main surface and the second main surface.
Along the first half of the first main surface side and the second main surface side
When divided into the second half of the first half
The step of exposing and cutting the mother laminate is a
Grooves in the mother laminate to expose the tool to the cut surface
The mother laminate having the grooves formed therein.
The first half and the second half when split at
Is formed at the boundary surface, and the second main surface is formed at the boundary surface.
The step is formed so that the surface is larger than the first main surface.
Is done.

【００１４】この発明による積層電子部品の製造方法
は、所定の切断線に沿って切断することによって複数の
積層電子部品が得られるものであって、切断線によって
区画される各領域に個々の積層電子部品のための内部回
路要素を分布させるように、これら内部回路要素を介在
させた状態で複数のマザー絶縁性シートが積層されてな
り、かつ内部回路要素に電気的に接続される導電材が付
与されたビアホールが切断線に沿う切断によって切断面
に露出する位置に設けられた、マザー積層体を準備する
ステップと、マザー積層体を切断線に沿って切断するス
テップとを備えている。外部電極は、マザー積層体の相
対向する第１の主面および第２の主面に平行に延びる境
界面に沿って、第１の主面側の第１の半部および第２の
主面側の第２の半部に区分したとき、第１の半部におい
てのみ露出し、マザー積層体を切断するステップは、前
記ビアホールを切断面に露出させるようにマザー積層体
に溝を形成するステップと、溝が形成されたマザー積層
体を溝の位置において分割したとき、第１の半部と第２
の半部との境界面が形成され、境界面において、第２の
主面が第１の主面よりも大きくなるように、段差が形成
されるステップとを備える。 In the method of manufacturing a laminated electronic component according to the present invention, a plurality of laminated electronic components are obtained by cutting along a predetermined cutting line, and individual laminated components are formed in each region defined by the cutting line. A plurality of mother insulating sheets are laminated with these internal circuit elements interposed so as to distribute the internal circuit elements for the electronic components, and a conductive material electrically connected to the internal circuit elements is formed. The method includes a step of preparing a mother laminate, which is provided at a position where the provided via hole is exposed to the cut surface by cutting along the cutting line, and a step of cutting the mother laminate along the cutting line. The external electrodes are the phases of the mother laminate.
A boundary extending parallel to the opposing first and second main surfaces;
Along the interface, the first half on the first major surface side and the second half
When divided into the second half on the main surface side, the first half
The step of cutting the mother laminate only exposed
Mother laminate so that the via hole is exposed on the cut surface
Forming a groove in the mother laminate having the groove formed therein
When the body is split at the location of the groove, the first half and the second half
Is formed at the interface with the second half of
A step is formed so that the main surface is larger than the first main surface
Performed.

【００１５】この発明に係る積層電子部品の製造方法に
よれば、第２の主面が第１の主面よりも大きくなるよう
に段差を形成しているので、第２の主面を複合化のため
の他の部品の実装面として広く利用でき、部品実装の高
密度化を図ることができる。 According to the method for manufacturing a laminated electronic component of the present invention, the second main surface is larger than the first main surface.
, So that the second main surface is
It can be widely used as a mounting surface for other components,
Density can be increased.

【００１６】この発明による積層電子部品の特性測定方
法は、所定の切断線に沿って切断することによって複数
の積層電子部品が得られるものであって、切断線によっ
て区画される各領域に個々の積層電子部品のための内部
回路要素を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シートが積層されて
なり、かつ内部回路要素に電気的に接続される導電材が
付与されたビアホールが切断線に沿う切断によって切断
面に露出する位置に設けられた、マザー積層体を準備す
るステップと、切断線に沿ってマザー積層体に溝を形成
し、それによって少なくともビアホールを溝の内側面に
露出させるステップとを備え、マザー積層体を切断線に
沿って切断することにより、外部電極は前記主面と平行
に延びる境界面に沿って第１の主面側の第１の半部およ
び第２の主面側の第２の半部に区分され、第１の半部に
おいてのみ、溝の内側面に露出する状態となったビアホ
ールを外部電極として個々の積層電子部品の特性を測定
するステップとを備えている。According to the method for measuring the characteristics of a laminated electronic component according to the present invention, a plurality of laminated electronic components can be obtained by cutting along a predetermined cutting line. A plurality of mother insulating sheets are laminated with the internal circuit elements interposed therebetween so as to distribute the internal circuit elements for the multilayer electronic component, and a conductive material electrically connected to the internal circuit elements Providing a mother laminate at a position where the via hole provided with is exposed to the cut surface by cutting along the cutting line, forming a groove in the mother laminate along the cutting line, thereby forming at least the via hole Exposing the mother laminate to a cutting line.
By cutting along, the external electrode is parallel to the main surface
A first half on the first major surface side along a boundary surface extending
And a second half on the second principal surface side, and the first half
And measuring the characteristics of each laminated electronic component using the via hole exposed on the inner side surface of the groove as an external electrode.

【００１７】さらに、この発明に係る積層電子部品の特
性測定方法によれば、溝を形成することにより、第１の
半部にのみ露出した外部電極により、複数の積層電子部
品が、電気的に互いに独立した状態で、マザー積層体と
して機械的に一体化されたまま、個々の積層電子部品の
特性を測定することができる。したがって、機械的に独
立した積層電子部品を取り扱う必要がなく、たとえばス
クリーニングすることにより、能率的に多数の積層電子
部品の特性を測定することができる。Further, according to the method for measuring the characteristics of a multilayer electronic component according to the present invention, by forming the groove, the first
Measuring the characteristics of each multilayer electronic component while the multiple multilayer electronic components are mechanically integrated as a mother laminate in a state where they are electrically independent of each other by the external electrodes exposed only in half. Can be. Therefore, there is no need to handle mechanically independent multilayer electronic components. For example, by screening, the characteristics of many multilayer electronic components can be efficiently measured.

【００１８】[0018]

【発明の実施の形態】図１は、この発明の一実施形態に
よる積層電子部品１０の外観を示す斜視図である。積層
電子部品１０は、図示したチップ状の形態で適宜の回路
基板上に実装されるが、図１では、このような回路基板
側に向けられる面を上方に向けた状態で、積層電子部品
１０が図示されている。FIG. 1 is a perspective view showing the appearance of a laminated electronic component 10 according to one embodiment of the present invention. The laminated electronic component 10 is mounted on an appropriate circuit board in the form of a chip as shown in FIG. 1. In FIG. 1, the laminated electronic component 10 is mounted with the surface facing the circuit board facing upward. Is illustrated.

【００１９】積層電子部品１０は、内部回路要素（図示
せず）を介在させた状態で複数の絶縁性シートが積層さ
れてなる積層体１１を備える。積層体１１のたとえば４
つの側面の各々には、積層体１１の外表面に露出する外
部電極１２が形成される。これら外部電極１２は、図示
しないが、内部回路要素に電気的に接続されている。The laminated electronic component 10 includes a laminated body 11 in which a plurality of insulating sheets are laminated with an internal circuit element (not shown) interposed. For example, 4 of the laminate 11
On each of the two side surfaces, an external electrode 12 exposed on the outer surface of the multilayer body 11 is formed. Although not shown, these external electrodes 12 are electrically connected to internal circuit elements.

【００２０】上述したような外部電極１２は、以下に述
べる製造方法の説明から明らかになるように、絶縁体シ
ートに設けられかつ導電材が充填されたビアホールの少
なくとも側部を絶縁性シートの切断によって露出させる
ことによって形成されたものである。また、積層体１１
のたとえば４つの側面の各々には、段差１３が形成され
ているが、このような段差１３が形成される理由も、以
下の製造方法の説明から明らかになる。As will be apparent from the description of the manufacturing method described below, the external electrode 12 as described above is formed by cutting at least a side portion of a via hole provided on an insulating sheet and filled with a conductive material. Formed by exposing. Also, the laminate 11
For example, a step 13 is formed on each of the four side surfaces. The reason why such a step 13 is formed will be apparent from the following description of the manufacturing method.

【００２１】上述したような積層電子部品１０を得るた
め、図２に示すようなマザー積層体１４が用意される。
マザー積層体１４は、所定の切断線１５（一点鎖線）に
沿って切断することにより複数の積層電子部品１０を与
えるものであって、切断線１５によって区画される各領
域に個々の積層電子部品１０のための内部回路要素（図
示せず）を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シート１６および１
７が積層されてなるものである。このマザー積層体１４
には、図示しない内部回路要素と電気的に接続される導
電材１８が充填されたビアホール１９が、切断線１５に
沿う切断によって分断される位置に設けられている。図
１に示した外部電極１２は、これらビアホール１９内の
導電材１８によって与えられる。In order to obtain the laminated electronic component 10 as described above, a mother laminate 14 as shown in FIG. 2 is prepared.
The mother laminate 14 provides a plurality of laminated electronic components 10 by cutting along a predetermined cutting line 15 (dashed-dotted line). In order to distribute the internal circuit elements (not shown) for the plurality of mother insulating sheets 16 and 1 with these internal circuit elements interposed therebetween.
7 are laminated. This mother laminate 14
Is provided with a via hole 19 filled with a conductive material 18 electrically connected to an internal circuit element (not shown) at a position where the via hole 19 is cut by cutting along the cutting line 15. The external electrode 12 shown in FIG. 1 is provided by the conductive material 18 in these via holes 19.

【００２２】上述のようなマザー積層体１４を得るた
め、たとえば、以下のような工程が実施される。なお、
この実施形態では、マザー絶縁性シート１６および１７
は、セラミックシートから構成される。In order to obtain the mother laminate 14 as described above, for example, the following steps are performed. In addition,
In this embodiment, the mother insulating sheets 16 and 17
Is composed of a ceramic sheet.

【００２３】まず、ドクターブレード法などにより、シ
ート成形を行ない、マザー絶縁性シート１６および１７
となるべきセラミックグリーンシートを得る。これらセ
ラミックグリーンシートの特定のものには、シートを厚
み方向に貫通する電気的導通を可能とするため、ビアホ
ールがパンチング等により形成される。このとき、図２
において比較的上部に位置するマザー絶縁性シート１６
となるべきセラミックグリーンシートには、ビアホール
１９がさらに形成される。次に、セラミックグリーンシ
ートの特定のものの上には、内部回路要素となるべき導
電膜および／または抵抗膜が印刷される。このとき、既
に形成されたビアホール内に、導電材が充填される。図
示したビアホール１９には、導電材１８が充填される。
導電膜の印刷を、図２に示したマザー絶縁性シート１６
の下面側から行なえば、マザー絶縁性シート１６の上面
側において、導電材１８がビアホール１９の周縁部に導
電ランドを形成することを防止できる。なお、このよう
な導電ランドが形成されても、この発明の範囲内に入る
ことを指摘しておく。First, a sheet is formed by a doctor blade method or the like, and the mother insulating sheets 16 and 17 are formed.
To obtain a ceramic green sheet. In certain of these ceramic green sheets, via holes are formed by punching or the like to enable electrical conduction through the sheet in the thickness direction. At this time, FIG.
Mother insulating sheet 16 located relatively on the upper side
Via holes 19 are further formed in the ceramic green sheet to be formed. Next, a conductive film and / or a resistive film to be an internal circuit element are printed on a specific one of the ceramic green sheets. At this time, the conductive material is filled in the via holes already formed. The illustrated via hole 19 is filled with a conductive material 18.
The printing of the conductive film is performed using the mother insulating sheet 16 shown in FIG.
When the process is performed from the lower surface side, it is possible to prevent the conductive material 18 from forming a conductive land on the periphery of the via hole 19 on the upper surface side of the mother insulating sheet 16. It should be noted that even if such a conductive land is formed, it is within the scope of the present invention.

【００２４】次に、上述したようなマザー絶縁性シート
１６および１７が積み重ねられ、プレスされる。これに
よって、マザー積層体１４が得られる。このマザー積層
体１４において、複数のマザー絶縁性シート１６の各々
に設けられたビアホール１９は、厚み方向に整列し、し
たがって、各ビアホール１９内に充填された導電材１８
は、直列に連なった状態となっている。Next, the mother insulating sheets 16 and 17 as described above are stacked and pressed. Thereby, the mother laminate 14 is obtained. In the mother laminate 14, the via holes 19 provided in each of the plurality of mother insulating sheets 16 are aligned in the thickness direction, and therefore, the conductive material 18 filled in each via hole 19 is provided.
Are in a state of being connected in series.

【００２５】次に、図３に示すように、マザー積層体１
４には、少なくともビアホール１９がたとえば分断され
るように、切断線１５（図２）に沿って溝２０がたとえ
ばダイシングソーによって形成される。この溝２０の形
成によって、溝２０の内側面にビアホール１９が露出す
る状態となるとともに、ビアホール１９内の導電材１８
が分断され、溝２０によって囲まれた個々の積層電子部
品１０となるべき部分は、互いに他のものに対して電気
的に独立した状態となる。また、好ましくは、溝２０の
底面とそれに対向するマザー積層体１４の下面とに、そ
れぞれ、スリット２１および２２が設けられる。スリッ
ト２１および２２は、いずれか一方が省略されてもよ
い。Next, as shown in FIG.
4, a groove 20 is formed by, for example, a dicing saw along a cutting line 15 (FIG. 2) so that at least the via hole 19 is divided, for example. By the formation of the groove 20, the via hole 19 is exposed on the inner side surface of the groove 20, and the conductive material 18 in the via hole 19 is formed.
Are separated from each other, and the portions to be the individual laminated electronic components 10 surrounded by the grooves 20 are electrically independent from each other. Preferably, slits 21 and 22 are provided on the bottom surface of groove 20 and the lower surface of mother laminate 14 opposed thereto, respectively. Either of the slits 21 and 22 may be omitted.

【００２６】なお、図３において、内部回路要素となる
べき幾つかの導電膜２３および２４が図示されている。
また、導電膜２３が導電材１８に電気的に接続されてい
る状態も図示されている。FIG. 3 shows several conductive films 23 and 24 to be used as internal circuit elements.
Further, a state where the conductive film 23 is electrically connected to the conductive material 18 is also illustrated.

【００２７】次に、マザー積層体１４は、マザー絶縁性
シート１６および１７を構成するセラミックを焼結させ
るため、焼成される。その後、必要に応じて、マザー積
層体１４の表面に、導電膜および／または抵抗膜が形成
され、また、オーバーコートが施され、また、ソルダー
レジストが付与される。また、必要に応じて、外部電極
３となるべき導電材１８や他の導電膜にめっきが施され
る。Next, the mother laminate 14 is fired to sinter the ceramics constituting the mother insulating sheets 16 and 17. Thereafter, as necessary, a conductive film and / or a resistive film is formed on the surface of the mother laminated body 14, an overcoat is applied, and a solder resist is applied. If necessary, the conductive material 18 to be the external electrode 3 and other conductive films are plated.

【００２８】以上の工程を終えたとき、マザー積層体１
４に含まれる複数の積層電子部品１０は、互いに他のも
のに対して電気的に独立しているので、溝２０によって
分断されたビアホール１９の各部分に存在する導電材１
８を外部電極として、個々の積層電子部品１０の特性を
測定することができる。When the above steps are completed, the mother laminate 1
Since the plurality of laminated electronic components 10 included in the fourth component 4 are electrically independent of each other, the conductive material 1 existing in each portion of the via hole 19 divided by the groove 20 is used.
By using 8 as an external electrode, the characteristics of each laminated electronic component 10 can be measured.

【００２９】このように、特性が測定された後、良品と
判断された積層電子部品１０上には、必要に応じて、複
合化のための他の電子部品が実装される。ここまで述べ
た工程が、マザー積層体１４の状態で能率的に行なわれ
ることができる。なお、積層電子部品１０の出荷をこの
段階で行なってもよい。As described above, after the characteristics are measured, other electronic components for compounding are mounted on the laminated electronic component 10 determined to be non-defective as required. The steps described so far can be efficiently performed in the state of the mother laminate 14. Note that the multilayer electronic component 10 may be shipped at this stage.

【００３０】次に、機械的に独立した複数の積層電子部
品１０を得るため、マザー積層体１４は、切断線１５
（図２）すなわち溝２０（図３）に沿って完全に切断さ
れる。この切断は、チョコレートを割るように、マザー
積層体１４を溝２０に沿って割ることによって容易に達
成される。前述したスリット２１および２２は、このよ
うな分割をより容易にする。Next, in order to obtain a plurality of mechanically independent laminated electronic components 10, the mother laminate 14 is cut along cutting lines 15.
(FIG. 2), that is, completely cut along the groove 20 (FIG. 3). This cutting is easily accomplished by breaking the mother laminate 14 along the groove 20 like breaking chocolate. The aforementioned slits 21 and 22 make such division easier.

【００３１】このようにして、図１に示した積層電子部
品１０が得られる。以上述べた説明からわかるように、
段差１３は、前述した溝２０の形成の結果もたらされた
ものである。また、積層体１１を、段差１３の位置に対
応する境界面によって上半部と下半部とに区分したと
き、外部電極１２は、上半部においてのみ露出してい
る。Thus, the laminated electronic component 10 shown in FIG. 1 is obtained. As you can see from the above explanation,
The step 13 results from the formation of the groove 20 described above. When the laminate 11 is divided into an upper half and a lower half by a boundary surface corresponding to the position of the step 13, the external electrodes 12 are exposed only in the upper half.

【００３２】次に、積層電子部品１０は、必要に応じ
て、ケーシングされる。このケーシングは、積層電子部
品１０の図１による下面に他の部品が実装されたとき、
これを覆うものである。このケーシングの詳細は、図１
３および図１４を参照して後述する。Next, the multilayer electronic component 10 is casing as required. This casing, when other components are mounted on the lower surface according to FIG.
It covers this. The details of this casing are shown in FIG.
3 and FIG.

【００３３】以上、この発明を図１ないし図３に図示し
た実施形態に関連して説明したが、この発明の範囲内に
おいて、その他幾つかの変形例が可能である。Although the present invention has been described with reference to the embodiments shown in FIGS. 1 to 3, several other modifications are possible within the scope of the present invention.

【００３４】たとえば、図１では、外部電極１２が、積
層体１１の側面だけでなく、図１による上面にも露出す
るように形成されたが、図４に示した積層電子部品１０
ａのように、外部電極１２ａが積層体１１の側面にのみ
露出するように形成されてもよい。なお、図４におい
て、図１に示した要素に相当する要素には同様の参照符
号を付し、重複する説明は省略する。For example, in FIG. 1, the external electrodes 12 are formed so as to be exposed not only on the side surfaces of the laminated body 11 but also on the upper surface according to FIG.
As shown in a, the external electrode 12a may be formed so as to be exposed only on the side surface of the multilayer body 11. In FIG. 4, elements corresponding to the elements shown in FIG. 1 are denoted by the same reference numerals, and redundant description will be omitted.

【００３５】図４に示した積層電子部品１０ａによれ
ば、積層体１１の図による下面だけでなく、上面をも、
外部電極１２ａに干渉されることなく、複合化のための
他の部品の実装面として広く利用することができる。こ
の積層電子部品１０ａを得るためには、図２に示したマ
ザー積層体１４の製造段階において、マザー積層体１４
の最上部に位置する何枚かのマザー絶縁性シートに外部
電極形成用のビアホール１９が設けられないものを用い
ればよい。According to the laminated electronic component 10a shown in FIG. 4, not only the illustrated lower surface of the laminate 11 but also the upper surface
Without being interfered by the external electrode 12a, it can be widely used as a mounting surface for other components for compounding. In order to obtain the laminated electronic component 10a, at the stage of manufacturing the mother laminated body 14 shown in FIG.
Some of the mother insulating sheets located at the uppermost portion may not be provided with via holes 19 for forming external electrodes.

【００３６】上述した積層電子部品１０ａは、図５に示
すように、回路基板３１上に置かれたとき、回路基板３
１と外部電極１２ａとの間でギャップが形成される。こ
のような状態で、回路基板３１上に積層電子部品１０ａ
を実装する場合、回路基板３１上の導電ランド（図示せ
ず）と外部電極１２ａとを電気的に接続するため、半田
フィレット３２が有利に用いられる。When the above-described laminated electronic component 10a is placed on a circuit board 31, as shown in FIG.
A gap is formed between the first electrode and the external electrode 12a. In this state, the multilayer electronic component 10a is placed on the circuit board 31.
Is mounted, a solder fillet 32 is advantageously used to electrically connect a conductive land (not shown) on the circuit board 31 to the external electrode 12a.

【００３７】また、図６に示すように、積層電子部品１
０ａにおいて、外部電極１２ａに対して金属からなる端
子部材３３を取付けてもよい。Further, as shown in FIG.
At 0a, a terminal member 33 made of metal may be attached to the external electrode 12a.

【００３８】なお、図１に示した態様の外部電極１２と
図４に示した態様の外部電極１２ａとを、１個の積層電
子部品に混在させてもよい。The external electrode 12 of the embodiment shown in FIG. 1 and the external electrode 12a of the embodiment shown in FIG. 4 may be mixed in one laminated electronic component.

【００３９】また、図１ないし図３に示した実施形態に
おいて、外部電極１２を与えるためのビアホール１９
は、断面が円形とされたが、四角形等の他の形状に変更
されてもよい。また、外部電極を、より広い面積で露出
させるようにするため、１つの外部電極を、断面の一部
が互いに重なり合った複数のビアホールつまり横長のビ
アホールによって与えるようにしてもよい。In the embodiment shown in FIGS. 1 to 3, via holes 19 for providing external electrodes 12 are provided.
Has a circular cross section, but may be changed to another shape such as a quadrangle. Further, in order to expose the external electrode in a larger area, one external electrode may be provided by a plurality of via holes having a part of a cross section overlapping each other, that is, a horizontally long via hole.

【００４０】また、溝２０やスリット２１，２２の形成
は、マザー積層体１４の焼成後に行なってもよい。ま
た、焼成後の積層体１４の導電膜／抵抗膜の形成または
めっき、特性測定等の能率を考慮しないならば、切断線
１５に沿う切断を焼成前に行ない、機械的に分離された
状態で、積層電子部品１０の焼成を行なってもよい。ま
た、焼成後において、溝２０を形成する段階を経ること
なく、一挙に切断線１５に沿う切断を行なってもよい。The formation of the groove 20 and the slits 21 and 22 may be performed after the mother laminate 14 is fired. In addition, unless consideration is given to the formation of the conductive film / resistance film of the fired laminate 14 or the efficiency of plating, characteristic measurement, and the like, cutting along the cutting line 15 is performed before firing, and the cut is performed in a mechanically separated state. Alternatively, firing of the multilayer electronic component 10 may be performed. Further, after the firing, the cutting along the cutting line 15 may be performed at once without going through the step of forming the groove 20.

【００４１】また、ビアホール１９内に充填される導電
材１８は、導電膜の印刷と同時に付与されることなく、
別の工程で、ビアホール１９内に金属ペーストを充填す
るようにしてもよい。この場合、図１ないし図３に示し
た実施形態では、複数のマザー絶縁性シート１６が積み
重ねられた状態で、直列する複数のビアホール１９内に
一挙に導電材１８を充填することも可能である。The conductive material 18 filled in the via hole 19 is not applied simultaneously with the printing of the conductive film.
In another step, the via hole 19 may be filled with a metal paste. In this case, in the embodiment shown in FIGS. 1 to 3, it is also possible to fill the conductive material 18 into the plurality of serially arranged via holes 19 in a state where the plurality of mother insulating sheets 16 are stacked. .

【００４２】また、絶縁性シートは、セラミックシート
に限らず、他の材料からなる絶縁性シートに置き換えら
れてもよい。The insulating sheet is not limited to a ceramic sheet, but may be replaced by an insulating sheet made of another material.

【００４３】また、図７に示した積層電子部品１０ｂの
ように、外部電極１２ｂが、ビアホール１９（図２およ
び図３）の内周面上に層状に形成された導電材をもって
与えられてもよい。この場合、外部電極１２ｂは、その
外表面に凹部を形成する。Further, like the laminated electronic component 10b shown in FIG. 7, the external electrode 12b may be provided by a conductive material formed in a layer on the inner peripheral surface of the via hole 19 (FIGS. 2 and 3). Good. In this case, the external electrode 12b forms a concave portion on the outer surface.

【００４４】また、この発明は、複数の外部電極のすべ
てがビアホールに基づいて形成された積層電子部品に限
らず、外部電極の幾つかが他の方法によって形成された
積層電子部品にも適用することができる。The present invention is not limited to a multilayer electronic component in which all of the plurality of external electrodes are formed based on via holes, but is also applicable to a multilayer electronic component in which some of the external electrodes are formed by another method. be able to.

【００４５】たとえば、図８に示した積層電子部品１０
ｃのように、幾つかの外部電極１２をビアホールに基づ
き形成しながら、他の外部電極、たとえばシールド電極
２５を別の方法で形成してもよい。このシールド電極２
５は、たとえば、図３に示すように溝２０を形成すると
き、シールド電極２５が形成されるべき面を内側面とす
る溝２０をまず形成した後、この溝２０内に金属ぺース
トを充填するように注入し、最終的に、金属ペーストに
よって与えられた導電材が分断されるように、溝２０を
再びカットすることにより形成される。このシールド電
極２５は、図示しないが、積層体１１のアース側の内部
回路要素と電気的に接続されることが多い。For example, the laminated electronic component 10 shown in FIG.
As shown in c, while some external electrodes 12 are formed based on via holes, other external electrodes, for example, the shield electrode 25 may be formed by another method. This shield electrode 2
5, for example, when forming the groove 20 as shown in FIG. 3, after first forming the groove 20 with the surface on which the shield electrode 25 is to be formed as an inner surface, filling the groove 20 with a metal paste The groove 20 is finally cut again so that the conductive material provided by the metal paste is divided. Although not shown, the shield electrode 25 is often electrically connected to an internal circuit element on the ground side of the multilayer body 11.

【００４６】上述したシールド電極２５は、もちろん、
ビアホールに基づき形成されてもよい。この場合、ビア
ホールとしては、シールド電極２５の延びる方向に長手
のスロット状のものが形成される。また、シールド電極
２５は、個々の独立した積層電子部品１０ｃを得てから
形成されてもよい。The shield electrode 25 described above, of course,
It may be formed based on a via hole. In this case, as the via hole, a slot-like one elongated in the direction in which the shield electrode 25 extends is formed. Further, the shield electrode 25 may be formed after obtaining the individual independent multilayer electronic component 10c.

【００４７】図９に示すように、シールド電極２５ａ
は、それらによるシールド性能を高めるため、段差１３
の下方にまで延びるように形成されてもよい。このよう
なシールド電極２５ａは、たとえば次のような方法で形
成することができる。As shown in FIG. 9, the shield electrode 25a
Is a step 13 to improve the shielding performance by them.
May be formed to extend below. Such a shield electrode 25a can be formed, for example, by the following method.

【００４８】（ａ） シールド電極２５ａ全体を、ビア
ホールに基づき形成する。 （ｂ） シールド電極２５ａのうち、段差１３を境とす
る下半部のみをビアホールに基づき形成し、上半部は、
図３に示した溝２０に金属ペーストを充填することによ
って形成する。(A) The whole shield electrode 25a is formed based on the via hole. (B) In the shield electrode 25a, only the lower half of the shield electrode 25a bordering the step 13 is formed based on the via hole, and the upper half is
It is formed by filling the groove 20 shown in FIG. 3 with a metal paste.

【００４９】（ｃ） 上半部を、溝２０内に金属ペース
トを充填することにより形成し、個々の独立した積層電
子部品１０ａを得てから、下半部を形成する。(C) The upper half is formed by filling the groove 20 with a metal paste, and after obtaining the individual independent laminated electronic component 10a, the lower half is formed.

【００５０】（ｄ） 上半部をビアホールに基づき形成
し、個々の独立した積層電子部品１０ｄを得てから、下
半部を形成する。(D) The upper half is formed on the basis of the via hole, and after obtaining the individual laminated electronic component 10d, the lower half is formed.

【００５１】（ｅ） シールド電極２５ａ全体を、個々
の独立した積層電子部品１０ｄを得てから形成する。(E) The whole shield electrode 25a is formed after obtaining the individual independent laminated electronic parts 10d.

【００５２】上述したシールド電極２５ａの形成方法の
うち、（ａ）または（ｂ）の方法を採用した場合、図３
に示した溝２０を形成した段階では、複数の積層電子部
品１０ｄは、シールド電極２５ａを介して互いに電気的
に接続された状態であり、複数の積層電子部品１０ｄが
完全に電気的に独立した状態とはなっていない。しかし
ながら、このようなシールド電極２５ａは、特性測定に
際してアース電極として共通に用いられるものである場
合、前述したようなマザー積層体１４の状態での個々の
積層電子部品１０ｄの特性測定には支障をきたさない。When the method (a) or (b) is employed among the methods for forming the shield electrode 25a described above, FIG.
Is formed, the plurality of laminated electronic components 10d are electrically connected to each other via the shield electrode 25a, and the plurality of laminated electronic components 10d are completely electrically independent. Not in a state. However, if such a shield electrode 25a is commonly used as a ground electrode when measuring characteristics, it does not hinder the characteristic measurement of the individual laminated electronic components 10d in the state of the mother laminate 14 as described above. It doesn't come.

【００５３】図９に示した積層電子部品１０ｄで、シー
ルド電極２５ａの存在により、積層体１１の下面に与え
られる他の部品のための実装面積が狭められることがあ
る。この不都合を回避するためには、図１０に示した積
層電子部品１０ｅのように、シールド電極２５ｂを、積
層体１１の図による下面にまで届かないように形成すれ
ばよい。In the laminated electronic component 10d shown in FIG. 9, the mounting area for other components provided on the lower surface of the laminated body 11 may be reduced due to the presence of the shield electrode 25a. In order to avoid this inconvenience, the shield electrode 25b may be formed so as not to reach the lower surface of the multilayer body 11 as illustrated in the multilayer electronic component 10e illustrated in FIG.

【００５４】図８ないし図１０に示したシールド電極２
５、２５ａおよび２５ｂのそれぞれの形成態様に関し
て、シールド電極の上半部は、積層体１１の単に１つの
側面上に形成されても、３つの側面上に形成されてもよ
い。シールド電極の下半部は、積層体１１の３つの側面
または４つの側面上に形成されてもよい。また、図８で
は、シールド電極の上半部に相当するシールド電極２５
のみが形成されたが、シールド電極の下半部に相当する
シールド電極のみが形成されてもよい。The shield electrode 2 shown in FIGS.
Regarding the respective formation modes of 5, 25a and 25b, the upper half of the shield electrode may be formed on only one side surface of the stacked body 11, or may be formed on three side surfaces. The lower half of the shield electrode may be formed on three or four side surfaces of the laminate 11. In FIG. 8, the shield electrode 25 corresponding to the upper half of the shield electrode is shown.
Only the shield electrode corresponding to the lower half of the shield electrode may be formed.

【００５５】さらに、図１１に示す積層電子部品１０ｆ
のように、シールド電極２５ｃが、積層体１１の１つの
側面の幅方向の一部のみを覆うように形成されてもよ
い。Further, the laminated electronic component 10f shown in FIG.
As described above, the shield electrode 25c may be formed so as to cover only a part of one side surface of the stacked body 11 in the width direction.

【００５６】上述した各実施形態では、１つのビアホー
ル１９が分断されることにより、２つの積層電子部品１
０の各々のための外部電極１２が形成された。しかしな
がら、図３に示した溝２０の幅が、ビアホール１９の径
の相当の部分を占める場合には、図１２に示すように、
１個のビアホール１９ａにより１個の外部電極を与える
ようにしてもよい。図１２において、溝２０が形成され
る前のビアホール１９ａの一部が二点鎖線で示されてい
る。In each of the above-described embodiments, since one via hole 19 is divided, two laminated electronic components 1 are formed.
External electrodes 12 for each of the zeros were formed. However, when the width of the groove 20 shown in FIG. 3 occupies a considerable part of the diameter of the via hole 19, as shown in FIG.
One external electrode may be provided by one via hole 19a. In FIG. 12, a part of the via hole 19a before the groove 20 is formed is indicated by a two-dot chain line.

【００５７】図１３には、ケース４１によってケーシン
グされた積層電子部品４２が断面図で示されている。FIG. 13 is a cross-sectional view showing a laminated electronic component 42 which is casing by a case 41.

【００５８】積層電子部品４２に備える積層体４３に
は、段部４４が形成され、この段部４４の下方には、外
部電極４５が形成される。また、積層体４３の図による
上面には、この積層電子部品４２を複合化するためのい
くつかの電子部品４６が実装されている。ケース４１
は、金属からなる。ケース４１は、積層体４３の側面に
適合するように、段部４７を形成していて、外部電極４
５にたとえば半田付けされる。A step 44 is formed in the laminate 43 provided in the multilayer electronic component 42, and an external electrode 45 is formed below the step 44. On the upper surface of the laminate 43 as shown in the figure, several electronic components 46 for compounding the laminated electronic component 42 are mounted. Case 41
Is made of metal. The case 41 has a step portion 47 formed so as to conform to the side surface of the laminate 43.
5 is soldered, for example.

【００５９】図１４には、ケース４１ａによってケーシ
ングされた他の積層電子部品４２ａが示されている。な
お、図１４において、図１３に示した要素に相当する要
素には、同様の参照符号を付し、重複する説明は省略す
る。FIG. 14 shows another laminated electronic component 42a which is casing by a case 41a. In FIG. 14, elements corresponding to the elements shown in FIG. 13 are denoted by the same reference numerals, and redundant description will be omitted.

【００６０】図１４では、積層電子部品４２ａに備える
積層体４３には、段部４４だけでなく、もう１つの段部
４８が形成される。他方、ケース４１ａには、段部４８
に係合する段部４９が形成される。このように、積層体
４３の段部４８にケース４１ａの段部４９を係合させる
ことにより、ケース４１ａの積層体４３に対する取付け
状態がより強固になる。特に、ケース４１ａの上面に向
かって、これを下方へ押付ける力が加わっても、ケース
４１ａと外部電極４５との接合が外れることがない。こ
のようなケース４１ａを下方へ押付ける力は、たとえ
ば、この積層電子部品４２ａを、ケース４１ａの上面に
吸着して保持する真空吸引チャック（図示せず）からし
ばしば与えられる。積層体４３に形成される段部４８
は、段部４４と同様の方法により形成されることができ
る。すなわち、図３に示したマザー積層体１４の段階
で、溝２０に対応する位置に下方から同様の溝を形成し
ておけばよい。In FIG. 14, not only the step portion 44 but also another step portion 48 is formed in the laminate 43 provided in the multilayer electronic component 42a. On the other hand, a step portion 48 is provided in the case 41a.
Is formed. As described above, by engaging the step portion 49 of the case 41a with the step portion 48 of the laminate 43, the state of attachment of the case 41a to the laminate 43 is further strengthened. In particular, even if a force that presses the upper surface of the case 41a downward is applied, the joint between the case 41a and the external electrode 45 does not come off. Such a force for pressing the case 41a downward is often given, for example, from a vacuum suction chuck (not shown) that holds the laminated electronic component 42a by suction on the upper surface of the case 41a. Steps 48 formed in the laminate 43
Can be formed by a method similar to that of the step portion 44. That is, at the stage of the mother laminate 14 shown in FIG. 3, a similar groove may be formed at a position corresponding to the groove 20 from below.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一実施形態による積層電子部品１０
の外観を示す斜視図である。FIG. 1 shows a laminated electronic component 10 according to an embodiment of the present invention.
FIG.

【図２】図１に示した積層電子部品１０を得るために準
備されるマザー積層体１４を示す斜視図である。FIG. 2 is a perspective view showing a mother laminate 14 prepared to obtain the laminated electronic component 10 shown in FIG.

【図３】図２に示したマザー積層体１４に、特性測定を
可能とする溝２０が形成された状態を示す拡大斜視図で
ある。FIG. 3 is an enlarged perspective view showing a state in which a groove 20 for enabling characteristic measurement is formed in the mother laminate 14 shown in FIG.

【図４】この発明の他の実施形態による積層電子部品１
０ａの外観を示す斜視図である。FIG. 4 shows a multilayer electronic component 1 according to another embodiment of the present invention.
It is a perspective view which shows the external appearance of 0a.

【図５】図４に示した積層電子部品１０ａを回路基板３
１上に実装した状態を示す断面図である。5 is a circuit board 3 showing the laminated electronic component 10a shown in FIG.
FIG. 2 is a cross-sectional view showing a state where the device is mounted on the device 1;

【図６】図４に示した積層電子部品１０ａに端子部材３
３を取付けた状態を示す断面図である。FIG. 6 shows a terminal member 3 attached to the laminated electronic component 10a shown in FIG.
It is sectional drawing which shows the state which attached 3.

【図７】この発明のさらに他の実施形態による積層電子
部品１０ｂの外観を示す斜視図である。FIG. 7 is a perspective view showing an appearance of a multilayer electronic component 10b according to still another embodiment of the present invention.

【図８】この発明のさらに他の実施形態による積層電子
部品１０ｃの外観を示す斜視図である。FIG. 8 is a perspective view showing an appearance of a multilayer electronic component 10c according to still another embodiment of the present invention.

【図９】この発明のさらに他の実施形態による積層電子
部品１０ｄの外観を示す斜視図である。FIG. 9 is a perspective view showing an appearance of a multilayer electronic component 10d according to still another embodiment of the present invention.

【図１０】この発明のさらに他の実施形態による積層電
子部品１０ｅの外観を示す斜視図である。FIG. 10 is a perspective view showing an appearance of a multilayer electronic component 10e according to still another embodiment of the present invention.

【図１１】この発明のさらに他の実施形態による積層電
子部品１０ｆの外観を示す斜視図である。FIG. 11 is a perspective view showing an appearance of a multilayer electronic component 10f according to still another embodiment of the present invention.

【図１２】この発明のさらに他の実施形態を説明するた
めのマザー積層体１４の一部を示す平面図である。FIG. 12 is a plan view showing a part of a mother laminate 14 for explaining still another embodiment of the present invention.

【図１３】この発明のさらに他の実施形態によるケーシ
ングされた積層電子部品４２を示す断面図である。FIG. 13 is a sectional view showing a laminated electronic component 42 in a casing according to still another embodiment of the present invention.

【図１４】この発明のさらに他の実施形態によるケーシ
ングされた積層電子部品４２ａを示す断面図である。FIG. 14 is a cross-sectional view showing a laminated electronic component a which has been casing according to still another embodiment of the present invention.

【図１５】従来の積層電子部品１の外観を示す斜視図で
ある。FIG. 15 is a perspective view showing the appearance of a conventional multilayer electronic component 1.

【図１６】従来の他の形式の積層電子部品４の外観を示
す斜視図である。FIG. 16 is a perspective view showing the appearance of a conventional laminated electronic component 4 of another type.

【符号の説明】[Explanation of symbols]

１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，４２，４２ａ 積層電子部品 １１，４３ 積層体 １２，１２ａ，１２ｂ，４５ 外部電極 １３，４４，４７，４８，４９ 段部 １４ マザー積層体 １５ 切断線 １６，１７ マザー絶縁性シート １８ 導電材 １９，１９ａ ビアホール ２０ 溝 ２３，２４ 導電膜（内部回路要素） ２５，２５ａ，２５ｂ，２５ｃ シールド電極 ４１，４１ａ ケース10, 10a, 10b, 10c, 10d, 10e, 10
f, 42, 42a Laminated electronic component 11, 43 Laminated body 12, 12a, 12b, 45 External electrode 13, 44, 47, 48, 49 Stepped part 14 Mother laminated body 15 Cutting line 16, 17 Mother insulating sheet 18 Conductive material 19, 19a Via hole 20 Groove 23, 24 Conductive film (internal circuit element) 25, 25a, 25b, 25c Shield electrode 41, 41a Case

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−29873（ＪＰ，Ａ) 特開 昭60−183747（ＪＰ，Ａ) 特開 昭61−269336（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01G 4/00 - 4/40 H01F 41/00 H05K 3/46 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-51-29873 (JP, A) JP-A-60-183747 (JP, A) JP-A-61-269336 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) H01G 4/00-4/40 H01F 41/00 H05K 3/46

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 所定の切断線に沿って切断することによ
って複数の積層電子部品が得られるものであって、前記
切断線に沿って区画される各領域に個々の前記積層電子
部品のための内部回路要素を分布させるように、これら
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなり、かつ前記内部回路要素に電気的
に接続される導電材が付与されたビアホールが前記切断
線に沿う切断によって切断面に露出する位置に設けられ
た、マザー積層体を準備し、 前記マザー積層体を前記切断線に沿って切断することに
より、前記ビアホールの側面を露出させ、それによって
外部電極を形成し、 前記外部電極は、マザー積層体の相対向する第１の主面
および第２の主面に平行に延びる境界面に沿って、第１
の主面側の第１の半部および第２の主面側の第２の半部
に区分したとき、第１の半部においてのみ露出し、 前記マザー積層体を切断するステップは、前記ビアホー
ルを切断面に露出させるようにマザー積層体に溝を形成
するステップと、溝が形成されたマザー積層体を溝の位
置において分割したとき、前記第１の半部と前記第２の
半部との境界面が形成され、前記境界面において、前記
第２の主面が前記第１の主面よりも大きくなるように、
段差が形成される、 積層電子部品の製造方法。1. A plurality of laminated electronic components are obtained by cutting along a predetermined cutting line, and each of the plurality of laminated electronic components is provided in each region partitioned along the cutting line. Via holes formed by laminating a plurality of mother insulating sheets with the internal circuit elements interposed therebetween so as to distribute the internal circuit elements, and provided with a conductive material electrically connected to the internal circuit elements Is provided at a position exposed to the cut surface by cutting along the cutting line, to prepare a mother laminate, by cutting the mother laminate along the cutting line, to expose the side surface of the via hole, Thereby, an external electrode is formed, and the external electrode is opposed to the first main surface of the mother laminate.
Along a boundary surface extending parallel to the second main surface and the first main surface.
The first half on the main surface side and the second half on the second main surface side
And cutting the mother laminate , exposing only in the first half,
Grooves in the mother laminate to expose the tool to the cut surface
The mother laminate having the grooves formed therein.
The first half and the second half
An interface with the half is formed, and at the interface,
So that the second main surface is larger than the first main surface,
A method for manufacturing a laminated electronic component in which a step is formed . 【請求項２】 前記マザー絶縁性シートはセラミックグ
リーンシートであり、前記マザー積層体を焼成するステ
ップをさらに備える、請求項１に記載の積層電子部品の
製造方法。Wherein said mother insulating sheets are ceramic green sheets, further comprising the step of firing the mother laminate, method for producing a laminated electronic component according to claim 1. 【請求項３】 所定の切断線に沿って切断することによ
って複数の積層電子部品が得られるものであって、前記
切断線によって区画される各領域に個々の前記積層電子
部品のための内部回路要素を分布させるように、これら
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなり、かつ前記内部回路要素に電気的
に接続される導電材が付与されたビアホールが前記切断
線に沿う切断によって切断面に露出する位置に設けられ
た、マザー積層体を準備し、 前記切断線に沿って前記マザー積層体に溝を形成し、そ
れによって少なくとも前記ビアホールを前記溝の内側面
に露出させ、前記マザー積層体を前記切断線に沿って切断することに
より、前記外部電極は 前記主面と平行に延びる境界面に
沿って第１の主面側の第１の半部および第２の主面側の
第２の半部に区分され 、前記第１の半部においてのみ、 溝の内側面に露出する状
態となった前記ビアホールを外部電極として個々の積層
電子部品の特性を測定する、 各ステップを備える、積層電子部品の特性測定方法。3. A plurality of laminated electronic components are obtained by cutting along a predetermined cutting line, and an internal circuit for each of the laminated electronic components is provided in each region defined by the cutting lines. In order to distribute the elements, a plurality of mother insulating sheets are laminated with these internal circuit elements interposed, and the via hole provided with a conductive material electrically connected to the internal circuit elements is Preparing a mother laminate provided at a position exposed to the cut surface by cutting along the cutting line, forming a groove in the mother laminate along the cutting line, whereby at least the via hole is formed inside the groove; Exposing to the side surface, and cutting the mother laminate along the cutting line.
Thus, the external electrode is located on a boundary surface extending parallel to the main surface.
Along the first half of the first main surface and the second half of the second main surface.
Measuring the characteristics of each laminated electronic component using the via hole, which is divided into a second half and is exposed on the inner side surface of the groove only in the first half, as an external electrode; , A method for measuring the characteristics of multilayer electronic components. 【請求項４】 所定の切断線に沿って切断することによ
って複数の積層電子部品が得られるものであって、前記
切断線によって区画される各領域に個々の前記積層電子
部品のための内部回路要素を分布させるように、これら
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなり、かつ前記内部回路要素に電気的
に接続される導電材が付与されたビアホールが前記切断
線に沿う切断によって切断面に露出する位置に設けられ
た、マザー積層体を備え、 前記マザー積層体には、前記切断線に沿って溝が形成さ
れ、それによって少なくとも前記ビアホールが前記溝の
内側面に露出され、 前記外部電極は、マザー積層体の相対向する第１の主面
および第２の主面に平行に延びる境界面に沿って、第１
の主面側の第１の半部および第２の主面側の第２の半部
に区分したとき、前記第１の半部においてのみ露出し、 前記マザー積層体を切断するステップは、前記ビアホー
ルを切断面に露出させるようにマザー積層体に溝を形成
するステップと、溝が形成されたマザー積層体を溝の位
置において分割したとき、前記第１の半部と前記第２の
半部との境界面が形成され、前記境界面において、前記
第２の主面が前記第１の主面よりも大きくなるように、
段差が形成される、 積層電子部品の集合体。4. A plurality of laminated electronic components are obtained by cutting along a predetermined cutting line, and an internal circuit for each of the laminated electronic components is provided in each region defined by the cutting lines. In order to distribute the elements, a plurality of mother insulating sheets are laminated with these internal circuit elements interposed, and the via hole provided with a conductive material electrically connected to the internal circuit elements is A mother laminate is provided at a position exposed to the cut surface by cutting along the cutting line.The mother laminate has a groove formed along the cutting line, whereby at least the via hole is formed in the groove. The external electrode is exposed on an inner side surface, and the first main surface facing the mother laminate is opposed to the first main surface.
Along a boundary surface extending parallel to the second main surface and the first main surface.
The first half on the main surface side and the second half on the second main surface side
Cutting the mother laminate , exposing only in the first half,
Grooves in the mother laminate to expose the tool to the cut surface
The mother laminate having the grooves formed therein.
The first half and the second half
An interface with the half is formed, and at the interface,
So that the second main surface is larger than the first main surface,
An assembly of laminated electronic components where a step is formed .