JPS6159767A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6159767A JPS6159767A JP17933284A JP17933284A JPS6159767A JP S6159767 A JPS6159767 A JP S6159767A JP 17933284 A JP17933284 A JP 17933284A JP 17933284 A JP17933284 A JP 17933284A JP S6159767 A JPS6159767 A JP S6159767A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000004888 barrier function Effects 0.000 claims abstract description 33
- 230000015556 catabolic process Effects 0.000 claims abstract description 20
- 230000002265 prevention Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 230000003449 preventive effect Effects 0.000 abstract 2
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 230000006378 damage Effects 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000008961 swelling Effects 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明性静電破壊防止回路を備えた半導体装置に関する
。
。
半導体集積回路−の半導体装置の入力端子には、静電気
による高電圧が印加される可能性があるので、静電破壊
防止回路を設ける必要力ｉ−ある。
による高電圧が印加される可能性があるので、静電破壊
防止回路を設ける必要力ｉ−ある。
従来、単導体集積回路の入力端子に接続された静電破壊
防止回路として、第８図に示すものが知ら九でｌい、る
（特開昭５６−７９４６３）。すなわち、第８図に示
すように、従来の静電破壊防止回路はトランジスタＴと
抵抗Ｒからなっておシ、半導体集積回路Ｃの入方端チェ
にトランジスタでのコレクタが直接接続され、トランジ
スタＴのエミッタは接地され、ペースは抵抗Ｒを介して
接地されそいる。
防止回路として、第８図に示すものが知ら九でｌい、る
（特開昭５６−７９４６３）。すなわち、第８図に示
すように、従来の静電破壊防止回路はトランジスタＴと
抵抗Ｒからなっておシ、半導体集積回路Ｃの入方端チェ
にトランジスタでのコレクタが直接接続され、トランジ
スタＴのエミッタは接地され、ペースは抵抗Ｒを介して
接地されそいる。
第８図の回路において、入力端チェにトランジスタＴの
コレクタ−ベース間ブレークダウン電圧ｎｖｃ！１（ｚ
ｏｙｙルトから４ｏデルト）を越えるサージ電圧が印加
されると、トランジスタＴにアバランシ、ブレークダウ
ンによる逆バイアス電流がコレクタからベースに流れ始
め、抵抗Ｒの値が数１０にΩと充分に大きければ、トラ
ンジスタＴが導通してコレクタからエミッタに電流が流
れて、入力端子Ｉの電圧は低下する。こうして、半導体
集積回路Ｃは、入カ端チェに印加される静電気等ノサー
ジ電圧による破壊から保護されている。
コレクタ−ベース間ブレークダウン電圧ｎｖｃ！１（ｚ
ｏｙｙルトから４ｏデルト）を越えるサージ電圧が印加
されると、トランジスタＴにアバランシ、ブレークダウ
ンによる逆バイアス電流がコレクタからベースに流れ始
め、抵抗Ｒの値が数１０にΩと充分に大きければ、トラ
ンジスタＴが導通してコレクタからエミッタに電流が流
れて、入力端子Ｉの電圧は低下する。こうして、半導体
集積回路Ｃは、入カ端チェに印加される静電気等ノサー
ジ電圧による破壊から保護されている。
しかしながら、上記従来の回路によれば、入力端子■の
サージ電圧はトランジスタＴによる放電によって低下す
るが、その低下した電圧の値は抵抗凡の値が無限大とし
てもトランジスタＴのコレクターエミッタ間ブレークダ
ウン電圧”Ｃｌ０（約１７デルト）であシ、抵抗Ｒの値
が小さければＢｖｃｚｏより高い電圧Ｂｖｃｍ以下には
ならない。一方、入力端子Ｉには、静電破壊試験を行う
場合等、連続的にサージ電圧が印加されることがある。
サージ電圧はトランジスタＴによる放電によって低下す
るが、その低下した電圧の値は抵抗凡の値が無限大とし
てもトランジスタＴのコレクターエミッタ間ブレークダ
ウン電圧”Ｃｌ０（約１７デルト）であシ、抵抗Ｒの値
が小さければＢｖｃｚｏより高い電圧Ｂｖｃｍ以下には
ならない。一方、入力端子Ｉには、静電破壊試験を行う
場合等、連続的にサージ電圧が印加されることがある。
このような場合、前回のサージ電圧のトランジスタＴに
よる放電でＢｖｃｍまでしか低下していない状態で再び
サージ電圧が入力端チェに印加されることになシ、入力
端子の電圧はサージ電圧の印加回数が増えるに従りて高
くなシ、トランジスタＴによる放電の効果が減少すると
いう問題点がある。 。
よる放電でＢｖｃｍまでしか低下していない状態で再び
サージ電圧が入力端チェに印加されることになシ、入力
端子の電圧はサージ電圧の印加回数が増えるに従りて高
くなシ、トランジスタＴによる放電の効果が減少すると
いう問題点がある。 。
上記の問題点を解決するため罠、本発明により提供され
るものは、半導体回路と、半導体回路の入力端子に接続
された静電破壊防止回路とを具備し、静電破壊防止回路
は、半導体基板上のエピタキシャル層の一部を分離領域
によって該エピタキシャル層の他の部分から電気的に分
離した同一ランド内に形成され＆ ＮＰＮ トランジス
タとショットキバリアダイオードとを具備し、ＮＰＮ
）ランヅスタのコレクタ領域とショットキバリアダイ
オードのカソード領域とは同一ランド内のエピタキシャ
ル層に形成されており、ショットキバリアダイオードの
アノードを形成する金属コンタクトは該入力端子に接続
されており、ＮＰＮ）：ｙンジスタのエミッタ領域は接
地されており、入力端子にＮＰＮ トランジスタのコレ
クタ−ベース間耐圧を越える高電圧が印加されたときＮ
ＰＮ トランジスタとショットキバリアダイオードとは
ＰＮＰＮ トランジスタとして動作するようにしたこと
を特徴とする宇導体装置である。
るものは、半導体回路と、半導体回路の入力端子に接続
された静電破壊防止回路とを具備し、静電破壊防止回路
は、半導体基板上のエピタキシャル層の一部を分離領域
によって該エピタキシャル層の他の部分から電気的に分
離した同一ランド内に形成され＆ ＮＰＮ トランジス
タとショットキバリアダイオードとを具備し、ＮＰＮ
）ランヅスタのコレクタ領域とショットキバリアダイ
オードのカソード領域とは同一ランド内のエピタキシャ
ル層に形成されており、ショットキバリアダイオードの
アノードを形成する金属コンタクトは該入力端子に接続
されており、ＮＰＮ）：ｙンジスタのエミッタ領域は接
地されており、入力端子にＮＰＮ トランジスタのコレ
クタ−ベース間耐圧を越える高電圧が印加されたときＮ
ＰＮ トランジスタとショットキバリアダイオードとは
ＰＮＰＮ トランジスタとして動作するようにしたこと
を特徴とする宇導体装置である。
入力端子にＮＰＮ トランジスタのコレクタ−ベース間
耐圧を越えるサージ電圧が印加されると、アバランシ−
ブレークダウンによる小電流がコレク□ ターベース間
に流れてＮＰＮ トランジスタは導通し、次いでコレク
ターエミッタ間がル−クダウンすると大電流がショット
キバリアダイオードを順方向に流れ、それによショット
キバリアダイオード内の少数キャリアが増加して、°シ
ョットキバリアダイオードはＰＮジャンクシ謄ンよとし
て動作するようになる。この結果、ＰＮＰＮ トランジ
スタが形成されて入力端子の電圧はＮＰＮ トランジス
タのコレクターエミッタ間電圧Ｖ。ＢとＰＮジャンクシ
四ンの順方向電圧Ｖ、の和に等しい約１ｖ程度迄低下す
るので、連続的にサージ電圧が入力端子に印加されても
、入力端子の電圧は上昇することはなく、従って半導体
回路は静電破壊から保護される。
耐圧を越えるサージ電圧が印加されると、アバランシ−
ブレークダウンによる小電流がコレク□ ターベース間
に流れてＮＰＮ トランジスタは導通し、次いでコレク
ターエミッタ間がル−クダウンすると大電流がショット
キバリアダイオードを順方向に流れ、それによショット
キバリアダイオード内の少数キャリアが増加して、°シ
ョットキバリアダイオードはＰＮジャンクシ謄ンよとし
て動作するようになる。この結果、ＰＮＰＮ トランジ
スタが形成されて入力端子の電圧はＮＰＮ トランジス
タのコレクターエミッタ間電圧Ｖ。ＢとＰＮジャンクシ
四ンの順方向電圧Ｖ、の和に等しい約１ｖ程度迄低下す
るので、連続的にサージ電圧が入力端子に印加されても
、入力端子の電圧は上昇することはなく、従って半導体
回路は静電破壊から保護される。
以下、本発明の実施例を図面によシ詳述する。
第１図は本発明の一実施例による半導体装置の回路図で
ある。第１図において、本実施例における半導体装置は
、周知のＴＴＬ （ＴｒａｎａｌｚｔｏｒＴｒａｎｓｌ
ｓｔｏｒ Ｌｏｇｉｃ）回路とその静電破壊防止回路Ｐ
とからなりている。静電破壊防止回路Ｐは、ショットキ
バリアダイオードＤ１と、ＮＰＮトランジスタＴ１と、
抵抗Ｒ，とからなっている。ショットキバリアダイオー
ドＤ１のアノードはＴＴＬ回路の入力端子ＩＫ接続され
ており、カンードはＮＰＮ トランジスタのコレクタに
接続されている。
ある。第１図において、本実施例における半導体装置は
、周知のＴＴＬ （ＴｒａｎａｌｚｔｏｒＴｒａｎｓｌ
ｓｔｏｒ Ｌｏｇｉｃ）回路とその静電破壊防止回路Ｐ
とからなりている。静電破壊防止回路Ｐは、ショットキ
バリアダイオードＤ１と、ＮＰＮトランジスタＴ１と、
抵抗Ｒ，とからなっている。ショットキバリアダイオー
ドＤ１のアノードはＴＴＬ回路の入力端子ＩＫ接続され
ており、カンードはＮＰＮ トランジスタのコレクタに
接続されている。
ＮＰＮ ）ツンジスタのベースは抵抗Ｒ１を介して接地
されており、エミッタは直接接地されている。
されており、エミッタは直接接地されている。
ＴＴＬ回路は、周知の如く、入力信号のレベルシフト用
ト２／ジスタＴ２と、Ｔ２のエミッタに得られる信号を
反転するインバータトランジスタで３と、プルアップ抵
抗Ｒ２と、コレクタ抵抗Ｒ３と、ベース電荷引抜用抵抗
Ｒ４と、入力ダイオート°Ｄ３と、クランプダイオード
Ｄ２とを備えている。
ト２／ジスタＴ２と、Ｔ２のエミッタに得られる信号を
反転するインバータトランジスタで３と、プルアップ抵
抗Ｒ２と、コレクタ抵抗Ｒ３と、ベース電荷引抜用抵抗
Ｒ４と、入力ダイオート°Ｄ３と、クランプダイオード
Ｄ２とを備えている。
第２図は第１図に示した静電破壊防止回路Ｐ内のショッ
トキバリアダイオードＤＩ とＮＰＮ、トランジスタＴ
ｌの物理的構造を示す平面図、第３図は第２図の■−■
線断面図である。第２図及び第３図において、ｐ″″形
手形体導体基板１上−形エピタキシャル層２が形成され
ており、ｐ−形体導体基板１とｎ−形エピタキシャル層
２の間に層形埋込層３が形成されている。ｎ−形エピタ
キシャルＮ２は、シ目ットキパリアグイオー）”ＤＩ
とＮＰＮト／’ンジスタＴ１とを同一ランド上に形成す
ぺ＜、ｐ＋十形離領域４によって他のエピタキシャル層
２＆。
トキバリアダイオードＤＩ とＮＰＮ、トランジスタＴ
ｌの物理的構造を示す平面図、第３図は第２図の■−■
線断面図である。第２図及び第３図において、ｐ″″形
手形体導体基板１上−形エピタキシャル層２が形成され
ており、ｐ−形体導体基板１とｎ−形エピタキシャル層
２の間に層形埋込層３が形成されている。ｎ−形エピタ
キシャルＮ２は、シ目ットキパリアグイオー）”ＤＩ
とＮＰＮト／’ンジスタＴ１とを同一ランド上に形成す
ぺ＜、ｐ＋十形離領域４によって他のエピタキシャル層
２＆。
２ｂから分離されている。ｎ−形エピタキシャル領域２
ハＮＰＮ トランジスタＴ１のコレクタ領域であると
共にショットキバリアダイオードＤＩのカソード領域で
もある。ｎ″″形エピタキシャル領域２内の表面に、Ｎ
ＰＮ）ランラスタＴ１０ペース領域となるｐ＋十形散層
５が形成されており、ｐ＋十形散層５内の表面にＮＰＮ
トランジスタＴ１のエミッタ領域となるｎ＋十形散層
６が形成されている。ｎ−形エピタキシャル領域２．２
ｍ、２ｂ、ｐ＋十形離領域４Ｎ Ｐ＋十形散層５、及び
ｎ＋十形散層６の上拡絶縁層７が覆われてお夛、絶縁層
７にコンタクト窓８，９、及び１０が設けられている。
ハＮＰＮ トランジスタＴ１のコレクタ領域であると
共にショットキバリアダイオードＤＩのカソード領域で
もある。ｎ″″形エピタキシャル領域２内の表面に、Ｎ
ＰＮ）ランラスタＴ１０ペース領域となるｐ＋十形散層
５が形成されており、ｐ＋十形散層５内の表面にＮＰＮ
トランジスタＴ１のエミッタ領域となるｎ＋十形散層
６が形成されている。ｎ−形エピタキシャル領域２．２
ｍ、２ｂ、ｐ＋十形離領域４Ｎ Ｐ＋十形散層５、及び
ｎ＋十形散層６の上拡絶縁層７が覆われてお夛、絶縁層
７にコンタクト窓８，９、及び１０が設けられている。
コンタクト窓８，９、及び１０を覆うように、アルミニ
ウム電極１１，１２、及び１３がそれぞれ設けられてい
る。アルミニウム電極１１と、ｎ−形エピタキシャル層
２との間に、ショットキバリアダイオードＤＩが形成さ
れている。アルミニウム電極１１はシぎットキパリアダ
イオードＤ！のアノードであシ、アルミニウム配線（図
示せず）によって入力端子Ｉに接続される。アルミニウ
ム電極１２はＮＰＮ トランジスタのベース電極であり
、図示しない拡散層で形成される抵抗Ｒ１を介して接地
される。アルミニウム電極１３はＮＰＮ トランジスタ
のエミッタ電極でアシ、図示しないアルミニウム配線に
よシ接地される。
ウム電極１１，１２、及び１３がそれぞれ設けられてい
る。アルミニウム電極１１と、ｎ−形エピタキシャル層
２との間に、ショットキバリアダイオードＤＩが形成さ
れている。アルミニウム電極１１はシぎットキパリアダ
イオードＤ！のアノードであシ、アルミニウム配線（図
示せず）によって入力端子Ｉに接続される。アルミニウ
ム電極１２はＮＰＮ トランジスタのベース電極であり
、図示しない拡散層で形成される抵抗Ｒ１を介して接地
される。アルミニウム電極１３はＮＰＮ トランジスタ
のエミッタ電極でアシ、図示しないアルミニウム配線に
よシ接地される。
第４図は第１図に示したＴＴＬ回路内のショットキバリ
アダイオードＤ２ 、Ｄ３、及び入力端チェの物理的構
造を示す平面図、第５図は第４図のＶ−Ｖ線断面図であ
る。第４図及び第５図において、１はｐ−形手導体基板
、２ｅ漬２ｄ、２・はそれぞれ、ｐ＋十形離領域４によ
って電気的に分離されたｎ−形エピタキシャル領域、３
ａはｎ十形埋込層、３ｂはｎ＋十形散層、７は絶縁層、
１４，１５．１６はコンタクト窓、１６，１７．１８は
アルミニウム電極である。アルミニウム電極１６，１７
、及び１８はそれぞれ、図示しないアルミニウム配線に
よシ、入力端子１１接地線ＧＮＤ 、及びレベルシフト
トランジスタＴ２のベース電極に接続されている。コン
タクト窓１５にショットキバリアダイオードＤ２が形成
され、コンタクト窓１６にショットキバリアダイオード
Ｄ３が形成されている。
アダイオードＤ２ 、Ｄ３、及び入力端チェの物理的構
造を示す平面図、第５図は第４図のＶ−Ｖ線断面図であ
る。第４図及び第５図において、１はｐ−形手導体基板
、２ｅ漬２ｄ、２・はそれぞれ、ｐ＋十形離領域４によ
って電気的に分離されたｎ−形エピタキシャル領域、３
ａはｎ十形埋込層、３ｂはｎ＋十形散層、７は絶縁層、
１４，１５．１６はコンタクト窓、１６，１７．１８は
アルミニウム電極である。アルミニウム電極１６，１７
、及び１８はそれぞれ、図示しないアルミニウム配線に
よシ、入力端子１１接地線ＧＮＤ 、及びレベルシフト
トランジスタＴ２のベース電極に接続されている。コン
タクト窓１５にショットキバリアダイオードＤ２が形成
され、コンタクト窓１６にショットキバリアダイオード
Ｄ３が形成されている。
次に本発明の実施例による第１図に示した静電破壊防止
回路Ｐの動作を第６図及び第７図によシ説明する。入力
端子Ｉに印加されるサージ電圧Ｖがトランジスタのコレ
クタ−ベース間ブレークダウン電圧ＢｖｏＢ以下の場合
は、トランジスタＴ１はオフ状態にあシ、ショットキバ
リアダイオードＤ、を流れる電流は少ないので、ショッ
トキバリアダイオードＤ１は多数キャリアによつてショ
ットキバリアダイオードとしての動作をしている。
回路Ｐの動作を第６図及び第７図によシ説明する。入力
端子Ｉに印加されるサージ電圧Ｖがトランジスタのコレ
クタ−ベース間ブレークダウン電圧ＢｖｏＢ以下の場合
は、トランジスタＴ１はオフ状態にあシ、ショットキバ
リアダイオードＤ、を流れる電流は少ないので、ショッ
トキバリアダイオードＤ１は多数キャリアによつてショ
ットキバリアダイオードとしての動作をしている。
、サージ電圧Ｖがコレクターペース間ブレークダウン電
圧Ｖ。Ｂを越えると、しばらくは入力端子Ｉの電圧は上
昇を続けるが、やがてトランジスタＴＩのベースに、コ
レクタから逆方向電流が注入されて、トランジスタＴ１
はオンになる。すると大電流がショットキバリアダイオ
ードＤＩ及びトランジスタＴＩのコレクターエミッタ間
に流れ、入力端子Ｉの電荷が放電されるので、入力端子
Ｉの電圧は下降し始める。ショットキバリアダイオード
Ｄ１に大電流が流れると、その中の少数キャリアが増加
するので、ショットキバリアダイオードＤ。
圧Ｖ。Ｂを越えると、しばらくは入力端子Ｉの電圧は上
昇を続けるが、やがてトランジスタＴＩのベースに、コ
レクタから逆方向電流が注入されて、トランジスタＴ１
はオンになる。すると大電流がショットキバリアダイオ
ードＤＩ及びトランジスタＴＩのコレクターエミッタ間
に流れ、入力端子Ｉの電荷が放電されるので、入力端子
Ｉの電圧は下降し始める。ショットキバリアダイオード
Ｄ１に大電流が流れると、その中の少数キャリアが増加
するので、ショットキバリアダイオードＤ。
はＰＮ接合として動作するようになる。この結果、第７
図に示すように、シヨットキバリアダイオードＤＩ
とトランジスタＴ１ とはＰＮＰＮ トランジスタを形
成し、電流が入力端チェからショットキバリアダイオー
ドＤ、の上記ＰＮ接合を通りてトランジスタＴ１に図示
の如く流れる。上記ＰＮ接合の電圧は通常のトランジス
タの順方向最大定格ｖＦである約Ｏ，Ｓ Ｖを越えず、
トランジスタＴｌのコレクターエミッタ間の最大定格電
圧Ｖ。Ｂは約０．２Ｖなので、入力端子■の電圧はＶ。
図に示すように、シヨットキバリアダイオードＤＩ
とトランジスタＴ１ とはＰＮＰＮ トランジスタを形
成し、電流が入力端チェからショットキバリアダイオー
ドＤ、の上記ＰＮ接合を通りてトランジスタＴ１に図示
の如く流れる。上記ＰＮ接合の電圧は通常のトランジス
タの順方向最大定格ｖＦである約Ｏ，Ｓ Ｖを越えず、
トランジスタＴｌのコレクターエミッタ間の最大定格電
圧Ｖ。Ｂは約０．２Ｖなので、入力端子■の電圧はＶ。
、＋Ｖ、＝ＩＶ迄低下させることができるので、連続的
にサージ電圧が印加される場合に特に静電破壊防止の効
果が大きいＯ 第８図に示した従来形によれば、入力端チェの電圧はコ
レクターエミッタ間耐圧Ｂｖｏ□迄しか低下しない。Ｂ
ｖｏ□は抵抗Ｒの値を無限大にしても、１７Ｖ程度と極
めて高く、連続的にサージ電圧が入力端子に印加される
と、第６図に点線で示す如く、入力電圧はＶ。□にサー
ジ電圧が加わった電圧となシ、学導体集積回路Ｃの静電
破壊防止の効果が減少する。
にサージ電圧が印加される場合に特に静電破壊防止の効
果が大きいＯ 第８図に示した従来形によれば、入力端チェの電圧はコ
レクターエミッタ間耐圧Ｂｖｏ□迄しか低下しない。Ｂ
ｖｏ□は抵抗Ｒの値を無限大にしても、１７Ｖ程度と極
めて高く、連続的にサージ電圧が入力端子に印加される
と、第６図に点線で示す如く、入力電圧はＶ。□にサー
ジ電圧が加わった電圧となシ、学導体集積回路Ｃの静電
破壊防止の効果が減少する。
以上説明したように、本発明によれば、手導体回路の静
電破壊防止回路において、ＮＰＮトランジスタのコレク
タをショットキバリアトランジスタを介して入力端子に
接続したことによシ、入力端子■に印加されるサージ電
圧はＰＮジャンクションの順方向電圧ｖＰとトランジス
タのコレクターエミッタ間電圧Ｖ。Ｂの和に等しい約１
ｖ迄低下させることができるので、連続的にサージ電圧
が入力端子に印加されても、入力端子の電圧は上昇する
ことはなく、従りてヰ導体回路は静電破壊から確実に保
護される。
電破壊防止回路において、ＮＰＮトランジスタのコレク
タをショットキバリアトランジスタを介して入力端子に
接続したことによシ、入力端子■に印加されるサージ電
圧はＰＮジャンクションの順方向電圧ｖＰとトランジス
タのコレクターエミッタ間電圧Ｖ。Ｂの和に等しい約１
ｖ迄低下させることができるので、連続的にサージ電圧
が入力端子に印加されても、入力端子の電圧は上昇する
ことはなく、従りてヰ導体回路は静電破壊から確実に保
護される。
なお、実施例では被保護回路としてＴＴＬ回路を用いた
が、本発明はこれに限定されないことは勿論であシ、任
意の牛導体回路に適用され得る。
が、本発明はこれに限定されないことは勿論であシ、任
意の牛導体回路に適用され得る。
第１図は本発明の一実施例による手導体装置の回路図、
第２図は第１図に示した静電破壊防止回路内のショット
キバリアダイオードとＮＰＮ トランジスタの物理的構
造を示す平面図、 第３図は第２図のｍ−ｍ線断面図、 第４図は第１図に示したＴＴＬ回路内のショットキバリ
アダイオード９及び入力端子の物理的構造を示す平面図
、 第５図は第４図のＶ−Ｖ線断面図、 第６図は第１図及び第８図の回路の動作を説明するため
の波形図、 第７図ｔｉＮＰＮトランジスタがオンになりたときにシ
ョットキバリアダイオードとＮＰＮ トランジスタとで
形成されるＰＮＰＮ トランジスタを示す回路図、 第８図は従来の静電破壊防止回路を示す回路図である。 ＴＴＬ・・・ＴＴＬ回路、Ｐ・・・静電破壊防止回路、
Ｄｌ・・・ショットキバリアダイオード％Ｔ１ ・・・
ＮＰＮ トランジスタ、１・・・ｐ−形手導体基板、２
・・・エピタキシャル層、４・・・分離領域、５・・・
ｐ膨拡散層、６・・・を膨拡散層、７・・・絶縁層、８
，９．１０・・・コンタク）［，１１，１２，１３・・
・アルミニウム電極。 第２回 ム 第３面 第４図 第６面 ア 第７面 第８面
キバリアダイオードとＮＰＮ トランジスタの物理的構
造を示す平面図、 第３図は第２図のｍ−ｍ線断面図、 第４図は第１図に示したＴＴＬ回路内のショットキバリ
アダイオード９及び入力端子の物理的構造を示す平面図
、 第５図は第４図のＶ−Ｖ線断面図、 第６図は第１図及び第８図の回路の動作を説明するため
の波形図、 第７図ｔｉＮＰＮトランジスタがオンになりたときにシ
ョットキバリアダイオードとＮＰＮ トランジスタとで
形成されるＰＮＰＮ トランジスタを示す回路図、 第８図は従来の静電破壊防止回路を示す回路図である。 ＴＴＬ・・・ＴＴＬ回路、Ｐ・・・静電破壊防止回路、
Ｄｌ・・・ショットキバリアダイオード％Ｔ１ ・・・
ＮＰＮ トランジスタ、１・・・ｐ−形手導体基板、２
・・・エピタキシャル層、４・・・分離領域、５・・・
ｐ膨拡散層、６・・・を膨拡散層、７・・・絶縁層、８
，９．１０・・・コンタク）［，１１，１２，１３・・
・アルミニウム電極。 第２回 ム 第３面 第４図 第６面 ア 第７面 第８面
Claims (1)
- １．半導体回路と、該半導体回路の入力端子に接続され
た静電破壊防止回路とを具備し、該静電破壊防止回路は
、半導体基板上のエピタキシャル層の一部を分離領域に
よって該エピタキシャル層の他の部分から電気的に分離
した同一ランド内に形成されたＮＰＮトランジスタとシ
ョットキバリアダイオードとを具備し、該ＮＰＮトラン
ジスタのコレクタ領域と該ショットキバリアダイオード
のカソード領域とは該同一ランド内のエピタキシャル層
に形成されており、該ショットキバリアダイオードのア
ノードを形成する金属コンタクトは該入力端子に接続さ
れており、該ＮＰＮトランジスタのエミッタ領域は接地
されており、該入力端子に該ＮＰＮトランジスタのコレ
クタ−ベース間耐圧を越える高電圧が印加されたとき該
ＮＰＮトランジスタと該ショットキバリアダイオードと
はＰＮＰＮトランジスタとして動作するようにしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17933284A JPS6159767A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17933284A JPS6159767A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159767A true JPS6159767A (ja) | 1986-03-27 |
Family
ID=16063984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17933284A Pending JPS6159767A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0349890A2 (en) * | 1988-07-06 | 1990-01-10 | National Semiconductor Corporation | ESD low resistance input structure |
| JP2007250846A (ja) * | 2006-03-16 | 2007-09-27 | Denso Corp | 入力保護回路 |
-
1984
- 1984-08-30 JP JP17933284A patent/JPS6159767A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0349890A2 (en) * | 1988-07-06 | 1990-01-10 | National Semiconductor Corporation | ESD low resistance input structure |
| JPH02140979A (ja) * | 1988-07-06 | 1990-05-30 | Natl Semiconductor Corp <Ns> | 改良型ｅｓｄ低抵抗入力構成体 |
| JP2007250846A (ja) * | 2006-03-16 | 2007-09-27 | Denso Corp | 入力保護回路 |
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