JP3251735B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に係わり、特にアナログ回路とデジタル回路とを一つの
半導体基板中に形成した半導体集積回路装置に関する。
【０００２】
【従来の技術】デジタル回路とアナログ回路とを同一チ
ップ上に設けた半導体装置としては、特開平４−２５１
９７０号（特願平３−１２３２号）が、日本において公
開されている。
【０００３】図２１は、特開平４−２５１９７０号に記
載されているアナログ・デジタル混載半導体集積回路装
置の概略構成を示す図、図２２は図２１の主要な部分を
示す図である。
【０００４】図２１および図２２に示すように、特開平
４−２５１９７０号に開示された半導体装置では、基板
１００中に２つのウェル１０２および１０４が形成さ
れ、アナログ回路が一方のウェル１０２に形成され、デ
ジタル回路が他方のウェル１０４に形成される。
【０００５】上記構成によれば、一方のウェル１０２と
他方のウェル１０４とが互いに、基板１００で囲まれる
ため、アナログ回路とデジタル回路とを基板１００の表
面領域だけでなく、基板１００中の深い領域でも電気的
に分離することができる。そして、基板１００は、デジ
タル回路から発生する電気ノイズを吸収するため、上記
電気ノイズの伝達が基板１００により阻止され、デジタ
ル回路とアナログ回路との相互干渉が低減される。しか
し、特開平４−２５１９７０号に開示された半導体装置
では、依然としてアナログ回路の特性が変動する、とい
う上記相互干渉の影響が見られている。
【０００６】
【発明が解決しようとする課題】以上のように、特開平
４−２５１９７０号に開示されている半導体集積回路装
置では、第１のウェル１０２と第２のウェル１０４とを
基板１００で囲み、基板１００をデジタル回路からのノ
イズを吸収するように働かせることによって、デジタル
回路とアナログ回路との相互干渉を低減させている。
【０００７】しかしながら、この装置では、デジタル回
路とアナログ回路との相互干渉が、充分に防止されてい
ない。この原因は、基板電位を、デジタル回路部の電源
より配線を引き回すことによって得ているため、例えば
電源電位のアンダ−シュ−ト等がデジタル回路部で生じ
た場合、これがノイズとなり、配線を介して基板１００
に入力されてしまうため、と考えられる。
【０００８】基板１００中には、上記の配線と電気的に
接続されるＰ型高濃度領域１０６が形成されている。こ
のＰ型高濃度領域１０６は、アナログ回路が形成される
ウェル１０２の近傍に配置される。従って、ノイズは、
Ｐ型高濃度領域領域１０６より、抵抗ＲSUB （基板100
を抵抗ＲSUB を持つ導電体と仮定している）〜コンデン
サＣ１（基板100 とウェル102 とのＰＮ接合を誘電体と
仮定している）〜抵抗ＲWELL（ウェル102 を抵抗ＲWELL
を持つ導電体と仮定している）〜コンデンサＣ２（ウェ
ル102 とトランジスタＴ10のドレイン108 とのＰＮ接合
を誘電体と仮定している）のパスを介して、アナログ回
路部を構成するトランジスタＴ10のドレインへ侵入し、
アナログ回路中へ侵入する。
【０００９】この発明は上記のような点に鑑みて為され
たもので、その目的は、上記デジタル回路部で発生した
ノイズが電源配線を介してアナログ回路中に侵入すると
いう問題を解決し、デジタル回路部で発生したノイズを
確実に遮断でき、デジタル回路とアナログ回路との相互
干渉を充分に防止できる半導体集積回路装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、第１導電型の半導体基板と、前記基
板中に形成された第２導電型の第１の深いウェル領域
と、前記基板中に形成された第２導電型の第２の深いウ
ェル領域と、前記第１の深いウェル領域中に形成され、
この第１の深いウェル領域よりも浅い第１導電型の第１
のウェル領域と、前記第１の深いウェル領域中に形成さ
れ、この第１の深いウェル領域よりも浅く、かつ不純物
濃度が、前記第１の深いウェル領域の不純物濃度よりも
高く設定された第２導電型の第２のウェル領域と、前記
第２の深いウェル領域中に形成され、この第２の深いウ
ェル領域よりも浅い第１導電型の第３のウェル領域と、
前記第２の深いウェル領域中に形成され、この第２の深
いウェル領域よりも浅く、かつ不純物濃度が、前記第２
の深いウェル領域の不純物濃度よりも高く設定された第
２導電型の第４のウェル領域と、前記第１、第２のウェ
ル領域中に形成されたアナログ回路部と、前記第３、第
４のウェル領域中に形成されたデジタル回路部と、前記
アナログ回路に動作電源を与える第１の電源手段と、前
記デジタル回路に動作電源を与える第２の電源手段と、
前記第２の電源手段以外の電源から得たバイアス電位
を、前記基板に与えるバイアス手段とを具備することを
特徴としている。
【００１１】
【００１２】
【００１３】
【作用】上記第１の態様の半導体集積回路装置によれ
ば、基体の電位を、デジタル回路の電源以外の電源から
得ることによって、デジタル回路で発生したノイズが、
電源配線を介して基体中に侵入しなくなる。従って、上
記ノイズを確実に遮断できるようになり、デジタル回路
とアナログ回路との相互干渉を充分に防止することがで
きる。
【００１４】
【００１５】
【００１６】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。この説明において、全図にわたり共通す
る部分には共通の参照符号を付し、重複する説明は避け
ることにする。
【００１７】図１は、この発明の第１の実施例に係わる
半導体集積回路装置の断面図である。この半導体集積回
路装置では、１つのシリコン基板中に、アナログ回路
と、デジタル回路とが集積されている。
【００１８】Ｐ型シリコン基板１０中には、第１のＮ型
ウェル領域１２及び第２のＮ型ウェル領域１４がそれぞ
れ離隔して形成されている。第１のＮ型ウェル領域１２
中にはアナログ回路が形成され、第２のＮ型ウェル領域
１４中にはデジタル回路が形成される。上記第１のＮ型
ウェル領域１２中にはＰ型ウェル領域１６が形成され、
上記第２のＮ型ウェル領域１４中にはＰ型ウェル領域１
８が形成され、デジタル回路部とアナログ回路部の双方
でＣＭＯＳ型の回路を構成することが可能になってい
る。
【００１９】Ｎ型ウェル領域１２，１４中にはそれぞ
れ、Ｐ型半導体領域２０-1〜２０-4が形成される。Ｐ型
ウェル領域１６，１８中にはそれぞれ、Ｎ型半導体領域
２２-1〜２２-4が形成される。これらの領域２０-1〜２
０-4，２２-1〜２２-4はそれぞれ、能動素子を構成する
ための領域であり、図１では能動素子の一例としてＭＯ
ＳＦＥＴ Ｔ１〜Ｔ４を形成した状態を示している。す
なわち、半導体領域２０-1、２０-2間の領域上には、ゲ
ート絶縁膜２１-1が形成され、このゲート絶縁膜21-1上
にゲート電極Ｇ１が形成されることによりＭＯＳＦＥＴ
Ｔ１が形成される。半導体領域２０-3、２０-4間の領
域上には、ゲート絶縁膜２１-2が形成され、このゲート
絶縁膜２１-2上にゲート電極Ｇ２が形成されることによ
りＭＯＳＦＥＴ Ｔ２が形成される。半導体領域２２-
1、２２-2間の領域上には、ゲート絶縁膜２３-1が形成
され、このゲート絶縁膜２３-1上にゲート電極Ｇ３が形
成されることによりＭＯＳＦＥＴ Ｔ３が形成される。
また、半導体領域２２-3、２２-4間の領域上には、ゲー
ト絶縁膜２３-2が形成され、このゲート絶縁膜２３-2上
にゲート電極Ｇ４が形成されることによりＭＯＳＦＥＴ
Ｔ４が形成される。
【００２０】更に、Ｎ型ウェル領域１２，１４中にはそ
れぞれ、これらウェル領域１２，１４より不純濃度が高
いＮ型高濃度半導体領域２４-1〜２４-4が形成される。
これらの領域２４-1〜２４-4は、ウェル領域１２，１４
にそれぞれバイアス電位を与えるための領域である。同
様に、Ｐ型ウェル領域１６，１８中にも、バイアス電位
を与えるためのＰ型高濃度半導体領域２６-1，２６-2が
形成される。上記第１，第２のＮ型ウェル領域１２，１
４間の基板１０の表面領域には、これらの領域１２，１
４と離隔して、この基板１０よりも不純物濃度が高いＰ
型高濃度半導体領域２８が形成される。この領域２８
は、基板１０にバイアス電位を与えるための領域であ
る。
【００２１】上記基板１０の主表面上には絶縁膜３０が
形成され、この絶縁膜３０の上記各半導体領域２２-1，
２２-2，２６-1，２４-1，２０-1，２０-2，２４-2，２
８，２４-3，２０-3，２０-4，２４-4，２６-2，２２-
3，２２-4上にはそれぞれ、コンタクトホールが形成さ
れる。絶縁膜３０上及びコンタクトホール内にはそれぞ
れ、アルミニウム等からなり配線や電極として機能する
導電層３２-1〜３２-15が形成される。導電層３２-2，
３２-3は、配線４０Ａを介して第１の接地端子ＧＮＤ１
に接続され、導電層３２-4，３２-6，３２-7は、配線４
２Ａを介して第１の電源端子Ｖcc１に接続される。導電
層３２-8は、配線４０Ｂを介して第２の接地端子ＧＮＤ
２に接続される。導電層３２-9，３２-11 ，３２-12 に
は、配線４２Ｂを介して第２の電源端子Ｖcc２に接続さ
れ、導電層３２-13 ，３２-14 には、配線４０Ｃを介し
て第３の接地端子ＧＮＤ３に接続される。第１〜第３の
接地端子ＧＮＤ１〜ＧＮＤ３、第１〜第２の電源端子Ｖ
cc１〜Ｖcc２は各々、別個のリ−ド端子とされる。ま
た、接続状態を図示しない導電層３２-1，３２-5，３２
-10 ，３２-15 には、所期の回路機能を達成するように
配線が行われる。
【００２２】上記構成の集積回路装置では、基板電位を
デジタル回路部から得ず、別個の独立した接地端子ＧＮ
Ｄ２から得るようにしているため、接地配線を介しての
ノイズの基板１０への侵入を防止できる。この結果、ノ
イズをより確実に遮断でき、デジタル回路とアナログ回
路との相互干渉をより充分に防止できる。
【００２３】図２は、この発明を適用できるアナログ回
路とデジタル回路とが１つのチップ中に集積された半導
体集積回路装置の回路例を示すブロック図である。この
回路は、サンプルホールド回路（Ｓ／Ｈ）５１、アナロ
グ／デジタルコンバータ（ＡＤＣ）５２、論理回路５３
及びデジタル／アナログコンバータ（ＤＡＣ）５４等が
単一のチップ５５中に形成されて構成される。
【００２４】上記コンバータ５２には、端子５６，５７
に印加される基準電位Ｖｒｅｆ１，Ｖｒｅｆ２が動作用
に供給される。上記コンバータ５４には、端子５８，５
９に印加される基準電位Ｖｒｅｆ３，Ｖｒｅｆ４が動作
用に供給される。入力端子６０に入力されたアナログ入
力信号Ａｉｎは、サンプルホールド回路５１に供給され
てサンプリング及びホールドされる。このサンプルホー
ルド回路５１にホールドされているデータ（アナログ入
力信号Ａｉｎ）は、アナログ／デジタルコンバータ５２
に供給され、アナログ入力信号Ａｉｎに対応するデジタ
ルデータに変換される。このコンバータ５２から出力さ
れるデジタルデータは、論理回路５３に供給される。こ
の論理回路５３には、入力端子６１から論理演算を行う
ためのデジタル入力信号Ｄｉｎが供給されており、この
信号Ｄｉｎと上記コンバータ５２から出力されたデジタ
ル信号とを用いて予め定められた論理演算が行われる。
この演算結果は、出力端子６２からデジタル出力信号Ｄ
ｏｕｔとして出力される。あるいは、この演算結果がデ
ジタル／アナログコンバータ５４に供給され、アナログ
データに変換される。上記コンバータ５４から出力され
るアナログデータは、出力端子６３からアナログ出力信
号Ａｏｕｔとして出力される。更に、上記コンバータ５
２の出力を用いるのではなく、論理回路５３に入力端子
６１から供給されたデジタル入力信号Ｄｉｎに対して論
理回路５３で所定の演算を行い、コンバータ５４でアナ
ログ信号に変換して出力端子６３からアナログ出力信号
Ａｏｕｔとして出力することもできる。
【００２５】上記構成において、アナログ回路部、すな
わちサンプルホールド回路５１、アナログ／デジタルコ
ンバータ５２の一部、及びデジタル／アナログコンバー
タ５４の一部はそれぞれ図１におけるウェル領域１２，
１６中に形成される。デジタル回路部、すなわちアナロ
グ／デジタルコンバータ５２の残りの部分、デジタル／
アナログコンバータ５４の残りの部分、及び論理回路５
３はウェル領域１４，１８中に形成される。さらに、基
板１０の電位（接地電位）を、デジタル回路部における
接地端子より独立した接地端子から得る。
【００２６】図３は、図２に示した回路におけるアナロ
グ／デジタルコンバータ（ＡＤＣ）５２の構成例を示す
図で、いわゆるＦｌａｓｈ ＡＤＣの回路構成を示して
いる。このＡＤＣは、抵抗Ｒ０〜Ｒ２５６、コンパレー
タＣＯＭＰ１〜ＣＯＭＰ２５６、ラッチ回路ＬＡ１〜Ｌ
Ａ２５６、デコーダ６４、及びインバータ６５，６６を
含んで構成される。上記抵抗Ｒ０〜Ｒ２５６は、基準電
位Ｖｒｅｆ１，Ｖｒｅｆ２が印加される端子５６，５７
間に直列接続される。上記コンパレータＣＯＭＰ１〜Ｃ
ＯＭＰ２５６の一方の入力端にはそれぞれ、抵抗Ｒ０と
Ｒ１の接続点、…、抵抗Ｒ２５３とＲ２５４の接続点、
抵抗Ｒ２５４とＲ２５５の接続点、及び抵抗Ｒ２５５と
Ｒ２５６の接続点が接続される。このコンパレータＣＯ
ＭＰ１〜ＣＯＭＰ２５６の他方の入力端には入力端子６
７（サンプルホールド回路５１の出力端）が接続され
る。上記コンパレータＣＯＭＰ１〜ＣＯＭＰ２５６の出
力端にはそれぞれ、ラッチ回路ＬＡ１〜ＬＡ２５６の入
力端が接続される。上記コンパレータＣＯＭＰ１〜ＣＯ
ＭＰ２５６及びラッチ回路ＬＡ１〜ＬＡ２５６には、ク
ロック信号がインバータ６５，６６を介して供給され、
同期して作動される。これらラッチ回路ＬＡ１〜ＬＡ２
５６の出力端は、デコーダ６４の入力端に接続される。
このデコーダ６４の出力端子６８から８ビットのデジタ
ルデータが出力される。
【００２７】上記抵抗Ｒ０〜Ｒ２５６、コンパレータＣ
ＯＭＰ１〜ＣＯＭＰ２５６、及びラッチ回路ＬＡ１〜Ｌ
Ａ２５６は、Ｎ型ウェル領域１２中及びＰ型ウェル領域
１６中に形成される。デコーダ６４及びインバータ６
５，６６は、Ｎ型ウェル領域１４中及びＰ型ウェル領域
１８中に形成される。
【００２８】次に、動作を説明する。入力端子６７に供
給されたアナログ入力電圧は、コンパレータＣＯＭＰ１
〜ＣＯＭＰ２５６によって、基準電位Ｖｒｅｆ１，Ｖｒ
ｅｆ２間の電位差が抵抗Ｒ０〜Ｒ２５６により分圧され
た電位と比較される。上記コンパレータＣＯＭＰ１〜Ｃ
ＯＭＰ２５６による比較結果は、ラッチ回路ＬＡ１〜Ｌ
Ａ２５６に供給されてラッチされる。これらのラッチ回
路のＬＡ１〜ＬＡ２５６のラッチ出力がデコーダ６４で
デコードされ、８ビットのデジタルデータに変換されて
出力端子６８から出力される。
【００２９】デコーダ６４の動作時、例えば８ビットの
デジタル出力が全て“１”レベルとなり、電源線にノイ
ズが発生しても、このノイズは半導体基板１０に吸収さ
れ、ウェル領域１４，１８中に形成されたアナログ回路
に影響を与えることはない。同様に、アナログ回路部か
ら発生したノイズも半導体基板１０に吸収され、デジタ
ル回路部に影響を与えることはない。さらに、基板電位
（接地電位）が、デジタル回路部の接地電位から独立し
た接地端子から得られるために、接地配線を介してのノ
イズ侵入もなくなる。
【００３０】図４は、図２に示された回路におけるアナ
ログ／デジタルコンバータ５２の他の構成例を示す図
で、逐次比較型ＡＤＣの回路構成を示している。このＡ
ＤＣは、抵抗Ｒ０〜Ｒ２５６、スイッチ（ＳＷ）７１-1
〜７１-256、コンパレータＣＯＭＰ、及び逐次近似レジ
スタコントロール回路（ＳＡＲ）７３を含んで構成され
る。上記抵抗Ｒ０〜Ｒ２５６は、基準電位Ｖｒｅｆ１，
Ｖｒｅｆ２が印加される端子５８，５９間に直列接続さ
れる。抵抗Ｒ０とＲ１の接続点にはスイッチ７１-1の一
端、…、抵抗Ｒ２５４とＲ２５５の接続点にはスイッチ
７１-255の一端、抵抗Ｒ２５５とＲ２５６の接続点には
スイッチ７１-256の一端がそれぞれ接続される。上記ス
イッチ７１-1〜７１-256の他端には上記コンパレータＣ
ＯＭＰの一方の入力端が接続される。上記スイッチ７１
-1〜７１-256は、コントロール回路７３の出力信号で選
択的にオン／オフ制御される。上記コンパレータＣＯＭ
Ｐの他方の入力端にはサンプルホールド回路５１の出力
端が接続される。上記コンパレータＣＯＭＰの出力端に
はコントロール回路７３の制御入力端が接続され、この
回路７３の出力端子７４からアナログ入力信号Ａｉｎに
対応するデジタル信号が出力される。
【００３１】上記抵抗Ｒ０〜Ｒ２５６、スイッチ７２-1
〜７２-256及びコンパレータＣＯＭＰは、Ｎ型ウェル領
域１２中及びＰ型ウェル領域１６中に形成される。コン
トロール回路７３は、Ｎ型ウェル領域１４中及びＰ型ウ
ェル領域１８中に形成される。そして、基板１０の電位
を、デジタル回路部における接地端子と異なる接地端子
から得る。
【００３２】図４に示したＡＤＣでは、コンパレータＣ
ＯＭＰによってサンプルホールド回路５１に保持されて
いるアナログ入力信号と選択されてオン状態にあるスイ
ッチ７２-1〜７２-256の一端の電位とが比較される。コ
ントロール回路７３によりスイッチのオン／オフ状態を
変えて順次比較を行い、この比較結果に応じてコントロ
ール回路７３の出力端子７４から８ビットのデジタル信
号を得る。
【００３３】図５は、図２に示された回路におけるデジ
タル／アナログコンバータ（ＤＡＣ）５４の構成例を示
す図である。このＤＡＣは、スイッチコントロールロジ
ック回路８０、切換スイッチ８１-1〜８１-256、キャパ
シタ８２-1〜８２-256、及びバッファ回路８３を含んで
構成される。上記スイッチコントロールロジック回路８
０の入力端子84には、８ビットのデジタル信号が供給さ
れる。この回路８０の出力信号により、切換スイッチ８
１-1〜８１-256が切り換え制御される。切換スイッチ８
１-1〜８１-256は、キャパシタ８２-1〜８２-256の一方
の電極に、端子５８に印加される基準電位Ｖｒｅｆ３あ
るいは端子５９に印加される基準電位Ｖｒｅｆ４を選択
的に与える。上記キャパシタ８２-1〜８２-256の他方の
電極は、バッファ回路８３の入力端に接続される。この
バッファ回路８３の出力端は、アナログ出力信号Ａｏｕ
ｔを出力する出力端子６３に接続される。
【００３４】スイッチ８１-1〜８１-256、キャパシタ８
２-1〜８２-256及びバッファ回路８３は、Ｎ型ウェル領
域１４中及びＰ型ウェル領域１８中に形成される。スイ
ッチコントロールロジック回路８０は、Ｎ型ウェル領域
１２中及びＰ型ウェル領域１６中に形成される。基板１
０の電位は、デジタル回路部における接地端子と異なる
接地端子から得る。
【００３５】上記構成において、入力端子８４に８ビッ
トのデジタル信号が供給されると、スイッチコントロー
ルロジック回路８０により各切換スイッチ８１-1〜８１
-256のスイッチング状態が設定され、これによって、各
キャパシタ８２-1〜８２-256の充放電が行われ、キャパ
シタ８２-1〜８２-2の他方の電極の電位が決定される。
そして、入力されたデジタル信号に対応したアナログ出
力信号Ａｏｕｔが、バッファ回路８２から出力される。
【００３６】図６は、この発明の第２の実施例に係わる
半導体集積回路装置の断面図である。図６に示すよう
に、基板電位をアナログ回路部の電源より配線４０Ａを
引き回すことによって得るようにしている。
【００３７】上記構成であっても、基板電位を与える配
線がデジタル回路部より独立しているため、接地配線を
介して基板１０にデジタル回路部より発生したノイズが
接地配線を介して侵入することがなくなる。よって、デ
ジタル回路部とアナログ回路との相互干渉を防止するこ
とができる。
【００３８】図７は、この発明の第３の実施例に係わる
半導体集積回路装置の断面図である。図７に示すよう
に、デジタル回路部を構成するＮチャネル型ＭＯＳＦＥ
Ｔ Ｔ４が、基板１０内に形成されている。そして、基
板１０はデジタル回路部から独立した電源端子ＧＮＤ２
に接続されている。また、基板１０はＭＯＳＦＥＴ Ｔ
４の近傍にて、半導体領域２６-2を介してデジタル回路
部の電源端子ＧＮＤ３に接続されている。
【００３９】図８は図７に示す装置におけるノイズの伝
搬経路を示す図である。図８に示すように、配線４０Ｃ
に発生したノイズは、半導体領域２６-2を介して基板１
０に侵入し、抵抗ＲSUB （基板１０を抵抗ＲSUB を持つ
導電体と仮定している）〜コンデンサＣ１（基板１０と
ウェル領域１２とのＰＮ接合を誘電体と仮定している）
〜抵抗ＲWELL（ウェル領域１２を抵抗ＲWELLを持つ導電
体と仮定している）〜コンデンサＣ２（ウェル領域１２
との半導体領域２０-1とのＰＮ接合を誘電体と仮定して
いる）のパスを介して、アナログ回路部を構成するＰチ
ャネル型トランジスタＴ１のドレイン（２０-1）へ侵入
し、導電層３２-5を介してアナログ回路へと取り込まれ
る。しかし、抵抗ＲSUB の抵抗値は上記実施例中のアル
ミニウムでなる配線よりも高い。
【００４０】さらに上記実施例では、半導体領域２６-2
とウェル領域１２との間にウェル領域１４を配置して、
半導体領域２６-2からアナログ回路部までの距離が長く
なるようにしている。従って、基板１０中でノイズが減
衰するようになり、ノイズがウェル領域１２まで到達し
なくなる。従って、特願平３−１２３２号に開示されて
いる集積回路装置よりも、デジタル回路とアナログ回路
との相互干渉が防止されるようになる。
【００４１】また、第３の実施例では、基板１０をデジ
タル回路部から独立した電源端子ＧＮＤ２に接続するよ
うにしている。このように構成すれば、基板１０中の微
弱なノイズを、電源端子ＧＮＤ２に吸収でき、さらに相
互干渉の問題を軽減できる。
【００４２】図９は、この発明の第４の実施例に係わる
半導体集積回路装置の断面図である。図９に示すよう
に、アナログ回路部を構成するＮチャネル型ＭＯＳＦＥ
Ｔ Ｔ３が、基板１０内に形成されている。そして、基
板１０はデジタル回路部から独立した電源端子ＧＮＤ２
に接続されている。また、基板１０はＭＯＳＦＥＴ Ｔ
３の近傍にて、半導体領域２６-1を介してアナログ回路
部の電源端子ＧＮＤ１に接続されている。
【００４３】上記構成であっても、第３の実施例と同様
な作用を得ることができ、デジタル回路とアナログ回路
との相互干渉を防止することができる。図１０は、この
発明の第５の実施例に係わる半導体集積回路装置のパタ
−ン平面図、図１１は、図１０中の１１−１１線に沿う
断面図である。
【００４４】図１０および図１１に示すように、アナロ
グ回路部の周囲はＰ型高濃度半導体領域２８-1で囲ま
れ、デジタル回路部の周囲はＰ型高濃度半導体領域２８
-2で囲まれている。アナログ回路部にはＮ型のウェル領
域１２が形成され、ウェル領域１２中にはＰチャネル型
ＭＯＳＦＥＴ Ｔ１が形成されている。ＭＯＳＦＥＴＴ
１の周囲は、ウェル領域１２内に形成されたＮ型高濃度
半導体領域２４-1で囲まれている。ウェル領域１２内に
はＰ型ウェル領域１６が形成され、ウェル領域１６中に
はＮチャネル型ＭＯＳＦＥＴ Ｔ３が形成されている。
ＭＯＳＦＥＴＴ３とＭＯＳＦＥＴ Ｔ１との間のウェル
１６内にはＰ型高濃度半導体領域２６-1が形成されてい
る。デジタル回路部にはＮ型のウェル領域１４が形成さ
れ、ウェル領域１４中にはＰチャネル型ＭＯＳＦＥＴ
Ｔ２が形成されている。ＭＯＳＦＥＴ Ｔ２の周囲は、
ウェル領域１４内に形成されたＮ型高濃度半導体領域２
４-3で囲まれている。ウェル領域１４内にはＰ型ウェル
領域１８が形成され、ウェル領域１８中にはＮチャネル
型ＭＯＳＦＥＴ Ｔ４が形成されている。ＭＯＳＦＥＴ
Ｔ４とＭＯＳＦＥＴ Ｔ２との間のウェル１６内には
Ｐ型高濃度半導体領域２６-2が形成されている。そし
て、Ｐ型高濃度半導体領域２８-1は電源端子ＧＮＤ２に
電気的に接続され、Ｐ型高濃度半導体領域２８-2は、電
源端子ＧＮＤ３に電気的に接続されている。
【００４５】上記構成であっても、第１〜第４の実施例
と同様、ノイズを確実に遮断でき、デジタル回路とアナ
ログ回路との相互干渉をより充分に防止できる。次に、
この発明の第６の実施例に係わる半導体集積回路装置に
ついて説明する。
【００４６】図１２は、この発明の第６の実施例に係わ
る半導体集積回路装置を概略的に示した断面図である。
図１２に示すように、Ｐ型シリコン基板１０中には、Ｎ
型ウェル領域１２およびＮ型ウェル領域１４が形成され
ている。Ｎ型ウェル領域１２中には、Ｐ型ウェル領域１
６が形成されている。Ｎ型ウェル領域１４中には、Ｐ型
ウェル領域１８が形成されている。Ｎ型ウェル領域１２
およびＰ型ウェル領域１６中にはアナログ回路５０が形
成され、Ｎ型ウェル領域１４およびＰ型ウェル領域１８
中にはデジタル回路５２が形成される。
【００４７】アナログ回路５０は、高電位電源ＶＤＤ１
と低電位電源（例えば接地電位）ＶＳＳ１との間の電位
差を動作電圧として駆動される。Ｎ型ウェル領域１２は
電源ＶＤＤ１によりバイアスされ、Ｐ型ウェル領域１６
は電源ＶＳＳ１によりバイアスされる。一方、デジタル
回路５２は、高電位電源ＶＤＤ２と低電位電源（例えば
接地電位）ＶＳＳ２との間の電位差を動作電圧として駆
動される。Ｎ型ウェル領域１４は電源ＶＤＤ２によりバ
イアスされ、Ｐ型ウェル領域１８は電源ＶＳＳ２により
バイアスされる。
【００４８】Ｎ型ウェル領域１２とＮ型ウェル領域１４
との間の基板１０中にはアナログ回路５０およびデジタ
ル回路５２をそれぞれ、電源からのサ−ジより保護する
保護回路５４が形成されている。保護回路５４は、アナ
ログ回路用保護素子５６と、デジタル回路用保護素子５
８とから成る。保護素子５６は、アナログ用高電位電源
ＶＤＤ１と基板電位（例えば接地電位）ＶＳＳ３との間
に直列に接続される。一方、保護素子５８は、デジタル
用高電位電源ＶＤＤ２と基板電位（例えば接地電位）Ｖ
ＳＳ３との間に直列に接続される。
【００４９】次に、保護素子の例について説明する。図
１３は、保護素子の第１の例を示す図である。図１３に
示すように、保護素子５６は、ドレインを電源ＶＤＤ１
に接続し、ソ−ス、ゲ−トおよびバックゲ−トを基板電
位ＶＳＳ３に接続したＮチャネル型ＭＯＳＦＥＴにより
構成されている。このＭＯＳＦＥＴはノ−マリオフであ
る。
【００５０】また、保護素子５８は、ドレインを電源Ｖ
ＤＤ２に接続し、ソ−ス、ゲ−トおよびバックゲ−トを
基板電位ＶＳＳ３に接続したＮチャネル型ＭＯＳＦＥＴ
により構成されている。このＭＯＳＦＥＴもノ−マリオ
フである。
【００５１】次に、図１３に示される保護素子を参照し
ながら、図１２に示される保護回路５４の基本的な保護
動作について説明する。保護素子のドレインに正のサ−
ジが入力された場合には、ＭＯＳＦＥＴ構造に寄生する
横型の寄生ＮＰＮバイポ−ラトランジスタのコレクタと
ベ−スとの間に正のバイアスが加わる。このバイアスが
降伏電圧を越えるとベ−スに電流が注入され、上記ＮＰ
Ｎバイポ−ラトランジスタが導通し、正のサ−ジを基板
電位ＶＳＳ３に逃がす。
【００５２】上記の現象が保護素子５６に発生したなら
ば、アナログ回路５０を正のサ−ジより保護でき、ま
た、上記の現象が保護素子５８に発生したならば、デジ
タル回路５２を正のサ−ジより保護することができる。
【００５３】また、保護素子のドレインに負のサ−ジが
入力された場合には、ＭＯＳＦＥＴのドレインとバック
ゲ−トとの間のＰＮ接合が順方向にバイアスされ、バッ
クゲ−トからドレインへ電流が流れる。このため、バッ
クゲ−トの電位が低下してゲ−トとバックゲ−トとの間
に正の電位差が発生する。これにより、ＭＯＳＦＥＴが
導通し、負のサ−ジを基板電位ＶＳＳ３へ逃がす。
【００５４】上記の現象が保護素子５６にて発生したな
らば、アナログ回路５０が負のサ−ジより保護され、ま
た、上記の現象が保護素子５８にて発生したならば、デ
ジタル回路５２が負のサ−ジより保護される。
【００５５】また、デジタル回路５２の電源ＶＤＤ２や
ＶＳＳ２には、大きいノイズが乗るが、図１２に示され
る保護回路５４では、保護回路５４が基板１０中に形成
されており、保護回路５４は、図１３を参照して説明し
たよう動作により、ノイズを基板電位ＶＳＳ３に吸収さ
せることができる。従って、デジタル回路５２で発生し
たノイズが、保護回路５４を介してアナログ回路５０に
伝わることがない。
【００５６】以上のように、上記保護回路５４が基板１
０中に設けられた半導体集積回路装置では、第１〜第５
の実施例と同様、デジタル回路とアナログ回路との相互
干渉を充分に抑制したまま、その静電耐圧を高めること
ができる。
【００５７】図１４は、保護素子の第２の例を示す図で
ある。図１４に示すように、保護素子５６は、カソ−ド
を電源ＶＤＤ１に接続し、アノ−ドを基板電位ＶＳＳ３
に接続したダイオ−ドより構成されている。また、保護
素子５８は、カソ−ドを電源ＶＤＤ２に接続し、アノ−
ドを基板電位ＶＳＳ３に接続したダイオ−ドより構成さ
れている。
【００５８】このように、図１３に示したＭＯＳＦＥＴ
をダイオ−ドに代えても、図１２に示した保護回路５４
と同様、アナログ回路５０とデジタル回路５２との相互
干渉を抑制したまま、半導体集積回路装置の静電耐圧を
高めることができる。
【００５９】次に、この発明の第７の実施例に係わる半
導体集積回路装置について説明する。図１５は、この発
明の第７の実施例に係わる半導体集積回路装置を概略的
に示した断面図である。
【００６０】図１５に示すように、Ｐ型シリコン基板１
０中には、深いＮ型ウェル領域１２-1および深いＮ型ウ
ェル領域１４-1が形成されている。深いＮ型ウェル領域
１２-1中には、Ｐ型ウェル領域１６およびＮ型ウェル領
域１２-2が形成されている。Ｎ型ウェル領域１２-2の不
純物濃度は、深いＮ型ウェル領域１２-1の不純物濃度よ
りも高く設定されている。深いＮ型ウェル領域１４-1中
には、Ｐ型ウェル領域１８およびＮ型ウェル領域１４-2
が形成されている。Ｎ型ウェル領域１４-2の不純物濃度
は、深いＮ型ウェル領域１４-1の不純物濃度よりも高く
設定されている。Ｎ型ウェル領域１２-2およびＰ型ウェ
ル領域１６中にはアナログ回路５０が形成され、Ｎ型ウ
ェル領域１４-2およびＰ型ウェル領域１８中にはデジタ
ル回路５２が形成される。
【００６１】アナログ回路５０は、電源ＶＤＤ１と電源
（例えば接地電位）ＶＳＳ１との間の電位差を動作電圧
として駆動される。深いＮ型ウェル領域１２-1およびＮ
型ウェル領域１２-2は電源ＶＤＤ１によりバイアスさ
れ、Ｐ型ウェル領域１６は電源ＶＳＳ１によりバイアス
される。一方、デジタル回路５２は、電源ＶＤＤ２と電
源（例えば接地電位）ＶＳＳ２との間の電位差を動作電
圧として駆動される。深いＮ型ウェル領域１４-1および
Ｎ型ウェル領域１４-2は電源ＶＤＤ２によりバイアスさ
れ、Ｐ型ウェル領域１８は電源ＶＳＳ２によりバイアス
される。
【００６２】アナログ回路部およびデジタル回路部以外
の基板１０の表面領域中にはＰ型ウェル領域６０-1、６
０-2および６０-3が形成されている。以上のように、第
６の実施例に係る装置では、深いＮ型ウェル領域１２-1
および１４-1を形成することによって、アナログ回路と
デジタル回路とを、基板１０中で分離する。深いＮ型ウ
ェル領域１２-1および１４-1は、その不純物濃度が低く
されることによって、アナログ回路とデジタル回路と
を、基板１０中で分離するためのウェル領域を、短時間
で形成することができる。さらに深いＮ型ウェル領域１
２-1および１４-1中にそれぞれ、Ｎ型ウェル領域１４-2
やＮ型ウェル領域１８-2を形成し、これらの領域の不純
物濃度を調節することで、回路特性を、様々に調節する
ことができる。即ち、半導体集積回路装置を、図１５に
示す構造とすることで、その製造および回路特性の調節
が簡単になる。
【００６３】また、Ｐ型ウェル領域６０-1、６０-2およ
び６０-3は、必ずしも形成されるものではないが、基板
１０中に、アナログ回路およびデジタル回路以外の回
路、例えば図１２に示した保護回路等を形成する場合
に、上記同様、回路特性の調節を簡単化することができ
る。
【００６４】次に、この発明の第８の実施例に係わる半
導体集積回路装置について説明する。図１６は、この発
明の第８の実施例に係わる半導体集積回路装置を概略的
に示した平面図、図１７は図１６中の17−17線に沿う断
面図である。
【００６５】図１６および図１７に示すように、基板１
０の表面領域中には、Ｎ型ウェル領域１２を囲むリング
状のＰ+ 型領域２８-1が形成されている。Ｐ+ 型領域２
８-1には基板電位ＶＳＳ３が供給される配線が接続され
ている。Ｎ型ウェル領域１２の表面領域中には、Ｎ+ 型
領域２４-2が、Ｎ型ウェル領域１２と基板１０との間の
ＰＮ接合に沿って形成されている。Ｎ+ 型領域２４-2に
は、電源ＶＤＤ１が供給される配線が接続されている。
また、基板１０の表面領域中には、Ｎ型ウェル領域１４
を囲むリング状のＰ+ 型領域２８-2が形成されている。
Ｐ+ 型領域２８-2には基板電位ＶＳＳ３が供給される配
線が接続されている。Ｎ型ウェル領域１４の表面領域中
にはＮ+ 型領域２４-4が、Ｎ型ウェル領域１４と基板１
０との間のＰＮ接合に沿って形成されている。Ｎ+ 型領
域２４-4には、電源ＶＤＤ２が供給される配線が接続さ
れている。
【００６６】以上のように、第８の実施例に係る装置で
は、Ｎ型ウェル領域１２をＰ+ 型領域２８-1により囲
み、Ｎ+ 型領域２４-2をＮ型ウェル領域１２と基板１０
との間のＰＮ接合に沿って形成する。即ち、アナログ回
路部と基板１０との境界部を、集中的にバイアスするこ
とで、アナログ回路で発生したノイズの漏れ、あるいは
デジタル回路で発生したノイズの侵入を、より強力に防
止することができる。
【００６７】同様に、Ｎ型ウェル領域１４をＰ+ 型領域
２８-2により囲み、Ｎ+ 型領域２４-4をＮ型ウェル領域
１４と基板１０との間のＰＮ接合に沿って形成する。即
ち、デジタル回路部と基板１０との境界部を、集中的に
バイアスすることで、デジタル回路で発生したノイズの
漏れ、あるいはアナログ回路で発生したノイズの侵入
を、より強力に防止することができる。
【００６８】図１８は、第６、第７および第８の実施例
により説明した構造を全て用いた装置の具体的な平面図
である。図１９は、図１８中の19−19線に沿う断面図で
ある。
【００６９】次に、この発明の第９の実施例に係わる半
導体集積回路装置について説明する。図２０は、この発
明の第９の実施例に係わる半導体集積回路装置を概略的
に示した断面図である。
【００７０】図２０に示すように、Ｐ型シリコン基板１
０中には、Ｎ型ウェル領域１２-3、１２-4およびＮ型ウ
ェル領域１４が形成されている。Ｎ型ウェル領域１２-3
中には、Ｐ型ウェル領域１６-1が形成されている。Ｎ型
ウェル領域１２-4中には、Ｐ型ウェル領域１６-2が形成
されている。Ｎ型ウェル領域１４中には、Ｐ型ウェル領
域１８が形成されている。Ｎ型ウェル領域１２-3および
Ｐ型ウェル領域１６-1中には第１のアナログ回路５０-1
が形成され、Ｎ型ウェル領域１２-4およびＰ型ウェル領
域１６-2中には第２のアナログ回路５０-2が形成され
る。また、Ｎ型ウェル領域１４およびＰ型ウェル領域１
８中にはデジタル回路５２が形成される。
【００７１】アナログ回路５０-1は、高電位電源ＶＤＤ
１と低電位電源（例えば接地電位）ＶＳＳ１との間の電
位差を動作電圧として駆動される。Ｎ型ウェル領域１２
-3は電源ＶＤＤ１によりバイアスされ、Ｐ型ウェル領域
１６-1は電源ＶＳＳ１によりバイアスされる。アナログ
回路５０-2は、高電位電源ＶＤＤ４と低電位電源（例え
ば接地電位）ＶＳＳ４との間の電位差を動作電圧として
駆動される。Ｎ型ウェル領域１２-4は電源ＶＤＤ４によ
りバイアスされ、Ｐ型ウェル領域１６-2は電源ＶＳＳ４
によりバイアスされる。また、デジタル回路５２は、高
電位電源ＶＤＤ２と低電位電源（例えば接地電位）ＶＳ
Ｓ２との間の電位差を動作電圧として駆動される。Ｎ型
ウェル領域１４は電源ＶＤＤ２によりバイアスされ、Ｐ
型ウェル領域１８は電源ＶＳＳ２によりバイアスされ
る。
【００７２】Ｎ型ウェル領域１２-3とＮ型ウェル領域１
４との間の基板１０中にはアナログ回路５０-1およびデ
ジタル回路５２をそれぞれ、電源からのサ−ジより保護
する第１の保護回路５４-1が形成されている。保護回路
５４-1は、アナログ回路用保護素子５６-1と、デジタル
回路用保護素子５８とから成る。保護素子５６-1は、ア
ナログ用高電位電源ＶＤＤ１と基板電位（例えば接地電
位）ＶＳＳ３との間に直列に接続される。一方、保護素
子５８は、デジタル用高電位電源ＶＤＤ２と基板電位
（例えば接地電位）ＶＳＳ３との間に直列に接続され
る。
【００７３】さらに、Ｎ型ウェル領域１２-3とＮ型ウェ
ル領域１２-4との間の基板１０中にはアナログ回路５０
-2を、電源からのサ−ジより保護する第２の保護回路５
４-2が形成されている。保護回路５４-2は、アナログ回
路用保護素子５６-2を含む。保護素子５６-2は、アナロ
グ用高電位電源ＶＤＤ４と基板電位（例えば接地電位）
ＶＳＳ３との間に直列に接続される。
【００７４】図２０に示す装置であると、アナログ回路
部に２つのＮ型ウェル領域が形成されている。そして、
第１のアナログ回路５０-1がＮ型ウェル領域１２-3およ
びＰ型ウェル領域１６-1中に形成され、第２のアナログ
回路５０-2がＮ型ウェル領域１２-4およびＰ型ウェル領
域１６-2中に形成される。これにより、アナログ回路と
デジタル回路との相互干渉だけでなく、アナログ回路ど
うしの相互干渉も防止することができる。
【００７５】さらに各ウェル領域にそれぞれ、図１３お
よび図１４に示した保護素子５６-1、５６-2および５８
を設けることで、デジタル回路とアナログ回路との相互
干渉、およびアナログ回路どうしの相互干渉を充分に抑
制したまま、その静電耐圧を高めることができる。
【００７６】また、この第９の実施例では、デジタル回
路部に複数のＮ型ウェル領域を設け、デジタル回路毎
に、ウェル領域に分割して配置することで、デジタル回
路どうしの相互干渉を防止するように変形することもで
きる。
【００７７】尚、この発明は上記実施例に限られるもの
ではなく、種々の変形が可能である。例えば上記したＮ
型、Ｐ型の導電型をそれぞれ読み替えても良い。また、
デジタル回路部は、入出力回路部としても良い。その
他、この発明の趣旨を逸脱しない範囲で様々に変形可能
であることは言うまでもない。
【００７８】
【発明の効果】以上説明したように、この発明によれば
ノイズを確実に遮断でき、デジタル回路とアナログ回路
との相互干渉を充分に防止できる半導体集積回路装置を
提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係わる半導体
集積回路装置の断面図。
【図２】図２はこの発明を適用できるアナログ回路とデ
ジタル回路とが１つのチップ中に集積されている半導体
集積回路のブロック図。
【図３】図３は図２に示すアナログ／デジタルコンバ−
タの構成図。
【図４】図４は図２に示すアナログ／デジタルコンバ−
タの他の構成図。
【図５】図５は図２に示すデジタル／アナログコンバ−
タの構成図。
【図６】図６はこの発明の第２の実施例に係わる半導体
集積回路装置の断面図。
【図７】図７はこの発明の第３の実施例に係わる半導体
集積回路装置の断面図。
【図８】図８は図７に示す装置におけるノイズの伝搬経
路を示した断面図。
【図９】図９はこの発明の第４の実施例に係わる半導体
集積回路装置の断面図。
【図１０】図10はこの発明の第５の実施例に係わる半導
体集積回路装置のパタ−ン平面図。
【図１１】図11は図10中の11−11線に沿う断面図。
【図１２】図12はこの発明の第６の実施例に係わる半導
体集積回路装置の概略的な断面図。
【図１３】図13は図12中に示される保護素子の例を示す
図。
【図１４】図14は図12中に示される保護素子の他の例を
示す図。
【図１５】図15はこの発明の第７の実施例に係わる半導
体集積回路装置の概略的な断面図。
【図１６】図16はこの発明の第８の実施例に係わる半導
体集積回路装置の概略的な平面図。
【図１７】図17は図16中の17−17線に沿う断面図。
【図１８】図18は第６〜第８の実施例にて説明した構成
を全て具備した半導体集積回路装置の具体的な平面図。
【図１９】図19は図18中の19−19線に沿う断面図。
【図２０】図20はこの発明の第９の実施例に係わる半導
体集積回路装置の概略的な断面図。
【図２１】図21は従来の半導体集積回路装置の概略構成
を示す図。
【図２２】図22は図21の主要な部分を示す図。
【符号の説明】
１０…Ｐ型シリコン基板、１２…Ｎ型ウェル領域、１４
…Ｎ型ウェル領域、１６…Ｐ型ウェル領域、１８…Ｐ型
ウェル領域、２０-1〜２０-4…Ｐ型半導体領域、２２-1
〜２２-4…Ｎ型半導体領域、２１-1〜２１-2…ゲ−ト絶
縁膜、２３-1〜２３-2…ゲ−ト絶縁膜、２４-1〜２４-4
…Ｎ型高濃度領域、２６-1〜２６-2…Ｐ型高濃度領域、
２８，２８-1〜２８-2…Ｐ型高濃度領域、３０…絶縁
膜、３２-1〜３２-15 …導電層、４０Ａ〜４０Ｃ…配
線。
フロントページの続き (72)発明者 小泉 正幸 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平３−53561（ＪＰ，Ａ) 特開 平２−110963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8238 H01L 27/092

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、前記基板中に形成された第２導電型の第１の深いウェル
    領域と、 前記基板中に形成された第２導電型の第２の深いウェル
    領域と、 前記第１の深いウェル領域中に形成され、この第１の深
    いウェル領域よりも浅い第１導電型の第１のウェル領域
    と、 前記第１の深いウェル領域中に形成され、この第１の深
    いウェル領域よりも浅く、かつ不純物濃度が、前記第１
    の深いウェル領域の不純物濃度よりも高く設定された第
    ２導電型の第２のウェル領域と、 前記第２の深いウェル領域中に形成され、この第２の深
    いウェル領域よりも浅い第１導電型の第３のウェル領域
    と、 前記第２の深いウェル領域中に形成され、この第２の深
    いウェル領域よりも浅く、かつ不純物濃度が、前記第２
    の深いウェル領域の不純物濃度よりも高く設定された第
    ２導電型の第４のウェル領域と、 前記第１、第２のウェル領域中に形成されたアナログ回
    路部と、 前記第３、第４のウェル領域中に形成されたデジタル回
    路部と、 前記アナログ回路部 に動作電源を与える第１の電源手段
    と、前記デジタル回路部 に動作電源を与える第２の電源手段
    と、 前記第２の電源手段以外の電源から得たバイアス電位
    を、前記基板に与えるバイアス手段とを具備することを
    特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１の電源手段は、前記アナログ回
    路部に接続される第１の高電位電源線、及び第１の低電
    位電源線を含み、 前記第２の電源手段は、前記デジタル回路部に接続され
    る第２の高電位電源線、及び第２の低電位電源線を含
    み、 前記バイアス手段は、前記基板に接続されるとともに、
    少なくとも前記第２の高電位電源線、及び前記第２の低
    電位電源線とは異なる第３の電源線を含み、 電流通路の一端を前記第１の高電位電源線に接続し、そ
    の他端を前記第３の電源線に接続した第１の保護素子
    と、電流通路の一端を前記第２の高電位電源線に接続
    し、その他端を前記第３の電源線に接続した第２の保護
    素子とを含む保護回路を、さらに具備することを特徴と
    する請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記保護回路は、前記第１の深いウェル
    領域と前記第２の深いウェル領域との間に配置されてい
    ることを特徴とする請求項２に記載の半導体集積回路装
    置。
  4. 【請求項４】 前記第１の深いウェル領域と前記第２の
    深いウェル領域との間に配置された前記保護回路は、前
    記基板中に形成された、第１導電型の第５のウェル領域
    中に形成されていることを特徴とする請求項３に記載の
    半導体集積回路装置。
  5. 【請求項５】 前記第１の深いウェル領域と前記第２の
    深いウェル領域との間に配置された前記保護回路は、前
    記第１の深いウェル領域中に形成された前記第２のウェ
    ル領域と、前記第２の深いウェル領域中に形成された前
    記第４のウェル領域との間に配置されていることを特徴
    とする請求項３に記載の半導体集積回路装置。
  6. 【請求項６】 前記第２のウェル領域と前記第４のウェ
    ル領域との間に配置された前記保護回路は、前記基板中
    に形成された、第１導電型の第５のウェル領域中に形成
    されていることを特徴とする請求項５に記載の半導体集
    積回路装置。
  7. 【請求項７】 前記第１の保護素子は、ソース、ゲー
    ト、及びバックゲートをそれぞれ前記第３の電源線に接
    続し、ドレインを前記第１の高電位電源線に接続した第
    １のＭＯＳＦＥＴを含み、 前記第２の保護素子は、ソース、ゲート、及びバックゲ
    ートをそれぞれ前記第３の電源線に接続し、ドレインを
    前記第２の高電位電源線に接続した第２のＭＯＳＦＥＴ
    を含むことを特徴とする請求項２乃至請求項６いずれか
    一項に記載の半導体集積回路装置。
  8. 【請求項８】 前記バイアス手段に接続されるととも
    に、前記基板中に前記第１の深いウェル領域の周囲を囲
    んで形成された、第１導電型の第１の半導体領域と、 前記バイアス手段に接続されるとともに、前記基板中に
    前記第２の深いウェル領域の周囲を囲んで形成された、
    第１導電型の第２の半導体領域とを、さらに具 備するこ
    とを特徴とする請求項１に記載の半導体集積回路装置。
  9. 【請求項９】 前記バイアス手段に接続されるととも
    に、前記基板中に前記第１の深いウェル領域の周囲を囲
    んで形成された、第１導電型の第１の半導体領域と、 前記バイアス手段に接続されるとともに、前記基板中に
    前記第２の深いウェル領域の周囲を囲んで形成された、
    第１導電型の第２の半導体領域とを、さらに具備し、 前記保護回路は、前記第１の半導体領域と前記第２の半
    導体領域との間に配置されていることを特徴とする請求
    項２に記載の半導体集積回路装置。
  10. 【請求項１０】 前記第１、第２の半導体領域は、前記
    基板中に形成された、第１導電型の第５のウェル領域中
    に形成されていることを特徴とする請求項８及び請求項
    ９いずれかに記載の半導体集積回路装置。
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