JP3251064B2 - 液晶パネルの表示制御装置 - Google Patents
液晶パネルの表示制御装置Info
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- Liquid Crystal (AREA)
Description
【0001】
【産業上の利用分野】本発明は、液晶パネルの表示制御
装置に関し、特に、強誘電性液晶(以下FLCと略称す
る)パネルの表示制御装置に関する。
装置に関し、特に、強誘電性液晶(以下FLCと略称す
る)パネルの表示制御装置に関する。
【0002】
【従来の技術】図31は従来のFLCパネルの概略的な構
成を示す断面図である。この図に示すように、従来のF
LCパネル26においては、2枚のガラス基板5a,5b
は互いに対向して配置され、一方のガラス基板5aの表
面にはインジウム錫酸化物(以下ITOと略称する)か
らなる信号電極Sが複数本互いに平行に配置されてお
り、その上はSiO2 からなる透明な絶縁膜6aで被覆
されている。信号電極Sと対向するもう一方のガラス基
板5bの表面にはITOからなる走査電極Lが信号電極
Sと直交する向きに複数本互いに平行に配置されてお
り、その上はSiO2からなる透明な絶縁膜6bで被覆
されている。各絶縁膜6a,6b上にはラビング処理な
どを施したポリビニルアルコール等からなる配向膜7
a,7bが各々形成されている。
成を示す断面図である。この図に示すように、従来のF
LCパネル26においては、2枚のガラス基板5a,5b
は互いに対向して配置され、一方のガラス基板5aの表
面にはインジウム錫酸化物(以下ITOと略称する)か
らなる信号電極Sが複数本互いに平行に配置されてお
り、その上はSiO2 からなる透明な絶縁膜6aで被覆
されている。信号電極Sと対向するもう一方のガラス基
板5bの表面にはITOからなる走査電極Lが信号電極
Sと直交する向きに複数本互いに平行に配置されてお
り、その上はSiO2からなる透明な絶縁膜6bで被覆
されている。各絶縁膜6a,6b上にはラビング処理な
どを施したポリビニルアルコール等からなる配向膜7
a,7bが各々形成されている。
【0003】この2枚のガラス基板5a,5bは一部に
注入口を残して封止剤8で貼り合わされ、その注入口か
ら配向膜7a,7bで挟まれる空間内に真空注入によっ
てFLC9が導入された後、上記注入口は封止剤8で封
止される。このようにして貼り合わせた2枚のガラス基
板5a,5bは、互いの偏光軸が直交するように配置し
た2枚の偏光板10a,10bで挟まれる。
注入口を残して封止剤8で貼り合わされ、その注入口か
ら配向膜7a,7bで挟まれる空間内に真空注入によっ
てFLC9が導入された後、上記注入口は封止剤8で封
止される。このようにして貼り合わせた2枚のガラス基
板5a,5bは、互いの偏光軸が直交するように配置し
た2枚の偏光板10a,10bで挟まれる。
【0004】図32は上述した単純マトリックス構成のF
LCパネル26の走査電極Lに走査側駆動回路28が接続さ
れ、信号電極Sに信号側駆動回路29が接続されたFLC
ディスプレイ(以下FLCDと略称する)27の構成を示
す平面図である。走査側駆動回路28は走査電極Lに電圧
を印加するための回路であり、信号側駆動回路29は信号
電極Sに電圧を印加するための回路である。
LCパネル26の走査電極Lに走査側駆動回路28が接続さ
れ、信号電極Sに信号側駆動回路29が接続されたFLC
ディスプレイ(以下FLCDと略称する)27の構成を示
す平面図である。走査側駆動回路28は走査電極Lに電圧
を印加するための回路であり、信号側駆動回路29は信号
電極Sに電圧を印加するための回路である。
【0005】ここでは説明を簡単にするために、走査電
極Lが9本で信号電極Sが8本の場合、つまり9×8の
画素で構成されているFLCD4の場合について示して
おり、走査電極Lの各々は符号Lに添字i(i=0〜
8)を付加して区別し、信号電極Sの各々は符号Sに添
字j(j=0〜7)を付加して区別している。また、以
後の説明では、任意の走査電極Liと任意の信号電極S
jが交差する部分の画素を符号Aijで表すものとす
る。
極Lが9本で信号電極Sが8本の場合、つまり9×8の
画素で構成されているFLCD4の場合について示して
おり、走査電極Lの各々は符号Lに添字i(i=0〜
8)を付加して区別し、信号電極Sの各々は符号Sに添
字j(j=0〜7)を付加して区別している。また、以
後の説明では、任意の走査電極Liと任意の信号電極S
jが交差する部分の画素を符号Aijで表すものとす
る。
【0006】図30は上述のFLCD27を用いた表示シス
テムの構成を概略的に示すブロック図である。この表示
システムでは、画像表示に必要な情報をパーソナルコン
ピュータ2からCRTディスプレイ3へ出力しているデ
ジタル信号から得、このデジタル信号を表示制御装置25
でFLCD27に画像表示をさせるための信号に変換し、
この変換信号によってFLCD27で画像表示が行われ
る。
テムの構成を概略的に示すブロック図である。この表示
システムでは、画像表示に必要な情報をパーソナルコン
ピュータ2からCRTディスプレイ3へ出力しているデ
ジタル信号から得、このデジタル信号を表示制御装置25
でFLCD27に画像表示をさせるための信号に変換し、
この変換信号によってFLCD27で画像表示が行われ
る。
【0007】図4は上述したパーソナルコンピュータ2
からCRTディスプレイ3へ出力される各信号の波形図
であり、そのうち、図4(1)はCRTディスプレイ3
へ出力される画像情報の1水平走査区間分の周期を与え
る水平同期信号HDであり、図4 (2) はその画像情報
の1画面分の周期を与える垂直同期信号VDであり、図
4 (3) はその画像情報を表示データDataとして1
水平走査区間ごとにまとめて示したものであり、添付の
数字はFLCD27の走査電極Liに対応する。
からCRTディスプレイ3へ出力される各信号の波形図
であり、そのうち、図4(1)はCRTディスプレイ3
へ出力される画像情報の1水平走査区間分の周期を与え
る水平同期信号HDであり、図4 (2) はその画像情報
の1画面分の周期を与える垂直同期信号VDであり、図
4 (3) はその画像情報を表示データDataとして1
水平走査区間ごとにまとめて示したものであり、添付の
数字はFLCD27の走査電極Liに対応する。
【0008】図4 (4) は水平同期信号HDの1水平走
査区間を拡大して示す波形図であり、図4 (5) は上記
表示データDataの1水平走査区間を拡大して示す波
形図であり、添付の数字はFLCD27の信号電極Sjに
対応する。図4 (6) はその表示データDataの1画
素毎のデータ転送クロックCLKを示す波形図である。
査区間を拡大して示す波形図であり、図4 (5) は上記
表示データDataの1水平走査区間を拡大して示す波
形図であり、添付の数字はFLCD27の信号電極Sjに
対応する。図4 (6) はその表示データDataの1画
素毎のデータ転送クロックCLKを示す波形図である。
【0009】このFLCD27の駆動方法として、特開昭
64-59389号公報に示された駆動方法がある。図10はこの
駆動方法に用いられる走査電極Lおよび信号電極Sへの
各印加電圧波形の一例を示す波形図である。そのうち、
図10(1)に示す波形は、走査電極Lへ印加され、その
走査電極L上の画素のメモリ状態、つまり表示されてい
る輝度の状態を書き換えるための選択電圧Aの波形であ
り、図10 (2) に示す波形は、その他の走査電極Lへ印
加され、その走査電極L上の画素の表示状態を書き換え
ないための非選択電圧Bの波形である。
64-59389号公報に示された駆動方法がある。図10はこの
駆動方法に用いられる走査電極Lおよび信号電極Sへの
各印加電圧波形の一例を示す波形図である。そのうち、
図10(1)に示す波形は、走査電極Lへ印加され、その
走査電極L上の画素のメモリ状態、つまり表示されてい
る輝度の状態を書き換えるための選択電圧Aの波形であ
り、図10 (2) に示す波形は、その他の走査電極Lへ印
加され、その走査電極L上の画素の表示状態を書き換え
ないための非選択電圧Bの波形である。
【0010】図10 (3) に示す波形は、信号電極Sへ印
加され、選択電圧Aが印加されている走査電極L上の画
素の表示状態を「暗」の輝度状態に書き換えるための書
換え暗電圧Cの波形であり、図10 (4) に示す波形は、
信号電極Sへ印加され、選択電圧Aが印加されている走
査電極L上の画素の表示状態を「明」の輝度状態に書き
換えるための書換え明電圧Dの波形であり、図10 (5)
に示す波形は、信号電極Sへ印加され、選択電圧Aが印
加されている走査電極L上の画素の表示状態を書き換え
ないための非書換え電圧Gの波形である。
加され、選択電圧Aが印加されている走査電極L上の画
素の表示状態を「暗」の輝度状態に書き換えるための書
換え暗電圧Cの波形であり、図10 (4) に示す波形は、
信号電極Sへ印加され、選択電圧Aが印加されている走
査電極L上の画素の表示状態を「明」の輝度状態に書き
換えるための書換え明電圧Dの波形であり、図10 (5)
に示す波形は、信号電極Sへ印加され、選択電圧Aが印
加されている走査電極L上の画素の表示状態を書き換え
ないための非書換え電圧Gの波形である。
【0011】図10の (6) 〜 (11) は画素Aijにかか
る実効電圧の波形を示し、そのうち、図10 (6) の波形
A−Cは、走査電極Liへ選択電圧Aが印加され、信号
電極Sjへ書換え暗電圧Cが印加されたときに画素Ai
jへかかる電圧波形を示し、図10 (7) の波形A−D
は、走査電極Liへ選択電圧Aが印加され、信号電極S
jへ書換え明電圧Dが印加されたときに画素Aijへか
かる電圧波形を示し、図10 (8) の波形A−Gは、走査
電極Liへ選択電圧Aが印加され、信号電極Sjへ非書
換え電圧Gが印加されたとき画素Aijへかかる電圧波
形を示し、図10 (9) の波形B−Cは、走査電極Liへ
非選択電圧Bが印加され、信号電極Sjへ書換え暗電圧
Cが印加されたとき画素Aijへかかる電圧波形を示
し、図10 (10) の波形B−Dは、走査電極Liへ非選択
電圧Bが印加され、信号電極Sjへ書換え明電圧Dが印
加されたとき画素Aijへかかる電圧波形を示し、図10
(11)の波形B−Gは、走査電極Liへ非選択電圧Bが
印加され、信号電極Sjへ非書換え電圧Gが印加された
とき画素Aijへかかる電圧波形を示している。
る実効電圧の波形を示し、そのうち、図10 (6) の波形
A−Cは、走査電極Liへ選択電圧Aが印加され、信号
電極Sjへ書換え暗電圧Cが印加されたときに画素Ai
jへかかる電圧波形を示し、図10 (7) の波形A−D
は、走査電極Liへ選択電圧Aが印加され、信号電極S
jへ書換え明電圧Dが印加されたときに画素Aijへか
かる電圧波形を示し、図10 (8) の波形A−Gは、走査
電極Liへ選択電圧Aが印加され、信号電極Sjへ非書
換え電圧Gが印加されたとき画素Aijへかかる電圧波
形を示し、図10 (9) の波形B−Cは、走査電極Liへ
非選択電圧Bが印加され、信号電極Sjへ書換え暗電圧
Cが印加されたとき画素Aijへかかる電圧波形を示
し、図10 (10) の波形B−Dは、走査電極Liへ非選択
電圧Bが印加され、信号電極Sjへ書換え明電圧Dが印
加されたとき画素Aijへかかる電圧波形を示し、図10
(11)の波形B−Gは、走査電極Liへ非選択電圧Bが
印加され、信号電極Sjへ非書換え電圧Gが印加された
とき画素Aijへかかる電圧波形を示している。
【0012】上記駆動方法によって図32のFLCD27の
画素Aijの表示状態が書換えられる場合、走査電極L
iへは図10(1)の選択電圧Aが印加され、残りの全部
の走査電極Lk(k≠i、k=0〜8)へは図10 (2)
に示す非選択電圧Bが印加され、画素Aijが「暗」の
表示状態に書換えられるときには信号電極Sjへ図10
(3) に示す書換え暗電圧Cが印加され、画素Aijが
「明」の表示状態に書換えられるときには信号電極Sj
へ図10 (4) に示す書換え明電圧Dが印加され、また、
画素Aijの前のフレームでの「明」の表示状態あるい
は「暗」の表示状態がそのまま維持されればよいときに
は、信号電極Sjへ図10 (5) に示す非書換え電圧Gが
印加される。
画素Aijの表示状態が書換えられる場合、走査電極L
iへは図10(1)の選択電圧Aが印加され、残りの全部
の走査電極Lk(k≠i、k=0〜8)へは図10 (2)
に示す非選択電圧Bが印加され、画素Aijが「暗」の
表示状態に書換えられるときには信号電極Sjへ図10
(3) に示す書換え暗電圧Cが印加され、画素Aijが
「明」の表示状態に書換えられるときには信号電極Sj
へ図10 (4) に示す書換え明電圧Dが印加され、また、
画素Aijの前のフレームでの「明」の表示状態あるい
は「暗」の表示状態がそのまま維持されればよいときに
は、信号電極Sjへ図10 (5) に示す非書換え電圧Gが
印加される。
【0013】例えば、図32のFLCD27において、斜線
を施して示す「暗」の表示状態の各画素Aijによって
画面に「A」の文字が表示されている状態に、図5に示
すように「E」の文字を表示するための信号がパーソナ
ルコンピュータ2からコントロール回路25へ入力された
場合、「明」の表示状態から「暗」の表示状態に書換え
られる画素Aijを書換え暗電圧Cに対応付けて符号C
で表し、「暗」の表示状態から「明」の表示状態に書換
えられる画素Aijを書換え明電圧Dに対応付けて符号
Dで表し、「暗」の表示状態のままである画素Aijを
符号Hで示し、「明」の表示状態のままである画素Ai
jを符号を付けずに表すと、画面全体の変移状態は図33
に示すようになる。
を施して示す「暗」の表示状態の各画素Aijによって
画面に「A」の文字が表示されている状態に、図5に示
すように「E」の文字を表示するための信号がパーソナ
ルコンピュータ2からコントロール回路25へ入力された
場合、「明」の表示状態から「暗」の表示状態に書換え
られる画素Aijを書換え暗電圧Cに対応付けて符号C
で表し、「暗」の表示状態から「明」の表示状態に書換
えられる画素Aijを書換え明電圧Dに対応付けて符号
Dで表し、「暗」の表示状態のままである画素Aijを
符号Hで示し、「明」の表示状態のままである画素Ai
jを符号を付けずに表すと、画面全体の変移状態は図33
に示すようになる。
【0014】上記駆動方法では、走査電極L0〜L8の
順に選択電圧Aを印加し、信号電極S0〜S7へは、図
33に示す記号Cの位置に対応して書換え暗電圧Cを、記
号Dの位置に対応して書換え明電圧Dを、記号H及び無
記号の位置に対応して非書換え電圧Gを、それぞれ印加
する。例えば、走査電極L2へ選択電圧Aを印加してい
る時には、信号電極S1,S5へは書換え暗電圧Cを、
他の信号電極へは非書換え電圧Gを印加し、走査電極L
3へ選択電圧Aを印加している時には、信号電極S5へ
は書換え明電圧Dを、他の信号電極へは非書換え電圧G
を印加する。
順に選択電圧Aを印加し、信号電極S0〜S7へは、図
33に示す記号Cの位置に対応して書換え暗電圧Cを、記
号Dの位置に対応して書換え明電圧Dを、記号H及び無
記号の位置に対応して非書換え電圧Gを、それぞれ印加
する。例えば、走査電極L2へ選択電圧Aを印加してい
る時には、信号電極S1,S5へは書換え暗電圧Cを、
他の信号電極へは非書換え電圧Gを印加し、走査電極L
3へ選択電圧Aを印加している時には、信号電極S5へ
は書換え明電圧Dを、他の信号電極へは非書換え電圧G
を印加する。
【0015】この様にすると、図33で記号H及び無記号
で示す画素には、図10の (8) に示す電圧と (9) 〜
(11) に示す電圧しか印加されず、両者の電圧が画素に
与える光学的影響にそれほど差がないので、ある走査電
極Liに選択電圧Aが印加されてから次に同じ走査電極
に選択電圧Aが印加されるまでの時間、つまり1フレー
ム周期が33.3ms(30Hz相当)より長い低速駆動の場
合でも、フリッカを感じることのない表示が可能とな
る。
で示す画素には、図10の (8) に示す電圧と (9) 〜
(11) に示す電圧しか印加されず、両者の電圧が画素に
与える光学的影響にそれほど差がないので、ある走査電
極Liに選択電圧Aが印加されてから次に同じ走査電極
に選択電圧Aが印加されるまでの時間、つまり1フレー
ム周期が33.3ms(30Hz相当)より長い低速駆動の場
合でも、フリッカを感じることのない表示が可能とな
る。
【0016】しかし、FLCパネルでは完全な双安定な
メモリ状態を得るのは極めて困難であり、通常パネルの
表示領域内でも場所によって暗のメモリ状態が安定な領
域と、明のメモリ状態が安定な領域が混在しており、こ
の配向状態を制御せずFLCパネルの走査電極へ選択電
圧を印加した時に、信号電極へ書換え暗または明電圧を
印加せず非書換え電圧だけを印加し続けていると、画素
は各々が安定なメモリ状態になってしまい、何を表示し
ているか判らなくなるという問題があった。
メモリ状態を得るのは極めて困難であり、通常パネルの
表示領域内でも場所によって暗のメモリ状態が安定な領
域と、明のメモリ状態が安定な領域が混在しており、こ
の配向状態を制御せずFLCパネルの走査電極へ選択電
圧を印加した時に、信号電極へ書換え暗または明電圧を
印加せず非書換え電圧だけを印加し続けていると、画素
は各々が安定なメモリ状態になってしまい、何を表示し
ているか判らなくなるという問題があった。
【0017】一方で、特開昭63−298286号公報では、全
ての走査電極を例えば隣接する4本の走査電極単位に等
分し、第一のフィールドでその4本の走査電極群のうち
第一の走査電極達へ選択電圧を印加し、第二のフィール
ドでその4本の走査電極群のうち第二の走査電極達へ選
択電圧を印加し、第三のフィールドでその4本の走査電
極群のうち第三の走査電極達へ選択電圧を印加し、第四
のフィールドでその4本の走査電極群のうち最後の走査
電極達へ選択電圧を印加する4:1の飛び越し走査をし
て、そのフィールド周波数を30Hz以上にすればフリッ
カの目立たない表示が得られる事が示されている。
ての走査電極を例えば隣接する4本の走査電極単位に等
分し、第一のフィールドでその4本の走査電極群のうち
第一の走査電極達へ選択電圧を印加し、第二のフィール
ドでその4本の走査電極群のうち第二の走査電極達へ選
択電圧を印加し、第三のフィールドでその4本の走査電
極群のうち第三の走査電極達へ選択電圧を印加し、第四
のフィールドでその4本の走査電極群のうち最後の走査
電極達へ選択電圧を印加する4:1の飛び越し走査をし
て、そのフィールド周波数を30Hz以上にすればフリッ
カの目立たない表示が得られる事が示されている。
【0018】しかし、このN:1の飛び越し走査で表示
を書き換える駆動方法では、僅かな表示を書き換えるに
もNフィールド即ち1フレームかかるという問題があっ
た。そこでN:1の飛び越し走査によって、一定本数の
走査電極に選択電圧を印加する毎に、前述した特開昭64
-59389号公報による駆動方法(以下、この駆動方法を図
10の駆動方法という)で、表示に変化のあった画素を含
む一定本数の走査電極へ選択電圧を印加し走査電極上の
画素を書き換えれば、フリッカが目立たず表示内容の変
化の速いFLCDが得られる事が容易に予想される。
を書き換える駆動方法では、僅かな表示を書き換えるに
もNフィールド即ち1フレームかかるという問題があっ
た。そこでN:1の飛び越し走査によって、一定本数の
走査電極に選択電圧を印加する毎に、前述した特開昭64
-59389号公報による駆動方法(以下、この駆動方法を図
10の駆動方法という)で、表示に変化のあった画素を含
む一定本数の走査電極へ選択電圧を印加し走査電極上の
画素を書き換えれば、フリッカが目立たず表示内容の変
化の速いFLCDが得られる事が容易に予想される。
【0019】しかし、図10の駆動方法で画素を書き換え
る前に、N:1の飛び越し走査によって画素を書き換え
られては、表示内容が数本おきに変化する事になり好ま
しくない。これを避けるためには、N:1の飛び越し走
査の駆動方法をする目的で走査電極へ選択電圧を印加し
たとき、その走査電極上の画素が次に図10の駆動方法に
より書き換えられる予定か否かによって、書き換えられ
る予定の画素なら、表示データに関係なく信号電極へ非
書換え電圧を印加し、書き換えられない予定の画素な
ら、表示データが暗のとき信号電極へ書換え暗電圧を印
加し、表示データが明のとき信号電極へ書換え明電圧を
印加するようにすればよい。
る前に、N:1の飛び越し走査によって画素を書き換え
られては、表示内容が数本おきに変化する事になり好ま
しくない。これを避けるためには、N:1の飛び越し走
査の駆動方法をする目的で走査電極へ選択電圧を印加し
たとき、その走査電極上の画素が次に図10の駆動方法に
より書き換えられる予定か否かによって、書き換えられ
る予定の画素なら、表示データに関係なく信号電極へ非
書換え電圧を印加し、書き換えられない予定の画素な
ら、表示データが暗のとき信号電極へ書換え暗電圧を印
加し、表示データが明のとき信号電極へ書換え明電圧を
印加するようにすればよい。
【0020】
【発明が解決しようとする課題】しかしながら、このよ
うに書き換え予定のある走査電極だけを選択して画素を
書き換えるようにした表示制御装置では、次にどの走査
電極を図10の駆動方法で書き換えるべきかを知るための
データと、その走査電極を図10の駆動方法で書き換え終
わったかを知るためのデータとの区別が十分でなく、そ
のため走査電極の書き換えを終わる前に再びその走査電
極に入力があると、その画素を書き換える予定が消され
たり、逆にその走査電極を書き換え終わったのにその画
素を書き換える予定がなかなか消えなかったりした。
うに書き換え予定のある走査電極だけを選択して画素を
書き換えるようにした表示制御装置では、次にどの走査
電極を図10の駆動方法で書き換えるべきかを知るための
データと、その走査電極を図10の駆動方法で書き換え終
わったかを知るためのデータとの区別が十分でなく、そ
のため走査電極の書き換えを終わる前に再びその走査電
極に入力があると、その画素を書き換える予定が消され
たり、逆にその走査電極を書き換え終わったのにその画
素を書き換える予定がなかなか消えなかったりした。
【0021】本発明はこの様な問題点に対してなされた
ものであり、書き換えるべき走査電極を知るためのメモ
リとその走査電極の書き換えの終了を知るためのメモリ
との2つのメモリを持ち、書き換え予定のある走査電極
だけを選択して画素を書き換えるようにした上述の表示
制御方法を実現するのに適した表示制御装置を提供する
ことを目的としている。
ものであり、書き換えるべき走査電極を知るためのメモ
リとその走査電極の書き換えの終了を知るためのメモリ
との2つのメモリを持ち、書き換え予定のある走査電極
だけを選択して画素を書き換えるようにした上述の表示
制御方法を実現するのに適した表示制御装置を提供する
ことを目的としている。
【0022】
【課題を解決するための手段】この発明は、互いに交差
する方向に配列した複数の走査電極と信号電極との間に
液晶を介在させ、走査電極と信号電極が交差する領域を
画素とし、この画素の状態を変化させることによって各
種の内容を表示する液晶パネルにおいて、画素の状態を
1画素毎に表示データとして記憶する表示データ記憶手
段と、画素に表示させるべき状態と既に表示させた状態
とに変化があるか否かを複数の画素群毎に同異データと
して記憶する同異データ記憶手段と、画素に表示させる
べき状態と既に表示させた状態とに変化があるか否かを
複数の走査電極群毎に識別データとして記憶する識別デ
ータ記憶手段とを備え、識別データ記憶手段は、次にど
の走査電極群を選択すべきかを知るためのデータ選択用
記憶部と、対応する画素の同異データを消去してよいか
否かを知るためのデータ消去用記憶部からなり、データ
選択用記憶部とデータ消去用記憶部は、対応する画素の
状態が変化する毎に表示に変化がある旨の記憶内容に書
換えられ、その後、データ選択用記憶部は、対応する走
査電極群が読み出し開始される時に表示に変化がない旨
の記憶内容に書換えられ、データ消去用記憶部は、対応
する走査電極群の読み出し終了した時にデータ選択用記
憶部と同じ記憶内容に書換えられることを特徴とする液
晶パネルの表示制御装置である。
する方向に配列した複数の走査電極と信号電極との間に
液晶を介在させ、走査電極と信号電極が交差する領域を
画素とし、この画素の状態を変化させることによって各
種の内容を表示する液晶パネルにおいて、画素の状態を
1画素毎に表示データとして記憶する表示データ記憶手
段と、画素に表示させるべき状態と既に表示させた状態
とに変化があるか否かを複数の画素群毎に同異データと
して記憶する同異データ記憶手段と、画素に表示させる
べき状態と既に表示させた状態とに変化があるか否かを
複数の走査電極群毎に識別データとして記憶する識別デ
ータ記憶手段とを備え、識別データ記憶手段は、次にど
の走査電極群を選択すべきかを知るためのデータ選択用
記憶部と、対応する画素の同異データを消去してよいか
否かを知るためのデータ消去用記憶部からなり、データ
選択用記憶部とデータ消去用記憶部は、対応する画素の
状態が変化する毎に表示に変化がある旨の記憶内容に書
換えられ、その後、データ選択用記憶部は、対応する走
査電極群が読み出し開始される時に表示に変化がない旨
の記憶内容に書換えられ、データ消去用記憶部は、対応
する走査電極群の読み出し終了した時にデータ選択用記
憶部と同じ記憶内容に書換えられることを特徴とする液
晶パネルの表示制御装置である。
【0023】
【作用】この発明によれば、ある走査電極群が選択され
る時に、対応するデータ選択用記憶部の識別データが
「表示に変化無し」の記憶内容に書換えられてから、デ
ータ消去用記憶部がデータ選択用記憶部と同じ記憶内容
に書換えられるまでの間に、その走査電極群に対応する
入力データが再び送られてきた時には、 (1)その入力データに変化したデータが含まれていた
場合、データ選択用記憶部とデータ消去用記憶部との2
つの識別データは「表示に変化有り」の記憶内容に書換
えられ、その走査電極群の選択が終了しても、データ消
去用記憶部の識別データは「表示に変化無し」の記憶内
容に書換えられることはない。
る時に、対応するデータ選択用記憶部の識別データが
「表示に変化無し」の記憶内容に書換えられてから、デ
ータ消去用記憶部がデータ選択用記憶部と同じ記憶内容
に書換えられるまでの間に、その走査電極群に対応する
入力データが再び送られてきた時には、 (1)その入力データに変化したデータが含まれていた
場合、データ選択用記憶部とデータ消去用記憶部との2
つの識別データは「表示に変化有り」の記憶内容に書換
えられ、その走査電極群の選択が終了しても、データ消
去用記憶部の識別データは「表示に変化無し」の記憶内
容に書換えられることはない。
【0024】(2)その入力データに変化したデータが
含まれていない場合、データ選択用記憶部とデータ消去
用記憶部との2つの識別データの記憶内容は変化せず、
その走査電極群の選択が終了したら、データ消去用記憶
部の識別データは「表示に変化無し」の記憶内容に書換
えられる。
含まれていない場合、データ選択用記憶部とデータ消去
用記憶部との2つの識別データの記憶内容は変化せず、
その走査電極群の選択が終了したら、データ消去用記憶
部の識別データは「表示に変化無し」の記憶内容に書換
えられる。
【0025】次に、その走査電極に対応する入力データ
が再び送られてきた時、 (1)データ消去用記憶部の識別データが「表示に変化
有り」の記憶内容であれば、記録されている同異データ
と新たな同異データがまとめて(とちらかのデータが
「表示に変化有り」なら「表示に変化有り」のデータ
が)記録される。
が再び送られてきた時、 (1)データ消去用記憶部の識別データが「表示に変化
有り」の記憶内容であれば、記録されている同異データ
と新たな同異データがまとめて(とちらかのデータが
「表示に変化有り」なら「表示に変化有り」のデータ
が)記録される。
【0026】(2)データ消去用記憶部の識別データが
「表示に変化無し」の記憶内容であれば、記憶されてい
る同異データは消され、新たな同異データが記憶され
る。
「表示に変化無し」の記憶内容であれば、記憶されてい
る同異データは消され、新たな同異データが記憶され
る。
【0027】これで、ある走査電極群に含まれる同異デ
ータは、その走査電極群の同異データが完全に読み出し
終わるまでは消される事はない。また、その走査電極群
の同異データが完全に読み出し終われば、次にその走査
電極群の変化しないデータが入力された時、その走査電
極群に含まれる同異データは消される。
ータは、その走査電極群の同異データが完全に読み出し
終わるまでは消される事はない。また、その走査電極群
の同異データが完全に読み出し終われば、次にその走査
電極群の変化しないデータが入力された時、その走査電
極群に含まれる同異データは消される。
【0028】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【0029】図2は本実施例で使われるFLCパネル1
の概略的な構成を示す断面図であり、走査電極L及び信
号電極Sが各16本になった以外は図31のFLCパネル26
と変わらないのでその説明はここでは省略する。なお、
本実施例のFLCパネル1では配向膜としてポリイミド
をラビング処理して用いており、強誘電性液晶としてメ
ルク社製のZLI−4237/000 が用いられている。
の概略的な構成を示す断面図であり、走査電極L及び信
号電極Sが各16本になった以外は図31のFLCパネル26
と変わらないのでその説明はここでは省略する。なお、
本実施例のFLCパネル1では配向膜としてポリイミド
をラビング処理して用いており、強誘電性液晶としてメ
ルク社製のZLI−4237/000 が用いられている。
【0030】図3は上述した16×16の単純マトリックス
構成のFLCパネル1の走査電極Lに走査側駆動回路11
が接続され、信号電極Sに信号側駆動回路12が接続され
たFLCD4の構成を示す平面図である。走査電極Lの
各々は符号Lに添字i(i=0〜F)を付加して区別
し、信号電極Sの各々は符号j(j=0〜F)を付加し
て区別している。
構成のFLCパネル1の走査電極Lに走査側駆動回路11
が接続され、信号電極Sに信号側駆動回路12が接続され
たFLCD4の構成を示す平面図である。走査電極Lの
各々は符号Lに添字i(i=0〜F)を付加して区別
し、信号電極Sの各々は符号j(j=0〜F)を付加し
て区別している。
【0031】図1は上述のFLCD4を用いた表示シス
テムの構成を概略的に示すブロック図である。この表示
システムの構成は、基本的には図30に示した従来の表示
システムと同じであり、画像表示に必要な情報をパーソ
ナルコンピュータ2からCRTディスプレイ3へ出力さ
れている従来例と同じ図4のデジタル信号から得、この
デジタル信号を表示制御装置13でFLCD4で画像表示
をさせるための信号に変換し、この変換信号によってF
LCD4で画像表示が行われる。
テムの構成を概略的に示すブロック図である。この表示
システムの構成は、基本的には図30に示した従来の表示
システムと同じであり、画像表示に必要な情報をパーソ
ナルコンピュータ2からCRTディスプレイ3へ出力さ
れている従来例と同じ図4のデジタル信号から得、この
デジタル信号を表示制御装置13でFLCD4で画像表示
をさせるための信号に変換し、この変換信号によってF
LCD4で画像表示が行われる。
【0032】図5及び図6は、図4の (3) 及び (5)
に示すこのデジタル信号の表示データDataをマトリ
ックス状にして示したデータ図である。ところで、この
デジタル信号は9×8画素分しかないが、図3で示した
FLCパネル1の16×16画素全部でデータを表示でき
る。その理由は、FLCパネル1の16×16画素は走査電
極L0〜L7と信号電極S0〜S7からなる表示部分0
と、走査電極L0〜L7と信号電極S8〜SFからなる
表示部分1と、走査電極L8〜LFと信号電極S0〜S
7からなる表示部分2と、走査電極L8〜LFと信号電
極S8〜SFからなる表示部分3との4つの表示部分に
仮想的に分割され、図5及び図6に示すように、入力さ
れる9×8画素分のデジタル信号の第0番目の水平走査
区分のデータで、それに続く第1〜第8番目の水平走査
区分のデータが前記表示部分0〜3のどれに対応するか
を指示されているからである。
に示すこのデジタル信号の表示データDataをマトリ
ックス状にして示したデータ図である。ところで、この
デジタル信号は9×8画素分しかないが、図3で示した
FLCパネル1の16×16画素全部でデータを表示でき
る。その理由は、FLCパネル1の16×16画素は走査電
極L0〜L7と信号電極S0〜S7からなる表示部分0
と、走査電極L0〜L7と信号電極S8〜SFからなる
表示部分1と、走査電極L8〜LFと信号電極S0〜S
7からなる表示部分2と、走査電極L8〜LFと信号電
極S8〜SFからなる表示部分3との4つの表示部分に
仮想的に分割され、図5及び図6に示すように、入力さ
れる9×8画素分のデジタル信号の第0番目の水平走査
区分のデータで、それに続く第1〜第8番目の水平走査
区分のデータが前記表示部分0〜3のどれに対応するか
を指示されているからである。
【0033】即ち、図5及び図6に従って説明すれば、
第0番目の水平走査区分の第3データが「明」(斜線が
ないデータ)で第7データが「明」なら(図5はこれに
相当する)次に続く第1〜第8番目の水平走査区分のデ
ータは表示部分0に対応し、第0番目の水平走査区分の
第3データが「明」で第7データが「暗」(斜線がある
データ)なら次に続く第1〜第8番目の水平走査区分の
データは表示部分1に対応し、第0番目の水平走査区分
の第3データが「暗」で第7データが「明」なら(図6
はこれに相当する)次に続く第1〜第8番目の水平走査
区分のデータは表示部分2に対応し、第0番目の水平走
査区分の第3データが「暗」で第7データが「暗」なら
次に続く第1〜第8番目の水平走査区分のデータは表示
部分3に対応する。
第0番目の水平走査区分の第3データが「明」(斜線が
ないデータ)で第7データが「明」なら(図5はこれに
相当する)次に続く第1〜第8番目の水平走査区分のデ
ータは表示部分0に対応し、第0番目の水平走査区分の
第3データが「明」で第7データが「暗」(斜線がある
データ)なら次に続く第1〜第8番目の水平走査区分の
データは表示部分1に対応し、第0番目の水平走査区分
の第3データが「暗」で第7データが「明」なら(図6
はこれに相当する)次に続く第1〜第8番目の水平走査
区分のデータは表示部分2に対応し、第0番目の水平走
査区分の第3データが「暗」で第7データが「暗」なら
次に続く第1〜第8番目の水平走査区分のデータは表示
部分3に対応する。
【0034】図7は上述の規則に従って上記9×8のデ
ジタル信号から次にFLCパネル1に表示させるべき表
示データDAを記録するための表示メモリの内容を、F
LCパネル1の1画素1画素に対応して16×16のマトリ
ックス状に示したデータ図である。
ジタル信号から次にFLCパネル1に表示させるべき表
示データDAを記録するための表示メモリの内容を、F
LCパネル1の1画素1画素に対応して16×16のマトリ
ックス状に示したデータ図である。
【0035】上記表示メモリには、既にFLCD4に表
示されている図3に示す「ABCD」のデータが16×16
のマトリックス状に記録されていたが、図5に示す表示
データData「E」が表示制御装置13へ入力されたこ
とによって、図7に示す「EBCD」のデータが記録さ
れる。この時の表示メモリのデータの変化をFLCパネ
ル1の1画素1画素に対応して16×16のマトリックス状
に示すと(斜線を施して示したデータが変化したデータ
である。)図8のようになる。
示されている図3に示す「ABCD」のデータが16×16
のマトリックス状に記録されていたが、図5に示す表示
データData「E」が表示制御装置13へ入力されたこ
とによって、図7に示す「EBCD」のデータが記録さ
れる。この時の表示メモリのデータの変化をFLCパネ
ル1の1画素1画素に対応して16×16のマトリックス状
に示すと(斜線を施して示したデータが変化したデータ
である。)図8のようになる。
【0036】本実施例では、上述の表示メモリのデータ
の変化はFLCD4の4画素毎にまとめて(1画素でも
違いがあれば違いがあると)同異メモリへ記録される。
即ち図8の表示メモリのデータの変化は、FLCパネル
1の画素A00・A01・A10・A11, 画素A02・A03・A
12・A13, ・・・, 画素AEE・AEF・AFE・AFFに対応
して4画素毎にまとめられ、同異データDFとして図11
の同異メモリのアドレスAx=00,01,・・・,77 へ記録
される(斜線を施して示したデータが違いがあったデー
タである)。また、上述の表示メモリのデータの変化は
FLCD4の4走査電極毎にまとめて(1画素でも違い
があれば違いがあると)識別メモリへ記録される。即ち
図8の表示メモリのデータの変化は、FLCパネル1の
走査電極L0〜L3,L4〜L7,L8〜LB,LC〜LFに対応して、
図9の識別メモリのアドレスAx=0,1, 2, 3のデ
ータ消去用識別データGDFI(図9でIとある側)と
データ選択用識別データGDFO(図9でOとある側)
へ記録される。
の変化はFLCD4の4画素毎にまとめて(1画素でも
違いがあれば違いがあると)同異メモリへ記録される。
即ち図8の表示メモリのデータの変化は、FLCパネル
1の画素A00・A01・A10・A11, 画素A02・A03・A
12・A13, ・・・, 画素AEE・AEF・AFE・AFFに対応
して4画素毎にまとめられ、同異データDFとして図11
の同異メモリのアドレスAx=00,01,・・・,77 へ記録
される(斜線を施して示したデータが違いがあったデー
タである)。また、上述の表示メモリのデータの変化は
FLCD4の4走査電極毎にまとめて(1画素でも違い
があれば違いがあると)識別メモリへ記録される。即ち
図8の表示メモリのデータの変化は、FLCパネル1の
走査電極L0〜L3,L4〜L7,L8〜LB,LC〜LFに対応して、
図9の識別メモリのアドレスAx=0,1, 2, 3のデ
ータ消去用識別データGDFI(図9でIとある側)と
データ選択用識別データGDFO(図9でOとある側)
へ記録される。
【0037】図12及び図13は表示制御装置13の構成を概
略的に示すブロック図である。この表示制御装置13は、
パーソナルコンピュータ2からのデジタル信号Data
・同期信号HD・VDを受け、それを必要な回路へ入力
データDin・同期信号IVD・IHDとして分配する
インタフェース回路14と、上記FLCパネル1へ次に表
示させるべき表示データDAを記録している表示メモリ
回路15と、その表示メモリ回路15のデータの変化IDF
を4画素毎にまとめ同異データDFとして記録している
同異メモリ回路17と、その表示メモリ回路15のデータの
変化IDFを4走査電極毎にまとめて識別データIGD
F・OGDFとして記録している識別メモリ回路16と、
これら3つのメモリ回路15,16,17へ入力データを書き込
むアドレスIACx・IASxを制御する入力制御回路
18と、これら3つのメモリ回路15,16,17からFLCD4
へ出力すべきデータのアドレスOACx・OASx・O
AGxを制御する出力制御回路19及びアドレス回路20
と、表示データDAと同異データDFと駆動モードH/
R−と電圧モードE−/Wと状態データDGDF・RG
DFとアドレスOACxを受け、FLCD4を構成する
走査側駆動回路11及び信号側駆動回路12の動作を制御す
る駆動制御回路21より構成される。
略的に示すブロック図である。この表示制御装置13は、
パーソナルコンピュータ2からのデジタル信号Data
・同期信号HD・VDを受け、それを必要な回路へ入力
データDin・同期信号IVD・IHDとして分配する
インタフェース回路14と、上記FLCパネル1へ次に表
示させるべき表示データDAを記録している表示メモリ
回路15と、その表示メモリ回路15のデータの変化IDF
を4画素毎にまとめ同異データDFとして記録している
同異メモリ回路17と、その表示メモリ回路15のデータの
変化IDFを4走査電極毎にまとめて識別データIGD
F・OGDFとして記録している識別メモリ回路16と、
これら3つのメモリ回路15,16,17へ入力データを書き込
むアドレスIACx・IASxを制御する入力制御回路
18と、これら3つのメモリ回路15,16,17からFLCD4
へ出力すべきデータのアドレスOACx・OASx・O
AGxを制御する出力制御回路19及びアドレス回路20
と、表示データDAと同異データDFと駆動モードH/
R−と電圧モードE−/Wと状態データDGDF・RG
DFとアドレスOACxを受け、FLCD4を構成する
走査側駆動回路11及び信号側駆動回路12の動作を制御す
る駆動制御回路21より構成される。
【0038】以下、表示メモリ回路15に図3の「ABC
D」の表示状態が記録されている時にパーソナルコンピ
ュータ2から図5に示すデジタル信号Dataと図4に
示す同期信号HD・VDとクロックCLKがインタフェ
ース回路14へ入力されたものとする。また、飛び越し走
査は4:1で走査電極L0, L4, L8, LC、L1,
L5, L9, LD、L2, L6, LA, LE、L3, L
7, LB, LFの順に行い、1本の走査電極へN:1の
飛び越し走査の駆動方法で選択電圧を印加したら、2本
の走査電極へ特開昭64-59389号公報による駆動方法(以
下、この駆動方法を図10の駆動方法という)で選択電圧
を印加するものとして、表示制御回路13の動作を説明す
る。
D」の表示状態が記録されている時にパーソナルコンピ
ュータ2から図5に示すデジタル信号Dataと図4に
示す同期信号HD・VDとクロックCLKがインタフェ
ース回路14へ入力されたものとする。また、飛び越し走
査は4:1で走査電極L0, L4, L8, LC、L1,
L5, L9, LD、L2, L6, LA, LE、L3, L
7, LB, LFの順に行い、1本の走査電極へN:1の
飛び越し走査の駆動方法で選択電圧を印加したら、2本
の走査電極へ特開昭64-59389号公報による駆動方法(以
下、この駆動方法を図10の駆動方法という)で選択電圧
を印加するものとして、表示制御回路13の動作を説明す
る。
【0039】なお、インタフェース回路14からは、入力
データDinと同期信号IHD・IVDとクロックIC
Kが入力制御回路18へ出力される。
データDinと同期信号IHD・IVDとクロックIC
Kが入力制御回路18へ出力される。
【0040】図14は入力側の動作を説明するためのもの
であり、図14において、(1)は表示メモリ回路15へ入
力される入力データDinであり、 (2) はそのデータ
Dinが表示メモリ回路15で直/並列変換されたデータ
PDinであり、 (3) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スIACxであり、 (4) は表示メモリ回路15・同異メ
モリ回路17へ入力される入力列アドレスIASxであ
り、 (5) は表示メモリ回路15・識別メモリ回路16・同
異メモリ回路17へ入力される入力側の読み出し制御信号
IRE−であり、(6) は制御信号IRE−で表示メモ
リ回路15で読み出されたデータIRDAであり、 (7)
は表示メモリ回路15・識別メモリ回路16・同異メモリ回
路17へ入力される入力側の書込み制御信号IWE−であ
り、 (8) はデータPDinとデータIRDAの排他的
論理和(即ち両データの違い)であり、 (9) は識別メ
モリ回路16からデータ消去用識別データGDFIを読み
出す制御信号IGRE−であり、 (10) は読み出された
データ消去用識別データIGDFである。
であり、図14において、(1)は表示メモリ回路15へ入
力される入力データDinであり、 (2) はそのデータ
Dinが表示メモリ回路15で直/並列変換されたデータ
PDinであり、 (3) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スIACxであり、 (4) は表示メモリ回路15・同異メ
モリ回路17へ入力される入力列アドレスIASxであ
り、 (5) は表示メモリ回路15・識別メモリ回路16・同
異メモリ回路17へ入力される入力側の読み出し制御信号
IRE−であり、(6) は制御信号IRE−で表示メモ
リ回路15で読み出されたデータIRDAであり、 (7)
は表示メモリ回路15・識別メモリ回路16・同異メモリ回
路17へ入力される入力側の書込み制御信号IWE−であ
り、 (8) はデータPDinとデータIRDAの排他的
論理和(即ち両データの違い)であり、 (9) は識別メ
モリ回路16からデータ消去用識別データGDFIを読み
出す制御信号IGRE−であり、 (10) は読み出された
データ消去用識別データIGDFである。
【0041】入力制御回路18では、入力データDinの
第0の水平走査区分の第3データが「明」なので、続く
入力データDinの第1の水平走査区分がメモリの行ア
ドレスACx=0へ記録され、第2の水平走査区分がメ
モリの行アドレスACx=1へ記録され、以下同様に第
3〜第7の水平走査区分がメモリの対応行アドレスへ記
録され、さらに第8の水平走査区分がメモリの行アドレ
スACx=7へ記録されるように、アドレスIACxが
表示メモリ回路15・識別メモリ回路16・同異メモリ回路
17へ出力される。また、入力データDinの第0の水平
走査区分の第7データが「明」なので、水平同期信号I
HDに続く入力データDinの第0・第1データがメモ
リの列アドレスASx=0へ記録され、第2・第3デー
タがメモリの列アドレスASx=1へ記録され、第4・
第5データがメモリの列アドレスASx=2へ記録さ
れ、第6・第7データがメモリの列アドレスASx=3
へ記録されるように、アドレスIASxが表示メモリ回
路15・同異メモリ回路17へ出力される。
第0の水平走査区分の第3データが「明」なので、続く
入力データDinの第1の水平走査区分がメモリの行ア
ドレスACx=0へ記録され、第2の水平走査区分がメ
モリの行アドレスACx=1へ記録され、以下同様に第
3〜第7の水平走査区分がメモリの対応行アドレスへ記
録され、さらに第8の水平走査区分がメモリの行アドレ
スACx=7へ記録されるように、アドレスIACxが
表示メモリ回路15・識別メモリ回路16・同異メモリ回路
17へ出力される。また、入力データDinの第0の水平
走査区分の第7データが「明」なので、水平同期信号I
HDに続く入力データDinの第0・第1データがメモ
リの列アドレスASx=0へ記録され、第2・第3デー
タがメモリの列アドレスASx=1へ記録され、第4・
第5データがメモリの列アドレスASx=2へ記録さ
れ、第6・第7データがメモリの列アドレスASx=3
へ記録されるように、アドレスIASxが表示メモリ回
路15・同異メモリ回路17へ出力される。
【0042】表示メモリ回路15では、制御信号IRE−
によりメモリのアドレスIACx・アドレスIASxで
指定されたアドレスから記憶されていたデータIRDA
が読み出され、その後制御信号IWE−により入力デー
タDinが並列化されたデータPDinがメモリの同じ
アドレスへ記憶される。また、データIRDAとデータ
PDinの排他的論理和(データIRDAとデータPD
inとの間で変化があったか)の論理和(並列化したデ
ータのどちらかでも変化が有れば変化が有ったと)ID
Fが識別メモリ回路16・同異メモリ回路17へ出力され
る。
によりメモリのアドレスIACx・アドレスIASxで
指定されたアドレスから記憶されていたデータIRDA
が読み出され、その後制御信号IWE−により入力デー
タDinが並列化されたデータPDinがメモリの同じ
アドレスへ記憶される。また、データIRDAとデータ
PDinの排他的論理和(データIRDAとデータPD
inとの間で変化があったか)の論理和(並列化したデ
ータのどちらかでも変化が有れば変化が有ったと)ID
Fが識別メモリ回路16・同異メモリ回路17へ出力され
る。
【0043】識別メモリ回路16では、制御信号IGRE
−によりアドレスIACx=0, 4, 8, Cの最初にメ
モリからデータ消去用識別データGDFIが読み出され
同異メモリ回路17へ出力される。また、制御信号IRE
−によりアドレスIACx=0〜3に対応してアドレス
Ax=0から、アドレスIACx=4〜7に対応してア
ドレスAx=1から、アドレスIACx=8〜Bに対応
してアドレスAx=2から、アドレスIACx=C〜F
に対応してアドレスAx=3からデータ消去用識別デー
タGDFIとデータ選択用識別データGDFOが読み出
される。(つまりこのメモリは2bit構成である。)
また、データ消去用識別データGDFIとデータ選択用
識別データGDFOは個別に変移データIDFとの論理
和(どちらかのデータでも「表示に変化有り」なら「表
示に変化有り」と)が取られた後、制御信号IWE−に
よりメモリの同じアドレスへ記録される。
−によりアドレスIACx=0, 4, 8, Cの最初にメ
モリからデータ消去用識別データGDFIが読み出され
同異メモリ回路17へ出力される。また、制御信号IRE
−によりアドレスIACx=0〜3に対応してアドレス
Ax=0から、アドレスIACx=4〜7に対応してア
ドレスAx=1から、アドレスIACx=8〜Bに対応
してアドレスAx=2から、アドレスIACx=C〜F
に対応してアドレスAx=3からデータ消去用識別デー
タGDFIとデータ選択用識別データGDFOが読み出
される。(つまりこのメモリは2bit構成である。)
また、データ消去用識別データGDFIとデータ選択用
識別データGDFOは個別に変移データIDFとの論理
和(どちらかのデータでも「表示に変化有り」なら「表
示に変化有り」と)が取られた後、制御信号IWE−に
よりメモリの同じアドレスへ記録される。
【0044】同異メモリ回路17では、制御信号IRE−
によりメモリのアドレスIACx・IASxに対応した
アドレス(アドレスIACx=0・1に対応してアドレ
スACx=0、アドレスIACx=2・3に対応してア
ドレスACx=1、…、アドレスIACx=E・Fに対
応してアドレスACx=7、またアドレスIASx=0
・1とアドレスIASx=8・9に対応してアドレスA
Sx=0、アドレスIASx=2・3とアドレスIAS
x=A・Bに対応してアドレスASx=1、アドレスI
ASx=4・5とアドレスIASx=C・Dに対応して
アドレスASx=2、アドレスIASx=6・7とアド
レスIASx=E・Fに対応してアドレスASx=3)
から同異データ(このメモリはIASx=0〜7に対応
するbitとIASx=8〜Fに対応するbitの2b
it構成である)が読み出され、読み出された同異デー
タとデータ消去用識別データIGDFとは個別に論理積
(両方のデータが「表示に変化有り」なら「表示に変化
有り」と)が取られた後、変移データIDFと個別に論
理和(どちらかのデータが「表示に変化有り」なら「表
示に変化有り」と)が取られ、制御信号IWE−により
メモリの同じアドレスへ個別に同異データとして記録さ
れる。
によりメモリのアドレスIACx・IASxに対応した
アドレス(アドレスIACx=0・1に対応してアドレ
スACx=0、アドレスIACx=2・3に対応してア
ドレスACx=1、…、アドレスIACx=E・Fに対
応してアドレスACx=7、またアドレスIASx=0
・1とアドレスIASx=8・9に対応してアドレスA
Sx=0、アドレスIASx=2・3とアドレスIAS
x=A・Bに対応してアドレスASx=1、アドレスI
ASx=4・5とアドレスIASx=C・Dに対応して
アドレスASx=2、アドレスIASx=6・7とアド
レスIASx=E・Fに対応してアドレスASx=3)
から同異データ(このメモリはIASx=0〜7に対応
するbitとIASx=8〜Fに対応するbitの2b
it構成である)が読み出され、読み出された同異デー
タとデータ消去用識別データIGDFとは個別に論理積
(両方のデータが「表示に変化有り」なら「表示に変化
有り」と)が取られた後、変移データIDFと個別に論
理和(どちらかのデータが「表示に変化有り」なら「表
示に変化有り」と)が取られ、制御信号IWE−により
メモリの同じアドレスへ個別に同異データとして記録さ
れる。
【0045】以上の動作により、表示メモリ回路15には
図7の「EBCD」のデータが記録され、識別メモリ回
路16には図9のデータが記録され、同異メモリ回路17に
は図11のデータが記録される。
図7の「EBCD」のデータが記録され、識別メモリ回
路16には図9のデータが記録され、同異メモリ回路17に
は図11のデータが記録される。
【0046】図15は出力側の動作を説明するためのもの
であり、図15において、(1)は出力制御回路19からア
ドレス回路20を通って表示メモリ回路15・同異メモリ回
路17・駆動制御回路21へ入力される出力行アドレスOA
Cxであり、 (2) は出力側制御回路19から駆動制御回
路21へ出力される駆動モード信号H/R−であり、
(3) は出力側制御回路19から駆動制御回路21へ出力さ
れる電圧モード信号E−/Wであり、 (4) は識別メモ
リ回路16から駆動制御回路21へ出力されるN:1の飛び
越し走査駆動用の状態データRGDFであり、 (5) は
識別メモリ回路16から駆動制御回路21へ出力される図10
の駆動方法用の状態データDGDFであり、(6) は表
示メモリ回路15から駆動制御回路21へ出力される表示デ
ータDAであり、 (7) は同異メモリ回路17から駆動制
御回路21へ出力される同異データDFであり、 (8) は
出力側の動作のパターンを示すものである。
であり、図15において、(1)は出力制御回路19からア
ドレス回路20を通って表示メモリ回路15・同異メモリ回
路17・駆動制御回路21へ入力される出力行アドレスOA
Cxであり、 (2) は出力側制御回路19から駆動制御回
路21へ出力される駆動モード信号H/R−であり、
(3) は出力側制御回路19から駆動制御回路21へ出力さ
れる電圧モード信号E−/Wであり、 (4) は識別メモ
リ回路16から駆動制御回路21へ出力されるN:1の飛び
越し走査駆動用の状態データRGDFであり、 (5) は
識別メモリ回路16から駆動制御回路21へ出力される図10
の駆動方法用の状態データDGDFであり、(6) は表
示メモリ回路15から駆動制御回路21へ出力される表示デ
ータDAであり、 (7) は同異メモリ回路17から駆動制
御回路21へ出力される同異データDFであり、 (8) は
出力側の動作のパターンを示すものである。
【0047】図16及び図17は図15の (8) のパターンA
1を詳しく説明するための説明図であり、図18及び図19
は図15の (8) のパターンB1を詳しく説明するための
説明図であり、図20及び図21は図15の (8) のパターン
C1を詳しく説明するための説明図であり、図22及び図
23は図15の (8) のパターンA2に続くべきパターンB
11を詳しく説明するための説明図である。
1を詳しく説明するための説明図であり、図18及び図19
は図15の (8) のパターンB1を詳しく説明するための
説明図であり、図20及び図21は図15の (8) のパターン
C1を詳しく説明するための説明図であり、図22及び図
23は図15の (8) のパターンA2に続くべきパターンB
11を詳しく説明するための説明図である。
【0048】図16・図18・図20・図22において、(1)
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスOASxであり、
(2)は出力制御回路19からアドレス回路20を通って識別
メモリ回路16へ出力する出力群アドレスOAG0.1 を
N:1の飛び越し走査用のアドレスRAC2.3 側へ切り
換えるための切り替え信号D/R−であり、 (3) は識
別メモリ回路16から読み出したデータ選択用識別データ
GDFIをN:1の飛び越し走査駆動用の状態データR
GDFとして保持するためのタイミング信号RGRP−
であり、 (4) はどのアドレスのデータ消去用識別デー
タGDFIの状態をデータ選択用識別データGDFOの
状態と同じくするかを示す出力群アドレスOAG0.1 を
アドレスHAC2.3 側へ切り換えるための切り替え信号
H−/Dであり、 (5) はデータ消去用識別データGD
FIの状態をデータ選択用識別データGDFOの状態と
同じくするためのタイミングパルスHGW−であり、
(6) はデータ選択用識別データGDFOを図10の駆動
方法用の状態データDGDFとして保持するためのタイ
ミング信号DGRP−であり、 (7) はデータ選択用識
別データGDFOの状態を「表示に変化無し」の状態へ
書き換えるためのタイミング信号DGW−であり、
(8) はN:1の飛び越し走査用のアドレスRACxを
変化させるためのタイミングパルスRCEであり、
(9) はそのN:1の飛び越し走査用のアドレスRAC
xであり、 (10) は出力側制御回路19に入力された識別
メモリ回路16内でデータ選択用識別データGDFOとし
て表現されている識別データOGDFを調べるためのア
ドレスDAC2.3 の変化をタイミングパルスDCGがハ
イの時だけ認めるタイミングパルスGCR−であり、
(11) はそのアドレスDAC2.3 を強制的に変化させる
タイミングパルスDSP−であり、 (12) はタイミング
パルスDCGがハイかローかに依らずそのアドレスDA
C2.3 の変化を認めるタイミングパルスDSGであり、
(13) はそのアドレスDAC2.3 であり、 (14) は出力
側制御回路19から駆動制御回路21へ出力される駆動モー
ド信号H/R−である。
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスOASxであり、
(2)は出力制御回路19からアドレス回路20を通って識別
メモリ回路16へ出力する出力群アドレスOAG0.1 を
N:1の飛び越し走査用のアドレスRAC2.3 側へ切り
換えるための切り替え信号D/R−であり、 (3) は識
別メモリ回路16から読み出したデータ選択用識別データ
GDFIをN:1の飛び越し走査駆動用の状態データR
GDFとして保持するためのタイミング信号RGRP−
であり、 (4) はどのアドレスのデータ消去用識別デー
タGDFIの状態をデータ選択用識別データGDFOの
状態と同じくするかを示す出力群アドレスOAG0.1 を
アドレスHAC2.3 側へ切り換えるための切り替え信号
H−/Dであり、 (5) はデータ消去用識別データGD
FIの状態をデータ選択用識別データGDFOの状態と
同じくするためのタイミングパルスHGW−であり、
(6) はデータ選択用識別データGDFOを図10の駆動
方法用の状態データDGDFとして保持するためのタイ
ミング信号DGRP−であり、 (7) はデータ選択用識
別データGDFOの状態を「表示に変化無し」の状態へ
書き換えるためのタイミング信号DGW−であり、
(8) はN:1の飛び越し走査用のアドレスRACxを
変化させるためのタイミングパルスRCEであり、
(9) はそのN:1の飛び越し走査用のアドレスRAC
xであり、 (10) は出力側制御回路19に入力された識別
メモリ回路16内でデータ選択用識別データGDFOとし
て表現されている識別データOGDFを調べるためのア
ドレスDAC2.3 の変化をタイミングパルスDCGがハ
イの時だけ認めるタイミングパルスGCR−であり、
(11) はそのアドレスDAC2.3 を強制的に変化させる
タイミングパルスDSP−であり、 (12) はタイミング
パルスDCGがハイかローかに依らずそのアドレスDA
C2.3 の変化を認めるタイミングパルスDSGであり、
(13) はそのアドレスDAC2.3 であり、 (14) は出力
側制御回路19から駆動制御回路21へ出力される駆動モー
ド信号H/R−である。
【0049】図17・図19・図21・図23において、(1)
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスOASxであり、
(2)は識別データOGDFを調べるためのアドレスDA
C2.3 を1走査電極群のデータを読み出し終わるまで保
持するためのタイミングパルスHCKであり、 (3)は
その保持した図10の駆動方法用のアドレスHAC2.3 で
あり、 (4) は識別メモリ回路16へ入力するために切り
替え信号D/R−により(アドレスRAC2.3とアドレ
スHAC2.3 を切り替え信号H−/Dにより切り替え
た)アドレスとアドレスRAC2.3 を切り替えて作った
出力群アドレスOAG0.1 であり、 (5)は識別メモリ
回路16から入力されるデータ選択用識別データOGDF
の状態が「表示に変化無し」の時アドレスDAC2.3 を
変化させるためのタイミングパルスDCGであり、
(6) は走査電極L0〜L3, L4〜L7, L8〜LB,
LC〜LF毎に画素の表示に変化があったか否かを示
すデータ選択用識別データOGDFであり、 (7) は走
査電極L0〜L3, L4〜L7, L8〜LB, LC〜L
F毎に画素の表示の変化を読み終わったか否かを示すデ
ータ消去用識別データGDFIであり、 (8) は識別メ
モリ回路16から読み出したN:1の飛び越し走査駆動用
の状態データRGDFであり、 (9) は識別メモリ回路
16から読み出した図10の駆動方法用の状態データDGD
Fであり、 (10) は出力側制御回路19から駆動制御回路
21へ出力される電圧モード信号E−/Wであり、 (11)
は図10の駆動方法用の第一の下位アドレスDAC0であ
り、 (12) は図10の駆動方法用の第二の下位アドレスD
AC1であり、 (13) はアドレスHAC2.3 とDAC0.
1 からなる図10の駆動方法用のアドレスHACxであ
り、 (14) は出力制御回路19からアドレス回路20を通っ
て表示メモリ回路15・同異メモリ回路17・駆動制御回路
21へ出力される出力行アドレスOACxである。
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスOASxであり、
(2)は識別データOGDFを調べるためのアドレスDA
C2.3 を1走査電極群のデータを読み出し終わるまで保
持するためのタイミングパルスHCKであり、 (3)は
その保持した図10の駆動方法用のアドレスHAC2.3 で
あり、 (4) は識別メモリ回路16へ入力するために切り
替え信号D/R−により(アドレスRAC2.3とアドレ
スHAC2.3 を切り替え信号H−/Dにより切り替え
た)アドレスとアドレスRAC2.3 を切り替えて作った
出力群アドレスOAG0.1 であり、 (5)は識別メモリ
回路16から入力されるデータ選択用識別データOGDF
の状態が「表示に変化無し」の時アドレスDAC2.3 を
変化させるためのタイミングパルスDCGであり、
(6) は走査電極L0〜L3, L4〜L7, L8〜LB,
LC〜LF毎に画素の表示に変化があったか否かを示
すデータ選択用識別データOGDFであり、 (7) は走
査電極L0〜L3, L4〜L7, L8〜LB, LC〜L
F毎に画素の表示の変化を読み終わったか否かを示すデ
ータ消去用識別データGDFIであり、 (8) は識別メ
モリ回路16から読み出したN:1の飛び越し走査駆動用
の状態データRGDFであり、 (9) は識別メモリ回路
16から読み出した図10の駆動方法用の状態データDGD
Fであり、 (10) は出力側制御回路19から駆動制御回路
21へ出力される電圧モード信号E−/Wであり、 (11)
は図10の駆動方法用の第一の下位アドレスDAC0であ
り、 (12) は図10の駆動方法用の第二の下位アドレスD
AC1であり、 (13) はアドレスHAC2.3 とDAC0.
1 からなる図10の駆動方法用のアドレスHACxであ
り、 (14) は出力制御回路19からアドレス回路20を通っ
て表示メモリ回路15・同異メモリ回路17・駆動制御回路
21へ出力される出力行アドレスOACxである。
【0050】そこで、図15のパターンA1の(A2の3
パターン前はB8という時間間隔で)2〜11パターン前
に、表示メモリ回路15へ図7の「EBCD」のデータ
が、識別メモリ回路16へ図9のデータが、同異メモリ回
路17へ図11のデータが記録されたものとして、以下出力
側の動作の説明を続ける。
パターン前はB8という時間間隔で)2〜11パターン前
に、表示メモリ回路15へ図7の「EBCD」のデータ
が、識別メモリ回路16へ図9のデータが、同異メモリ回
路17へ図11のデータが記録されたものとして、以下出力
側の動作の説明を続ける。
【0051】識別メモリ回路16へ図9のデータが記録さ
れた後、出力群アドレスOAG0.1=0を識別メモリ回
路16へ出力しデータ選択用識別データOGDFを調べる
と「表示に変化有り」なのでアドレスDAC2.3 =0の
まま変化せず、そのまま図16・図17のパターンA1の時
間となる。
れた後、出力群アドレスOAG0.1=0を識別メモリ回
路16へ出力しデータ選択用識別データOGDFを調べる
と「表示に変化有り」なのでアドレスDAC2.3 =0の
まま変化せず、そのまま図16・図17のパターンA1の時
間となる。
【0052】以下、図15のパターン(8)に示された各
パターンについて説明する。 (A1)パターンA1は図16・図17にある様に、最初に
制御信号GCR−をローにしアドレスDAC2.3 の変化
を禁止する。次にN:1の飛び越し走査駆動用のアドレ
スRACxをLDからL2へ変化させ、駆動モードH/
R−をローにしてN:1の飛び越し走査駆動である事を
駆動制御回路21へ入力し、出力行アドレスOACx=L
2を表示メモリ回路15・同異メモリ回路17・駆動制御回
路21へ入力する(この時アドレスDAC1=0とな
る)。
パターンについて説明する。 (A1)パターンA1は図16・図17にある様に、最初に
制御信号GCR−をローにしアドレスDAC2.3 の変化
を禁止する。次にN:1の飛び越し走査駆動用のアドレ
スRACxをLDからL2へ変化させ、駆動モードH/
R−をローにしてN:1の飛び越し走査駆動である事を
駆動制御回路21へ入力し、出力行アドレスOACx=L
2を表示メモリ回路15・同異メモリ回路17・駆動制御回
路21へ入力する(この時アドレスDAC1=0とな
る)。
【0053】次にアドレス切り替え信号D/R−をロー
にして出力群アドレスOAG0.1 をアドレスRAC2.3
側に倒し、G0(走査電極群G0は走査電極L0〜L3
に対応)を識別メモリ回路16へ入力し、群アドレスAG
0.1 =0のデータ選択用識別データGDFO(データ消
去用識別データGDFIを用いる事もできる)を制御信
号RGRP−がローのタイミングで捕らえ、N:1の飛
び越し走査駆動用の状態データRGDFとして駆動制御
回路21へ入力する。次にアドレス切り替え信号H−/D
をローにして出力群アドレスOAG0.1 をアドレスHA
C2.3 側に倒し、Gx(走査電極群Gxは先に図10の駆
動方法用に選んだGxである)を識別メモリ回路16へ入
力し、制御信号HGW−がローのタイミングで群アドレ
スAG0.1 =Gxのデータ消去用識別データGDFIの
状態を群アドレスAG0.1 =Gxのデータ選択用識別デ
ータGDFOの状態と同じくする。同時に制御信号HC
Kの立ち上がりでアドレスDAC2.3 を保持してアドレ
スHAC2.3 とする。
にして出力群アドレスOAG0.1 をアドレスRAC2.3
側に倒し、G0(走査電極群G0は走査電極L0〜L3
に対応)を識別メモリ回路16へ入力し、群アドレスAG
0.1 =0のデータ選択用識別データGDFO(データ消
去用識別データGDFIを用いる事もできる)を制御信
号RGRP−がローのタイミングで捕らえ、N:1の飛
び越し走査駆動用の状態データRGDFとして駆動制御
回路21へ入力する。次にアドレス切り替え信号H−/D
をローにして出力群アドレスOAG0.1 をアドレスHA
C2.3 側に倒し、Gx(走査電極群Gxは先に図10の駆
動方法用に選んだGxである)を識別メモリ回路16へ入
力し、制御信号HGW−がローのタイミングで群アドレ
スAG0.1 =Gxのデータ消去用識別データGDFIの
状態を群アドレスAG0.1 =Gxのデータ選択用識別デ
ータGDFOの状態と同じくする。同時に制御信号HC
Kの立ち上がりでアドレスDAC2.3 を保持してアドレ
スHAC2.3 とする。
【0054】次に出力群アドレスOAG0.1 をアドレス
DAC2.3 側に倒しG0を識別メモリ回路16へ入力し、
群アドレスAG0.1 =0のデータ選択用識別データGD
FO(データ消去用識別データGDFIを用いる事もで
きる)を制御信号DGRP−がローのタイミングで捕ら
え図10の駆動方法用の状態データDGDFとして駆動制
御回路21へ入力する。次いで制御信号DGW−のローの
タイミングで群アドレスAG0.1 =0のデータ選択用識
別データGDFOの状態を「表示に変化無し」の状態と
する。
DAC2.3 側に倒しG0を識別メモリ回路16へ入力し、
群アドレスAG0.1 =0のデータ選択用識別データGD
FO(データ消去用識別データGDFIを用いる事もで
きる)を制御信号DGRP−がローのタイミングで捕ら
え図10の駆動方法用の状態データDGDFとして駆動制
御回路21へ入力する。次いで制御信号DGW−のローの
タイミングで群アドレスAG0.1 =0のデータ選択用識
別データGDFOの状態を「表示に変化無し」の状態と
する。
【0055】次いで制御信号DSP−によりアドレスD
AC2.3 を0から1に強制的に変化させて、出力群アド
レスOAG0.1 =1を識別メモリ回路16へ入力する。そ
して群アドレスAG0.1 =G1のデータ選択用識別デー
タGDFOを識別データOGDFとして出力制御回路19
へ入力し、走査電極群G1が「表示に変化有り」か「表
示に変化無し」か調べる。このデータ選択用識別データ
OGDFが制御信号DCGがハイの時(制御信号DSP
−がローになってから2OASxアドレス期間後に最初
にハイとなる)「表示に変化無し」ならアドレスDAC
2.3 は1から2に変化するが、ここでは図9のアドレス
AG0.1 =G1のデータ選択用識別データGDFOが
「表示に変化有り」なので、アドレスDAC2.3 は1の
ままとなる。
AC2.3 を0から1に強制的に変化させて、出力群アド
レスOAG0.1 =1を識別メモリ回路16へ入力する。そ
して群アドレスAG0.1 =G1のデータ選択用識別デー
タGDFOを識別データOGDFとして出力制御回路19
へ入力し、走査電極群G1が「表示に変化有り」か「表
示に変化無し」か調べる。このデータ選択用識別データ
OGDFが制御信号DCGがハイの時(制御信号DSP
−がローになってから2OASxアドレス期間後に最初
にハイとなる)「表示に変化無し」ならアドレスDAC
2.3 は1から2に変化するが、ここでは図9のアドレス
AG0.1 =G1のデータ選択用識別データGDFOが
「表示に変化有り」なので、アドレスDAC2.3 は1の
ままとなる。
【0056】結局図15にある通り、パターンA1では、
出力行アドレスOACx=L2がアドレス回路20から、
駆動モードH/R−=ローと電圧モードE−/W=ハイ
が出力制御回路19から、OASx=0〜7の変化に合わ
せて走査電極L2の表示データDAが表示メモリ回路15
から、OASx=0〜7の変化に合わせて走査電極L2
の同異データDFが同異メモリ回路17から、N:1の飛
び越し走査駆動用の走査電極群G0の状態データRGD
Fと図10の駆動方法用の走査電極群G0の状態データD
GDFが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
出力行アドレスOACx=L2がアドレス回路20から、
駆動モードH/R−=ローと電圧モードE−/W=ハイ
が出力制御回路19から、OASx=0〜7の変化に合わ
せて走査電極L2の表示データDAが表示メモリ回路15
から、OASx=0〜7の変化に合わせて走査電極L2
の同異データDFが同異メモリ回路17から、N:1の飛
び越し走査駆動用の走査電極群G0の状態データRGD
Fと図10の駆動方法用の走査電極群G0の状態データD
GDFが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
【0057】(B1)パターンB1では図18・図19にあ
る様に、最初に駆動モードH/R−はハイとして図10の
駆動である事を駆動制御回路21へ入力し、電圧モードE
−/Wをローとして駆動制御回路21へ入力し、アドレス
DAC0を0とし、アドレスDAC0.1 とアドレスHA
C2.3 よりなる図10の駆動用のアドレスHACxをL0
とし、出力行アドレスOACx=L0を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
る様に、最初に駆動モードH/R−はハイとして図10の
駆動である事を駆動制御回路21へ入力し、電圧モードE
−/Wをローとして駆動制御回路21へ入力し、アドレス
DAC0を0とし、アドレスDAC0.1 とアドレスHA
C2.3 よりなる図10の駆動用のアドレスHACxをL0
とし、出力行アドレスOACx=L0を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
【0058】その他の信号は変化しないので、結局図15
にある通り、パターンB1では、出力行アドレスOAC
x=L0がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L0の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L0の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB1では、出力行アドレスOAC
x=L0がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L0の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L0の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0059】(B2)パターンB2も図18・図19と同様
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをローのままとして駆動制御回路21へ入力し、アドレ
スDAC0を1とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動用のアドレスHACxをL
1とし、出力行アドレスOACx=L1を表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをローのままとして駆動制御回路21へ入力し、アドレ
スDAC0を1とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動用のアドレスHACxをL
1とし、出力行アドレスOACx=L1を表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
【0060】その他の信号は変化しないので、結局図15
にある通り、パターンB2では、出力行アドレスOAC
x=L1がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L1の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L1の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB2では、出力行アドレスOAC
x=L1がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L1の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L1の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0061】(B3)パターンB3も図18・図19と同様
に、最初に駆動モードH/R−をローにしてN:1の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードE−/Wをローのままとして駆動制御回路21へ
入力し、N:1の飛び越し走査駆動用のアドレスRAC
x=L2を出力行アドレスOACxとして表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードH/R−をローにしてN:1の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードE−/Wをローのままとして駆動制御回路21へ
入力し、N:1の飛び越し走査駆動用のアドレスRAC
x=L2を出力行アドレスOACxとして表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
【0062】その他の信号は変化しないので、結局図15
にある通り、パターンB3では、出力行アドレスOAC
x=L2がアドレス回路20から、駆動モードH/R−=
ローと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L2の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L2の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB3では、出力行アドレスOAC
x=L2がアドレス回路20から、駆動モードH/R−=
ローと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L2の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L2の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0063】(B4)パターンB4も図18・図19と同様
に、最初に駆動モードH/R−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイとして駆動制御回路21へ入力し、アドレスDA
C0を0とし、アドレスDAC0.1 とアドレスHAC2.
3 よりなる図10の駆動用のアドレスHACxをL0と
し、出力行アドレスOACx=L0を表示メモリ回路15
・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードH/R−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイとして駆動制御回路21へ入力し、アドレスDA
C0を0とし、アドレスDAC0.1 とアドレスHAC2.
3 よりなる図10の駆動用のアドレスHACxをL0と
し、出力行アドレスOACx=L0を表示メモリ回路15
・同異メモリ回路17・駆動制御回路21へ入力する。
【0064】その他の信号は変化しないので、結局図15
にある通り、パターンB4では、出力行アドレスOAC
x=L0がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L0の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L0の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB4では、出力行アドレスOAC
x=L0がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L0の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L0の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0065】(B5)パターンB5も図18・図19と同様
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイのままとして駆動制御回路21へ入力し、アドレ
スDAC0を0とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動方法用のアドレスHACx
をL1とし、出力行アドレスOACx=L1を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイのままとして駆動制御回路21へ入力し、アドレ
スDAC0を0とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動方法用のアドレスHACx
をL1とし、出力行アドレスOACx=L1を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【0066】その他の信号は変化しないので、結局図15
にある通り、パターンB5では、出力行アドレスOAC
x=L1がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L1の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L1の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB5では、出力行アドレスOAC
x=L1がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L1の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L1の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G0の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0067】(C1)パターンC1は図20・図21にある
様に、最初に制御信号GCR−をローにしアドレスDA
C2.3 の変化を禁止する。次にN:1の飛び越し走査駆
動用のアドレスRACxをL2からL6へ変化させ、駆
動モードH/R−をローにしてN:1の飛び越し走査駆
動である事を駆動制御回路21へ入力し、出力行アドレス
OACx=L6を表示メモリ回路15・同異メモリ回路17
・駆動制御回路21へ入力する(この時アドレスDAC1
=1となる)。
様に、最初に制御信号GCR−をローにしアドレスDA
C2.3 の変化を禁止する。次にN:1の飛び越し走査駆
動用のアドレスRACxをL2からL6へ変化させ、駆
動モードH/R−をローにしてN:1の飛び越し走査駆
動である事を駆動制御回路21へ入力し、出力行アドレス
OACx=L6を表示メモリ回路15・同異メモリ回路17
・駆動制御回路21へ入力する(この時アドレスDAC1
=1となる)。
【0068】次にアドレス切り替え信号D/R−をロー
にし、出力群アドレスOAG0.1 をアドレスRAC2.3
側に倒し、G1(走査電極群G1は走査電極L4〜L7
に対応)を識別メモリ回路16へ入力し、群アドレスAG
0.1 =1のデータ選択用識別データGDFOを制御信号
RGRP−がローのタイミングで捕らえ、N:1の飛び
越し走査駆動用の状態データRGDFとして駆動制御回
路21へ入力する。
にし、出力群アドレスOAG0.1 をアドレスRAC2.3
側に倒し、G1(走査電極群G1は走査電極L4〜L7
に対応)を識別メモリ回路16へ入力し、群アドレスAG
0.1 =1のデータ選択用識別データGDFOを制御信号
RGRP−がローのタイミングで捕らえ、N:1の飛び
越し走査駆動用の状態データRGDFとして駆動制御回
路21へ入力する。
【0069】その後、制御信号DSGをハイとし、制御
信号DCGがローかハイかに関係なく走査電極群G1の
データ選択用識別データOGDFが「表示に変化有り」
か「表示に変化無し」か調べる。もし「表示に変化無
し」なら、アドレスDAC2.3は1から2に変化する
が、ここでは図9のアドレスAG0.1 =G1のデータ選
択用識別データGDFOが「表示に変化有り」なのでア
ドレスDAC2.3 は1のままとなる。
信号DCGがローかハイかに関係なく走査電極群G1の
データ選択用識別データOGDFが「表示に変化有り」
か「表示に変化無し」か調べる。もし「表示に変化無
し」なら、アドレスDAC2.3は1から2に変化する
が、ここでは図9のアドレスAG0.1 =G1のデータ選
択用識別データGDFOが「表示に変化有り」なのでア
ドレスDAC2.3 は1のままとなる。
【0070】その他の信号は変化しないので、結局図15
にある通り、パターンC1では、出力行アドレスOAC
x=L6がアドレス回路20から、駆動モードH/R−=
ローと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L6の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L6の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンC1では、出力行アドレスOAC
x=L6がアドレス回路20から、駆動モードH/R−=
ローと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L6の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L6の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0071】(B6)パターンB6も図18・図19と同様
に、最初に駆動モードH/R−をハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをローとして駆動制御回路21へ入力し、アドレスDA
C0を0とし、アドレスDAC0.1 とアドレスHAC2.
3 よりなる図10の駆動方法用のアドレスHACxをL2
とし、出力行アドレスOACx=L2を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードH/R−をハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをローとして駆動制御回路21へ入力し、アドレスDA
C0を0とし、アドレスDAC0.1 とアドレスHAC2.
3 よりなる図10の駆動方法用のアドレスHACxをL2
とし、出力行アドレスOACx=L2を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
【0072】その他の信号は変化しないので、結局図15
にある通り、パターンB6では、出力行アドレスOAC
x=L2がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L2の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L2の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB6では、出力行アドレスOAC
x=L2がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L2の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L2の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0073】(B7)パターンB7も図18・図19と同様
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをローのままとして駆動制御回路21へ入力し、アドレ
スDAC0を1とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動方法用のアドレスHACx
をL3とし、出力行アドレスOACx=L3を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをローのままとして駆動制御回路21へ入力し、アドレ
スDAC0を1とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動方法用のアドレスHACx
をL3とし、出力行アドレスOACx=L3を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【0074】その他の信号は変化しないので、結局図15
にある通り、パターンB7では、出力行アドレスOAC
x=L3がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L3の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L3の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB7では、出力行アドレスOAC
x=L3がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L3の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L3の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0075】(B8)パターンB8も図18・図19と同様
に、最初に駆動モードH/R−をローにしてN:1の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードE−/Wをローのままとして駆動制御回路21へ
入力し、N:1の飛び越し走査駆動用のアドレスRAC
x=L6を出力行アドレスOACxとして、表示メモリ
回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードH/R−をローにしてN:1の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードE−/Wをローのままとして駆動制御回路21へ
入力し、N:1の飛び越し走査駆動用のアドレスRAC
x=L6を出力行アドレスOACxとして、表示メモリ
回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【0076】その他の信号は変化しないので、結局図15
にある通り、パターンB8では、出力行アドレスOAC
x=L6がアドレス回路20から、駆動モードH/R−=
ローと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L6の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L6の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB8では、出力行アドレスOAC
x=L6がアドレス回路20から、駆動モードH/R−=
ローと電圧モードE−/W=ローが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L6の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L6の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0077】(B9)パターンB9も図18・図19と同様
に、最初に駆動モードH/R−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイとして駆動制御回路21へ入力し、アドレスDA
C0を0とし、アドレスDAC0.1 とアドレスHAC2.
3 よりなる図10の駆動方法用のアドレスHACxをL2
とし、出力行アドレスOACx=L2を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードH/R−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイとして駆動制御回路21へ入力し、アドレスDA
C0を0とし、アドレスDAC0.1 とアドレスHAC2.
3 よりなる図10の駆動方法用のアドレスHACxをL2
とし、出力行アドレスOACx=L2を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
【0078】その他の信号は変化しないので、結局図15
にある通り、パターンB9では、出力行アドレスOAC
x=L2がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L2の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L2の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB9では、出力行アドレスOAC
x=L2がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L2の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L2の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0079】(B10)パターンB10も図18・図19と同様
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイのままとして駆動制御回路21へ入力し、アドレ
スDAC0を1とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動方法用のアドレスHACx
をL3とし、出力行アドレスOACx=L3を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードH/R−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードE−/
Wをハイのままとして駆動制御回路21へ入力し、アドレ
スDAC0を1とし、アドレスDAC0.1 とアドレスH
AC2.3 よりなる図10の駆動方法用のアドレスHACx
をL3とし、出力行アドレスOACx=L3を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【0080】その他の信号は変化しないので、結局図15
にある通り、パターンB10では、出力行アドレスOAC
x=L3がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L3の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L3の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンB10では、出力行アドレスOAC
x=L3がアドレス回路20から、駆動モードH/R−=
ハイと電圧モードE−/W=ハイが出力制御回路19か
ら、OASx=0〜7の変化に合わせて走査電極L3の
表示データDAが表示メモリ回路15から、OASx=0
〜7の変化に合わせて走査電極L3の同異データDFが
同異メモリ回路17から、N:1の飛び越し走査駆動用の
走査電極群G1の状態データRGDFと図10の駆動方法
用の走査電極群G0の状態データDGDFが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【0081】(A2)パターンA2は図16・図17と同様
に、最初に制御信号GCR−をローにしアドレスDAC
2.3 の変化を禁止する。次にN:1の飛び越し走査駆動
用のアドレスRACxをL6からLAへ変化させ、駆動
モードH/R−をローにしてN:1の飛び越し走査駆動
である事を駆動制御回路21へ入力し、出力行アドレスO
ACx=LAを表示メモリ回路15・同異メモリ回路17・
駆動制御回路21へ入力する(この時にアドレスDAC1
を0とする)。
に、最初に制御信号GCR−をローにしアドレスDAC
2.3 の変化を禁止する。次にN:1の飛び越し走査駆動
用のアドレスRACxをL6からLAへ変化させ、駆動
モードH/R−をローにしてN:1の飛び越し走査駆動
である事を駆動制御回路21へ入力し、出力行アドレスO
ACx=LAを表示メモリ回路15・同異メモリ回路17・
駆動制御回路21へ入力する(この時にアドレスDAC1
を0とする)。
【0082】次にアドレス切り替え信号D/R−をロー
にし、出力群アドレスOAG0.1 をアドレスRAC2.3
側に倒し、G2(走査電極群G2は走査電極L8〜LB
に対応)を識別メモリ回路16へ入力し、群アドレスAG
0.1 =G2のデータ選択用識別データGDFOを制御信
号RGRP−がローのタイミングで捕らえ、N:1の飛
び越し走査駆動用の状態データRGDFとして駆動制御
回路21へ入力する。
にし、出力群アドレスOAG0.1 をアドレスRAC2.3
側に倒し、G2(走査電極群G2は走査電極L8〜LB
に対応)を識別メモリ回路16へ入力し、群アドレスAG
0.1 =G2のデータ選択用識別データGDFOを制御信
号RGRP−がローのタイミングで捕らえ、N:1の飛
び越し走査駆動用の状態データRGDFとして駆動制御
回路21へ入力する。
【0083】次にアドレス切り替え信号H−/Dをロー
にして、出力群アドレスOAG0.1をアドレスHAC2.3
側に倒し、G0を識別メモリ回路16へ入力し、制御信
号HGW−がローのタイミングで群アドレスAG0.1 =
G0のデータ消去用識別データGDFIの状態を群アド
レスAG0.1 =G0のデータ選択用識別データGDFO
の状態と同じくし、制御信号HCKの立ち上がりでアド
レスDAC2.3 を保持して、アドレスHAC2.3 とす
る。
にして、出力群アドレスOAG0.1をアドレスHAC2.3
側に倒し、G0を識別メモリ回路16へ入力し、制御信
号HGW−がローのタイミングで群アドレスAG0.1 =
G0のデータ消去用識別データGDFIの状態を群アド
レスAG0.1 =G0のデータ選択用識別データGDFO
の状態と同じくし、制御信号HCKの立ち上がりでアド
レスDAC2.3 を保持して、アドレスHAC2.3 とす
る。
【0084】次に出力群アドレスOAG0.1 をアドレス
DAC2.3 側に倒し、G1を識別メモリ回路16へ入力
し、群アドレスAG0.1 =G1のデータ選択用識別デー
タGDFOを制御信号DGRP−がローのタイミングで
捕らえ、図10の駆動方法用の状態データDGDFとして
駆動制御回路21へ入力する。
DAC2.3 側に倒し、G1を識別メモリ回路16へ入力
し、群アドレスAG0.1 =G1のデータ選択用識別デー
タGDFOを制御信号DGRP−がローのタイミングで
捕らえ、図10の駆動方法用の状態データDGDFとして
駆動制御回路21へ入力する。
【0085】次いで制御信号DGW−のローのタイミン
グで群アドレスAG0.1 =G1のデータ選択用識別デー
タGDFOの状態を「表示に変化無し」の状態とする。
次いで制御信号DSP−によりアドレスDAC2.3 を1
から2に変化させて、出力群アドレスOAG0.1 =G2
を識別メモリ回路16へ入力し、群アドレスAG0.1 =G
2のデータ選択用識別データGDFOを識別データOG
DFとして出力制御回路19へ入力し、走査電極群G2が
「表示に変化有り」か「表示に変化無し」か調べる。
グで群アドレスAG0.1 =G1のデータ選択用識別デー
タGDFOの状態を「表示に変化無し」の状態とする。
次いで制御信号DSP−によりアドレスDAC2.3 を1
から2に変化させて、出力群アドレスOAG0.1 =G2
を識別メモリ回路16へ入力し、群アドレスAG0.1 =G
2のデータ選択用識別データGDFOを識別データOG
DFとして出力制御回路19へ入力し、走査電極群G2が
「表示に変化有り」か「表示に変化無し」か調べる。
【0086】このデータ選択用識別データOGDFが制
御信号DCGがハイの時(制御信号DSP−がローにな
ってから2OASxアドレス期間後に最初にハイとな
る)「表示に変化有り」ならアドレスDAC2.3 は2の
ままとなるが、図9のアドレスAG0.1 =G2のデータ
選択用識別データGDFOが「表示に変化無し」なの
で、アドレスDAC2.3 は2から3へ変化し、再び2O
ASxアドレス期間後に制御信号DCGはハイとなるは
ずである(この部分はパターンB11の期間に含まれてい
る)。
御信号DCGがハイの時(制御信号DSP−がローにな
ってから2OASxアドレス期間後に最初にハイとな
る)「表示に変化有り」ならアドレスDAC2.3 は2の
ままとなるが、図9のアドレスAG0.1 =G2のデータ
選択用識別データGDFOが「表示に変化無し」なの
で、アドレスDAC2.3 は2から3へ変化し、再び2O
ASxアドレス期間後に制御信号DCGはハイとなるは
ずである(この部分はパターンB11の期間に含まれてい
る)。
【0087】結局図15にある通り、パターンA2では、
出力行アドレスOACx=LAがアドレス回路20から、
駆動モードH/R−=ローと電圧モードE−/W=ハイ
が出力制御回路19から、OASx=0〜7の変化に合わ
せて走査電極LAの表示データDAが表示メモリ回路15
から、OASx=0〜7の変化に合わせて走査電極LA
の同異データDFが同異メモリ回路17から、N:1の飛
び越し走査駆動用の走査電極群G2の状態データRGD
Fと図10の駆動方法用の走査電極群G1の状態データD
GDFが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
出力行アドレスOACx=LAがアドレス回路20から、
駆動モードH/R−=ローと電圧モードE−/W=ハイ
が出力制御回路19から、OASx=0〜7の変化に合わ
せて走査電極LAの表示データDAが表示メモリ回路15
から、OASx=0〜7の変化に合わせて走査電極LA
の同異データDFが同異メモリ回路17から、N:1の飛
び越し走査駆動用の走査電極群G2の状態データRGD
Fと図10の駆動方法用の走査電極群G1の状態データD
GDFが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
【0088】(B11)パターンB11では図22・図23にあ
る様に、最初にパターンA2で予定したアドレスDAC
2.3 の2から3への変化があり、出力群アドレスOAG
0.1=G3が識別メモリ回路16へ入力される。次に駆動
モードH/R−をハイとして図10の駆動である事を駆動
制御回路21へ入力し、電圧モードE−/Wをローとして
駆動制御回路21へ入力し、アドレスDAC0.1 とアドレ
スHAC2.3 よりなる図10の駆動方法用のアドレスHA
CxをL4とし、出力行アドレスOACx=L4を表示
メモリ回路15・同異メモリ回路17・駆動制御回路21へ入
力する。
る様に、最初にパターンA2で予定したアドレスDAC
2.3 の2から3への変化があり、出力群アドレスOAG
0.1=G3が識別メモリ回路16へ入力される。次に駆動
モードH/R−をハイとして図10の駆動である事を駆動
制御回路21へ入力し、電圧モードE−/Wをローとして
駆動制御回路21へ入力し、アドレスDAC0.1 とアドレ
スHAC2.3 よりなる図10の駆動方法用のアドレスHA
CxをL4とし、出力行アドレスOACx=L4を表示
メモリ回路15・同異メモリ回路17・駆動制御回路21へ入
力する。
【0089】次に群アドレスAG0.1 =G3のデータ選
択用識別データGDFOを識別データOGDFとして出
力制御回路19へ入力し、走査電極群G3が「表示に変化
有り」か「表示に変化無し」か調べる。このデータ選択
用識別データOGDFが制御信号DCGがハイの時(ア
ドレスDAC2.3 が変化した後2OASxアドレス期間
後に再びハイとなる)「表示に変化有り」ならアドレス
DAC2.3 は3のままとなるが、図9のアドレスAG0.
1 =G3のデータ選択用識別データGDFOが「表示に
変化無し」なのでアドレスDAC2.3 は3から0へ変化
し、出力群アドレスOAG0.1 =0が識別メモリ回路16
へ入力される。
択用識別データGDFOを識別データOGDFとして出
力制御回路19へ入力し、走査電極群G3が「表示に変化
有り」か「表示に変化無し」か調べる。このデータ選択
用識別データOGDFが制御信号DCGがハイの時(ア
ドレスDAC2.3 が変化した後2OASxアドレス期間
後に再びハイとなる)「表示に変化有り」ならアドレス
DAC2.3 は3のままとなるが、図9のアドレスAG0.
1 =G3のデータ選択用識別データGDFOが「表示に
変化無し」なのでアドレスDAC2.3 は3から0へ変化
し、出力群アドレスOAG0.1 =0が識別メモリ回路16
へ入力される。
【0090】次に群アドレスAG0.1 =G0のデータ選
択用識別データGDFOを識別データOGDFとして出
力制御回路19へ入力し、制御信号DCGがハイの時に走
査電極群G0が「表示に変化有り」か「表示に変化無
し」か調べる。図9のアドレスAG0.1 =G0は「表示
に変化有り」であるが、先にパターンA1でデータ選択
用識別データGDFOを「表示に変化無し」に戻してい
るので、アドレスAG0.1 =G0のデータ選択用識別デ
ータGDFOは「表示に変化無し」であり、アドレスD
AC2.3 は0から1へ変化し、出力群アドレスOAG0.
1 =1が識別メモリ回路16へ入力される。
択用識別データGDFOを識別データOGDFとして出
力制御回路19へ入力し、制御信号DCGがハイの時に走
査電極群G0が「表示に変化有り」か「表示に変化無
し」か調べる。図9のアドレスAG0.1 =G0は「表示
に変化有り」であるが、先にパターンA1でデータ選択
用識別データGDFOを「表示に変化無し」に戻してい
るので、アドレスAG0.1 =G0のデータ選択用識別デ
ータGDFOは「表示に変化無し」であり、アドレスD
AC2.3 は0から1へ変化し、出力群アドレスOAG0.
1 =1が識別メモリ回路16へ入力される。
【0091】次に群アドレスAG0.1 =G1のデータ選
択用識別データGDFOを識別データOGDFとして出
力制御回路19へ入力し、制御信号DCGがハイの時に走
査電極群G1が「表示に変化有り」か「表示に変化無
し」か調べる。図9のアドレスAG0.1 =G1は「表示
に変化有り」であるが、先にパターンA2でデータ選択
用識別データGDFOを「表示に変化無し」に戻してい
るので、アドレスAG0.1 =G1の識別データGDFO
は「表示に変化無し」であり、アドレスDAC2.3 は1
から2へ変化し、出力群アドレスOAG0.1 =G2が識
別メモリ回路16へ入力される。以下、この動作はパター
ンBで続き、パターンCの制御信号DCE=ローで中断
されるが、制御信号DSG=ハイで再開され、パターン
Aの制御信号DCE=ローで終了する。
択用識別データGDFOを識別データOGDFとして出
力制御回路19へ入力し、制御信号DCGがハイの時に走
査電極群G1が「表示に変化有り」か「表示に変化無
し」か調べる。図9のアドレスAG0.1 =G1は「表示
に変化有り」であるが、先にパターンA2でデータ選択
用識別データGDFOを「表示に変化無し」に戻してい
るので、アドレスAG0.1 =G1の識別データGDFO
は「表示に変化無し」であり、アドレスDAC2.3 は1
から2へ変化し、出力群アドレスOAG0.1 =G2が識
別メモリ回路16へ入力される。以下、この動作はパター
ンBで続き、パターンCの制御信号DCE=ローで中断
されるが、制御信号DSG=ハイで再開され、パターン
Aの制御信号DCE=ローで終了する。
【0092】この様にパターンAが1回、パターンBが
5回、パターンCが1回、パターンBが5回を1サイク
ルとして、この表示制御装置13は動作する。これらの出
力パターンの動作が行われている間も、パーソナルコン
ピュータ2からは図5や図6のデータDataが送られ
てくるが、表示メモリ回路15の記録内容に変化のない限
り以上の出力側の動作は妨げられない。
5回、パターンCが1回、パターンBが5回を1サイク
ルとして、この表示制御装置13は動作する。これらの出
力パターンの動作が行われている間も、パーソナルコン
ピュータ2からは図5や図6のデータDataが送られ
てくるが、表示メモリ回路15の記録内容に変化のない限
り以上の出力側の動作は妨げられない。
【0093】本実施例では、駆動制御回路21から走査側
駆動回路11と信号側駆動回路12へ出力される電圧の組み
合わせとして、図24と図25に示す電圧波形の組み合わせ
を用いる。
駆動回路11と信号側駆動回路12へ出力される電圧の組み
合わせとして、図24と図25に示す電圧波形の組み合わせ
を用いる。
【0094】図24(1)に示す波形は走査電極Lへ印加
され、その走査電極L上の画素の表示状態を「暗」の輝
度状態へ書き換えられるようにするための選択電圧Aの
波形であり、図24 (2) に示す波形はその他の走査電極
Lへ印加され、その走査電極L上の画素の表示状態を書
き換えないための非選択電圧Bの波形である。図24
(3) に示す波形は信号電極Sへ印加され、選択電圧A
が印加されている走査電極L上の画素の表示状態を
「暗」の輝度状態に書き換えるための書換え暗電圧Cの
波形であり、図24 (4) に示す波形は信号電極Sへ印加
され、選択電圧Aが印加されている走査電極L上の画素
の表示状態を書き換えないための非書換え電圧Gの波形
である。
され、その走査電極L上の画素の表示状態を「暗」の輝
度状態へ書き換えられるようにするための選択電圧Aの
波形であり、図24 (2) に示す波形はその他の走査電極
Lへ印加され、その走査電極L上の画素の表示状態を書
き換えないための非選択電圧Bの波形である。図24
(3) に示す波形は信号電極Sへ印加され、選択電圧A
が印加されている走査電極L上の画素の表示状態を
「暗」の輝度状態に書き換えるための書換え暗電圧Cの
波形であり、図24 (4) に示す波形は信号電極Sへ印加
され、選択電圧Aが印加されている走査電極L上の画素
の表示状態を書き換えないための非書換え電圧Gの波形
である。
【0095】図24の (5) 〜 (8) は画素Aijにかか
る実効電圧の波形を示し、そのうち、図24(5)の波形
A−Cは走査電極Liへ選択電圧Aが印加され、信号電
極Sjへ書換え暗電圧Cが印加されたとき画素Aijへ
かかる電圧波形を示し、図24(6) の波形A−Gは走査
電極Liへ選択電圧Aが印加され、信号電極Sjへ非書
換え電圧Gが印加されたとき画素Aijへかかる電圧波
形を示し、図24 (7)の波形B−Cは走査電極Liへ非
選択電圧Bが印加され、信号電極Sjへ書換え暗電圧C
が印加されたとき画素Aijへかかる電圧波形を示し、
図24 (8) の波形B−Gは走査電極Liへ非選択電圧B
が印加され、信号電極Sjへ非書換え電圧Gが印加され
たとき画素Aijへかかる電圧波形を示している。
る実効電圧の波形を示し、そのうち、図24(5)の波形
A−Cは走査電極Liへ選択電圧Aが印加され、信号電
極Sjへ書換え暗電圧Cが印加されたとき画素Aijへ
かかる電圧波形を示し、図24(6) の波形A−Gは走査
電極Liへ選択電圧Aが印加され、信号電極Sjへ非書
換え電圧Gが印加されたとき画素Aijへかかる電圧波
形を示し、図24 (7)の波形B−Cは走査電極Liへ非
選択電圧Bが印加され、信号電極Sjへ書換え暗電圧C
が印加されたとき画素Aijへかかる電圧波形を示し、
図24 (8) の波形B−Gは走査電極Liへ非選択電圧B
が印加され、信号電極Sjへ非書換え電圧Gが印加され
たとき画素Aijへかかる電圧波形を示している。
【0096】図25(1)に示す波形は走査電極Lへ印加
され、その走査電極L上の画素の表示状態を「明」の輝
度状態へ書き換えられるようにするための選択電圧Eの
波形であり、図25 (2) に示す波形はその他の走査電極
Lへ印加され、その走査電極L上の画素の表示状態を書
き換えないための非選択電圧Fの波形である。図25
(3) に示す波形は信号電極Sへ印加され、選択電圧E
が印加されている走査電極L上の画素の表示状態を
「明」の輝度状態に書き換えるための書換え明電圧Dの
波形であり、図25 (4) に示す波形は信号電極Sへ印加
され、選択電圧Eが印加されている走査電極L上の画素
の表示状態を書き換えないための非書換え電圧Hの波形
である。
され、その走査電極L上の画素の表示状態を「明」の輝
度状態へ書き換えられるようにするための選択電圧Eの
波形であり、図25 (2) に示す波形はその他の走査電極
Lへ印加され、その走査電極L上の画素の表示状態を書
き換えないための非選択電圧Fの波形である。図25
(3) に示す波形は信号電極Sへ印加され、選択電圧E
が印加されている走査電極L上の画素の表示状態を
「明」の輝度状態に書き換えるための書換え明電圧Dの
波形であり、図25 (4) に示す波形は信号電極Sへ印加
され、選択電圧Eが印加されている走査電極L上の画素
の表示状態を書き換えないための非書換え電圧Hの波形
である。
【0097】図25の (5) 〜 (8) は画素Aijにかか
る実効電圧の波形を示し、そのうち、図25(5)の波形
E−Dは走査電極Liへ選択電圧Eが印加され、信号電
極Sjへ書換え明電圧Dが印加されたとき画素Aijへ
かかる電圧波形を示し、図25(6) の波形E−Hは走査
電極Liへ選択電圧Eが印加され、信号電極Sjへ非書
換え電圧Hが印加されたとき画素Aijへかかる電圧波
形を示し、図25 (7)の波形F−Dは走査電極Liへ非
選択電圧Fが印加され、信号電極Sjへ書換え明電圧D
が印加されたとき画素Aijへかかる電圧波形を示し、
図25 (8) の波形F−Hは走査電極Liへ非選択電圧F
が印加され、信号電極Sjへ非書換え電圧Hが印加され
たとき画素Aijへかかる電圧波形を示している。
る実効電圧の波形を示し、そのうち、図25(5)の波形
E−Dは走査電極Liへ選択電圧Eが印加され、信号電
極Sjへ書換え明電圧Dが印加されたとき画素Aijへ
かかる電圧波形を示し、図25(6) の波形E−Hは走査
電極Liへ選択電圧Eが印加され、信号電極Sjへ非書
換え電圧Hが印加されたとき画素Aijへかかる電圧波
形を示し、図25 (7)の波形F−Dは走査電極Liへ非
選択電圧Fが印加され、信号電極Sjへ書換え明電圧D
が印加されたとき画素Aijへかかる電圧波形を示し、
図25 (8) の波形F−Hは走査電極Liへ非選択電圧F
が印加され、信号電極Sjへ非書換え電圧Hが印加され
たとき画素Aijへかかる電圧波形を示している。
【0098】また、本実施例では、駆動制御回路21は図
15の駆動モードH/R−,電圧モードE−/W,表示デ
ータDA,同異データDF,N:1の飛び越し走査駆動
用の状態データRGDFと図10の駆動方法用の状態デー
タDGDF等により、以下のデータDATAと電圧の組
み合わせを走査側駆動回路11と信号側駆動回路12へ出力
する。
15の駆動モードH/R−,電圧モードE−/W,表示デ
ータDA,同異データDF,N:1の飛び越し走査駆動
用の状態データRGDFと図10の駆動方法用の状態デー
タDGDF等により、以下のデータDATAと電圧の組
み合わせを走査側駆動回路11と信号側駆動回路12へ出力
する。
【0099】(A1)駆動モードH/R−=ローで電圧
モードE−/W=ハイの時、データDATAはN:1の
飛び越し走査駆動で図25の電圧の組み合わせ用のデータ
である。即ち、表示データDAが「明」で、かつ同異デ
ータDFが「変化なし」、または表示データDAが
「明」で、かつ状態データRGDFが「変化なし」な
ら、図25 (3) のVSDに対応するデータDATAを、
それ以外なら図25 (4) のVSHに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
モードE−/W=ハイの時、データDATAはN:1の
飛び越し走査駆動で図25の電圧の組み合わせ用のデータ
である。即ち、表示データDAが「明」で、かつ同異デ
ータDFが「変化なし」、または表示データDAが
「明」で、かつ状態データRGDFが「変化なし」な
ら、図25 (3) のVSDに対応するデータDATAを、
それ以外なら図25 (4) のVSHに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
【0100】(B1)駆動モードH/R−=ハイで電圧
モードE−/W=ローの時、データDATAは図10の駆
動で図24の電圧の組み合わせ用のデータである。即ち、
表示データDAが「暗」で、かつ同異データDFが「変
化あり」で、かつ状態データDGDFが「変化あり」な
ら、図24(3)のVSCに対応するデータDATAを、
それ以外なら図24 (4) のVSGに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
モードE−/W=ローの時、データDATAは図10の駆
動で図24の電圧の組み合わせ用のデータである。即ち、
表示データDAが「暗」で、かつ同異データDFが「変
化あり」で、かつ状態データDGDFが「変化あり」な
ら、図24(3)のVSCに対応するデータDATAを、
それ以外なら図24 (4) のVSGに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
【0101】(B3)駆動モードH/R−=ローで電圧
モードE−/W=ローの時、データDATAはN:1の
飛び越し走査駆動で図24の電圧の組み合わせ用のデータ
である。即ち、表示データDAが「暗」で、かつ同異デ
ータDFが「変化なし」、または表示データDAが
「暗」で、かつ状態データRGDFが「変化なし」な
ら、図24 (3) のVSCに対応するデータDATAを、
それ以外なら図24 (4) のVSGに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
モードE−/W=ローの時、データDATAはN:1の
飛び越し走査駆動で図24の電圧の組み合わせ用のデータ
である。即ち、表示データDAが「暗」で、かつ同異デ
ータDFが「変化なし」、または表示データDAが
「暗」で、かつ状態データRGDFが「変化なし」な
ら、図24 (3) のVSCに対応するデータDATAを、
それ以外なら図24 (4) のVSGに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
【0102】(B4)駆動モードH/R−=ハイで電圧
モードE−/W=ハイの時、データDATAは図10の駆
動で図25の電圧の組み合わせ用のデータである。即ち、
表示データDAが「明」で、かつ同異データDFが「変
化あり」で、かつ状態データDGDFが「変化あり」な
ら、図25 (3) のVSDに対応するデータDATAを、
それ以外なら図25 (4) のVSHに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
モードE−/W=ハイの時、データDATAは図10の駆
動で図25の電圧の組み合わせ用のデータである。即ち、
表示データDAが「明」で、かつ同異データDFが「変
化あり」で、かつ状態データDGDFが「変化あり」な
ら、図25 (3) のVSDに対応するデータDATAを、
それ以外なら図25 (4) のVSHに対応するデータDA
TAを、それぞれ信号側駆動回路12へ出力する。
【0103】この様にして出力されたデータDATA
は、信号側駆動回路12の図示しないシフトレジスタにク
ロックXCLKで転送され、駆動制御回路21から出力さ
れるラッチパルスLPのタイミングで信号側駆動回路12
の図示しない別のレジスタへ転送され保持される。
は、信号側駆動回路12の図示しないシフトレジスタにク
ロックXCLKで転送され、駆動制御回路21から出力さ
れるラッチパルスLPのタイミングで信号側駆動回路12
の図示しない別のレジスタへ転送され保持される。
【0104】この保持されたデータDATAがパターン
A1かパターンB4の時、駆動制御回路21から、図25の
電圧の組み合わせが走査側駆動回路11のVC0端子及び
VC1端子と、信号側駆動回路12のVS0端子及びVS
1端子へ出力され、この保持されたデータDATAがパ
ターンB1かパターンB3の時、駆動制御回路21から、
図24の電圧の組み合わせが走査側駆動回路11のVC0端
子及びVC1端子と、信号駆動回路12のVS0端子及び
VS1端子へ出力される。また、この保持されたデータ
DATAが走査電極Lx(例えばL0)に対応する時、
同じ走査電極Lxに対応するアドレスAx(例えばL
0)が、駆動制御回路21から、クロックYCLKにより
走査側駆動回路11に転送され保持される。
A1かパターンB4の時、駆動制御回路21から、図25の
電圧の組み合わせが走査側駆動回路11のVC0端子及び
VC1端子と、信号側駆動回路12のVS0端子及びVS
1端子へ出力され、この保持されたデータDATAがパ
ターンB1かパターンB3の時、駆動制御回路21から、
図24の電圧の組み合わせが走査側駆動回路11のVC0端
子及びVC1端子と、信号駆動回路12のVS0端子及び
VS1端子へ出力される。また、この保持されたデータ
DATAが走査電極Lx(例えばL0)に対応する時、
同じ走査電極Lxに対応するアドレスAx(例えばL
0)が、駆動制御回路21から、クロックYCLKにより
走査側駆動回路11に転送され保持される。
【0105】この結果、走査電極L0,L1,L2、信
号電極S1,S2,S5、画素A11,A21,A22,A25
にかかる電圧を示したのが図26である。図26において、
(1)は走査電極L0への印加電圧波形、 (2) は走査
電極L1への印加電圧波形、(3) は走査電極L2への
印加電圧波形、 (4) は信号電極S1への印加電圧波
形、 (5) は信号電極S2への印加電圧波形、 (6) は
信号電極S5への印加電圧波形、 (7) は画素A11へ印
加される実効電圧波形、 (8) は画素A21へ印加される
実効電圧波形、 (9) は画素A22へ印加される実効電圧
波形、 (10) は画素A25へ印加される実効電圧波形であ
る。
号電極S1,S2,S5、画素A11,A21,A22,A25
にかかる電圧を示したのが図26である。図26において、
(1)は走査電極L0への印加電圧波形、 (2) は走査
電極L1への印加電圧波形、(3) は走査電極L2への
印加電圧波形、 (4) は信号電極S1への印加電圧波
形、 (5) は信号電極S2への印加電圧波形、 (6) は
信号電極S5への印加電圧波形、 (7) は画素A11へ印
加される実効電圧波形、 (8) は画素A21へ印加される
実効電圧波形、 (9) は画素A22へ印加される実効電圧
波形、 (10) は画素A25へ印加される実効電圧波形であ
る。
【0106】本実施例においては、走査電極群を4本の
走査電極で構成したが、一般には2〜32本の走査電極で
1つの走査電極群を構成することができる。また、1つ
の走査電極群を構成する走査電極を図10の駆動方法で駆
動する間に2本の走査電極をN:1の飛び越し走査の方
法で駆動したが、一般には1つの走査電極群を構成する
走査電極を図10の駆動方法で駆動する間に1〜16本の走
査電極をN:1の飛び越し走査の方法で駆動することが
できる。
走査電極で構成したが、一般には2〜32本の走査電極で
1つの走査電極群を構成することができる。また、1つ
の走査電極群を構成する走査電極を図10の駆動方法で駆
動する間に2本の走査電極をN:1の飛び越し走査の方
法で駆動したが、一般には1つの走査電極群を構成する
走査電極を図10の駆動方法で駆動する間に1〜16本の走
査電極をN:1の飛び越し走査の方法で駆動することが
できる。
【0107】また、N:1の飛び越し走査の駆動方法
で、特定の走査電極を図24の電圧の組み合わせで駆動し
た後、図10の駆動方法で、次の走査電極を図24の電圧の
組み合わせで駆動するか、図25の電圧の組み合わせで駆
動するかは、FLCパネルの表示状態を見ながら決めれ
ば良いので、その順番は本実施例の順番に限定されるも
のではない。
で、特定の走査電極を図24の電圧の組み合わせで駆動し
た後、図10の駆動方法で、次の走査電極を図24の電圧の
組み合わせで駆動するか、図25の電圧の組み合わせで駆
動するかは、FLCパネルの表示状態を見ながら決めれ
ば良いので、その順番は本実施例の順番に限定されるも
のではない。
【0108】実際に1024×1024の画素を持つFLCパネ
ルを使い、走査側駆動回路30を、信号側駆動回路12と同
じデータYIがクロックYCLKで動作する図示しない
シフトレジスタへ転送され、タイミングパルスYPで図
示しないラッチへ保持され、各走査電極に対応したその
保持されたデータが「0」か「1」かで各走査電極へ電
圧VC0かVC1が印加される構成とした図34のFLC
D31(1024×1024の画素を持つFLCパネル1を図示す
ることが実際上不可能であるため、図34は16×16の画素
を持つFLCパネル1を図示している。)を用いて、同
一の走査電極の4画素毎に1bit の割合で同異メモリを
構成し、4本の走査電極で1つの走査電極群を構成し、
1つの走査電極群を構成する2本の走査電極を図10の駆
動方法で駆動する毎に、1本の走査電極を16:1の飛
び越し走査の方法で駆動するように構成したのが、図35
のコントロール回路32である。
ルを使い、走査側駆動回路30を、信号側駆動回路12と同
じデータYIがクロックYCLKで動作する図示しない
シフトレジスタへ転送され、タイミングパルスYPで図
示しないラッチへ保持され、各走査電極に対応したその
保持されたデータが「0」か「1」かで各走査電極へ電
圧VC0かVC1が印加される構成とした図34のFLC
D31(1024×1024の画素を持つFLCパネル1を図示す
ることが実際上不可能であるため、図34は16×16の画素
を持つFLCパネル1を図示している。)を用いて、同
一の走査電極の4画素毎に1bit の割合で同異メモリを
構成し、4本の走査電極で1つの走査電極群を構成し、
1つの走査電極群を構成する2本の走査電極を図10の駆
動方法で駆動する毎に、1本の走査電極を16:1の飛
び越し走査の方法で駆動するように構成したのが、図35
のコントロール回路32である。
【0109】図35のコントロール回路32は、図11及び図
12のコントロール回路13のインタフェース回路14や図11
及び図12でも図示されていないクロック発生及び分配回
路が省略されており、アドレス回路20が表示メモリ回路
35や識別メモリ回路36や同異メモリ回路37に吸収されて
いるが、基本的にはコントロール回路13と同一の構成で
ある。即ち、表示メモリ回路35と、識別メモリ回路36
と、同異メモリ回路37と、これら3メモリ回路の入力側
の動作を制御する入力制御回路33と、これら3メモリ回
路の出力側の動作を制御する出力制御回路34と、FLC
D31の走査側駆動回路30と信号側駆動回路12の動作を制
御する駆動制御回路38より構成される。
12のコントロール回路13のインタフェース回路14や図11
及び図12でも図示されていないクロック発生及び分配回
路が省略されており、アドレス回路20が表示メモリ回路
35や識別メモリ回路36や同異メモリ回路37に吸収されて
いるが、基本的にはコントロール回路13と同一の構成で
ある。即ち、表示メモリ回路35と、識別メモリ回路36
と、同異メモリ回路37と、これら3メモリ回路の入力側
の動作を制御する入力制御回路33と、これら3メモリ回
路の出力側の動作を制御する出力制御回路34と、FLC
D31の走査側駆動回路30と信号側駆動回路12の動作を制
御する駆動制御回路38より構成される。
【0110】入力制御回路33は図36のように、3メモリ
回路の読み出しと書き込みを制御する為の信号を発生さ
せる入出力信号回路39と、入力列アドレスを発生させる
入力水平アドレス回路40と、入力行アドレスを発生させ
る入力垂直アドレス回路41より構成される。
回路の読み出しと書き込みを制御する為の信号を発生さ
せる入出力信号回路39と、入力列アドレスを発生させる
入力水平アドレス回路40と、入力行アドレスを発生させ
る入力垂直アドレス回路41より構成される。
【0111】出力制御回路34は図37に示すように、3メ
モリ回路の読み出しを制御する為の信号を発生させる出
力行検出回路42と、出力列アドレスを発生させる出力水
平アドレス回路43と、出力行アドレスと出力群アドレス
を発生させる出力垂直アドレス回路44より構成される。
モリ回路の読み出しを制御する為の信号を発生させる出
力行検出回路42と、出力列アドレスを発生させる出力水
平アドレス回路43と、出力行アドレスと出力群アドレス
を発生させる出力垂直アドレス回路44より構成される。
【0112】表示メモリ回路35は図38に示す通り、入力
側アドレスと出力側アドレスを切り替える表示アドレス
回路45と、SRAM46と、入力制御回路33に従いSRA
M46へデータを読み書きする表示入力回路47と、出力制
御回路34に従い表示入力回路47から送られてきたデータ
を表示データDAとして出力する表示出力回路48より構
成される。
側アドレスと出力側アドレスを切り替える表示アドレス
回路45と、SRAM46と、入力制御回路33に従いSRA
M46へデータを読み書きする表示入力回路47と、出力制
御回路34に従い表示入力回路47から送られてきたデータ
を表示データDAとして出力する表示出力回路48より構
成される。
【0113】識別メモリ回路36は図39に示す通り、入力
側アドレスと出力側アドレスを切り替える識別アドレス
回路49と、SRAM50と、入力制御回路33に従いSRA
M50へ識別データGDFI・GDFOを読み書きし識別
データIGDFを出力する識別入力回路51と、出力制御
回路34に従い識別入力回路51から送られてきたデータを
識別データOGDFや状態データDGDF・RGDFと
して出力する識別出力回路48より構成される。
側アドレスと出力側アドレスを切り替える識別アドレス
回路49と、SRAM50と、入力制御回路33に従いSRA
M50へ識別データGDFI・GDFOを読み書きし識別
データIGDFを出力する識別入力回路51と、出力制御
回路34に従い識別入力回路51から送られてきたデータを
識別データOGDFや状態データDGDF・RGDFと
して出力する識別出力回路48より構成される。
【0114】同異メモリ回路37は図40に示す通り、入力
側アドレスと出力側アドレスを切り替える同異アドレス
回路53と、SRAM54と、入力制御回路33に従いSRA
M54へデータを読み書きする同異入力回路55と、出力制
御回路34に従い同異入力回路55から送られてきたデータ
を同異データDFとして出力する同異出力回路56より構
成される。
側アドレスと出力側アドレスを切り替える同異アドレス
回路53と、SRAM54と、入力制御回路33に従いSRA
M54へデータを読み書きする同異入力回路55と、出力制
御回路34に従い同異入力回路55から送られてきたデータ
を同異データDFとして出力する同異出力回路56より構
成される。
【0115】駆動制御回路38は図41に示す通り、データ
DATA・YIやタイミングパルスLP・YPやクロッ
クYCLKを出力する駆動信号回路57と、電圧の組み合
わせを記録してあるROM58と、電圧VC0・VC1・
VS0・VS1を発生させる駆動電圧回路59より構成さ
れる。
DATA・YIやタイミングパルスLP・YPやクロッ
クYCLKを出力する駆動信号回路57と、電圧の組み合
わせを記録してあるROM58と、電圧VC0・VC1・
VS0・VS1を発生させる駆動電圧回路59より構成さ
れる。
【0116】入出力信号回路39の具体的な構成は図42に
示す通りである。即ち、入出力信号回路39は4個のDタ
イプフリップフロップ(以下DFFと略記する)101a〜
101dと、2個のカウントイネーブル機能付DFF(以下
ENA−DFFと略記する)102a・102bと、1個のカウ
ンタ103 と、10個のANDゲート104a〜104jと、3個の
ORゲート105a〜105cと、1個のNANDゲート106
と、7個のNOTゲート107a〜107gから構成されてい
る。
示す通りである。即ち、入出力信号回路39は4個のDタ
イプフリップフロップ(以下DFFと略記する)101a〜
101dと、2個のカウントイネーブル機能付DFF(以下
ENA−DFFと略記する)102a・102bと、1個のカウ
ンタ103 と、10個のANDゲート104a〜104jと、3個の
ORゲート105a〜105cと、1個のNANDゲート106
と、7個のNOTゲート107a〜107gから構成されてい
る。
【0117】入力水平アドレス回路40の具体的な構成は
図43に示す通りである。即ち、入力水平アドレス回路40
は1個のDFF108 と、2個のカウントイネーブル機能
付シフトレジスタ109a・109bと、2個のNANDゲート
110a・110bと、1個のNORゲート111 と、2個のカウ
ンタ112a・112bと、3個のNOTゲート113a〜113cから
構成されている。
図43に示す通りである。即ち、入力水平アドレス回路40
は1個のDFF108 と、2個のカウントイネーブル機能
付シフトレジスタ109a・109bと、2個のNANDゲート
110a・110bと、1個のNORゲート111 と、2個のカウ
ンタ112a・112bと、3個のNOTゲート113a〜113cから
構成されている。
【0118】入力垂直アドレス回路41の具体的な構成は
図44に示す通りである。即ち、入力垂直アドレス回路41
は3個のDFF114a〜114cと、4個のANDゲート115a
〜115dと、1個のNORゲート116 と、4個のNOTゲ
ート117a〜117dと、3個のカウンタ118a〜118cから構成
されている。
図44に示す通りである。即ち、入力垂直アドレス回路41
は3個のDFF114a〜114cと、4個のANDゲート115a
〜115dと、1個のNORゲート116 と、4個のNOTゲ
ート117a〜117dと、3個のカウンタ118a〜118cから構成
されている。
【0119】出力水平アドレス回路43の具体的な構成は
図45に示す通りである。即ち、1個のD−FF119 と、
1個のENA−DFF120 と、1個のANDゲート121
と、1個のNORゲート122 と、1個のNANDゲート
123 と、3個のカウンタ124a〜124cから構成されてい
る。
図45に示す通りである。即ち、1個のD−FF119 と、
1個のENA−DFF120 と、1個のANDゲート121
と、1個のNORゲート122 と、1個のNANDゲート
123 と、3個のカウンタ124a〜124cから構成されてい
る。
【0120】出力行検出回路42の具体的な構成は図46に
示す通りである。即ち、11個のNANDゲート125a〜12
5kと、4個のANDゲート126a〜126dと、1個のNOR
ゲート127 と、2個のORゲート128a・128bと、5個の
NOTゲート129a〜129eと、7個のカウンタ130a〜130g
と、1個の2端子セレクタ131 から構成されている。
示す通りである。即ち、11個のNANDゲート125a〜12
5kと、4個のANDゲート126a〜126dと、1個のNOR
ゲート127 と、2個のORゲート128a・128bと、5個の
NOTゲート129a〜129eと、7個のカウンタ130a〜130g
と、1個の2端子セレクタ131 から構成されている。
【0121】出力垂直アドレス回路44は図47と図48に具
体的に示す回路より構成される。即ち、4個のNAND
ゲート132a〜132dと、2個のNOTゲート133a・133b
と、5個のカウンタ134a〜134eと、2個のENA−DF
F135a・135bと、2個の2端子セレクタ136a・136bと、
4個の4端子セレクタ137a〜137dから構成されている。
体的に示す回路より構成される。即ち、4個のNAND
ゲート132a〜132dと、2個のNOTゲート133a・133b
と、5個のカウンタ134a〜134eと、2個のENA−DF
F135a・135bと、2個の2端子セレクタ136a・136bと、
4個の4端子セレクタ137a〜137dから構成されている。
【0122】表示入力回路47は図49に具体的に示す回路
4個より構成される。即ち、4個のNOTゲート147a〜
147dと、1個のNORゲート148 と、2個のORゲート
149a・149bと、4個の排他的論理和ゲート150a〜150d
と、1個のNANDゲート151と、1個のシフトレジス
タ152 と、2個のDFF153a・153bと、3個のENA−
DFF154a〜154cから構成された回路を4個並列に使っ
て構成されている。
4個より構成される。即ち、4個のNOTゲート147a〜
147dと、1個のNORゲート148 と、2個のORゲート
149a・149bと、4個の排他的論理和ゲート150a〜150d
と、1個のNANDゲート151と、1個のシフトレジス
タ152 と、2個のDFF153a・153bと、3個のENA−
DFF154a〜154cから構成された回路を4個並列に使っ
て構成されている。
【0123】表示出力回路48の具体的な構成は図50に示
す通りである。即ち、1個のNOTゲート156 と、1個
のDFF157 と、2個のロード機能付シフトレジスタ15
8a・158bから構成されている。
す通りである。即ち、1個のNOTゲート156 と、1個
のDFF157 と、2個のロード機能付シフトレジスタ15
8a・158bから構成されている。
【0124】識別入力回路51の具体的な構成は図51に示
す通りである。即ち、5個のORゲート159a〜159eと、
2個のNORゲート160a・160bと、1個のANDゲート
161と、4個の3値出力バッファ162a〜162dと、2個の
NOTゲート163a・163bと、2個のDFF164a・164b
と、3個のENA−DFF165a〜165cと、1個の2端子
セレクタ166 から構成されている。
す通りである。即ち、5個のORゲート159a〜159eと、
2個のNORゲート160a・160bと、1個のANDゲート
161と、4個の3値出力バッファ162a〜162dと、2個の
NOTゲート163a・163bと、2個のDFF164a・164b
と、3個のENA−DFF165a〜165cと、1個の2端子
セレクタ166 から構成されている。
【0125】識別出力回路52の具体的な構成は図52に示
す通りである。即ち、2個のANDゲート167a・167b
と、1個のNOTゲート168 と、1個のDFF169 と、
3個のENA−DFF170a〜170cから構成されている。
す通りである。即ち、2個のANDゲート167a・167b
と、1個のNOTゲート168 と、1個のDFF169 と、
3個のENA−DFF170a〜170cから構成されている。
【0126】同異入力回路55の具体的な構成は図53に示
す回路2個より構成されている。即ち、12個のNAND
ゲート171a〜171lと、1個のNORゲート172 と、4個
のNOTゲート173a〜173dと、2個のORゲート174a・
174bと、2個のDFF175a・175bと、2個のENA−D
FF176a・176bと、1個の3値出力バッファ177 から構
成された回路を2個並列に使って構成されている。
す回路2個より構成されている。即ち、12個のNAND
ゲート171a〜171lと、1個のNORゲート172 と、4個
のNOTゲート173a〜173dと、2個のORゲート174a・
174bと、2個のDFF175a・175bと、2個のENA−D
FF176a・176bと、1個の3値出力バッファ177 から構
成された回路を2個並列に使って構成されている。
【0127】同異出力回路56の具体的な構成は図54に示
す通りである。即ち、4個のNOTゲート178a〜178d
と、1個のDFF179 と、2個のENA−DFF180a・
180bと、1個のカウンタ181 と、1個の2端子セレクタ
182 と、1個の4端子セレクタ183 から構成されてい
る。
す通りである。即ち、4個のNOTゲート178a〜178d
と、1個のDFF179 と、2個のENA−DFF180a・
180bと、1個のカウンタ181 と、1個の2端子セレクタ
182 と、1個の4端子セレクタ183 から構成されてい
る。
【0128】駆動制御回路38の動作は駆動制御回路21の
動作の説明で詳しく述べたし、駆動信号回路57と駆動電
圧回路59は単純な構成なので、ここではあえて具体的な
構成は示さない。ただ、出力行アドレスから選択データ
YIを作るのは、出力行アドレスの補数をカウンタにロ
ードし、ある値を出力すれば良いことだけは述べてお
く。
動作の説明で詳しく述べたし、駆動信号回路57と駆動電
圧回路59は単純な構成なので、ここではあえて具体的な
構成は示さない。ただ、出力行アドレスから選択データ
YIを作るのは、出力行アドレスの補数をカウンタにロ
ードし、ある値を出力すれば良いことだけは述べてお
く。
【0129】なお、コントロール回路32でIHPEとI
GHEとした信号の論理積がコントロール回路13の信号
IGREであるとか、コントロール回路13でHGWとD
GWとした信号の論理和がコントロール回路32の信号D
GWEであるとか、コントロール回路13のDCGとDS
Gの論理和が出力行検出回路42の信号DGであるとか、
コントロール回路32のDGRPはコントロール回路13の
HCKを兼ねているとか云う本質的でない点で、コント
ロール回路32とコントロール回路13は違いがある。
GHEとした信号の論理積がコントロール回路13の信号
IGREであるとか、コントロール回路13でHGWとD
GWとした信号の論理和がコントロール回路32の信号D
GWEであるとか、コントロール回路13のDCGとDS
Gの論理和が出力行検出回路42の信号DGであるとか、
コントロール回路32のDGRPはコントロール回路13の
HCKを兼ねているとか云う本質的でない点で、コント
ロール回路32とコントロール回路13は違いがある。
【0130】以上に説明したコントロール回路32を使
い、16:1の飛び越し走査の駆動方法で1本の走査電
極を図25の電圧の組み合わせで駆動した後、図10の駆動
方法を用いて次の走査電極を図24の電圧の組み合わせで
駆動したら、1走査電極当たり400μsecの時間がかかっ
たのに、フリッカの目立たない画像が得られた。
い、16:1の飛び越し走査の駆動方法で1本の走査電
極を図25の電圧の組み合わせで駆動した後、図10の駆動
方法を用いて次の走査電極を図24の電圧の組み合わせで
駆動したら、1走査電極当たり400μsecの時間がかかっ
たのに、フリッカの目立たない画像が得られた。
【0131】図27は本発明の表示制御装置13の特徴的な
動作の一例を示すタイミングチャートである。図27にお
いて、(1)は表示メモリ回路15へ入力される入力デー
タDinであり、 (2) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スIACxであり、 (3) は表示メモリ回路15・識別メ
モリ回路16・同異メモリ回路17へ入力される入力側の書
き込み制御信号IWE−であり、 (4) は識別メモリ回
路16からデータ消去用識別データIGDFを読み出す制
御信号IGRE−であり、 (5) はその識別データIG
DFであり、 (6) は識別メモリ回路16の群アドレスG
0に記録されているデータ選択用識別データGDFO
(0)であり、 (7) は識別メモリ回路16の群アドレス
G0に記録されているデータ選択用識別データGDFI
(0)であり、 (8) は出力制御回路19からアドレス回
路20を通って表示メモリ回路15・同異メモリ回路17・駆
動制御回路21へ入力される出力行アドレスOACxであ
り、 (9) は識別メモリ回路16から駆動制御回路21へ出
力される図10の駆動方法用の状態データDGDFであ
る。
動作の一例を示すタイミングチャートである。図27にお
いて、(1)は表示メモリ回路15へ入力される入力デー
タDinであり、 (2) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スIACxであり、 (3) は表示メモリ回路15・識別メ
モリ回路16・同異メモリ回路17へ入力される入力側の書
き込み制御信号IWE−であり、 (4) は識別メモリ回
路16からデータ消去用識別データIGDFを読み出す制
御信号IGRE−であり、 (5) はその識別データIG
DFであり、 (6) は識別メモリ回路16の群アドレスG
0に記録されているデータ選択用識別データGDFO
(0)であり、 (7) は識別メモリ回路16の群アドレス
G0に記録されているデータ選択用識別データGDFI
(0)であり、 (8) は出力制御回路19からアドレス回
路20を通って表示メモリ回路15・同異メモリ回路17・駆
動制御回路21へ入力される出力行アドレスOACxであ
り、 (9) は識別メモリ回路16から駆動制御回路21へ出
力される図10の駆動方法用の状態データDGDFであ
る。
【0132】図27では表示メモリ回路15に図7の表示
「EBCD」が記録されており、識別メモリ回路16に図
9のデータが記録されており、同異メモリ回路17に図11
のデータが記録されており、走査電極群G0を図10の駆
動方法のために読み出している間に、入力データDin
が「E」から再び「A」へ変化した場合を示している。
以下、この動作について説明する。
「EBCD」が記録されており、識別メモリ回路16に図
9のデータが記録されており、同異メモリ回路17に図11
のデータが記録されており、走査電極群G0を図10の駆
動方法のために読み出している間に、入力データDin
が「E」から再び「A」へ変化した場合を示している。
以下、この動作について説明する。
【0133】(1)走査電極群G0に含まれる走査電極
L0〜L3を図10の駆動方法のために読み出す前に、識
別メモリ回路16の走査電極群G0に対応するデータ選択
用識別データGDFO(0)はローに戻されている。
L0〜L3を図10の駆動方法のために読み出す前に、識
別メモリ回路16の走査電極群G0に対応するデータ選択
用識別データGDFO(0)はローに戻されている。
【0134】(2)入力行アドレスIACx=0のとき
入力データDinはまだ変化していないので、走査電極
群G0に対応するデータ選択用識別データGDFO
(0)はローのままである。
入力データDinはまだ変化していないので、走査電極
群G0に対応するデータ選択用識別データGDFO
(0)はローのままである。
【0135】(3)入力行アドレスIACx=1のとき
入力データDinが変化しているので、走査電極群G0
に対応するデータ選択用識別データGDFO(0)は再
びハイに書き込まれる。
入力データDinが変化しているので、走査電極群G0
に対応するデータ選択用識別データGDFO(0)は再
びハイに書き込まれる。
【0136】(4)走査電極L3に対応するデータを図
10の駆動方法のために読み出し終わったので、出力行ア
ドレスOACx=3の後、走査電極群G0に対応するデ
ータ消去用識別データGDFI(0)はデータ選択用識
別データGDFO(0)と同じ状態に戻される。
10の駆動方法のために読み出し終わったので、出力行ア
ドレスOACx=3の後、走査電極群G0に対応するデ
ータ消去用識別データGDFI(0)はデータ選択用識
別データGDFO(0)と同じ状態に戻される。
【0137】(5)出力行アドレスOACx=R2の最
初に、走査電極群G0に対応するデータ選択用識別デー
タGDFO(0)はローへ書き込まれる。 (6)入力行アドレスIACx=3のとき入力データD
inが変化しているので、走査電極群G0に対応するデ
ータ選択用識別データGDFO(0)は再びハイに書き
込まれる。
初に、走査電極群G0に対応するデータ選択用識別デー
タGDFO(0)はローへ書き込まれる。 (6)入力行アドレスIACx=3のとき入力データD
inが変化しているので、走査電極群G0に対応するデ
ータ選択用識別データGDFO(0)は再びハイに書き
込まれる。
【0138】即ち、(2)のIACx=0の時、仮にデ
ータ選択用識別データGDFO(0)からデータ消去用
識別データIGDFを作ったなら、データ消去用識別デ
ータIGDF=「表示に変化無し」なので、同異メモリ
回路17の走査電極L0に対応する同異データは「表示に
変化無し」となる。この場合、走査電極L0のデータは
読み出し終っているので問題はないが、OACx=3の
データはまだ読み出し終っていない。その為、同異メモ
リ回路17の走査電極L3に対応する変化のデータが読み
出される前に消えてしまう。
ータ選択用識別データGDFO(0)からデータ消去用
識別データIGDFを作ったなら、データ消去用識別デ
ータIGDF=「表示に変化無し」なので、同異メモリ
回路17の走査電極L0に対応する同異データは「表示に
変化無し」となる。この場合、走査電極L0のデータは
読み出し終っているので問題はないが、OACx=3の
データはまだ読み出し終っていない。その為、同異メモ
リ回路17の走査電極L3に対応する変化のデータが読み
出される前に消えてしまう。
【0139】そこで、データ消去用識別データGDFI
(0)から識別データIGDFを作るようにすれば、同
異データDFが読み出される前に消えてしまう危険がな
くなるし、走査電極群G0に対応するデータを完全に読
み出し終わった後は、同異メモリ回路17の走査電極群G
0に対応するデータは「表示に変化無し」に戻される。
(0)から識別データIGDFを作るようにすれば、同
異データDFが読み出される前に消えてしまう危険がな
くなるし、走査電極群G0に対応するデータを完全に読
み出し終わった後は、同異メモリ回路17の走査電極群G
0に対応するデータは「表示に変化無し」に戻される。
【0140】識別メモリ回路16を図9の構成にすると、
ある走査電極群Gxに含まれる表示データが常に変化し
ている時、1走査電極を書き換えるのに必要な時間によ
っては、その走査電極群Gxのデータ消去用識別データ
GDFI(X)が常に「表示に変化有り」となる可能性
もある。この場合、同異メモリ回路17のデータは「表示
に変化無し」に戻すことができない。
ある走査電極群Gxに含まれる表示データが常に変化し
ている時、1走査電極を書き換えるのに必要な時間によ
っては、その走査電極群Gxのデータ消去用識別データ
GDFI(X)が常に「表示に変化有り」となる可能性
もある。この場合、同異メモリ回路17のデータは「表示
に変化無し」に戻すことができない。
【0141】そこで、図28の様に、走査電極4本に1つ
の走査電極群Gxを対応させ、2本の走査電極毎に状態
データI0とO0,I1とO1を対応させ、表示データ
の変化を記録するときは走査電極L0とL1は群アドレ
スAG0の状態データI0とO0へ、走査電極L2とL
3は群アドレスAG0の状態データI1とO1へと記録
すれば、データ選択用識別データOGDFを作るときは
状態データI0とI1の論理和(どちらかでも「表示に
変化有り」なら「表示に変化有り」と)を使えるし、図
15のパターンA1で状態データO0を「表示に変化無
し」にし、パターンC1で状態データI0を状態データ
O0の状態と同じくし、状態データO1を「表示に変化
無し」にし、パターンA2で状態データI1を状態デー
タO1の状態と同じくする事もできる。即ち、識別メモ
リ回路16を図28の構成とすると、同異メモリ回路17のデ
ータが「表示に変化無し」に戻る確率は、識別メモリ回
路16を図9の構成にした場合より増える。
の走査電極群Gxを対応させ、2本の走査電極毎に状態
データI0とO0,I1とO1を対応させ、表示データ
の変化を記録するときは走査電極L0とL1は群アドレ
スAG0の状態データI0とO0へ、走査電極L2とL
3は群アドレスAG0の状態データI1とO1へと記録
すれば、データ選択用識別データOGDFを作るときは
状態データI0とI1の論理和(どちらかでも「表示に
変化有り」なら「表示に変化有り」と)を使えるし、図
15のパターンA1で状態データO0を「表示に変化無
し」にし、パターンC1で状態データI0を状態データ
O0の状態と同じくし、状態データO1を「表示に変化
無し」にし、パターンA2で状態データI1を状態デー
タO1の状態と同じくする事もできる。即ち、識別メモ
リ回路16を図28の構成とすると、同異メモリ回路17のデ
ータが「表示に変化無し」に戻る確率は、識別メモリ回
路16を図9の構成にした場合より増える。
【0142】また、同様に図29の様に走査電極4本に1
つの走査電極群Gxを対応させ、2本の走査電極毎にア
ドレスASx=0〜7とアドレスASx=8〜Fを区別
し、状態データI00とO00,I01とO01,I10とO10,
I11とO11を対応させる事もできる。この場合、識別メ
モリ回路16を図29の構成とすると、同異メモリ回路17の
データが「表示に変化無し」に戻る確率は、識別メモリ
回路16を図28の構成にした場合より更に増える。
つの走査電極群Gxを対応させ、2本の走査電極毎にア
ドレスASx=0〜7とアドレスASx=8〜Fを区別
し、状態データI00とO00,I01とO01,I10とO10,
I11とO11を対応させる事もできる。この場合、識別メ
モリ回路16を図29の構成とすると、同異メモリ回路17の
データが「表示に変化無し」に戻る確率は、識別メモリ
回路16を図28の構成にした場合より更に増える。
【0143】
【発明の効果】この発明によれば、識別データとして、
データ選択用とデータ消去用の2種類の識別データを持
たせるようにしたので、書き換え予定のある走査電極を
選択して画素を書き換えるようにした液晶パネルの表示
制御装置において、表示の変化を完全に読み出さない限
り、表示の変化を示すデータが消える事がないようにす
ることができる。
データ選択用とデータ消去用の2種類の識別データを持
たせるようにしたので、書き換え予定のある走査電極を
選択して画素を書き換えるようにした液晶パネルの表示
制御装置において、表示の変化を完全に読み出さない限
り、表示の変化を示すデータが消える事がないようにす
ることができる。
【図1】本発明の一実施例の表示システムの概略的な構
成を示すブロック図。
成を示すブロック図。
【図2】実施例で用いられるFLCパネルの概略的な構
成を示す断面図。
成を示す断面図。
【図3】実施例の表示システムに用いられるFLCDの
構成を示す平面図。
構成を示す平面図。
【図4】実施例の表示システムにおいてパーソナルコン
ピュータからの出力信号を示す波形図。
ピュータからの出力信号を示す波形図。
【図5】液晶パネルのデジタル信号の表示データをマト
リックス状にして示した説明図。
リックス状にして示した説明図。
【図6】液晶パネルのデジタル信号の表示データをマト
リックス状にして示した説明図。
リックス状にして示した説明図。
【図7】表示メモリのデータをFLCパネルの画素に対
応させてマトリクス状に示した説明図。
応させてマトリクス状に示した説明図。
【図8】表示メモリのデータの変化をFLCパネルの画
素に対応させてマトリクス状に示した説明図。
素に対応させてマトリクス状に示した説明図。
【図9】表示システムに含まれる識別メモリ回路のデー
タをマトリックス状に示す説明図。
タをマトリックス状に示す説明図。
【図10】特開昭64-59389号公報に示されたFLCパネ
ルの駆動に用いられる各印加電圧の波形を示す波形図。
ルの駆動に用いられる各印加電圧の波形を示す波形図。
【図11】図10で示した表示システムに含まれる同異メ
モリ回路のデータをマトリックス状に示す説明図。
モリ回路のデータをマトリックス状に示す説明図。
【図12】実施例の表示制御回路の概略的な構成を示す
ブロック図。
ブロック図。
【図13】実施例の表示制御回路の概略的な構成を示す
ブロック図。
ブロック図。
【図14】実施例の表示制御回路の入力側の動作を説明
するためのタイミングチャート。
するためのタイミングチャート。
【図15】実施例の表示制御回路の出力側の動作を説明
するためのタイミングチャート。
するためのタイミングチャート。
【図16】図15で示した(8)のパターンA1を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図17】図15で示した(8)のパターンA1を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図18】図15で示した(8)のパターンB1を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図19】図15で示した(8)のパターンB1を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図20】図15で示した(8)のパターンC1を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図21】図15で示した(8)のパターンC1を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図22】図15で示した(8)のパターンA2に続く
べきパターンB11を詳細に説明するためのタイミングチ
ャート。
べきパターンB11を詳細に説明するためのタイミングチ
ャート。
【図23】図15で示した(8)のパターンA2に続く
べきパターンB11を詳細に説明するためのタイミングチ
ャート。
べきパターンB11を詳細に説明するためのタイミングチ
ャート。
【図24】実施例で用いられる印加電圧の波形を示す波
形図。
形図。
【図25】実施例で用いられる印加電圧の波形を示す波
形図。
形図。
【図26】実施例の走査電極、信号電極及び画素に印加
される電圧の波形を示す波形図。
される電圧の波形を示す波形図。
【図27】本発明による表示制御装置の特徴的な動作の
一例を示すタイミングチャート。
一例を示すタイミングチャート。
【図28】識別メモリ回路の他の構成例を示す説明図。
【図29】識別メモリ回路の他の構成例を示す説明図。
【図30】従来の表示システムの概略的な構成を示すブ
ロック図。
ロック図。
【図31】従来の表示システムのFLCDで用いられる
FLCパネルの概略的な構成を示す断面図。
FLCパネルの概略的な構成を示す断面図。
【図32】従来の表示システムに用いられるFLCDに
「A」の文字を表示した状態を示す説明図。
「A」の文字を表示した状態を示す説明図。
【図33】従来のFLCパネルの画素の表示状態の変化
を記号で示した概念図。
を記号で示した概念図。
【図34】実施例の1024×1024画素の表示システムに用
いられるFLCDの構成を示す平面図。
いられるFLCDの構成を示す平面図。
【図35】実施例の1024×1024画素のFLCD用の表示
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図36】実施例の1024×1024画素のFLCD用の入力
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図37】実施例の1024×1024画素のFLCD用の出力
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図38】実施例の1024×1024画素のFLCD用の表示
メモリ回路の概略的な構成を示すブロック図。
メモリ回路の概略的な構成を示すブロック図。
【図39】実施例の1024×1024画素のFLCD用の識別
メモリ回路の概略的な構成を示すブロック図。
メモリ回路の概略的な構成を示すブロック図。
【図40】実施例の1024×1024画素のFLCD用の同異
メモリ回路の概略的な構成を示すブロック図。
メモリ回路の概略的な構成を示すブロック図。
【図41】実施例の1024×1024画素のFLCD用の駆動
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図42】実施例の1024×1024画素のFLCD用の入出
力信号回路の具体的な構成を示す回路図。
力信号回路の具体的な構成を示す回路図。
【図43】実施例の1024×1024画素のFLCD用の入力
水平アドレス回路の具体的な構成を示す回路図。
水平アドレス回路の具体的な構成を示す回路図。
【図44】実施例の1024×1024画素のFLCD用の入力
垂直アドレス回路の具体的な構成を示す回路図。
垂直アドレス回路の具体的な構成を示す回路図。
【図45】実施例の1024×1024画素のFLCD用の出力
水平アドレス回路の具体的な構成を示す回路図。
水平アドレス回路の具体的な構成を示す回路図。
【図46】実施例の1024×1024画素のFLCD用の出力
行検出回路の具体的な構成を示す回路図。
行検出回路の具体的な構成を示す回路図。
【図47】実施例の1024×1024画素のFLCD用の出力
垂直アドレス回路の具体的な構成を示す回路図。
垂直アドレス回路の具体的な構成を示す回路図。
【図48】実施例の1024×1024画素のFLCD用の出力
垂直アドレス回路の具体的な構成を示す回路図。
垂直アドレス回路の具体的な構成を示す回路図。
【図49】実施例の1024×1024画素のFLCD用の表示
入力回路の具体的な構成を示す回路図。
入力回路の具体的な構成を示す回路図。
【図50】実施例の1024×1024画素のFLCD用の表示
出力回路の具体的な構成を示す回路図。
出力回路の具体的な構成を示す回路図。
【図51】実施例の1024×1024画素のFLCD用の識別
入力回路の具体的な構成を示す回路図。
入力回路の具体的な構成を示す回路図。
【図52】実施例の1024×1024画素のFLCD用の識別
出力回路の具体的な構成を示す回路図。
出力回路の具体的な構成を示す回路図。
【図53】実施例の1024×1024画素のFLCD用の同異
入力回路の具体的な構成を示す回路図。
入力回路の具体的な構成を示す回路図。
【図54】実施例の1024×1024画素のFLCD用の同異
出力回路の具体的な構成を示す回路図。
出力回路の具体的な構成を示す回路図。
1 FLCパネル 2 パーソナルコンピュータ 3 CRT 4,27,31 FLCD 5 ガラス 6 絶縁膜 7 配向膜 8 封止剤 9 FLC 10 偏光板 11 走査側駆動回路 12 信号側駆動回路 13 コントロール回路 14 インタフェース回路 15 表示メモリ回路 16 群メモリ回路 17 同異メモリ回路 18 入力制御回路 19 出力制御回路 20 アドレス回路 21 駆動制御回路 22 電導電極 23 高誘電性絶縁膜 24 画素電極 25 コントロール回路 26 FLCパネル 28,30 走査側駆動回路 29 信号側駆動回路 32 コントロール回路 33 入力制御回路 34 出力制御回路 35 表示メモリ回路 36 識別メモリ回路 37 同異メモリ回路 38 駆動制御回路 39 入出力信号回路 40 入力水平アドレス回路 41 入力垂直アドレス回路 42 出力行検出回路 43 出力水平アドレス回路 44 出力垂直アドレス回路 45 表示アドレス回路 46,50,54 SRAM 47 表示入力回路 48 表示出力回路 49 識別アドレス回路 51 識別入力回路 52 識別出力回路 53 同異アドレス回路 55 同異入力回路 56 同異出力回路 57 駆動信号回路 58 ROM 59 駆動電圧回路 L 走査電極 S 信号電極
Claims (1)
- 【請求項1】 互いに交差する方向に配列した複数の走
査電極と信号電極との間に液晶を介在させ、走査電極と
信号電極が交差する領域を画素とし、この画素の状態を
変化させることによって各種の内容を表示する液晶パネ
ルにおいて、画素の状態を1画素毎に表示データとして
記憶する表示データ記憶手段と、 画素に表示させるべき状態と既に表示させた状態とに変
化があるか否かを複数の画素群毎に同異データとして記
憶する同異データ記憶手段と、 画素に表示させるべき状態と既に表示させた状態とに変
化があるか否かを複数の走査電極群毎に識別データとし
て記憶する識別データ記憶手段とを備え、 識別データ記憶手段は、次にどの走査電極群を選択すべ
きかを知るためのデータ選択用記憶部と、対応する画素
の同異データを消去してよいか否かを知るためのデータ
消去用記憶部からなり、 データ選択用記憶部とデータ消去用記憶部は、対応する
画素の状態が変化する毎に表示に変化がある旨の記憶内
容に書換えられ、その後、データ選択用記憶部は、対応
する走査電極群が読み出し開始される時に表示に変化が
ない旨の記憶内容に書換えられ、データ消去用記憶部
は、対応する走査電極群の読み出し終了した時にデータ
選択用記憶部と同じ記憶内容に書換えられることを特徴
とする液晶パネルの表示制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23861992A JP3251064B2 (ja) | 1991-11-07 | 1992-09-07 | 液晶パネルの表示制御装置 |
US07/972,043 US5483255A (en) | 1991-11-07 | 1992-11-05 | Display controller for liquid crystal panel structure |
DE69217612T DE69217612T2 (de) | 1991-11-07 | 1992-11-06 | Anzeigesteuergerät für eine Flüssigkristallanzeigetafel |
EP92310209A EP0541399B1 (en) | 1991-11-07 | 1992-11-06 | Display controller for liquid crystal panel structure |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29169991 | 1991-11-07 | ||
JP3-291699 | 1991-11-07 | ||
JP23861992A JP3251064B2 (ja) | 1991-11-07 | 1992-09-07 | 液晶パネルの表示制御装置 |
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Publication Number | Publication Date |
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JPH05210366A JPH05210366A (ja) | 1993-08-20 |
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Family
ID=26533797
Family Applications (1)
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---|---|---|---|
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JP3900663B2 (ja) * | 1997-06-25 | 2007-04-04 | ソニー株式会社 | 光学空間変調素子及び画像表示装置 |
JP3403032B2 (ja) * | 1997-10-24 | 2003-05-06 | キヤノン株式会社 | 液晶表示パネルの駆動装置と駆動方法 |
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US8836621B2 (en) * | 2004-12-15 | 2014-09-16 | Nlt Technologies, Ltd. | Liquid crystal display apparatus, driving method for same, and driving circuit for same |
JP2007241456A (ja) * | 2006-03-06 | 2007-09-20 | Fuji Xerox Co Ltd | 情報処理システム、情報処理方法および情報処理プログラム |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH0680477B2 (ja) * | 1985-02-06 | 1994-10-12 | キヤノン株式会社 | 液晶表示パネル及び駆動方法 |
DE3787660T2 (de) * | 1986-02-17 | 1994-02-17 | Canon Kk | Steuergerät. |
US5111195A (en) * | 1989-01-31 | 1992-05-05 | Sharp Kabushiki Kaisha | Driving circuit for a matrix type display device |
JPH03203776A (ja) * | 1989-12-29 | 1991-09-05 | Sharp Corp | 強誘電性液晶パネルの表示制御装置 |
DE69120044T2 (de) * | 1990-12-28 | 1997-01-23 | Sharp Kk | Verfahren zur Anzeigesteuerung |
-
1992
- 1992-09-07 JP JP23861992A patent/JP3251064B2/ja not_active Expired - Fee Related
- 1992-11-05 US US07/972,043 patent/US5483255A/en not_active Expired - Lifetime
- 1992-11-06 DE DE69217612T patent/DE69217612T2/de not_active Expired - Fee Related
- 1992-11-06 EP EP92310209A patent/EP0541399B1/en not_active Expired - Lifetime
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EP0541399A2 (en) | 1993-05-12 |
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EP0541399B1 (en) | 1997-02-26 |
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DE69217612T2 (de) | 1997-08-21 |
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