JP3834086B2 - マトリックス型表示装置およびその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリ性を有するマトリックス型表示装置において階調表示を可能にするマトリックス型表示装置の駆動方法に関するものである。
【0002】
【従来の技術】
メモリ性を有するマトリックス型表示装置は、特開平5−107521号公報に開示されている相転移形液晶表示装置の他に、特開平3−20715号公報に開示されている強誘電性液晶表示装置、特開平6−43829号公報に開示されているプラズマ表示装置などがある。
【0003】
一般に、マトリックス型表示装置には、共通して、走査電極毎に独立した選択期間が必要となるので同時に複数の走査電極を選択することができないという特徴がある。また、上記の各マトリックス型表示装置においては、走査電極に印加する電圧を次のように変化させて表示を行っている。まず、画素の表示状態を決める選択電圧を印加した後、画素の表示状態を保持するための保持電圧を印加し、最後に画素の表示状態を消去するための消去電圧を印加する。または、保持電圧の印加を停止することによっても画素の表示状態が消去される。
【0004】
このような表示装置の階調表示を実現するためには、例えば、特開昭63−226178号公報に開示されている走査方法が挙げられる。以下、この走査方法を図24を用いて説明する。
【0005】
図24は、15本の走査電極L1 〜L15から構成されたマトリックス型表示装置の走査方法を模式的に示しており最上段に付された数字(0〜9)の順に走査電極L1 〜L15が選択されるようになっている。また、それぞれのブロックには、走査電極L1 〜L15上の画素に与えるべきデータのbit番号が付記されている。
【0006】
この例では、先頭の第1選択期間から第4選択期間までに、次のようにデータが付与される。すなわち、第1選択期間に走査電極L15へ第4bit目のデータを付与し、第2選択期間に走査電極L1 へ第1bit目を付与し、第3選択期間に走査電極L3 へ第2bit目を付与し、第4選択期間に走査電極L7 へ第3bit目を付与している。
【0007】
なお、この走査方法により前記のメモリ性を有する表示装置を走査するときには、選択期間内に消去電圧と選択電圧とを印加すればよい。
【0008】
上記の走査方法では、それらの4つの選択期間を同時に選択を行う期間とみなしている。したがって、上記のような順序でデータを付与することにより、第1bitの表示期間T1 と、第2bitの表示期間T2 と、第3bitの表示期間T3 と、第4bitの表示期間T4 との比が、T1 :T2 :T3 :T4 =1:2:4:8となるとしている。
【0009】
また、特開昭62−56936号公報に開示されている走査方法では、ブランキング期間を変えることにより、表示期間の比率を1:2:4に設定している。
【0010】
【発明が解決しようとする課題】
しかしながら、実際に図24から求められる各表示期間の比率は、T1 :T2 :T3 :T4 =3:7:15:35となる。この比率は、第1選択期間に第1ないし第4bit目のいずれを付与するかにより変えることができる。しかし、前者の走査方法では、複数の走査電極を順次選択しているにも関わらず、あたかもそれらの走査電極を同時に選択しているようにみなしているだけであり、上記の比率を厳密に1:2:4:8=4:8:16:32にすることができない。
【0011】
一方、後者の走査方法では、明るさに関与しない期間が全体の3割程度を占めるので、十分な明るさが確保できないという不都合がある。
【0012】
本発明は、上記の事情に鑑みてなされたものであって、上記の走査方法と同等の走査時間で各表示期間の比が正確に1:R:…:Rn-1 (2以上の整数)となる走査方法を提供することを第1の目的としている。また、本発明は、上記の階調表示に適し、任意の表示期間に対応したデータを高速に出力するメモリ構成および制御方法を提供することを第2の目的としている。
【0013】
【課題を解決するための手段】
本発明のマトリックス型表示装置の駆動方法は、m本の走査電極を有し、その走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、各々の期間でR(Rは2以上の整数)階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて1:R:…:R n-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、上記の課題を解決するために、以下の各手段を講じることを特徴としている。
【0014】
すなわち、第1の駆動方法は、隣接するn個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記n個の階調表示データの重みの総和Sが上記走査電極数mのn倍となるように設定する。
【0015】
階調数R(Rは2以上の整数)で階調表示が可能なメモリ性とm本の走査電極とを有するマトリックス型表示装置において、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行い、a(aは0以上の整数)をnで除した余りをROTn (a)として、
なる関係が成り立つようにRおよびnを特定し、bを0以上の整数とするとき、
S=(1+R+…+Rn-1 )X=n(m+b) …(2)
なる関係が成り立つようにXを設定し、さらに第1,第2,…,第nの各表示期間に対応するデータを第a,第X+a,…,第(1+R+…+Rn-2 )X+aのそれぞれの選択期間に表示する。また、b=0とすることにより、Sがmのn倍となる。
【0016】
一般にメモリ性を有するマトリックス型表示装置では、走査電極毎に独立した選択期間が必要となるので、同時に複数の走査電極を選択することができない。このため、m本の走査電極を1フレーム期間内にn回走査するには、少なくともn×mの選択期間が必要である。一方、各選択期間の時間比がX,RX,…,Rn-1 Xとなるように時分割で階調表示を行うには、(1+R+…+Rn-1 )Xの期間が必要である。したがって、整数bを導入して、(2)式の関係が得られるようにする。
【0017】
前記の(1)式の関係は、例えば、
pn≠R,R2 ,R+R2 ,…および1+R+…+Rn-1 …(3)および
ROTn (X)=ROTn (RX)=ROTn (R2 X)=…
=ROTn (Rn-2 X)=ROTn (Rn-1 X)≠0 …(4)
という条件を満足すれば成り立つ。なお、pは正の整数である。
【0018】
上記の条件により(1)の関係が成り立つと、ROTn (X),ROTn ((1+R)X),… ,ROTn ((1+R+…+Rn-2 )X),ROTn ((1+R+…+Rn-1 )X)にそれぞれ1対1で対応する値が、例えば、1,2,…n−1,0というように決まる。
【0019】
(1)の関係を満たすRおよびnが特定されると、(2)式に基づき、走査電極数mに合わせてXを設定する。そして、走査電極L1 において、第1ないし第nの各表示期間に対応するデータをそれぞれ、第a,第X+a,…,第(1+R+…+Rn-2 )X+aの各選択期間に表示する。また、d番目の走査電極Ld において、第1,第2,…,第nの各表示期間に対応するデータを、それぞれ第d×n+a,第d×n+X+a,…,第d×n+(1+R+…+Rn-2 )X+aの各選択期間に表示する。
【0020】
このように表示すれば、第1,第2,…,第nの各表示期間に対応するデータは、必ず第d×n+a,第e×n+X+a,…,第f×n+(1+R+…+Rn-2 )X+aの選択期間に表示される。それゆえ、これらのデータに対応する選択期間が相互に重なることなく、m本の走査電極を走査することができる。なお、上記のd、eおよびfは任意の整数である。
【0021】
第2の駆動方法は、m本の走査電極を有し、その走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、各々の期間でR(Rは2以上の整数)階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて1:R:…:R n-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、上記の課題を解決するために、隣接するn個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記1フレーム期間内に非表示期間を設けることで、n個の階調表示データ重みの総和と上記非表示期間の重みの総和との加算値Sが上記走査電極数mのn倍となるように設定することを特徴としている。
【0022】
具体的には、a(aは0以上の整数)をnで除した余りをROTn (a)として、X+Yを1以上の整数とするとき、
なる関係が成り立つようにRおよびnを特定し、bを0以上の整数とするとき、
S=(1+R+…+Rn-1 )X+nY=n(m+b) …(6)
なる関係が成り立つようにXおよびYを設定し、第1,第2,…,第nの各表示期間に対応するデータを第a,第X+Y+a,…,第(1+R+…+Rn-2 )X+(n−1)Y+aのそれぞれの選択期間に表示する。また、b=0とすることにより、Sがmのn倍となる。
【0023】
メモリ性を有するマトリックス型表示装置では、前述のように、画素の表示状態を保持するために選択電圧の印加後に保持電圧を印加し、画素の表示状態を消去するために消去電圧を印加する。また、上記のマトリックス型表示装置では、ある走査電極に選択電圧を印加している間に、他の走査電極に消去電圧を印加することができる。それゆえ、電極の走査においては、選択期間と独立してブランキング期間を設けることができる。
【0024】
そこで、第2の駆動方法では、各選択期間の時間比がX,RX,…,Rn-1 Xとなるように時分割で階調表示を行うために、ブランキング期間をYとして、(1+R+…+Rn-1 )X+nYの期間が必要になる。また、m本の走査電極を1フレーム期間内にn回走査するには、少なくともn×mの選択期間が必要である。したがって、整数bを導入して、(6)式の関係が得られる。
【0025】
前記の(5)式の関係が成り立つ1つの条件として、次式が挙げられる。
ROTn (X+Y)=ROTn (RX+Y)=ROTn (R2 X+Y)=…=ROTn (Rn-2 X+Y)=ROTn (Rn-1 X+Y)≠0 …(7)
(7)式が成り立つ1つの条件として、次式が挙げられる。
【0026】
qn=(R−1)X …(8)
なお、qは整数である。
【0027】
上記の条件により(5)の関係が成り立つと、ROTn (X+Y),ROTn ((1+R)X+2Y),… ,ROTn ((1+R+…+Rn-2 )X+(n+1)Y),ROTn ((1+R+…+Rn-1 )X+nY)にそれぞれ1対1で対応する値が、例えば、1,2,…n−1,0というように決まる。
【0028】
また、(5)の関係を満たすためには、ROTn (X+Y)≠0より、X+Yがnの倍数であってはならない。そこで、X+Yとnとの最小公倍数をMとするときの
M=n(X+Y) …(9)
なる関係と(6)式とに基づき、走査電極数mに合わせてX+Yを設定する。そして、走査電極L1 において、第1ないし第nの各表示期間に対応するデータをそれぞれ第a,第X+Y+a,…,第(1+R+…+Rn-2 )X+(n−1)Y+aの各選択期間に表示する。また、d番目の走査電極Ld において、第1,第2,…,第nの各表示期間に対応するデータを、それぞれ第d×n+a,第d×n+X+Y+a,…,第d×n+(1+R+…+Rn-2 )X+(n−1)Y+aの各選択期間に表示する。
【0029】
このように表示すれば、第1,第2,…,第nの各表示期間に対応するデータは、必ず第d×n+a,第e×n+X+Y+a,…,第f×n+(1+R+…+Rn-2 )X+(n−1)Y+a番目の選択期間に表示される。それゆえ、これらのデータに対応する選択期間が相互に重なることなく、m本の走査電極を走査することができる。なお、上記のd、eおよびfは任意の整数である。
【0030】
また、上記の第1および第2の駆動方法では、上記マトリックス型表示装置における走査電極1本がg(gは2以上の整数)本の走査電極群に置き換えられることによりg×m本の走査電極を有し、1選択期間に上記走査電極群を走査するようにしてもよい。この場合、第1および第2の駆動方法を、より多くの走査電極を有する大型のマトリックス表示装置に適用することができる。
【0031】
また、第2の駆動方法では、上記各階調表示データの表示期間の前後に非表示期間を設けることが好ましく、さらに、上記各階調表示データの表示期間の前後に設けた非表示期間の長さを固定することが好ましい。
【0032】
また、上記の各駆動方法では、各階調表示データの重みの比率を固定することが好ましい。
【0033】
本発明を実現するマトリックス型表示装置は、階調数R(Rは2以上の整数)で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有するマトリックス型表示装置であって、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行うためのデータを読み出しうるマトリックス型表示装置用の制御回路により制御されていなければならない。その制御回路では、各走査電極に対応する第1,第2,…,第nの表示期間の階調表示データをn個のメモリブロックに記憶させ、これらのメモリブロックから階調表示データを各走査電極における各表示期間毎にまとめて出力させて上記マトリックス型表示装置の信号電極駆動回路に与えることを特徴としている。
【0034】
従来の制御回路におけるメモリ装置では、画素Aijの第1,第2,…,第nの表示期間に対応したn組の階調表示データが同一のアドレスに記憶されていた。このため、第1の表示期間に対応した階調表示データをメモリ装置から読み出す場合でも、必要のない第2,…,第nの表示期間に対応した階調表示データまで読み出されてしまう。また、第2,…,第nの表示期間に対応した階調表示データをメモリ装置から読み出す場合も同様であるので、n組の階調表示データを読み出すために、同一のアドレスをn回読み出すことになる。
【0035】
そこで、本発明のマトリックス型表示装置用の制御回路におけるメモリ制御方法は、独立にアドレスを入力可能なn個のメモリブロックから1つのメモリ装置を構成し、画素Aijの第1,第2,…,第nの表示期間に対応したn組の階調表示データを各々異なるアドレスでn個のメモリブロックに記憶させる。
【0036】
これにより、第1の表示期間に対応した階調表示データを第1のメモリブロックから読み出す場合、同一のアドレスを第2,…,第nのメモリブロックへ入力すれば、同一走査電極上の異なる画素の第1の表示期間に対応した階調表示データが読み出される。
【0037】
このようにすれば、余分なデータが各メモリブロックから読み出されることがないので、n組の階調表示データを読み出すために、同一のアドレスを1回読み出せば済む。
【0038】
なお、この方法は、画素Aijの第1,第2,…,第nの表示期間に対応したn組の階調表示データを同一のアドレスでn個のメモリブロックに記憶させ、第1の表示期間に対応した階調表示データを第1のメモリブロックから読み出す場合、各々異なるアドレスを第2,…,第nのメモリブロックへ入力し、同一走査電極上の異なる画素の第1の表示期間に対応した階調表示データを読み出すようにしても同じことである。
【0039】
本発明のマトリックス型表示装置は、階調数R(Rは2以上の整数)で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有し、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行うマトリックス型表示装置であって、上記の課題を解決するために、独立したアドレスの入力が可能であるとともに各信号電極に与えられる階調表示データを各走査電極における各表示期間毎に共通するアドレスで記憶する複数(例えばn個)のメモリブロックから構成されたメモリ装置と、第1,第2,…,第nの表示期間毎の階調表示データを上記メモリ装置に分配する分配手段とを備えていることを特徴としている。
【0040】
上記の構成では、1つの画素に対応する階調表示データが、分配手段により、n個の各表示期間に対応したn組の階調表示データとして、メモリ装置の各々異なるメモリブロックに分配され、これらのメモリブロックに記憶される。ここで、例えば、画素Aijの第1,第2,…,第nの表示期間に対応したn組の階調表示データを各々異なるアドレスでn個のメモリブロックに記憶させ、第1の表示期間に対応した階調表示データを第1のメモリブロックから読み出す場合、同一のアドレスが第2,…,第nのメモリブロックへ入力されると、同一の走査電極上の異なる画素の第1の表示期間に対応した階調表示データが読み出されるようにしておく。
【0041】
このようにすれば、各メモリブロックに各走査電極における各表示期間毎に共通するアドレスを同時に与えることにより、走査電極の走査が行われる際に、各走査電極に対応する階調表示データを表示期間毎にまとめて読み出すことができる。それゆえ、各表示期間におけるメモリ装置からの階調表示データ読み出し回数を少なくすることができ、任意の表示期間に対応した階調表示データを高速に信号電極に提供することができる。
【0042】
【発明の実施の形態】
本発明の実施の一形態について図1ないし図23に基づいて説明すれば、以下の通りである。
〔強誘電性液晶表示装置の基本構成〕
本実施例に係る強誘電性液晶表示装置(以降、FLCDと称する)は、図8に示すように、液晶パネル1を有している。この液晶パネル1は、互いに対向する2枚の透光性の例えばガラスからなる基板2・3を備えている。
【0043】
基板2の表面には、例えばインジウム錫酸化物(以降、ITOと称する)等からなる複数の透明な信号電極S…が互いに平行に配置されている。これらの信号電極S…は、例えば酸化シリコン(SiO2)からなる透明な絶縁膜4により被覆されている。
【0044】
一方、基板3の表面には、例えばITOからなる複数の透明な走査電極L…が信号電極S…と直交するように互いに平行に配置されている。これらの走査電極L…は、絶縁膜4と同じ材料からなる透明な絶縁膜5で被覆されている。
【0045】
上記の絶縁膜4・5上には、ラビング処理などの一軸配向処理が施された配向膜6・7がそれぞれ形成されている。配向膜6・7としては、ポリビニルアルコール等が用いられる。
【0046】
強誘電性液晶8は、配向膜6・7が対向するようにして封止剤9で貼り合わされたガラス基板2・3の間の空間内に充填されて液晶層を形成している。強誘電性液晶8は、封止剤9に設けられた図示しない注入口から注入され、その注入口が封止されることにより封入される。
【0047】
基板2・3は、さらに偏光軸が互いに直交するように配置された2枚の偏光板10・11で挟まれている。
【0048】
図9に示すように、走査電極L…(L0 〜LF )は走査電極駆動回路21に接続され、信号電極S…(S0 〜SF )は信号電極駆動回路22に接続されている。図9における液晶パネル1は、説明を簡単にするために、16本ずつの走査電極L…と信号電極S…とを備える構成となっており、16×16の画素を有している。
【0049】
なお、以降の説明では、任意の走査電極Li (i=0〜F)と任意の信号電極Sj (j=0〜F)とが交差する部分を画素Aijで表す。
【0050】
走査電極駆動回路21は、走査電極L…に電圧を印加する回路であり、シフトレジスタ21aと、ラッチ21bと、アナログスイッチアレイ21cとを有している。この走査電極駆動回路21では、1bitの走査信号YIが、クロックCKに基づいてシフトレジスタ21aにより転送され、シフトレジスタ21aの各出力段から出力されて、さらに負論理のラッチパルスLPに同期してラッチ21bで保持される。
【0051】
ラッチ21bに保持された値が有意(例えばハイレベル)のときに、アナログスイッチアレイ21cにより、その値が出力される信号ラインにつながる走査電極Li に選択電圧VC1が印加される。一方、ラッチ21bに保持された値が非有意(例えばローレベル)のときに、アナログスイッチアレイ21cにより、その値が出力される信号ラインにつながる走査電極Lk (k≠i)に非選択電圧VC0が印加される。
【0052】
信号電極駆動回路22は、走査電極S…に電圧を印加する回路であり、シフトレジスタ22aと、ラッチ22bと、アナログスイッチアレイ22cとを有している。この信号電極駆動回路22では、データ信号XIが、クロックCKに基づいてシフトレジスタ22aにより転送され、シフトレジスタ22aの各出力段から出力されて、さらに負論理のラッチパルスLPに同期してラッチ22bで保持される。
【0053】
ラッチ22bに保持された値が有意(例えばハイレベル)のときに、アナログスイッチアレイ22cにより、その値が出力される信号ラインにつながる信号電極Si にアクティブ電圧VS1が印加される。一方、ラッチ22bに保持された値が非有意(例えばローレベル)のときに、アナログスイッチアレイ21cにより、その値が出力される信号ラインにつながる信号電極Sk (k≠j)にノンアクティブ電圧VS0が印加される。
【0054】
図10(b)に示すように、画素Aijに含まれる液晶分子31は、その長軸方向と垂直に自発分極PS を有している。この液晶分子31は、走査電極Lへの印加電圧と信号電極Sへの印加電圧との電位差により発生する電界Eおよび自発分極PS のベクトル積に比例した力を受けて、2倍のチルト角2θの頂角を持った円錐32の表面上を移動する。
【0055】
また、液晶分子31は、図10(a)に示すように、電界Eにより軸33まで移動させられると位置P1 で安定した状態になり、電界Eにより軸34まで移動させられると位置P2 で安定した状態になる。このように、液晶分子31は、2つの安定した状態をとるという性質を備えている。
【0056】
さらに、液晶分子31が電界Eにより動かされても、位置P1 ・P2 が変化しない限り、元の安定した状態へ戻ろうとする復元力が液晶分子31に働く。
【0057】
そこで、図8に示す偏光板10・11の一方の偏光軸を、軸33・34のいずれかと一致させることにより、2つの表示状態を得ることができる。すなわち、一方の安定状態にある液晶分子31を有する画素Aijが明るい表示状態となり、他方の安定状態にある液晶分子31を有する画素Aijが暗い表示状態となる。
【0058】
液晶分子31には、前記の電界Eによる力の他に分子長軸の方向と分子短軸の方向との誘電率の差である誘電異方性Δεおよび電界Eの二乗の積に比例した力が働く。したがって、液晶分子31に働く力Fは、次式により表される。
【0059】
F=K0 ×PS ×E+K1 ×Δε×E2
なお、上式において、K0 およびK1 は定数である。
【0060】
このため、誘電率異方性Δεが負のFLC材料が封入された液晶パネル1では、電界Eが増加すれば、ある電界Emin で自発分極PS による力の増加より誘電異方性Δεが負であることの効果による力の増加が大きくなり、液晶分子31に働く力は、その電界Emin で最大となる。また、メモリパルス幅は、液晶分子31に働く力に逆比例すると考えられるから、その電界Emin で最小となる。
【0061】
この現象を利用したFLCDの駆動方法として、例えばFLC国際会議(1991)でDefence Research Agency から"The JOERS/Alvey Ferroelectric Multiplexing Scheme" として発表されたJOERS/Alvey 駆動法(以降、J/A駆動法と称する)がある。図11にその論文で示されているBDH社製のFLC材料であるSCE8の電圧−メモリパルス幅の特性を示す。
【0062】
図11において○でマーキングされたデータは、図12(a)に示す±10Vのバイアス電圧を重畳しながら測定される。一方、図11において+でマーキングされたデータは、図12(b)に示す±0Vのバイアス電圧を重畳しながら測定された。
【0063】
上記の駆動方法では、1画面のデータの書き替えを2フィールドの走査により行う。まず、第1フィールドでは、図13(a)に示すように、選択電圧VCAを走査電極Li へ印加するとき、電圧VSCを信号電極Sj へ印加することにより、電圧VA-C を画素Aijにおける液晶分子31へ印加する。これにより、液晶分子31の安定状態が一方の安定状態に切り替えられる。
【0064】
第2フィールドでは、図13(b)に示すように、選択電圧VCEを走査電極Li へ印加するとき、電圧VSHを信号電極Sj へ印加することにより、電圧VE-H を画素Aijにおける液晶分子31へ印加する。これにより、液晶分子31の安定状態が保持される。
【0065】
液晶分子31の安定状態を他方の安定状態に切り替える場合は、まず、第1フィールドでは、図13(a)に示すように、選択電圧VCAを走査電極Li へ印加するとき、電圧VSGを信号電極Sj へ印加することにより、電圧VA-G を画素Aijにおける液晶分子31へ印加する。これにより、液晶分子31の安定状態を変化させない。
【0066】
第2フィールドでは、図13(b)に示すように、選択電圧VCEを走査電極Li へ印加するとき、電圧VSDを信号電極Sj へ印加することにより、電圧VE-D を画素Aijにおける液晶分子31へ印加する。これにより、液晶分子31の安定状態が他方の安定状態に切り替えられる。
【0067】
他の画素Akj(k≠i)における液晶分子31の安定状態を切り替えているときには、次のように電圧を印加する。
【0068】
まず、第1フィールドでは、図13(a)に示すように、電圧VSCまたは電圧VSGを信号電極Sj へ印加するとき、非選択電圧VCBを走査電極Li へ印加することにより、電圧VB-C または電圧VB-G を画素Aijにおける液晶分子31へ印加する。第2フィールドでは、図13(b)に示すように、電圧VSDまたは電圧VSHを信号電極Sj へ印加するとき、非選択電圧VCFを走査電極Li へ印加することにより、電圧VF-D または電圧VF-H を画素Aijにおける液晶分子31へ印加する。これにより、液晶分子31の安定状態は、信号電極Sj への印加電圧がいずれの電圧であっても変化しない。
【0069】
上記の駆動方法が可能となるのは、次の条件による。
【0070】
第1の条件は、図13(a)(b)に示す電圧VA-C ・VE-D をそれぞれ決定する電圧レベル−Vs +Vd ・Vs −Vd の絶対値が、液晶分子31に働く力が最大値の近辺となるような図11に示す特性図における40(V)近辺の電圧であること。第2の条件は、図13(a)(b)に示す電圧VA-G ・VE-H をそれぞれ決定する電圧レベル−Vs −Vd ・Vs +Vd の絶対値が、液晶分子31に働く力が最大値から減少していく領域である図11に示す特性図における60(V)近辺の電圧であること。これにより、第1の条件の電圧により液晶分子31に働く力が、第2の条件の電圧により液晶分子31に働く力より大きくなる。
【0071】
また、上記の駆動方法が可能となるのは、次の条件にもよる。
【0072】
電圧VA-C は、2つの電圧レベル−Vd ・−Vs +Vd が同極性であり、電圧VE-D は、2つの電圧レベルVd ・Vs −Vd が同極性である。一方、電圧VA-G は、2つの電圧レベルVd ・−Vs −Vd が逆極性であり、電圧VE-H は、2つの電圧レベル−Vd ・Vs +Vd が逆極性である。このため、同極性の場合、安定状態の切り替えが容易な電圧レベル−Vs +Vd ・Vs −Vd をとるのに対し、逆極性の場合、安定状態の切り替えが同極性の場合より容易でない電圧レベル−Vs −Vd ・Vs +Vd をとることになる。
【0073】
上記のJ/A駆動法を拡張した駆動方法としては、Liquid Crystals,1993,Vol.13,No.4,597-601における"A new set of high matrix addressing schemes for ferroelectric liquid crystal displays" に開示されているMalvern 駆動法が挙げられる。図14に示すように、J/A駆動法(図中、J/A)は、列電圧波形における選択電圧の幅をタイムスロットTに等しく設定するのに対し、Malvern-2 駆動法(図中、M−2)およびMalvern-3 駆動法(図中、M−3)は、選択電圧の幅をそれぞれタイムスロットTの2倍と3倍に等しく設定している。
【0074】
マトリックス型表示装置としてFLCDを用いる場合、前記のJ/A駆動法では、1画面のデータの書き替えに要する2フィールドの走査において、それぞれ図13(a)(b)に示す波形の駆動電圧を印加する。これに対し、SID '92 における"Colour Digital Ferroelectric Liquid Crystal Displays For Laptop Applications"に開示されている駆動方法では、図15に示すように、ブランキングパルスBPを用いることにより、1画面のデータの書き替えを第2フィールドだけで行う。
【0075】
続いて、前記のように構成されるFLCDにおける走査方法について説明する。なお、以下に述べる各走査方法を他のマトリックス型表示装置にも適応できるのは言うまでもない。
〔第1の走査方法〕
まず、m本の走査電極L…を有するFLCDにおいて、1フレーム期間内で走査電極L…をn回走査する場合の階調数Rと走査回数nとの関係を求める。
【0076】
本走査方法では、前述の(1)式の関係が成立するように、(3)式の条件を満足させるRおよびnを求める。
【0077】
例えば、Rが2である階調表示の場合では、nを2として各表示期間の時間比が1:2となるとき、R=nとなるので(1)式が成り立たない。また、nを3として時間比が1:2:4となるとき、(R+R2 )/n=6/3=2となるので、やはり(1)式が成り立たない。さらに、nを4として時間比が1:2:4:8となるとき、R2 =nとなるので、やはり(1)式が成り立たない。これは、前述の従来の走査方法(図20参照)に相当する。
【0078】
Rが4である階調表示の場合では、nを2として時間比が1:4となるとき、R/n=4/2=2となるので、(1)式が成り立たない。nを3として時間比が1:4:16となるとき、R、R2 およびR+R2 は、それぞれ4、16、20であるので(3)式の条件を満足させ、かつともに3の倍数でない。したがって、この場合、(4)式におけるXが3の倍数でなければ(4)式を満足させることができる。
【0079】
このとき、
ROT3 (X)=1または2
ROT3 (5X)=2または1
ROT3 (21X)=0
となって(1)式が成立する。
【0080】
また、この条件で(2)式にR=4およびn=3を代入すれば、
(1+4+16)X=21X=3(m+b)
となり、X=(m+b)/7となる。これにより、m+bが7の倍数であれば、全ての条件が満足される。したがって、X=1のときm+b=7、X=2のときm+b=14、…となる。
【0081】
そして、このようにXを設定すると、第1,第2,…,第nの各表示期間に対応するデータを第a,第X+a,…,第(1+R+…+Rn-2 )X+aのそれぞれの選択期間に表示する。
【0082】
ここで、図1にm=7(b=0)の場合の走査方法をパターン化して示す。
【0083】
図1の走査パターンでは、第1ないし第21選択期間が設けられ、走査電極L1 〜L7 において走査される選択期間に走査の順番が1〜3にて示されている。この走査パターンは、X=1であることから、各走査電極L1 〜L7 において第a,第1+a,…,第5+aのそれぞれの選択期間に表示が行われることを示している。例えば、走査電極L1 では、a=1として第1、第2および第6選択期間に表示が行われる。また、走査電極L2 では、a=4として第4、第5および第9選択期間に表示が行われる。
【0084】
このように、本走査方法では、時間比が1:4:16となる階調表示を正確に行うことができる。
【0085】
なお、上記の例では、7本の走査電極S…を有するFLCDにおける走査方法について述べたが、図1における走査電極Li を走査電極L20i 〜L20i+19に置き換えることにより、140本の走査電極L…を有するFLCDにおいても、同様な階調表示が可能である。また、走査電極数、走査回数および時間比は、上記の例に限定されないのは勿論である。
〔第2の走査方法〕
本走査方法では、ブランキング期間を設けており、前述の(5)式の関係に基づいて走査を行う。
【0086】
まず、(7)式の条件を満足させれば、(5)式の関係が成立する。例えば、R=2およびn=2であり、各表示期間の時間比が1:2となる階調表示の場合では、(7)式が、
ROT2 (X+Y)=ROT2 (2X+Y)≠0
となる。この関係は、
q2=(2−1)X=X
のとき成り立つ。ここで、X=0では表示することができないので、qの代わりに正の整数αを導入して、Xを
X=2α
と表す。
【0087】
また、(9)式より、X+Yおよび2の最小公倍数Mが2(X+Y)と等しくなるには、X+Yが奇数でなければならない。したがって、X+Yは、0以上の整数βを導入して、
X+Y=2β+1
と表される。
【0088】
これにより、(6)式は、
となる。ここで、
X+Y=2β+1=5>X=α
を満たすαは、
α+2β+1=α+5=m+b
α=m+b−5
となる。このようにαが特定されることで、mとXとが関連付けられる。
【0089】
すなわち、m+b=k+5(kは正の整数)であれば、αは正の整数になる。例えば、b=0とすると、k=2のときm=7となり、これによりα=2となる。
【0090】
そして、このようにXを設定すると、第1,第2,…,第nの各表示期間に対応するデータを第a,第X+Y+a,…,第(1+R+…+Rn-2 )X+(n−1)Y+aのそれぞれの選択期間に表示する。
【0091】
ここで、図2にm=7(b=0)の場合の走査方法をパターン化して示す。
【0092】
図2の走査パターンでは、第1ないし第14選択期間が設けられ、走査電極L1 〜L7 において走査される選択期間に走査の順番が1・2にて示されている。この走査パターンは、X=4およびY=1であることから、各走査電極L1 〜L7 において第aおよび第5+aのそれぞれの選択期間に表示が行われることを示している。例えば、走査電極L1 では、a=1として第1および第6選択期間に表示が行われる。また、走査電極L2 では、a=3として第3および第8選択期間に表示が行われる。
【0093】
また、上記の走査パターンでは、表示が行われるそれぞれの選択期間の直前の選択期間に、ブランキング期間が開始するタイミングをβにて示している。したがって、その選択期間からブランキング期間が始まり、ブランキング期間が終了するまで走査電極Li に消去電圧が印加される。
【0094】
このように、本走査方法では、時間比が1:2となる階調表示を正確に行うことができる。また、ブランキング期間の長さを一定にすることができるので、その長さを短くすることにより、表示に関与しない期間を極めて短くすることができる。
〔第3の走査方法〕
本走査方法でも、前記の第2の走査方法と同様に、ブランキング期間を設けている。
【0095】
本走査方法では、R=2およびn=3であり、各表示期間の時間比が1:2:4となる階調表示を行う。
【0096】
この場合、(7)式が、
ROT3 (X+Y)=ROT3 (2X+Y)=ROT3 (4X+Y)≠0となる。この関係は、
q3=(2−1)X=X
のとき成り立つ。ここで、X=0では表示することができないので、qの代わりに正の整数αを導入して、Xを
X=3α
と表す。
【0097】
また、(9)式より、X+Yおよび3の最小公倍数Mが3(X+Y)と等しくなるには、X+Yが3の倍数でない値でなければならない。したがって、X+Yは、0以上の整数βを導入して、
X+Y=3β+1または3β+2
と表される。
【0098】
これにより、X+Y=3β+1とする場合、(6)式は、
となる。ここで、
X+Y=3β+1=4>X=3α
を満たすαは、
4α+3β+1=4α+4=m+b
α=(m+b−4)/4
となる。このようにαが特定されることで、mとXとが関連付けられる。
【0099】
すなわち、m+b=4k+4(kは正の整数)であれば、αは正の整数になる。例えば、b=0とすると、k=1のときm=8となり、これによりα=1となる。
【0100】
ここで、図3にm=8(b=0)の場合の走査方法をパターン化して示す。
【0101】
図3の走査パターンでは、第1ないし第24選択期間が設けられ、走査電極L1 〜L8 において走査される選択期間に走査の順番が1〜3にて示されている。この走査パターンは、X=3およびY=1であることから、各走査電極L1 〜L8 において第a、第4+aおよび第11+aのそれぞれの選択期間に表示が行われることを示している。表示が行われるそれぞれの選択期間の直前の選択期間には、第2の走査方法と同様に、ブランキング期間の開始するタイミングをβにて示している。これは、以降の第4ないし第6の走査方法についても同様である。
【0102】
このように、本走査方法では、時間比が1:2:4となる階調表示を正確に行うことができる。
〔第4の走査方法〕
本走査方法でも、前記の第2の走査方法と同様に、ブランキング期間を設けている。
【0103】
本走査方法では、R=2およびn=4であり、各表示期間の時間比が1:2:4:8となる階調表示を行う。
【0104】
この場合、(7)式が、
となる。この関係は、
q4=(2−1)X=X
のとき成り立つ。ここで、X=0では表示することができないので、qの代わりに正の整数αを導入して、Xを
X=4α
と表す。
【0105】
また、(9)式より、X+Yおよび4の最小公倍数Mが4(X+Y)と等しくなるには、Xが4の倍数であることおよびX+Yが奇数であることを考慮しなければならない。したがって、X+Yは、0以上の整数βを導入して、
X+Y=4β+1または4β+3
と表される。
【0106】
これにより、X+Y=4β+1とする場合、(6)式は、
となる。ここで、
X+Y=4β+1=5>X=4α
を満たすαは、
11α+4β+1=11α+5=m+b
α=(m+b−5)/11
となる。このようにαが特定されることで、mとXとが関連付けられる。
【0107】
すなわち、m+b=11k+5(kは正の整数)であれば、αは正の整数になる。例えば、b=0とすると、k=1のときm=16となり、これによりα=1となる。
【0108】
ここで、図4にm=16(b=0)の場合の走査方法をパターン化して示す。
【0109】
図4の走査パターンでは、第1ないし第64選択期間が設けられ、走査電極L1 〜L16において走査される選択期間に走査の順番が1〜4にて示されている。この走査パターンは、X=4およびY=1であることから、各走査電極L1 〜L16において第a、第5+aおよび第14+aのそれぞれの選択期間に表示が行われることを示している。
【0110】
このように、本走査方法では、時間比が1:2:4:8となる階調表示を正確に行うことができる。
〔第5の走査方法〕
本走査方法でも、前記の第2の走査方法と同様に、ブランキング期間を設けている。
【0111】
本走査方法では、R=4およびn=2であり、各表示期間の時間比が1:4となる階調表示を行う。
【0112】
この場合、(7)式が、
ROT2 (X+Y)=ROT2 (4X+Y)≠0
となる。この関係は、
q2=(4−1)X=3X
のとき成り立つ。ここで、X=0では表示することができないので、qの代わりに正の整数αを導入して、Xを
X=2α/3
と表す。
【0113】
また、(9)式より、X+Yおよび2の最小公倍数Mが2(X+Y)と等しくなるには、X+Yが奇数でなければならない。したがって、X+Yは、0以上の整数βを導入して、
X+Y=2β+1
と表される。
【0114】
これにより、(6)式は、
となる。ここで、
X+Y=2β+1=3>X=2α/3
を満たすαは、
α+2β+1=α+3=m+b
α=(m+b−3)
となる。このようにαが特定されることで、mとXとが関連付けられる。
【0115】
すなわち、m+b=k+3(kは正の整数)であれば、αは正の整数になる。例えば、b=0とすると、k=3のときm=6となり、これによりα=3となる。
【0116】
ここで、図5にm=6(b=0)の場合の走査方法をパターン化して示す。
【0117】
図5の走査パターンでは、第1ないし第12選択期間が設けられ、走査電極L1 〜L6 において走査される選択期間に走査の順番が1〜2にて示されている。この走査パターンは、X=2およびY=1であることから、各走査電極L1 〜L6 において第aおよび第3+aのそれぞれの選択期間に表示が行われることを示している。
【0118】
このように、本走査方法では、時間比が1:4となる階調表示を正確に行うことができる。
〔第6の走査方法〕
本走査方法でも、前記の第2の走査方法と同様に、ブランキング期間を設けている。
【0119】
本走査方法では、R=4およびn=3であり、各表示期間の時間比が1:4:16となる階調表示を行う。
【0120】
この場合、(7)式が、
となる。この関係は、
q3=(4−1)X=3X
のとき成り立つ。ここで、X=0では表示することができないので、qの代わりに正の整数αを導入して、Xを
X=α
と表す。
【0121】
また、(9)式より、X+Yおよび3の最小公倍数Mが3(X+Y)と等しくなるには、X+Yが3の倍数でない値でなければならない。したがって、X+Yは、0以上の整数βを導入して、
X+Y=3β+1または3β+2
と表される。
【0122】
これにより、X+Y=3β+1とする場合、(6)式は、
となる。ここで、本走査方法をFLCDに適用する都合により、
X+Y=3β+1=7>X=α
を満たすαは、
6α+3β+1=6α+7=m+b
α=(m+b−7)/6
となる。このようにαが特定されることで、mとXとが関連付けられる。
【0123】
すなわち、m+b=6k+7(kは正の整数)であれば、αは正の整数になる。例えば、b=0とすると、k=2のときm=19となり、これによりα=2となる。
【0124】
ここで、図6にm=19(b=0)の場合の走査方法をパターン化して示す。
【0125】
図6の走査パターンでは、第1ないし第57選択期間が設けられ、走査電極L1 〜L19において走査される選択期間に走査の順番が1〜3にて示されている。この走査パターンは、X=2およびY=5であることから、各走査電極L1 〜L19において第a、第7+aおよび第20+aのそれぞれの選択期間に表示が行われることを示している。
【0126】
このように、本走査方法では、時間比が1:4:16となる階調表示を正確に行うことができる。
【0127】
ところで、ブランキング駆動法(図15参照)を前述のMalvern 駆動法(図14参照)に適用したFLCDにおいて本走査方法を行わせる場合の走査電極L1 〜L9 に印加される電圧の波形を図7に示す。なお、図7において、横軸は時間tを表すとともに、図6と同様に選択期間の番号を表す一方、縦軸は電圧Vを表している。また、図7に記載されているストローブ電圧は選択電圧と同意であり、ブランキング電圧は消去電圧と同意である。
【0128】
上記のような電圧を走査電極L…に印加するには、図9に示すFLCDに若干の変更を加える必要がある。
【0129】
図16に示すように、本走査方法に適したFLCDは、走査電極駆動回路41を備えている。この走査電極駆動回路41は、2bit用のシフトレジスタ41aと、ラッチ21bと同様のラッチ41bと、4つの電圧を入力しうるアナログスイッチアレイ41cとにより構成されている。
【0130】
上記の走査電極駆動回路41においては、2bitの走査信号YIが、クロックCKに基づいてシフトレジスタ41aにより転送される。負論理のラッチパルスLPが各選択期間の中央で有意になると、シフトレジスタ41a内のデータがラッチ41bに保持される。
【0131】
アナログスイッチアレイ41cは、ラッチ21bに保持されたデータが“0”〜“3”のいずれであるかに応じて異なる電圧を出力する。データが“0”のときは非選択電圧VC0が出力される。データが“1”のときは選択電圧VC1が出力され、データが“2”のときは延長された選択電圧VC2が出力される。データが“3”のときは消去電圧VC3が出力される。これらの電圧は、上記の各値が出力される信号ラインにつながる走査電極Li に印加される。
【0132】
上記のFLCDにおいて、例えば、第20選択期間における中央でラッチパルスLPが有意になるとき、次のように、特定の走査電極Li に対応するシフトレジスタ41の出力段に上記のデータが割り当てられるように走査信号YIを入力する。走査電極L5 にデータ“1”、走査電極L2 ・L9 にデータ“3”、その他の走査電極L…にデータ“0”を関連付ける。これにより、第20および第21選択期間にわたる期間Ta では、走査電極L5 へ選択電圧VC1が印加され、走査電極L2 ・L9 へ消去電圧VC3が印加される。
【0133】
また、第21選択期間における中央でラッチパルスLPが有意になるとき、次のように、上記と同様にして、走査電極L1 にデータ“1”、走査電極L7 ・L9 にデータ“3”、その他の走査電極L…にデータ“0”を関連付ける。これにより、第21および第22選択期間にわたる期間Tb では、走査電極L1 へ選択電圧VC1が印加され、走査電極L7 ・L9 へ消去電圧VC3が印加される。
【0134】
なお、図7から分かるように、FLCDでは、選択電圧(ストローブ電圧)および消去電圧(ブランキング電圧)に幅がある。したがって、表示期間がストローブ電圧の印加開始時、印加途中または印加停止時のいずれから始まるのかが明確でない。また、表示期間がブランキング電圧の印加開始時、印加途中または印加停止時のいずれから始まるのかも明確でない。
【0135】
このような場合、ブランキング電圧を印加するタイミングを前後に移動させることにより、表示時間の比率を修正することが可能である。
〔階調表示用のメモリ装置〕
以下に説明するメモリ装置は、走査電極L…を1フレーム期間内に4回走査し、第1,第2,第3,第4の各表示期間の時間比がX:2X:4X:8Xとなるように階調表示を行うためにデータを記憶する回路である。本メモリ装置は、前述の第1および第2の走査方法を実現するFLCDに適用が可能であり、他に、従来技術を含めた全ての時分割階調表示方法に適用可能である。
【0136】
本メモリ装置は、図17に示すように、データセレクタ51・52と、RAM53〜56とを備えている。
【0137】
データセレクタ51は、4つの入力および4つの出力を有しており、4つの入力データDIA ・DIB ・DIC ・DID をセレクト信号ISによりメモリブロックとしてのRAM53〜56に振り分けて出力するようになっている。入力データDIA ・DIB ・DIC ・DID は、それぞれ、第1〜第4bitに対応しており、図18に示すように末尾がA〜Dとなっている。
【0138】
例えば、“000A”は、走査電極L1 の第1画素に与えられる第1bitのデータを表し、“003D”は、走査電極L1 の第4画素に与えられる第4bitのデータを表している。また、“011B”は、走査電極L2 の第2画素に与えられる第2bitのデータを表し、“013C”は、走査電極L2 の第4画素に与えられる第3bitのデータを表している。
【0139】
RAM53〜56には、それぞれ入力アドレスIA1 〜IA4 および出力アドレスOA1 〜OA4 が与えられる。入力アドレスIA1 〜IA4 および出力アドレスOA1 〜OA4 は、1桁目、2桁目および4桁目が次のようにして対応付けられている。1桁目は、第1ないし第4画素のデータに対し“0”となり、第5ないし第8画素のデータに対し“1”となる。2桁目は、走査電極L1 〜L16に対しそれぞれ“0”〜“F”となる。4桁目は、第1ないし第4bitに対しそれぞれ“0”〜“3”となる。また、RAM53〜56は、ライトイネーブル信号WEにより書き込みが指定され、リードイネーブル信号REにより読み出しが指定されるようになっている。
【0140】
データセレクタ52は、4つの入力および4つの出力を有しており、RAM53〜56からのデータがそれぞれの画素毎に分けて出力するようになっている。詳しくは、第1および第5画素のデータは出力データDO0 として出力され、第2および第6画素のデータは出力データDO1 として出力され、第3および第7画素のデータは出力データDO2 として出力され、第4および第8画素のデータは出力データDO3 として出力される。
【0141】
上記の構成では、入力データDIA ・DIB ・DIC ・DID が、データセレクタ51によりRAM53〜56に振り分けられ、図18に示すように、入力アドレスIA1 ・IA2 ・IA3 ・IA4 でRAM53〜56に書き込まれる。このとき、第1の表示期間に対応した入力データDIA は、RAM53・54・55・56の順に書き込まれる。第2の表示期間に対応した入力データDIB は、RAM54・55・56・53の順に書き込まれる。第3の表示期間に対応した入力データDIC は、RAM55・56・53・54の順に書き込まれる。第4の表示期間に対応した入力データDID は、RAM56・53・54・55の順に書き込まれる。
【0142】
また、入力アドレスIA1 ・IA2 ・IA3 ・IA4 としては、それぞれ走査電極L1 ・L2 ・…に与えられる第1ないし第8画素のデータに対し8つのアドレスが用意される。また、第1ないし第4画素のデータには、同じアドレスが割り当てられ、第5ないし第8画素のデータには、同じであるが第1ないし第4画素のデータと異なるアドレスが割り当てられる。
【0143】
次いで、図19に示すように、RAM53〜56に出力アドレスOA1 ・OA2 ・OA3 ・OA4 が与えられると、RAM53〜56からデータが読み出される。このとき、出力アドレスOA1 ・OA2 ・OA3 ・OA4 としては、同じアドレスが同時に与えられる。これにより、データがRAM53〜56から走査電極L1 ・L2 ・…における各bit毎にまとめて出力される。そして、RAM53〜56からのデータは、データセレクタ52により画素毎に振り分けられて、出力データDO0 〜DO3 として出力され、図9に示すデータ信号XIとなる。
【0144】
上記のように、第1ないし第4の表示期間のそれぞれに対応する第1ないし第4bitのデータをRAM53〜56に書き込んでおけば、読み出すときに同じアドレスを与えることにより、表示期間に対応するbitのデータがまとめて出力される。例えば、出力アドレスが“0000”の場合、第1の表示期間に対応する第1bitのデータがRAM53〜56から同時に出力される。
【0145】
上記のメモリ装置は、図20に示すように構成されるマトリックス型表示装置において、メモリ装置57として設けられる。メモリ装置57から出力された階調データは、図16のように構成されるFLCD58にデータXIとして入力される。なお、メモリ装置57のアドレス等の制御信号およびFLCD58に必要な他の制御信号は制御回路59より供給される。
【0146】
図18に示すように、第1bitのデータに着目すれば、入力側では1走査電極当たりに8つのアドレスが必要であったが、出力側では1走査電極当たりに2つのアドレスだけでよい。これは、他のbitでも同様である。したがって、第1ないし第4の表示期間にそれぞれ対応する4つの2階調データをbit毎にまとめて読み出すことにより、2階調表示可能なメモリ性を有するマトリックス型表示装置において、走査電極を1フレーム期間内に4回走査して、各表示期間がX:2X:4X:8Xとなる時分割表示を行うことができる。
【0147】
なお、上記の例では、走査電極L…を1フレーム期間内に4回走査する走査方法について説明したが、走査回数は、上記の例に限定されることはない。
【0148】
また、上記の例では、1フレーム期間内に4回走査するのに最も適したメモリ構成として、独立にアドレスが入力可能な4個のメモリを用いた場合のデータ制御方法について説明した。しかし、効率が低下しても差し支えなければ、例えば、図21に示すように、独立にアドレスが入力可能な2組のRAM63・64およびRAM65・66を用いてもよい。
【0149】
この場合、図22に示す入力アドレスが入力されると、データセレクタ61で分配されたデータがRAM63〜64に記憶される。また、図23に示す出力アドレスが入力されると、RAM63〜64からデータが読み出され、データセレクタ62を介して出力データDO0 ・DO1 として出力される。
【0150】
このような構成では、前述の構成と同様に時分割階調表示用のメモリ装置を構成することができる。
【0151】
ここで、図23に示す出力アドレスと図19に示す出力アドレスとを比較すれば、1走査電極分のデータを読み出すのに必要なアドレス数は、図21に示す構成が図17に示す構成の2倍になる。しかし、図21に示す構成によっても、従来の構成に比べればアドレス数は1/2となる。
【0152】
【発明の効果】
以上のように、本発明のマトリックス型表示装置の駆動方法は、m本の走査電極を有し、その走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、各々の期間でR(Rは2以上の整数)階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調データの重みに合わせて1:R:…:R n-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、隣接するn個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記n個の階調データの重みの総和Sが上記走査電極数mのn倍となるように設定する方法である。
【0153】
これにより、階調表示データに対応する選択期間が相互に重なることなく、m本の走査電極を走査することができる。したがって、各表示期間の時間比が厳密に1:R:…:R n-1 となる階調表示を行うことができ、表示品位を向上させることができるという効果を奏する。
【0154】
本発明の他のマトリックス型表示装置の駆動方法は、m本の走査電極を有し、その走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、各々の期間でR(Rは2以上の整数)階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて1:R:…:R n-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、隣接するn個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記1フレーム期間内に非表示期間を設けることで、n個の階調表示データ重みの総和と上記非表示期間の重みの総和との加算値Sが上記走査電極数mのn倍となるように設定する方法である。
【0155】
これにより、階調表示データに対応する選択期間が相互に重なることなく、m本の走査電極を走査することができる。また、ブランキング期間をYに割り当てることにより、明るさに寄与しない期間を極力短くすることができる。したがって、各表示期間の時間比が厳密に1:R:…:R n-1 となる階調表示を行うことができ、表示品位を向上させることができるという効果を奏する。
【0156】
本発明のさらに他のマトリックス型表示装置の駆動方法は、階調数R(Rは2以上の整数)で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有するマトリックス型表示装置において、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行うマトリックス型表示装置の駆動方法であって、各走査電極に対応する第1,第2,…,第nの表示期間の階調表示データを複数のメモリブロックに記憶させ、これらのメモリブロックから階調表示データを各走査電極における各表示期間毎にまとめて出力させて上記信号電極に与える方法である。
【0157】
このように、階調表示データを各走査電極における各表示期間毎にまとめて出力させれば、各表示期間におけるメモリブロックからの階調表示データ読み出し回数を少なくすることができる。これにより、任意の表示期間に対応した階調表示データを高速に信号電極に提供することができる。したがって、時分割階調表示を良好に行うことができるという効果を奏する。
【0158】
本発明のマトリックス型表示装置は、階調数R(Rは2以上の整数)で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有し、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行うマトリックス型表示装置であって、独立したアドレスの入力が可能であるとともに各信号電極に与えられる階調表示データを各走査電極における各表示期間毎に共通するアドレスで記憶し、読み出した階調表示データを上記信号電極に与える複数のメモリブロックと、第1,第2,…,第nの表示期間毎の階調表示データを上記メモリブロックに分配する分配手段とを備えている構成である。
【0159】
これにより、各メモリブロックに各走査電極における各表示期間毎に共通するアドレスを同時に与えれば、走査電極の走査が行われる際に、各走査電極に対応する階調表示データを表示期間毎にまとめて読み出すことができる。それゆえ、各表示期間におけるメモリブロックからの階調表示データ読み出し回数を少なくすることができ、任意の表示期間に対応した階調表示データを高速に信号電極に提供することができる。したがって、時分割階調表示を良好に行うことができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の一形態に係るFLCDにおける第1の走査方法による走査パターンを示す説明図である。
【図2】本発明の実施の一形態に係るFLCDにおける第2の走査方法による走査パターンを示す説明図である。
【図3】本発明の実施の一形態に係るFLCDにおける第3の走査方法による走査パターンを示す説明図である。
【図4】本発明の実施の一形態に係るFLCDにおける第4の走査方法による走査パターンを示す説明図である。
【図5】本発明の実施の一形態に係るFLCDにおける第5の走査方法による走査パターンを示す説明図である。
【図6】本発明の実施の一形態に係るFLCDにおける第6の走査方法による走査パターンを示す説明図である。
【図7】上記第6の走査方法を実行する際に走査電極L1 〜L9 に印加される電圧の波形を示す波形図である。
【図8】本発明の実施の一形態に係るFLCDに設けられる液晶パネルの構成を示す断面図である。
【図9】上記の液晶パネルを含むFLCDの要部の構成を示す平面図である。
【図10】上記の液晶パネルに封入される強誘電性液晶の分子の振る舞いを示す平面図および斜視図である。
【図11】上記強誘電性液晶のスイッチング特性を示すグラフである。
【図12】図11のスイッチング特性を測定する際に用いるパルス電圧の波形を示す波形図である。
【図13】上記FLCDの駆動方法として好適なJOERS/Alvey 駆動法における第1および第2フィールドでの駆動電圧の波形を示す波形図である。
【図14】上記FLCDに適用されるMalvern 駆動法における列電圧およびJOERS/Alvey 駆動法における列電圧を示す波形図である。
【図15】上記FLCDに適用されるブランキング駆動法における非スイッチング状態およびスイッチング状態での駆動電圧の波形を示す波形図である。
【図16】上記第6の走査方法に適したFLCDの要部の構成を示す平面図である。
【図17】本発明の実施の一形態に係るマトリックス型表示装置において時分割階調表示のための走査方法に適した配列でデータを出力するメモリ装置の構成を示すブロック図である。
【図18】上記メモリ装置への入力データおよび入力アドレスを示す説明図である。
【図19】上記メモリ装置からの出力データおよび出力アドレスを示す説明図である。
【図20】図17のメモリ装置を含むマトリックス型表示装置の構成を示すブロック図である。
【図21】図17のメモリ装置に代わる他のメモリ装置の構成を示すブロック図である。
【図22】図21のメモリ装置への入力データおよび入力アドレスを示す説明図である。
【図23】図21のメモリ装置からの出力データおよび出力アドレスを示す説明図である。
【図24】従来のFLCDにおける走査パターンを示す説明図である。
【符号の説明】
53〜56 RAM(メモリブロック)
51 データセレクタ(分配手段)
L 走査電極
S 信号電極
Claims (14)
- m本の走査電極を有し、その走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、各々の期間でR(Rは2以上の整数)階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて1:R:…:Rn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、
隣接するn個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記n個の階調表示データの重みの総和Sが上記走査電極数mのn倍となるように設定することを特徴とするマトリックス型表示装置の駆動方法。 - 上記マトリックス型表示装置は、走査電極1本がg(gは2以上の整数)本の走査電極群に置き換えられることによりg×m本の走査電極を有し、1選択期間に上記走査電極群を走査することを特徴とする請求項1に記載のマトリックス型表示装置の駆動方法。
- m本の走査電極を有し、その走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、各々の期間でR(Rは2以上の整数)階調表示可能なマトリックス型表示装置において、各表示期間の表示時間比が各表示期間に割り振られた階調表示データの重みに合わせて1:R:…:Rn-1 と設定された時分割階調駆動を行うマトリックス型表示装置の駆動方法であって、
隣接するn個の表示期間において、各々異なる重みの階調表示データをセットし、かつ、上記1フレーム期間内に非表示期間を設けることで、n個の階調表示データ重みの総和と上記非表示期間の重みの総和との加算値Sが上記走査電極数mのn倍となるように設定することを特徴とするマトリックス型表示装置の駆動方法。 - 上記各階調表示データの表示期間の前後に非表示期間を設けることを特徴とする請求項3に記載のマトリックス型表示装置の駆動方法。
- 上記各階調表示データの表示期間の前後に設けた非表示期間の長さを固定することを特徴とする請求項4に記載のマトリックス型表示装置の駆動方法。
- 各階調表示データの重みの比率を固定することを特徴とする請求項1ないし5のいずれかに記載のマトリックス型表示装置の駆動方法。
- 上記マトリックス型表示装置として強誘電性液晶表示装置を用いていることを特徴とする請求項1ないし6のいずれかに記載のマトリックス型表示装置の駆動方法。
- 階調数R(Rは2以上の整数)で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有するマトリックス型表示装置において、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行うマトリックス型表示装置の駆動方法であって、
各走査電極に対応する第1,第2,…,第nの表示期間の階調表示データを複数のメモリブロックに記憶させ、これらのメモリブロックから階調表示データを各走査電極における各表示期間毎にまとめて出力させて上記信号電極に与えることを特徴とするマトリックス型表示装置の駆動方法。 - 階調数R(Rは2以上の整数)で階調表示が可能なメモリ性と複数の走査電極と複数の信号電極とを有し、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:Rn-1 X(Xは正の整数)となるように時分割表示を行うマトリックス型表示装置であって、
独立したアドレスの入力が可能であるとともに各信号電極に与えられる階調表示データを各走査電極における各表示期間毎に共通するアドレスで記憶し、読み出した階調表示データを上記信号電極に与える複数のメモリブロックと、
第1,第2,…,第nの表示期間毎の階調表示データを上記メモリブロックに分配する分配手段とを備えていることを特徴とするマトリックス型表示装置。 - 上記第1の表示期間に対応した階調表示データを第1,第2,…,第nメモリブロックの順に同じアドレスで書き込み、
上記第2の表示期間に対応した階調表示データを第2,第3…,第n,第1メモリブロックの順に同じアドレスで書き込み、
上記第nの表示期間に対応した階調表示データを第n,第1,…,第n−1メモリブロックの順に同じアドレスで書き込み、
上記第1,第2,…,第nの各表示期間に、上記第1,第2,…,第nの各表示期間に対応した階調表示データを第1,第2,…,第nメモリブロックから同じアドレスで同時に読み出すように制御する制御手段を備えていることを特徴とする請求項9に記載のマトリックス型表示装置。 - 階調数R(Rは2以上の整数)で階調表示が可能なメモリ性とm本の走査電極とを有するマトリックス型表示装置において、上記の走査電極を1フレーム期間内にn(nは2以上の整数)回走査し、第1,第2,…,第nの表示期間の時間比がX:RX:…:R n-1 X(Xは正の整数)となるように時分割表示を行うマトリックス型表示装置の駆動方法であって、
a(aは0以上の整数)をnで除した余りをROT n (a)として、
ROT n (X)≠ROT n ((1+R)X)
ROT n (X)≠ROT n ((1+R+R 2 )X)
…
ROT n (X)≠ROT n ((1+R+…+R n-1 )X)=0
ROT n ((1+R)X)≠ROT n ((1+R+R 2 )X)
…
ROT n ((1+R+…+R n-2 )X)
≠ROT n ((1+R+…+R n-1 )X)=0
なる関係が成り立つようにRおよびnを特定し、
bを0以上の整数とするとき、
(1+R+…+R n-1 )X=n(m+b)
なる関係が成り立つようにXを設定し、
第1,第2,…,第nの各表示期間に対応するデータを第a,第X+a,…,第(1+R+…+R n-2 )X+aのそれぞれの選択期間に表示することを特徴とするマトリックス型表示装置の駆動方法。 - Rおよびnを特定する際に、
pn≠R,R 2 ,R+R 2 ,…および1+R+…+R n-1
および
ROT n (X)=ROT n (RX)=ROT n (R 2 X)=…
=ROT n (R n-2 X)=ROT n (R n-1 X)≠0
という条件を導入することを特徴とする請求項11に記載のマトリックス型表示装置の駆動方法。 - R=A×n+B(Aは0以上の整数,Bは1またはnの因数ではない整数)となるように設定することを特徴とする請求項1,2または11に記載のマトリックス型表示装置の 駆動方法。
- 上記1フレーム期間に設けた非表示期間の長さを、A×n+B(Aは0以上の整数,Bは1またはnの因数ではない整数)またはA×n−Bとなるように設定することを特徴とする請求項3ないし5のいずれか1項に記載のマトリックス型表示装置の駆動方法。
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