JP3251028B2 - マスタースライス型半導体集積回路およびその製造方法 - Google Patents
マスタースライス型半導体集積回路およびその製造方法Info
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- JP3251028B2 JP3251028B2 JP06900391A JP6900391A JP3251028B2 JP 3251028 B2 JP3251028 B2 JP 3251028B2 JP 06900391 A JP06900391 A JP 06900391A JP 6900391 A JP6900391 A JP 6900391A JP 3251028 B2 JP3251028 B2 JP 3251028B2
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Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス型半
導体集積回路に利用され、特に、ＲＯＭ（リードオンリ
ーメモリ）およびＲＡＭ（ランダムアクセスメモリ）等
の大規模機能ブロック（以下、大規模マクロという。）
を内蔵したマスタースライス型半導体集積回路のマクロ
の構造およびその製造方法に関する。
導体集積回路に利用され、特に、ＲＯＭ（リードオンリ
ーメモリ）およびＲＡＭ（ランダムアクセスメモリ）等
の大規模機能ブロック（以下、大規模マクロという。）
を内蔵したマスタースライス型半導体集積回路のマクロ
の構造およびその製造方法に関する。
【０００２】
【従来の技術】従来の大規模マクロを内蔵したマスター
スライス型半導体集積回路は、図３に示すように、いく
つかのトランジスタおよび抵抗等の素子からなる内部基
本セル１を一方向に多数並べたセル列を複数個配置し、
ＲＯＭ、ＲＡＭおよびＡＬＵ等の大規模マクロ３、４お
よび５を、内部セルアレイに平行に配置し、さらに大規
模マクロ３、４および５ならびに内部セルアレイの周辺
をＩ／Ｏ（入出力回路）基本セル２よりなるセル列で取
り囲んだ構成となっていた。また、従来この種のマスタ
ースライス型半導体集積回路においては、その信号の流
れおよびＣＡＤによる自動配線における配線性を考慮
し、大規模マクロ３、４および５はＩ／Ｏ基本セル列に
隣接した位置に置かれていた。
スライス型半導体集積回路は、図３に示すように、いく
つかのトランジスタおよび抵抗等の素子からなる内部基
本セル１を一方向に多数並べたセル列を複数個配置し、
ＲＯＭ、ＲＡＭおよびＡＬＵ等の大規模マクロ３、４お
よび５を、内部セルアレイに平行に配置し、さらに大規
模マクロ３、４および５ならびに内部セルアレイの周辺
をＩ／Ｏ（入出力回路）基本セル２よりなるセル列で取
り囲んだ構成となっていた。また、従来この種のマスタ
ースライス型半導体集積回路においては、その信号の流
れおよびＣＡＤによる自動配線における配線性を考慮
し、大規模マクロ３、４および５はＩ／Ｏ基本セル列に
隣接した位置に置かれていた。
【０００３】このようなマスタースライス型半導体集積
回路においては、一般に外部からＩ／Ｏ基本セル２を介
して集積回路内部に取り込まれた信号は、内部基本セル
１より構成される内部マクロによって一度処理されその
結果がＲＡＭ等の大規模マクロ３、４および５に入力さ
れ、さらにＲＡＭおよびＲＯＭ等に格納されたデータが
その内部で加工されて最終的にＩ／Ｏ基本セル２を介し
て集積回路の外部へ取り出される場合がほとんどであ
る。
回路においては、一般に外部からＩ／Ｏ基本セル２を介
して集積回路内部に取り込まれた信号は、内部基本セル
１より構成される内部マクロによって一度処理されその
結果がＲＡＭ等の大規模マクロ３、４および５に入力さ
れ、さらにＲＡＭおよびＲＯＭ等に格納されたデータが
その内部で加工されて最終的にＩ／Ｏ基本セル２を介し
て集積回路の外部へ取り出される場合がほとんどであ
る。
【０００４】従って、図３のように、Ｉ／Ｏ基本セル２
の入出力端子６、７、８および９は、大規模マクロ３、
４および５とは接続されず、内部基本セル１で構成され
た内部マクロの入出力端子10、11、12および13と接続さ
れる。また、一般に、このようなＲＯＭおよびＲＡＭ等
の大規模マクロ３、４および５は、その構造が複雑であ
るためマクロ上を他の配線が自由に通過することはほと
んど不可能となっているため、Ｉ／Ｏ基本セル２と内部
基本セル１とを接続する配線は、図３のように大規模マ
クロ３、４および５同士のすきまでのみ行われていた。
の入出力端子６、７、８および９は、大規模マクロ３、
４および５とは接続されず、内部基本セル１で構成され
た内部マクロの入出力端子10、11、12および13と接続さ
れる。また、一般に、このようなＲＯＭおよびＲＡＭ等
の大規模マクロ３、４および５は、その構造が複雑であ
るためマクロ上を他の配線が自由に通過することはほと
んど不可能となっているため、Ｉ／Ｏ基本セル２と内部
基本セル１とを接続する配線は、図３のように大規模マ
クロ３、４および５同士のすきまでのみ行われていた。
【０００５】
【発明が解決しようとする課題】この従来のマスタース
ライス型半導体集積回路では、内蔵された大規模マクロ
上を他の配線が通過することが不可能であるため、Ｉ／
Ｏ基本セルと内部基本セルとを接続する配線はすべてこ
の大規模マクロを避けた形で行われなければならず、そ
の結果大規模マクロ間配線長の増大ひいては信号の伝搬
遅延時間の増大を招く欠点があった。
ライス型半導体集積回路では、内蔵された大規模マクロ
上を他の配線が通過することが不可能であるため、Ｉ／
Ｏ基本セルと内部基本セルとを接続する配線はすべてこ
の大規模マクロを避けた形で行われなければならず、そ
の結果大規模マクロ間配線長の増大ひいては信号の伝搬
遅延時間の増大を招く欠点があった。
【０００６】また、通常マスタースライス型半導体集積
回路において、このような大規模マクロ間の配線処理は
ＣＡＤを用いた自動化がはかられているが、前述したよ
うな配線制限のために、配線性の低下つまり多数の未配
線が発生する欠点もあった。
回路において、このような大規模マクロ間の配線処理は
ＣＡＤを用いた自動化がはかられているが、前述したよ
うな配線制限のために、配線性の低下つまり多数の未配
線が発生する欠点もあった。
【０００７】本発明の目的は、前記の欠点を除去するこ
とにより、大規模マクロを挟む内部基本セル間およびま
たは外部基本セル間の配線の配線長の短縮化および配線
性の向上化を図った、マスタースライス型半導体集積回
路およびその製造方法を提供することにある。
とにより、大規模マクロを挟む内部基本セル間およびま
たは外部基本セル間の配線の配線長の短縮化および配線
性の向上化を図った、マスタースライス型半導体集積回
路およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、複数の基本セ
ルがアレイ状に配置された基本セル群と、前記基本セル
とは異なる構造を有する大規模機能ブロックとを備えた
マスタースライス型半導体集積回路において、前記大規
模機能ブロックは、それぞれ異なる配線層に設けられ、
かつ、前記大規模ブロックを貫通する複数の横方向およ
び縦方向の配線パターンを有し、クロックドライバの出
力端子からの信号線は、前記横方向および縦方向の配線
パターンを用いて大規模機能ブロック内で短絡させるこ
とによりトリー構造に配線されたことを特徴としてい
る。
ルがアレイ状に配置された基本セル群と、前記基本セル
とは異なる構造を有する大規模機能ブロックとを備えた
マスタースライス型半導体集積回路において、前記大規
模機能ブロックは、それぞれ異なる配線層に設けられ、
かつ、前記大規模ブロックを貫通する複数の横方向およ
び縦方向の配線パターンを有し、クロックドライバの出
力端子からの信号線は、前記横方向および縦方向の配線
パターンを用いて大規模機能ブロック内で短絡させるこ
とによりトリー構造に配線されたことを特徴としてい
る。
【０００９】
【作用】大規模マクロは、そのマクロを構成するための
配線パターンとは電気的に絶縁され、かつその上下辺あ
るいは左右辺を貫通する１以上の貫通配線パターンを有
し、かつこの配線の端子が設けられている。
配線パターンとは電気的に絶縁され、かつその上下辺あ
るいは左右辺を貫通する１以上の貫通配線パターンを有
し、かつこの配線の端子が設けられている。
【００１０】従って、例えば、大規模マクロの上辺およ
び下辺上に配置された内部基本セル同士を接続するとき
には、大規模マクロ端部の配線端子と内部基本セルとを
接続することにより、その大規模マクロの上下辺を貫通
する貫通配線パターンを用いて配線することができ、配
線長の短縮化と配線性の向上とを図ることができる。
び下辺上に配置された内部基本セル同士を接続するとき
には、大規模マクロ端部の配線端子と内部基本セルとを
接続することにより、その大規模マクロの上下辺を貫通
する貫通配線パターンを用いて配線することができ、配
線長の短縮化と配線性の向上とを図ることができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の第一実施例の要部を示す模
式的レイアウト図である。本第一実施例は、集積回路内
部にアレイ状に配置された、トランジスタおよび抵抗等
の素子からなる複数の内部基本セル１と、集積回路の内
外部の信号のインタフェースを行うため集積回路の周囲
をとり囲むように配置された複数のＩ／Ｏ（入出力）基
本セル２と、内部基本セル１とＩ／Ｏ基本セル２との間
に配置されたＲＯＭおよびＲＡＭ等の大規模マクロ３、
４および５とを備えたマスタースライス型半導体集積回
路において、本発明の特徴とするところの、大規模マク
ロ３、４および５は、それぞれその内部に、マクロを構
成するための配線とは完全に独立したマクロの上下辺間
ならびに左右辺間を貫通する形で配置された貫通配線パ
ターン16a 〜16d ならびに19a 〜19d を含んでいる。な
お、14a 〜14d 、15a 〜15d 、17a 〜17d ならびに18a
〜18d は、それぞれの配線パターンが他のマクロの入出
力端子と接続される接続用の端子である。また、６、７
および８はＩ／Ｏ基本セル２からなるＩ／Ｏマクロの入
出力端子であり、10〜13は内部基本セル１からなる内部
マクロの入出力端子である。本第一実施例では、端子６
は10と、７は11と、８は12と、９は13とそれぞれ互いに
接続される関係にある。
式的レイアウト図である。本第一実施例は、集積回路内
部にアレイ状に配置された、トランジスタおよび抵抗等
の素子からなる複数の内部基本セル１と、集積回路の内
外部の信号のインタフェースを行うため集積回路の周囲
をとり囲むように配置された複数のＩ／Ｏ（入出力）基
本セル２と、内部基本セル１とＩ／Ｏ基本セル２との間
に配置されたＲＯＭおよびＲＡＭ等の大規模マクロ３、
４および５とを備えたマスタースライス型半導体集積回
路において、本発明の特徴とするところの、大規模マク
ロ３、４および５は、それぞれその内部に、マクロを構
成するための配線とは完全に独立したマクロの上下辺間
ならびに左右辺間を貫通する形で配置された貫通配線パ
ターン16a 〜16d ならびに19a 〜19d を含んでいる。な
お、14a 〜14d 、15a 〜15d 、17a 〜17d ならびに18a
〜18d は、それぞれの配線パターンが他のマクロの入出
力端子と接続される接続用の端子である。また、６、７
および８はＩ／Ｏ基本セル２からなるＩ／Ｏマクロの入
出力端子であり、10〜13は内部基本セル１からなる内部
マクロの入出力端子である。本第一実施例では、端子６
は10と、７は11と、８は12と、９は13とそれぞれ互いに
接続される関係にある。
【００１３】ここで、Ｉ／Ｏマクロの入出力端子６と内
部マクロの入出力端子10との接続は、大規模マクロ３の
中に設けられた貫通配線パターン16b を用いて行われ
る。つまり入出力端子６は端子14b と入出力端子10は端
子15b と接続することで、入出力端子６と10との間の接
続が完了する。同様に入出力端子７と11、入出力端子８
と12も、それぞれ貫通配線パターン16c と16d とを用い
て行われる。さらに入出力端子９と13は大規模マクロ３
に設けられた貫通配線パターン16a 〜16d とは異なる配
線層の貫通配線パターン19b を用いて接続される。
部マクロの入出力端子10との接続は、大規模マクロ３の
中に設けられた貫通配線パターン16b を用いて行われ
る。つまり入出力端子６は端子14b と入出力端子10は端
子15b と接続することで、入出力端子６と10との間の接
続が完了する。同様に入出力端子７と11、入出力端子８
と12も、それぞれ貫通配線パターン16c と16d とを用い
て行われる。さらに入出力端子９と13は大規模マクロ３
に設けられた貫通配線パターン16a 〜16d とは異なる配
線層の貫通配線パターン19b を用いて接続される。
【００１４】本第一実施例１において、大規模マクロ３
の大きさを縦２mm、横１mmとすると、大規模マクロ３の
ほぼ中央の位置に対応するＩ／Ｏ基本セル２から大規模
マクロ３を挟んでほぼ対称の位置の内部基本セル１へ配
線を行う場合、従来例のように大規模マクロ３を迂回し
て配線しなければならない場合その配線長は４mm＋α
（αはＩ／Ｏ基本セル２から大規模マクロ３の近傍まで
の配線長および内部基本セル１から大規模マクロ３まで
の配線長）となるが、本第一実施例によれば、大規模マ
クロ３の中を配線が通るため配線長は２mm＋αですみ、
配線長を大幅に短縮することができる。
の大きさを縦２mm、横１mmとすると、大規模マクロ３の
ほぼ中央の位置に対応するＩ／Ｏ基本セル２から大規模
マクロ３を挟んでほぼ対称の位置の内部基本セル１へ配
線を行う場合、従来例のように大規模マクロ３を迂回し
て配線しなければならない場合その配線長は４mm＋α
（αはＩ／Ｏ基本セル２から大規模マクロ３の近傍まで
の配線長および内部基本セル１から大規模マクロ３まで
の配線長）となるが、本第一実施例によれば、大規模マ
クロ３の中を配線が通るため配線長は２mm＋αですみ、
配線長を大幅に短縮することができる。
【００１５】図２は本発明の第二実施例の要部を示す模
式的レイアウト図で、大規模マクロ３、４および５が内
部基本セル１に挟まれた位置に配置された場合を示した
ものである。図２において、20はＩ／Ｏ基本セル２で構
成されたクロックドライバであり、大規模マクロ３、４
および５の上下に配置された内部基本セル１で構成され
た内部マクロのいくつかへ信号が供給される。クロック
ドライバ20の出力端子21は大規模マクロ３、４および５
に設けられた貫通配線パターン19b および16aを介して
内部マクロの入力端子24および25に接続される。ここ
で、大規模マクロ３、４および５の内部配線パターン16
a と19b とは第一実施例と異なりマクロ内部で短絡され
ており、クロック信号等のスキューが問題となるような
信号のラインの構成に有利となる。つまり本第二実施例
では、クロックドライバ20の出力端子21からの信号が大
規模マクロ３、４および５を迂回することなく、マクロ
内に設けられた配線パターンを用いることにより配線を
ツリー構造とすることが可能となる。
式的レイアウト図で、大規模マクロ３、４および５が内
部基本セル１に挟まれた位置に配置された場合を示した
ものである。図２において、20はＩ／Ｏ基本セル２で構
成されたクロックドライバであり、大規模マクロ３、４
および５の上下に配置された内部基本セル１で構成され
た内部マクロのいくつかへ信号が供給される。クロック
ドライバ20の出力端子21は大規模マクロ３、４および５
に設けられた貫通配線パターン19b および16aを介して
内部マクロの入力端子24および25に接続される。ここ
で、大規模マクロ３、４および５の内部配線パターン16
a と19b とは第一実施例と異なりマクロ内部で短絡され
ており、クロック信号等のスキューが問題となるような
信号のラインの構成に有利となる。つまり本第二実施例
では、クロックドライバ20の出力端子21からの信号が大
規模マクロ３、４および５を迂回することなく、マクロ
内に設けられた配線パターンを用いることにより配線を
ツリー構造とすることが可能となる。
【００１６】
【発明の効果】以上説明したように、本発明は、マスタ
ースライス型半導体集積回路に内蔵された大規模マクロ
にその上下辺および左右辺を貫通するマクロ内配線とは
完全に独立した配線パターンを設けたので、大規模マク
ロを挟むＩ／Ｏ基本セルと内部基本セルとを接続する配
線、ならびに大規模マクロを挟む内部基本セル間の配線
が大規模マクロを迂回することなく大規模マクロ内に設
けられた配線パターンを用いて行うことができるため、
ＣＡＤシステムを用いた自動配線におけるマクロ間配線
長の短縮および配線性の大幅な向上が可能となる効果が
ある。
ースライス型半導体集積回路に内蔵された大規模マクロ
にその上下辺および左右辺を貫通するマクロ内配線とは
完全に独立した配線パターンを設けたので、大規模マク
ロを挟むＩ／Ｏ基本セルと内部基本セルとを接続する配
線、ならびに大規模マクロを挟む内部基本セル間の配線
が大規模マクロを迂回することなく大規模マクロ内に設
けられた配線パターンを用いて行うことができるため、
ＣＡＤシステムを用いた自動配線におけるマクロ間配線
長の短縮および配線性の大幅な向上が可能となる効果が
ある。
【図１】本発明の第一実施例の要部を示す模式的レイア
ウト図。
ウト図。
【図２】本発明の第二実施例の要部を示す模式的レイア
ウト図。
ウト図。
【図３】従来例の要部を示す模式的レイアウト図。
１ 内部基本セル ２ Ｉ／Ｏ基本セル ３〜５ 大規模マクロ ６〜13 入出力端子 14a 〜14d 、15a 〜15d 、17a 〜17d 、18a 〜18d 、2
2、23 端子 16a 〜16d 、19a 〜19d 貫通配線パターン 20 クロックドライバ 21 出力端子 24、25 入力端子
2、23 端子 16a 〜16d 、19a 〜19d 貫通配線パターン 20 クロックドライバ 21 出力端子 24、25 入力端子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088
Claims (2)
- 【請求項１】 複数の基本セルがアレイ状に配置された
基本セル群と、 前記基本セルとは異なる構造を有する大規模機能ブロッ
クとを備えたマスタースライス型半導体集積回路におい
て、前記大規模機能ブロックは、それぞれ異なる配線層に設
けられ、かつ、前記大規模ブロックを貫通する複数の横
方向および縦方向 の配線パターンを有し、 クロックドライバの出力端子からの信号線は、前記横方
向および縦方向の配線パターンを用いて大規模機能ブロ
ック内で短絡されることによりトリー構造に配線された
ことを特徴とするマスタースライス型半導体集積回路。 - 【請求項２】 複数の基本セルがアレイ状に配置された
基本セル群と、前記基本セルとは異なる構造を有する大
規模機能ブロックとを備えたマスタースライス型半導体
集積回路の製造方法において、 前記大規模機能ブロッ
クの機能を実現するための配線パターンとは電気的に絶
縁され、かつ大規模機能ブロックの上下辺あるいは左右
辺を、それぞれ異なる配線層により縦、横に貫通するそ
れぞれ複数本の配線パターンをあらかじめ配線しておく
とともに、前記縦、横に貫通する配線パターンを大規模機能ブロッ
ク内で短絡する工程を有すると共に、 前記大規模機能ブロック端部に接続端子を用意してお
き、 前記接続端子と前記基本セル群とを自動配線し、
スキューが問題となる信号配線に対して前記大規模機
能ブロックの上下辺あるいは左右辺を貫通したトリー状
の自動配線を行うことを特徴とするマスタースライス型
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06900391A JP3251028B2 (ja) | 1991-03-07 | 1991-03-07 | マスタースライス型半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06900391A JP3251028B2 (ja) | 1991-03-07 | 1991-03-07 | マスタースライス型半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280473A JPH04280473A (ja) | 1992-10-06 |
| JP3251028B2 true JP3251028B2 (ja) | 2002-01-28 |
Family
ID=13389987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06900391A Expired - Fee Related JP3251028B2 (ja) | 1991-03-07 | 1991-03-07 | マスタースライス型半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251028B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299505A (ja) * | 1992-04-21 | 1993-11-12 | Mitsubishi Electric Corp | モジュール自動生成装置および半導体集積回路 |
-
1991
- 1991-03-07 JP JP06900391A patent/JP3251028B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04280473A (ja) | 1992-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |