JPH04195629A - 演算フラグ生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えばデータの加算や減算、比較等の演算機
能を有するマイクロプロセッサ等に適用され、演算実行
時にキャリやポローなとの演算フラグを生成する演算フ
ラグ生成装置に関する。

従来の技術 マイクロプロセッサ等には、演算処理を行う際に、加算
や減算などの演算の種類と、演算結果とに応じて、キャ
リやボローなどの演算フラグを生成する演算フラグ生成
装置が備えられている。

従来の演算フラグ生成装置としては、例えば特開昭５７
−８３８５１号公報に開示され、第４図にも示すものが
知られている。

第４図において、４０１は後述する命令レジスタ（ＩＲ
）４０２内の命令コードによって示される命令の実行を
命令制御ユニット４１２の制御に基づくマイクロプログ
ラムの実行によって行い、演算結果を図示しない演算結
果格納レジスタに格納するとともに、演算結果の状態を
状態保持レジスタ４１１に保持する演算実行制御ユニッ
ト、４０２は図示しない主記憶装置から読み出された命
令コードを保持する命令レジスタ、４０３は上記命令コ
ードに応じて定まる演算フラグ設定タイプを格納するメ
モリ（ＣＴＭ）　、４０４は上記メモ＋７４０３の内容
と状態保持レジスタ４１１の内容とを保持するアドレス
レジスタ（ＣＣＭＡＲ）、４０５はアドレスレジスタ４
０４によって示される領域に、対応する演算フラグがあ
らかじめ格納されているメモリ　（ＣＣＭ）　、４０６
はメモリ４０５から読み出された演算フラグを、後の命
令の実行によって新たな演算フラグが生成される時点ま
で保持するレジスタ（ＣＣ）、４１２は上記各部の動作
の制御を行うことにより、命令の遷移制御等を行なう命
令制御ユニットである。

このように構成された演算フラグ生成装置は、次のよう
な動作によって演算フラグの生成を行うようになってい
る。

まず、命令糾御ユニット４１２の制御によって、主記憶
装置から命令コードが命令レジスタ４０２に読み出され
、同時に演算実行制御ユニシト４０１が起動される。

そこで、演算実行制御ユニット４０１は命令レジスタ４
０２内の命令コードに対応するマイクロプログラムの実
行、すなわち命令の実行としての演算を行う。演算が終
了すると、演算結果を演算結果格納レジスタに格納する
とともに、その演算結果の状態をハードウェアとしての
論理回路によって検出し、状態保持レジスタ４１１にセ
ットする。

一方、メモリ４０３からは、命令レジスタ４０２内の命
令コードまたはその特定フィールドをアドレスとして、
当該命令に対応する演算フラグ設定タイプが読み出され
る。より詳しくは、例えば加算命令が実行される場合に
は、演算によって最上位ビットからの桁上がりの有無に
応じてキャリフラグを設定することを示すデータが読み
出される。

さらに、命令制御ユニット４１２は、演算実行制御ユニ
ット４０１における命令実行の終了を検出すると、上記
メモリ４０３から読み出されている演算フラグ設定タイ
プと状態保持レジスタ４１１の内容とをアドレスレジス
タ４０４にセットし、上記アドレスレジスタ４０４の内
容をアドレスとしてメモリ４０５をアクセスして、読み
出された所定の演算フラグを演算フラグレジスタ４０６
にセットする。

発明が解決しようとする課題 ところで、近年のマイクロプロセッサ等においては、種
々のオペランドサイズについての演算を行う機能を有し
ているものがある□。この種の演算を行う場合には、演
算の結果生じる桁上げや演算結果の一部のビットがＯで
あるか否かなどの状態の検出をオペランドのサイズに応
じて行い、演算フラグを生成する必要がある。すなわち
、例えばキャリフラグは各ディスティネーションオペラ
ンドのサイズにおける最上位のビットからの桁上がりの
有無に応じて演算フラグを生成しなくてはならない。

しかしながら、上記従来の演算フラグ生成装置では、演
算結果の状態の検出や、検出結果に基づく演算フラグの
生成を論理回路やメモリを用いたハードウェアによって
行うように構成されているため、種々のオペランドサイ
ズの演算について演算結果の状態の検出等を行うために
は、検出回路の規模、状態保持レジスタ４１１やアドレ
スレジスタ４０４のサイズ、およびメモリ４０５の容量
等を大幅に増大させる必要がある。

より具体的には、例えば基本データ長が３２ビツトであ
る計算機において、ディスティネーションオペランドの
サイズが３２ビツトである符号なし演算のキャリフラグ
を生成するためには、３２ビツトの最上位ビットからの
キャリ（ＣＯ）のみを検出すればよい。

ところが、ディスティネーションオペランドが１６ビツ
トである場合には、上位側から数えて１７ビツト目から
１６ビツト目へのキャリ　（Ｃ１６）および上位側から
数えて１ビツト目から１６ビツト目までの全てのビット
が０であるか否かの情報（ＺＯ）が必要であり、そのた
めの演算結果の状態検出回路を設ける必要がある。また
、状態保持レジスタ４１１のビット数を２ビツト増加さ
せるとともに、メモリ４０５の記憶容量も４倍にする必
要がある。

したがって、従来の演算フラグ生成装置では、種々のオ
ペランドサイズの演算について演算フラグを生成し得る
ようにするためには、ハードウェアの規模を大幅に増大
させる必要があるという問題点を有していた。

本発明は上記の点に鑑み、オペランドのサイズがが基本
データ長でない場合にも、演算フラグを生成することが
でき、しかもハードウェアの規模を小さく抑えることが
できる演算フラグ生成装置の提供を目的としている。

課題を解決するための手段 上記目的を達成するため、本発明は、演算結果を得るた
めの演算を行う演算手段と、オペランドのサイズが基本
データ長である演算に対して、演算結果の状態に応じて
演算フラグを生成する演算フラグ生成手段とを備えた演
算フラグ生成装置において、オペランドのサイズが基本
データ長でない演算を行う際に、前記演算手段に演算結
果を得るための演算とは別に演算フラグ生成のための演
算を行わせ、前記演算フラグ生成手段に演算フラグを生
成させる演算フラグ生成制御手段が設けられていること
を特徴としている。

作　　　　用 本発明によれば、演算フラグ生成制御手段は、オペラン
ドのサイズが基本データ長でない演算を行う際に、演算
手段に演算結果を得るための演算とは別に演算フラグ生
成のための演算を行わせ、演算フラグ生成手段に演算フ
ラグを生成させる。

実施例 本発明の一実施例を第１図および第２図に基づいて説明
する。

第１図は演算フラグ生成装置が通用された基本データ長
が３２ビツトの計算機の構成を示すブロック図である。

第１図において、１０１は命令レジスタ（ＴＲ）、１０
２は命令解読器、１０３はセレクタ、１０４はアドレス
レジスタ（ＣＭＡＲ）、１０５はマイクロコードＲＯＭ
、１０６はオペランドサイズデータ保持手段、１０７は
サイズ検出手段、１０８はオペレーションデータ保持手
段、１０９はオペレーション検出手段、１１０はフラグ
作成マイクロプログラム起動手段、１２０はフラグ作成
回路、１２１は演算器（ＡＬＵ）、１２２は汎用レジス
タ群（ＧＲ）、１２３はテンポラリレジスタ群（ＴＲ）
、１２４はバレルシフタである。

上記命令レジスタ１０１は、図示しない主記憶装置から
読み出された命令コードを保持し、命令解読器１０２は
この命令コードを解読して、マイクロコードＲＯＭ１０
５に格納されたマイクロプログラムのエントリアドレス
を出力するようになっている。

セレクタ１０３は、上記命令解読器１０２、またはフラ
グ作成マイクロプログラム起動手段１１０から出力され
るエントリアドレス、およびアドレスレジスタ１，０４
から出力されるアドレスのうちのいずれか１つを選択し
て出力するようになっている。

アドレスレジスタ１０４は、セレクタ１０３から出力さ
れたアドレスを保持し、保持したアドレスをマイクロコ
ードＲＯＭ１０５の制御によりインクリメントして、ア
ドレスレジスタ１０４に入力するようになっている。

マイクロコードＲＯＭＩＯ３は、命令を実行するための
マイクロプログラムが格納され、セレクタ１０３から出
力されるアドレスに応じてマイクロプログラムを実行し
、各部にコマンド信号を出力して各部の動作を制御する
ようになっている。

マイクロコードＲＯＭ１０５は、また、オペランドサイ
ズデータ保持手段１０６に、ソースオペランドおよびデ
ィスティネーシ岬ンオペランドのサイズを示すオペラン
ドサイズデータを出力する一方、オペレーションデータ
保持手段１０Ｂに、実行する命令の種類を示すオペレー
ションデータを出力するようになっている。

オペランドサイズデータ保持手段１０６は、マイクロコ
ードＲＯＭ１０５から出力されるオペランドサイズデー
タを保持し、サイズ検出手段１０７は、上記オペランド
サイズデータに基づいて、オペランドサイズが例えば基
本データ長であるか、ハーフワードデータ長であるか、
またはバイトデータ長であるか等の検出を行い、サイズ
検出信号を出力するようになっている。

また、オペレーションデータ保持手段１０８ば、マイク
ロコードＲＯＭ１０５から出力されるオペレージジンデ
ータを保持し、オペレーション検出手段１０９は、上記
オペレーションデータに基づいて、実行する命令の種類
を検出しオペレーション検出信号を出力するようになっ
ている。

フラグ作成マイクロプログラム起動手段１１０は、上記
サイズ検出信号、およびオペレーション検出信号に基づ
いて、オペランドサイズが基本データ長でない場合に、
そのサイズおよび命令に応じたフラグを生成するための
マイクロプログラムのエントリアドレスを出力するよう
になっている。

フラグ作成１路１２０は、後述する演算器１２１から出
力される演算結果状態信号と、オペレーションデータ保
持手段１０８から出力されるオペレーションデータとに
基づいて、演算フラグを生成するようになっている。

演算器１２１は、汎用レジスタ群１２２やテンポラリレ
ジスタ群１２３からのデータに対して、算術電電および
論理演算等の演算を行なうとともに、オペランドのサイ
ズが基本データ長である演算に対して、演算結果の状態
に応じて例えばキャリ信号等の演算結果状態信号を出力
するようになっている。

汎用レジスタ群１２２はレジスタＡ−Ｃが設けられて成
り、図示しない主記憶装置や演算器１２１からのデータ
を格納する一方、テンポラリレジスタ群１２３はレジス
タＴＲＩおよびレジスタＴＲ２が設けられて成り、演算
の途中結果などのデー多を一時的に格納するようになっ
ている。

また、バレルシフタ１２４は、汎用レジスタ群１２２等
からのデータに対して、命令に応じた所定のビット数の
シフトを行なうようになっている。

なお、計算機には上記の他にも種々の構成要素が設けら
れているが、本発明に直接関係ない部分は省略する。

上記の構成において、演算が行われる際の動作を、第２
図のステップ１に示すようにレジスタＡに保持された基
本データ長である３２ビツトのデータと、レジスタＢに
保持されたハーフワードデータ長である１６ビツトのデ
ータとを符号なし加電し、１６ビツトの演算結果をレジ
スタＣに格納するとともに、この演算結果に対応する演
算フラグを生成する場合を例にあげて説明する。

まず、主記憶装置から命令レジ□スタ１０１に上記オペ
ランドサイズの加電を示す命令コードが読み出されると
、命令解読器１０２によって命令コードに対応するマイ
クロプログラムのエントリアドレスが出力され、セレク
タ１０３を介してアドレスレジスタ１０４に保持される
とともに、マイクロコードＲＯＭ１０５に入力される。

マイクロコードＲＯＭ１０５は、セレクタ１０３を命令
解読器１０２からアドレスレジスタ１０４に切り換える
とともにアドレスレジスタ１０４に保持される値をイン
クリメントさせつつマイクロプログラムを実行し、以下
の処理を行う。

まず、命令に応したオペランドサイズデータ、およびオ
ペレーションデータを出力し、それぞれオペランドサイ
ズデータ保持手段１０６、およびオペレーションデータ
保持手段１０８に保持させる。

次に、第２図のステップ２に示すように演算器１２１等
を制御して加算処理を行い、演算結果をレジスタＣに保
持させる。

一方、前記オペランドサイズデータ保持手段１０６に保
持されたオペランドサイズデータは、サイズ検出手段１
０７に入力され、サイズ検出手段１０７は、ソースオペ
ランドが３２ビツトと１６ビツト、ディスティネーショ
ンオペランドが１６ビツトであることを検出し、サイズ
検出データをフラグ作成マイクロプログラム起動手段１
１０に出力する。

また、オペレーションデータ保持手段１０８に保持され
たオペレーションデータはオペレーション検出手段１０
９に入力され、オペレーション検出手段１０９は、実行
する命令が加算命令であることを検出し、オペレーショ
ン検出信号をフラグ作成マイクロプログラム起動手段１
１０に出力する。

そこで、フラグ作成マイクロプログラム起動手段１１０
は、まずオペランドのサイズに応じたマイクロプログラ
ムのエントリアドレスを出力し、このエントリアドレス
は、前記演算結果を求めるための加算処理が完了し時点
で、マイクロコードＲＯＭ１０５の制御でセレクタ１０
３が切り換えられることにより、マイクロコードＲＯＭ
１０５に入力される。

上記エントリアドレスは、例えばオペランドサイズが基
本データ長である場合には、上記演算により演算器１２
１から出力される演算結果状態信号に基づいて演算フラ
グを生成すればよいので、そのまま命令の終了を示すア
ドレスが設定される一方、基本デー、夕長でない場合に
は、そのサイズに応じた演算フラグを生成するための処
理のエントリアドレスが設定される。

ここでは、一方のソースオペランドとディスティネーシ
ョンオペランドとが１６ビントなので、次のようなフラ
グ作成マイクロプログラムが起動される。

レジスタＡのデータと数値ＦＦＦＦ０ＯＯＯ（１６進表
記。以下同し）とを演算器１２１に入力して論理和をと
り（ステップ３）、演算結果がｏｏｏｏｏｏｏｏでなけ
れば、すなわちレジスタＡのデータの上位１６ビツトが
すべて０でなければ、オーバフローを示す演算結果状態
信号を出力し、フラグ作成回路１２０はオーバフローフ
ラグをセットして命令の実行を終了する。

一方、レジスタＡのデータの上位１６ビツトがすべて０
であれば、レジスタＡ−Ｂのデータをそれぞれバレルシ
フタ１２４で左に１６ビツトシフトして下位１６ビツト
に００００を埋め込み、レジスタＴＲＩ・ＴＲ２に格納
する（ステップ４）。

次に、マイクロコードＲ，０Ｍ１０５はセレクタ１０３
にフラグ作成マイクロプログラム起動手段１１０からの
エントリアドレスを選択させる。このときには、フラグ
作成マイクロプログラム起動手段１１０は、オペレーシ
ョン検出手段１０９からの検出信号に基づいて、フラグ
作成用の加算処理を行うエントリアドレスを出力する。

そこで、演算器１２１はレジスタＴＲ１・ＴＲ２のデー
タの加算を行って（ステップ５）、キャリの有無を示す
演算結果状態信号を出力し、フラグ作成回路１２０はこ
の信号と、オペレーションデータ保持手段１０８からの
オペレーションデータとに基づいて、キャリフラグを設
定する。

以上のように、オペランドのサイズが基本データ長の３
２ビツトでないときでも、３２ビツトのデータに対して
演算結果状態信号の出力または演算フラグの設定を行う
演算器１２１とフラグ作成回路１２０とを用い、データ
にシフトやマスキングを施して演算フラグ生成用の演算
を行うことにより、オペランドサイズに応じた演算フラ
グが生成される。

なお、上記演算フラグ生成用の演算は、オペランドのサ
イズが基本データ長でないときに禁止できるようにして
もよい。

すなわち、フラグ作成マイクロプログラム起動手段１１
０にフラグ生成イネーブル信号を入力し、フラグ作成マ
イクロプログラム起動手段１１０は、前記演算結果を求
めるための加算処理が完了したときに、オペランドサイ
ズが基本データ長でない場合でもフラグの生成が許可さ
れていなければ、そのまま命令の終了を示すアドレスを
出力するようにしてもよい。

上記フラグ生成イネーブル信号は、例えば第３図に示す
ように、所定の命令等によってフラグ生成イネーブルフ
ラグが設定される制御レジスタ１３０を設けて、この制
御レジスタ１３０から出力されるようにしてもよいし、
または外部から与えられるようにしてもよい。

このように構成することによって、オペランドのサイズ
が基本データ長でなくても、演算結果だけが必要な場合
であれば、演算フラグ生成用の演算等を行わないように
して、命令実行時間の増大を抑えることができる。

なお、上記の実施例においては、サイズ検出手段１０７
およびオペレーション検出手段１０９を設ケチ、オペラ
ンドのサイズまたは命令の種Ｉｆヲ検出する例を示した
が、これにかぎらず、例えば演算器１２１に比較動作を
行わせて検出するようにしてもよいし、また、マイクロ
コードＲＯＭＩＯ３から直接エントリアドレス等が出力
されるようにしてもよい。

また、演算結果を求めるための演算と演算フラグを生成
するための演算とは、いずれが先に行われるようにして
もよいし、また、複合して行われるようにしてもよいが
、種々のオペランドサイズや命令の種類に応じて、実行
時間が短く、かつ共通に用いられるルーチンが多くなる
ように設定することが好ましい。

また、実行頻度が小さいと考えられる命令に対してだけ
、上記のように演算フラグ生成用の演算等を行わせるよ
うにしてもよい。

発明の詳細 な説明したように、本発明によれば、オペランドのサイ
ズが基本データ長でない演算を行う際に、演算手段に演
算結果を得るための演算とは別に演算フラグ生成のため
の演算を行わせ、前記演算フラグ生成手段に演算フラグ
を生成させる演算フラグ生成制御手段を備えていること
により、オペランドのサイズが基本データ長でない場合
でも、そのような演算に対して演算結果の状態を検出す
る回路等を設けることなく演算フラグを生成することが
でき、したがってハードウェアの規模を小さく抑えるこ
とができるという効果を奏する。

【図面の簡単な説明】

第１図は演算フラグ生成装置が適用された計算機の構成
を示すブロック図、第２図は命令の実行の例を示す説明
図、第３図は変形例の計算機の構成を示すブロック図、
第４図は従来のフラグ生成装置の構成を示すブロック図
である。 １０３・・・セレクタ、１０５・・・マイクロコードＲ
ＯＭ、１０６・・・オペランドサイズデータ保持手段、
１０７・・・サイズ検出手段、１０８・・・オペレーシ
ョンデータ保持手段、１０９・・・オペレーション検出
手段、１１０・・・フラグ作成マイクロプログラム起動
手段、１２０・・・フラグ作成回路、１２１・・・演算
器 代理人　　弁理士　　中島　司朗 第２図

Claims (2)

【特許請求の範囲】
1. （１）演算結果を得るための演算を行う演算手段と、オ
   ペランドのサイズが基本データ長である演算に対して、
   演算結果の状態に応じて演算フラグを生成する演算フラ
   グ生成手段とを備えた演算フラグ生成装置において、 オペランドのサイズが基本データ長でない演算を行う際
   に、前記演算手段に演算結果を得るための演算とは別に
   演算フラグ生成のための演算を行わせ、前記演算フラグ
   生成手段に演算フラグを生成させる演算フラグ生成制御
   手段が設けられていることを特徴とする演算フラグ生成
   装置。
2. （２）前記演算フラグ生成制御手段が、演算フラグの生
   成を禁止する信号に応じて、その作動を停止するように
   構成されていることを特徴とする請求項第１項記載の演
   算フラグ生成装置。