JP3247552B2 - 受光素子 - Google Patents
受光素子Info
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- JP3247552B2 JP3247552B2 JP17522894A JP17522894A JP3247552B2 JP 3247552 B2 JP3247552 B2 JP 3247552B2 JP 17522894 A JP17522894 A JP 17522894A JP 17522894 A JP17522894 A JP 17522894A JP 3247552 B2 JP3247552 B2 JP 3247552B2
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Description
【0001】
【産業上の利用分野】本発明は、マイクロ波もしくはミ
リ波サブキャリア多重光伝送システム用受光素子、およ
び10Gb/s(ギガビット/秒)程度以上の超高速光
通信用受光素子に係り、特に超高周波ヘテロ接合型バイ
ポーラトランジスタと同一層構成で半導体基板上にモノ
リシック集積化が可能な構造の受光素子の高性能化に関
する。
リ波サブキャリア多重光伝送システム用受光素子、およ
び10Gb/s(ギガビット/秒)程度以上の超高速光
通信用受光素子に係り、特に超高周波ヘテロ接合型バイ
ポーラトランジスタと同一層構成で半導体基板上にモノ
リシック集積化が可能な構造の受光素子の高性能化に関
する。
【0002】
【従来の技術】従来のヘテロ接合型バイポーラトランジ
スタ(以下HBTと言う)に、作製プロセスが完全整合
する受光素子として、図9に、その断面構造を模式的に
示す。ジャナール オブ ライトウエーブ テクノロジー
〔Journal of Lightwave Technology,vol.11,NO.10,pp.
1601−1614,Oct.1993〕に記載されているように、HB
T23のp型半導体層4(ベース層)をp層、アンドー
プ半導体層3(コレクタ層)をi層、n型半導体層2
(コレクタバッファ層)をn層として利用する受光素子
22(pin型フォトダイオード)として利用する構成
が提案されている。この構成の特長は、HBT23のプ
ロセスを変更することなく、かつHBTの超高周波・高
速動作を活かし、増幅器などの超高周波電子回路と受光
素子を半導体基板に一体的にモノリシック(monolithi
c)形成できることにある。ここで、受光素子22を高
速化するためには、まず、CR(容量・抵抗)時定数の
低減が必要であり、図10に等価回路として示した接合
容量19、寄生容量17の低減と同時に、抵抗成分(シ
リーズ抵抗18、寄生抵抗16)の低減が重要となる。
一般的に、p型に比べてn型半導体層の方がシート抵抗
およびコンタクト抵抗を低減できるため、p型半導体層
4から生じる抵抗成分の低減が重要となる。HBTを集
積化しない受光素子(pin型フォトダイオード)のみ
の作製プロセスにおいては、この低抵抗化は、p型半導
体層4を数千Å程度に厚くすることにより達成されてい
るが、このようにp型半導体層4を厚膜化した場合、p
型半導体層4の空乏化していない領域で生じる多数のキ
ャリアのため、パルス応答の裾引きを起こすなど受光素
子の高速性が損なわれるうえ、HBTと同一層構成によ
り、モノリシック集積化するうえにおいても、ベース層
(p型半導体層4)が必然的に厚膜化され、HBTの高
速・高周波化の妨げとなる。したがって、HBTの高速
化・高周波化に重点をおいた場合、p型半導体層4の膜
厚は、HBTを集積化しない受光素子(pin型フォト
ダイオード)のみの製作プロセスと比較して、著しく薄
くせざるを得ず、パルス応答の裾引き等は生じにくいも
のの、シリーズ抵抗18および寄生抵抗16が結果とし
て大きくなり、CR時定数で決定される受光素子(pi
n型フォトダイオード)の動作速度の低下を避けられな
いという問題があった。一方、図11に上面図として示
すように、受光素子(pin型フォトダイオード)のp
型半導体層4上の受光窓中にアノード電極8を十字状に
配線して、シリーズ抵抗18、寄生抵抗16を低減する
構成も考案されているが、これらの導体によって受光感
度(量子効率)が低下するという問題があった。
スタ(以下HBTと言う)に、作製プロセスが完全整合
する受光素子として、図9に、その断面構造を模式的に
示す。ジャナール オブ ライトウエーブ テクノロジー
〔Journal of Lightwave Technology,vol.11,NO.10,pp.
1601−1614,Oct.1993〕に記載されているように、HB
T23のp型半導体層4(ベース層)をp層、アンドー
プ半導体層3(コレクタ層)をi層、n型半導体層2
(コレクタバッファ層)をn層として利用する受光素子
22(pin型フォトダイオード)として利用する構成
が提案されている。この構成の特長は、HBT23のプ
ロセスを変更することなく、かつHBTの超高周波・高
速動作を活かし、増幅器などの超高周波電子回路と受光
素子を半導体基板に一体的にモノリシック(monolithi
c)形成できることにある。ここで、受光素子22を高
速化するためには、まず、CR(容量・抵抗)時定数の
低減が必要であり、図10に等価回路として示した接合
容量19、寄生容量17の低減と同時に、抵抗成分(シ
リーズ抵抗18、寄生抵抗16)の低減が重要となる。
一般的に、p型に比べてn型半導体層の方がシート抵抗
およびコンタクト抵抗を低減できるため、p型半導体層
4から生じる抵抗成分の低減が重要となる。HBTを集
積化しない受光素子(pin型フォトダイオード)のみ
の作製プロセスにおいては、この低抵抗化は、p型半導
体層4を数千Å程度に厚くすることにより達成されてい
るが、このようにp型半導体層4を厚膜化した場合、p
型半導体層4の空乏化していない領域で生じる多数のキ
ャリアのため、パルス応答の裾引きを起こすなど受光素
子の高速性が損なわれるうえ、HBTと同一層構成によ
り、モノリシック集積化するうえにおいても、ベース層
(p型半導体層4)が必然的に厚膜化され、HBTの高
速・高周波化の妨げとなる。したがって、HBTの高速
化・高周波化に重点をおいた場合、p型半導体層4の膜
厚は、HBTを集積化しない受光素子(pin型フォト
ダイオード)のみの製作プロセスと比較して、著しく薄
くせざるを得ず、パルス応答の裾引き等は生じにくいも
のの、シリーズ抵抗18および寄生抵抗16が結果とし
て大きくなり、CR時定数で決定される受光素子(pi
n型フォトダイオード)の動作速度の低下を避けられな
いという問題があった。一方、図11に上面図として示
すように、受光素子(pin型フォトダイオード)のp
型半導体層4上の受光窓中にアノード電極8を十字状に
配線して、シリーズ抵抗18、寄生抵抗16を低減する
構成も考案されているが、これらの導体によって受光感
度(量子効率)が低下するという問題があった。
【0003】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術における問題点を解消し、マイクロ波/ミリ波
サブキャリア多重光伝送システム用受光素子、および1
0Gb/s程度以上の超高速光通信用受光素子であっ
て、特に、HBTの製作プロセスに完全整合する素子構
造とすると共に、大幅に高速化できる受光素子を提供す
ることにある。
従来技術における問題点を解消し、マイクロ波/ミリ波
サブキャリア多重光伝送システム用受光素子、および1
0Gb/s程度以上の超高速光通信用受光素子であっ
て、特に、HBTの製作プロセスに完全整合する素子構
造とすると共に、大幅に高速化できる受光素子を提供す
ることにある。
【0004】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明の受光素子は、特許請求の範囲に記
載のような構造の受光素子とするものである。すなわ
ち、本発明の受光素子は、請求項1に記載のように、半
絶縁性半導体基板上に、第1導電型を有する第1の半導
体層、高抵抗の第2の半導体層、電極を備えた第2導電
型を有する第3の半導体層が順に積層されたpin型フ
ォトダイオードにおいて、上記第3の半導体層上に、さ
らに電極を備えた第1導電型を有する第4の半導体層を
積層し、上記第3の半導体層の電極と上記第4の半導体
層の電極とを短絡した構成の受光素子とするものであ
る。また、請求項2に記載のように、請求項1に記載の
受光素子において、第4の半導体層の膜厚を、下記の
(数1)式を満足する関係に設定するものである。 〔(照射光波長)/(第4の半導体層の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) さらに、請求項3に記載のように、請求項1または請求
項2に記載の受光素子において、第1の半導体層をコレ
クタバッファ層、第2の半導体層をコレクタ層、第3の
半導体層をベース層、第4の半導体層をエミッタ層とす
るバイポーラトランジスタを、上記半絶縁性半導体基板
上に集積した構成とするものである。
するために、本発明の受光素子は、特許請求の範囲に記
載のような構造の受光素子とするものである。すなわ
ち、本発明の受光素子は、請求項1に記載のように、半
絶縁性半導体基板上に、第1導電型を有する第1の半導
体層、高抵抗の第2の半導体層、電極を備えた第2導電
型を有する第3の半導体層が順に積層されたpin型フ
ォトダイオードにおいて、上記第3の半導体層上に、さ
らに電極を備えた第1導電型を有する第4の半導体層を
積層し、上記第3の半導体層の電極と上記第4の半導体
層の電極とを短絡した構成の受光素子とするものであ
る。また、請求項2に記載のように、請求項1に記載の
受光素子において、第4の半導体層の膜厚を、下記の
(数1)式を満足する関係に設定するものである。 〔(照射光波長)/(第4の半導体層の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) さらに、請求項3に記載のように、請求項1または請求
項2に記載の受光素子において、第1の半導体層をコレ
クタバッファ層、第2の半導体層をコレクタ層、第3の
半導体層をベース層、第4の半導体層をエミッタ層とす
るバイポーラトランジスタを、上記半絶縁性半導体基板
上に集積した構成とするものである。
【0005】
【作用】本発明の受光素子は、請求項1に記載のよう
に、半絶縁性半導体基板上に、第1導電型を有する第1
の半導体層、高抵抗の第2の半導体層、第2導電型を有
する第3の半導体層が順に積層されたpin型フォトダ
イオードにおいて、上記第3の半導体層上に、さらに第
1導電型を有する第4の半導体層を積層している。例え
ば、第1導電型をn型、第2導電型をp型とすると、本
受光素子は、pin型フォトダイオードのp層上に、低
抵抗なn型半導体層を積層した構造となっており、一般
的に、p型に比べてn型半導体層の方がシート抵抗を低
減できるため、上記の第4のn型半導体層が存在するこ
とにより、pin型フォトダイオードのp型半導体層に
起因する抵抗成分を等価的に下げることができるため、
CR時定数で制限される受光素子の帯域を大幅に改善で
きる。また、請求項1に記載の受光素子の第4の半導体
層を、第3の半導体層と短絡しているため、例えば、第
1導電型をn型、第2導電型をp型とすると、さらにp
in型フォトダイオードのp型半導体層に起因する抵抗
成分を等価的に下げることができ、よってCR時定数で
制限される受光素子の帯域を改善できる。加えて、上記
p層上に積層されたn型第4の半導体層とp型第3の半
導体層とにより生じるpn接合容量を介しても、アノー
ド電極が引き出されるため、さらにp型半導体層に起因
する抵抗成分を低減することができ、CR時定数で制限
される受光素子の帯域を大幅に改善できる。また、本発
明の請求項2に記載の受光素子においては、請求項1に
記載の受光素子の第4の半導体層の膜厚を、下記の(数
1)式を満足する関係に設定することにより、反射防止
用絶縁体膜を蒸着しなくても、受光素子の表面で照射光
信号を反射させることなく、光吸収層に導くことがで
き、量子効率を増大させることができる。 〔(照射光波長)/(第4の半導体層の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) さらに、請求項3記載の受光素子においては、請求項1
または請求項2に記載の受光素子の第1の半導体層をコ
レクタバッファ層、第2の半導体層をコレクタ層、第3
の半導体層をベース層、第4の半導体層をエミッタ層と
するバイポーラトランジスタを、上記受光素子と共に半
絶縁性半導体基板上に集積した構成とすることにより、
増幅器などの電子回路をモノリシック形成することがで
き、受光感度を向上させることができる。
に、半絶縁性半導体基板上に、第1導電型を有する第1
の半導体層、高抵抗の第2の半導体層、第2導電型を有
する第3の半導体層が順に積層されたpin型フォトダ
イオードにおいて、上記第3の半導体層上に、さらに第
1導電型を有する第4の半導体層を積層している。例え
ば、第1導電型をn型、第2導電型をp型とすると、本
受光素子は、pin型フォトダイオードのp層上に、低
抵抗なn型半導体層を積層した構造となっており、一般
的に、p型に比べてn型半導体層の方がシート抵抗を低
減できるため、上記の第4のn型半導体層が存在するこ
とにより、pin型フォトダイオードのp型半導体層に
起因する抵抗成分を等価的に下げることができるため、
CR時定数で制限される受光素子の帯域を大幅に改善で
きる。また、請求項1に記載の受光素子の第4の半導体
層を、第3の半導体層と短絡しているため、例えば、第
1導電型をn型、第2導電型をp型とすると、さらにp
in型フォトダイオードのp型半導体層に起因する抵抗
成分を等価的に下げることができ、よってCR時定数で
制限される受光素子の帯域を改善できる。加えて、上記
p層上に積層されたn型第4の半導体層とp型第3の半
導体層とにより生じるpn接合容量を介しても、アノー
ド電極が引き出されるため、さらにp型半導体層に起因
する抵抗成分を低減することができ、CR時定数で制限
される受光素子の帯域を大幅に改善できる。また、本発
明の請求項2に記載の受光素子においては、請求項1に
記載の受光素子の第4の半導体層の膜厚を、下記の(数
1)式を満足する関係に設定することにより、反射防止
用絶縁体膜を蒸着しなくても、受光素子の表面で照射光
信号を反射させることなく、光吸収層に導くことがで
き、量子効率を増大させることができる。 〔(照射光波長)/(第4の半導体層の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) さらに、請求項3記載の受光素子においては、請求項1
または請求項2に記載の受光素子の第1の半導体層をコ
レクタバッファ層、第2の半導体層をコレクタ層、第3
の半導体層をベース層、第4の半導体層をエミッタ層と
するバイポーラトランジスタを、上記受光素子と共に半
絶縁性半導体基板上に集積した構成とすることにより、
増幅器などの電子回路をモノリシック形成することがで
き、受光感度を向上させることができる。
【0006】
【実施例】以下に本発明の実施例を挙げ、図面を用いて
さらに詳細に説明する。 〈実施例1〉図1は、本実施例で例示する受光素子の断
面構造を示す模式図である。図において、半絶縁性半導
体基板1上に、n型半導体層2、アンドープ半導体層
3、p型半導体層4が順に積層されたpin型フォトダ
イオード上に、さらにアンドープ半導体層3より禁制帯
幅の大きいn型半導体層5を積層した構造である。本受
光素子において、光信号6は、基板の上面より照射さ
れ、pin型フォトダイオードの空乏層でその大部分を
吸収され、電子−正孔対を生じ、カソード電極7または
アノード電極8より電気信号として取り出される。ここ
で、pin型フォトダイオードの高速化をはかるために
は、空乏層の接合容量およびp型半導体層4、n型半導
体層2の抵抗、電気抵抗などで規定されるCR時定数を
低減する必要がある。一般的に、p型半導体層に比べて
n型半導体層の方がシート抵抗およびコンタクト抵抗を
低減できるため、p型半導体層4の抵抗を低減すること
が重要となる。p型半導体層4を数千Å以上に厚膜化す
れば、低抵抗化できるが、p型半導体層4中の空乏化し
ていない領域で生じるキャリアによりパルス応答の裾引
き等の応答速度の劣化が生じると共に、さらに、同一の
プロセス、同一の層構成で超高速バイポーラトランジス
タを形成する場合、ベース層は数百Å程度に薄層化する
必要があることから、同一層構成のプロセスで高性能な
バイポーラトランジスタを形成することが不可能にな
る。本実施例の受光素子においては、n型半導体層5が
p型半導体層4上に積層されているため、p型半導体層
4を厚くしなくても等価的に抵抗を低減できるため、受
光素子を高速化できる。なお、図1において、アノード
電極8a、8bとn型半導体層5の間にギャップがある
が、このギャップをなくし、これらを接触させる構成と
することもできる。また、p型半導体層4を厚くしなく
てもよいため、例えば、半絶縁性半導体基板1およびn
型半導体層5をInPで形成し、n型半導体層2、アン
ドープ半導体層3、p型半導体層4をInGaAsで形
成し、n型半導体層2をコレクタバッファ層、アンドー
プ半導体層3をコレクタ層、p型半導体層4をベース
層、n型半導体層5をエミッタ層として構成するHBT
の高性能化をはかることもでき、高性能なモノリシック
光受信回路の実現に寄与できる。また、上記の材料で構
成することにより、1.3μm帯や1.5μm帯の波長
の照射光信号に対して、n型半導体層5が透明となり、
該pin型フォトダイオードの光吸収層に光を導入する
ことができる。
さらに詳細に説明する。 〈実施例1〉図1は、本実施例で例示する受光素子の断
面構造を示す模式図である。図において、半絶縁性半導
体基板1上に、n型半導体層2、アンドープ半導体層
3、p型半導体層4が順に積層されたpin型フォトダ
イオード上に、さらにアンドープ半導体層3より禁制帯
幅の大きいn型半導体層5を積層した構造である。本受
光素子において、光信号6は、基板の上面より照射さ
れ、pin型フォトダイオードの空乏層でその大部分を
吸収され、電子−正孔対を生じ、カソード電極7または
アノード電極8より電気信号として取り出される。ここ
で、pin型フォトダイオードの高速化をはかるために
は、空乏層の接合容量およびp型半導体層4、n型半導
体層2の抵抗、電気抵抗などで規定されるCR時定数を
低減する必要がある。一般的に、p型半導体層に比べて
n型半導体層の方がシート抵抗およびコンタクト抵抗を
低減できるため、p型半導体層4の抵抗を低減すること
が重要となる。p型半導体層4を数千Å以上に厚膜化す
れば、低抵抗化できるが、p型半導体層4中の空乏化し
ていない領域で生じるキャリアによりパルス応答の裾引
き等の応答速度の劣化が生じると共に、さらに、同一の
プロセス、同一の層構成で超高速バイポーラトランジス
タを形成する場合、ベース層は数百Å程度に薄層化する
必要があることから、同一層構成のプロセスで高性能な
バイポーラトランジスタを形成することが不可能にな
る。本実施例の受光素子においては、n型半導体層5が
p型半導体層4上に積層されているため、p型半導体層
4を厚くしなくても等価的に抵抗を低減できるため、受
光素子を高速化できる。なお、図1において、アノード
電極8a、8bとn型半導体層5の間にギャップがある
が、このギャップをなくし、これらを接触させる構成と
することもできる。また、p型半導体層4を厚くしなく
てもよいため、例えば、半絶縁性半導体基板1およびn
型半導体層5をInPで形成し、n型半導体層2、アン
ドープ半導体層3、p型半導体層4をInGaAsで形
成し、n型半導体層2をコレクタバッファ層、アンドー
プ半導体層3をコレクタ層、p型半導体層4をベース
層、n型半導体層5をエミッタ層として構成するHBT
の高性能化をはかることもでき、高性能なモノリシック
光受信回路の実現に寄与できる。また、上記の材料で構
成することにより、1.3μm帯や1.5μm帯の波長
の照射光信号に対して、n型半導体層5が透明となり、
該pin型フォトダイオードの光吸収層に光を導入する
ことができる。
【0007】〈実施例2〉図2、3、4、5、6および
7は、本実施例で例示する受光素子の構成を示す模式図
であり、図2および図5は受光素子の断面構造を示し、
図3、図6および図7は上面図を示している。また、図
4は、受光素子の等価回路図である。なお、図2は図3
のA−A′断面図、図5は図6のA−A′断面図であ
る。なお、これらの受光素子の動作原理は、ほぼ同様で
あるので、代表して図2、図3を用いて説明する。本実
施例の受光素子は、図1に示した実施例1の受光素子と
ほぼ同じ構造であり、半絶縁性半導体基板1上に、n型
半導体層2、アンドープ半導体層3、p型半導体層4が
順に積層されたpin型フォトダイオード上に、さらに
アンドープ半導体層3より禁制帯幅の大きいn型半導体
層5を積層した構造である。本受光素子においても、光
信号6は基板の上面より照射され、pin型フォトダイ
オードの空乏層でその大部分を吸収され、電子−正孔対
を生じる。ここで本実施例の受光素子においては、p型
半導体層4はp側オーミック電極9およびn側オーミッ
ク電極10を介してn型半導体層5とも接続されている
ため、p型半導体層4の等価的な抵抗をさらに低減で
き、受光素子をよりいっそう高速化できる。合わせて、
本実施例の受光素子においては、図4に等価回路として
示したように、n型半導体層5とp型半導体層4の接合
容量20、n型半導体層寄生抵抗21を介してもアノー
ド端子14に接続されている。ここで、n型半導体のシ
ートおよびコンタクト抵抗はp型のそれらに比べて小さ
いため、n型半導体寄生抵抗21は、主にp型半導体層
4側から生じる寄生抵抗16と比較して大幅に小さくで
きる。その上、接合容量19は、pin接合に生じた容
量であるのに対し、n型半導体層5とp型半導体層4の
接合容量20はpn接合によって生じた容量であり、か
つ印加バイアスはゼロバイアスであるため、ほぼ同じ接
合面積であっても、その容量値は大幅に大きくなる。こ
れらの要因のため、本実施例の受光素子においては、特
に周波数が高い領域で、上記の接合容量20が、アノー
ド端子14に対する寄生抵抗16、シリーズ抵抗18の
バイパス短絡として働く。以上の2つの要因により、p
型半導体層4を厚くすることなく受光素子を大幅に高速
化できるため、例えば実施例1に記述した材料を用いる
ことにより、実施例1と同様に同一層構成のHBTの高
速化をはかることができ、高性能なモノリシック光受信
回路の実現に寄与できる。なお、図3に示したように、
n型半導体層2を部分的にエッチングにより除去し、半
絶縁性半導体基板1に形成した配線13上に積層した絶
縁配線交差により生じる寄生容量を避けることができ、
よって本受光素子の高速性を保つことができる。また、
図5、図6に示した受光素子のように、配線13の引き
出し部分上の領域でのみn側オーミック電極10とp側
オーミック電極9を接続してもよい。本構成により、同
一の受光径で考えた場合、図4に示した電極導体間寄生
容量17、接合容量19を低減できるため、さらに本受
光素子を高速化できる。なお、図2、図5において、p
側オーミック電極9とn型半導体層5を接触させている
が、図1に示した例のようにギャップを設けてもよい。
また、図7に示した受光素子のように、n側オーミック
電極10およびp側オーミック電極9を一度素子外部に
引き出した後、接続しても良い。なお、本実施例におい
ては、円形の素子構造および受光面を示しているが、素
子構造または受光面の一部またはすべてが、方形その他
の形状であっても構わない。
7は、本実施例で例示する受光素子の構成を示す模式図
であり、図2および図5は受光素子の断面構造を示し、
図3、図6および図7は上面図を示している。また、図
4は、受光素子の等価回路図である。なお、図2は図3
のA−A′断面図、図5は図6のA−A′断面図であ
る。なお、これらの受光素子の動作原理は、ほぼ同様で
あるので、代表して図2、図3を用いて説明する。本実
施例の受光素子は、図1に示した実施例1の受光素子と
ほぼ同じ構造であり、半絶縁性半導体基板1上に、n型
半導体層2、アンドープ半導体層3、p型半導体層4が
順に積層されたpin型フォトダイオード上に、さらに
アンドープ半導体層3より禁制帯幅の大きいn型半導体
層5を積層した構造である。本受光素子においても、光
信号6は基板の上面より照射され、pin型フォトダイ
オードの空乏層でその大部分を吸収され、電子−正孔対
を生じる。ここで本実施例の受光素子においては、p型
半導体層4はp側オーミック電極9およびn側オーミッ
ク電極10を介してn型半導体層5とも接続されている
ため、p型半導体層4の等価的な抵抗をさらに低減で
き、受光素子をよりいっそう高速化できる。合わせて、
本実施例の受光素子においては、図4に等価回路として
示したように、n型半導体層5とp型半導体層4の接合
容量20、n型半導体層寄生抵抗21を介してもアノー
ド端子14に接続されている。ここで、n型半導体のシ
ートおよびコンタクト抵抗はp型のそれらに比べて小さ
いため、n型半導体寄生抵抗21は、主にp型半導体層
4側から生じる寄生抵抗16と比較して大幅に小さくで
きる。その上、接合容量19は、pin接合に生じた容
量であるのに対し、n型半導体層5とp型半導体層4の
接合容量20はpn接合によって生じた容量であり、か
つ印加バイアスはゼロバイアスであるため、ほぼ同じ接
合面積であっても、その容量値は大幅に大きくなる。こ
れらの要因のため、本実施例の受光素子においては、特
に周波数が高い領域で、上記の接合容量20が、アノー
ド端子14に対する寄生抵抗16、シリーズ抵抗18の
バイパス短絡として働く。以上の2つの要因により、p
型半導体層4を厚くすることなく受光素子を大幅に高速
化できるため、例えば実施例1に記述した材料を用いる
ことにより、実施例1と同様に同一層構成のHBTの高
速化をはかることができ、高性能なモノリシック光受信
回路の実現に寄与できる。なお、図3に示したように、
n型半導体層2を部分的にエッチングにより除去し、半
絶縁性半導体基板1に形成した配線13上に積層した絶
縁配線交差により生じる寄生容量を避けることができ、
よって本受光素子の高速性を保つことができる。また、
図5、図6に示した受光素子のように、配線13の引き
出し部分上の領域でのみn側オーミック電極10とp側
オーミック電極9を接続してもよい。本構成により、同
一の受光径で考えた場合、図4に示した電極導体間寄生
容量17、接合容量19を低減できるため、さらに本受
光素子を高速化できる。なお、図2、図5において、p
側オーミック電極9とn型半導体層5を接触させている
が、図1に示した例のようにギャップを設けてもよい。
また、図7に示した受光素子のように、n側オーミック
電極10およびp側オーミック電極9を一度素子外部に
引き出した後、接続しても良い。なお、本実施例におい
ては、円形の素子構造および受光面を示しているが、素
子構造または受光面の一部またはすべてが、方形その他
の形状であっても構わない。
【0008】〈実施例3〉本実施例においては、上記実
施例1または実施例2に示した図1、図2、図5におい
て、n型半導体層5の厚さを次の(数1)式を満足する
ように設定する。 〔(照射光波長)/(n型半導体層5の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) このように、n型半導体層5の厚さを設定すると、反射
防止用絶縁体膜を蒸着しなくても、照射される光信号を
受光素子表面で反射することなく光吸収層に導入するこ
とができ、量子効率を増大させることができる。
施例1または実施例2に示した図1、図2、図5におい
て、n型半導体層5の厚さを次の(数1)式を満足する
ように設定する。 〔(照射光波長)/(n型半導体層5の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) このように、n型半導体層5の厚さを設定すると、反射
防止用絶縁体膜を蒸着しなくても、照射される光信号を
受光素子表面で反射することなく光吸収層に導入するこ
とができ、量子効率を増大させることができる。
【0009】〈実施例4〉図8は、本実施例で例示する
受光素子の構造断面を示す模式図である。図において、
22は実施例1として例示した図1の受光素子、23は
同一層構成のHBTである。上記実施例1または実施例
2において詳細に説明したように、本発明の受光素子
は、p型半導体層4を薄層化しても、受光素子の高速化
が実現できるため、図8に示したように、同一層構成で
高速動作をもたらす薄いベース層(p型半導体層4)を
持つHBTを、何ら特殊なプロセスを用いることなく、
同一半導体基板上に製作できる。よって、超高速受光素
子と超高周波増幅器などの電子回路を集積した、高性能
なモノリシック光受信回路の実現に寄与できる。また、
実施例2または実施例3に示した受光素子も同様に、本
実施例に容易に適用できる。また、以上説明した、すべ
ての本発明の実施例に示した受光素子を構成する半導体
材料として、半絶縁性半導体基板1およびn型半導体層
5をInPで形成し、n型半導体層2、アンドープ半導
体層3、p型半導体層4をInGaAsで形成する場合
を述べたが、n型半導体層2(InGaAs層)をn型
InP層または、1層以上のn型InGaAs層とn型
InP層の組み合わせにより構成しても構わない。ま
た、n型半導体層5(InP層)も同様に1層以上のn
型InGaAs層とn型InP層の組み合わせにより構
成しても構わない。さらに、InP系材料に代わり、G
aAs系材料を使用しても構わない。
受光素子の構造断面を示す模式図である。図において、
22は実施例1として例示した図1の受光素子、23は
同一層構成のHBTである。上記実施例1または実施例
2において詳細に説明したように、本発明の受光素子
は、p型半導体層4を薄層化しても、受光素子の高速化
が実現できるため、図8に示したように、同一層構成で
高速動作をもたらす薄いベース層(p型半導体層4)を
持つHBTを、何ら特殊なプロセスを用いることなく、
同一半導体基板上に製作できる。よって、超高速受光素
子と超高周波増幅器などの電子回路を集積した、高性能
なモノリシック光受信回路の実現に寄与できる。また、
実施例2または実施例3に示した受光素子も同様に、本
実施例に容易に適用できる。また、以上説明した、すべ
ての本発明の実施例に示した受光素子を構成する半導体
材料として、半絶縁性半導体基板1およびn型半導体層
5をInPで形成し、n型半導体層2、アンドープ半導
体層3、p型半導体層4をInGaAsで形成する場合
を述べたが、n型半導体層2(InGaAs層)をn型
InP層または、1層以上のn型InGaAs層とn型
InP層の組み合わせにより構成しても構わない。ま
た、n型半導体層5(InP層)も同様に1層以上のn
型InGaAs層とn型InP層の組み合わせにより構
成しても構わない。さらに、InP系材料に代わり、G
aAs系材料を使用しても構わない。
【0010】
【発明の効果】以上詳細に説明したように、本発明の受
光素子によれば、半絶縁性半導体基板上にn型半導体
層、アンドープ半導体層、p型半導体層が順に積層され
たpin型フォトダイオードにおいて、p層上にアンド
ープ半導体層より禁制帯幅の大きいn型半導体層をさら
に積層しているため、従来の受光素子(pin型フォト
ダイオード)と比較して、p層を薄層化しても、CR時
定数で制限される、受光素子の応答速度を大幅に高速化
できる。したがって、全く同一層構成のプロセスで膜厚
の薄いベース層(p層)を有する高性能HBTを容易に
製作でき、よって上記高速受光素子と超高周波HBTを
半導体基板上にモノリシック集積でき、高性能、低コス
トなモノリシック光受信回路の実現に寄与できる。ま
た、p層上に積層したアンドープ半導体層より禁制帯幅
の大きいn型半導体層と上記p型半導体層を短絡するこ
とにより、アノード端子側の引き出しを、これにより生
じる大きなゼロバイアスpn接合容量を介しても行うこ
とができ、薄いp層に起因する寄生抵抗などをバイパス
できるため、さらにCR時定数を低減できる。このた
め、p型半導体層を厚くすることなく受光素子をさらに
高速化でき、かつ全く同一層構成のプロセスで膜厚の薄
いベース層(p層)を有する高性能HBTを容易に製作
できるため、よりいっそう高速な受光素子と超高周波H
BTを半導体基板上にモノリシック集積でき、高性能、
低コストなモノリシック光受信回路の実現に寄与でき
る。さらに、上記n型半導体層の厚さを、〔(照射光波
長)/(n型半導体層の屈折率)〕×〔(2n+1)/
4〕(ただし、n=0、1、2、3……を表わす。)と
することにより、反射防止用絶縁体膜を蒸着しなくて
も、受光素子表面に照射される光信号を反射することな
く、効率よく光吸収層に導くことができ、量子効率を著
しく増大させることができる。したがって、本発明の受
光素子は、マイクロ波ないしはミリ波サブキャリア多重
光伝送システムや、10Gb/s程度以上の超高速光通
信システム用光受信装置の小型化、経済化、高性能化を
実現することができる。
光素子によれば、半絶縁性半導体基板上にn型半導体
層、アンドープ半導体層、p型半導体層が順に積層され
たpin型フォトダイオードにおいて、p層上にアンド
ープ半導体層より禁制帯幅の大きいn型半導体層をさら
に積層しているため、従来の受光素子(pin型フォト
ダイオード)と比較して、p層を薄層化しても、CR時
定数で制限される、受光素子の応答速度を大幅に高速化
できる。したがって、全く同一層構成のプロセスで膜厚
の薄いベース層(p層)を有する高性能HBTを容易に
製作でき、よって上記高速受光素子と超高周波HBTを
半導体基板上にモノリシック集積でき、高性能、低コス
トなモノリシック光受信回路の実現に寄与できる。ま
た、p層上に積層したアンドープ半導体層より禁制帯幅
の大きいn型半導体層と上記p型半導体層を短絡するこ
とにより、アノード端子側の引き出しを、これにより生
じる大きなゼロバイアスpn接合容量を介しても行うこ
とができ、薄いp層に起因する寄生抵抗などをバイパス
できるため、さらにCR時定数を低減できる。このた
め、p型半導体層を厚くすることなく受光素子をさらに
高速化でき、かつ全く同一層構成のプロセスで膜厚の薄
いベース層(p層)を有する高性能HBTを容易に製作
できるため、よりいっそう高速な受光素子と超高周波H
BTを半導体基板上にモノリシック集積でき、高性能、
低コストなモノリシック光受信回路の実現に寄与でき
る。さらに、上記n型半導体層の厚さを、〔(照射光波
長)/(n型半導体層の屈折率)〕×〔(2n+1)/
4〕(ただし、n=0、1、2、3……を表わす。)と
することにより、反射防止用絶縁体膜を蒸着しなくて
も、受光素子表面に照射される光信号を反射することな
く、効率よく光吸収層に導くことができ、量子効率を著
しく増大させることができる。したがって、本発明の受
光素子は、マイクロ波ないしはミリ波サブキャリア多重
光伝送システムや、10Gb/s程度以上の超高速光通
信システム用光受信装置の小型化、経済化、高性能化を
実現することができる。
【図1】本発明の実施例1で例示した受光素子の断面構
造を示す模式図。
造を示す模式図。
【図2】本発明の実施例2で例示した受光素子の断面構
造(図3のA−A′断面図)を示す模式図。
造(図3のA−A′断面図)を示す模式図。
【図3】本発明の実施例2の受光素子の上面図。
【図4】本発明の実施例2で例示した受光素子の等価回
路図。
路図。
【図5】本発明の実施例2で例示した受光素子の断面構
造(図6のA−A′断面図)を示す模式図。
造(図6のA−A′断面図)を示す模式図。
【図6】本発明の実施例2で例示した受光素子の上面
図。
図。
【図7】本発明の実施例2で例示した受光素子の上面
図。
図。
【図8】本発明の実施例4で例示した受光素子の断面構
造を示す模式図。
造を示す模式図。
【図9】従来の受光素子の断面構造を示す模式図。
【図10】従来の受光素子の等価回路図。
【図11】従来の受光素子の上面図。
【符号の説明】 1…半絶縁性半導体基板 2…n型半導体層 3…アンドープ半導体層 4…p型半導体層 5…n型半導体層 6…光信号 7…カソード電極 7a、7b…カソード電極 8…アノード電極 8a、8b…アノード電極 9…p側オーミック電極 9a、9b…p側オーミック電極 10…n側オーミック電極 10a、10b…n側オーミック電極 11…絶縁膜 11a、11b…絶縁膜 12…スルーホール 12a、12b…スルーホール 13…配線 14…アノード端子 15…カソード端子 16…寄生抵抗 17…寄生容量 18…シリーズ抵抗 19…接合容量 20…n型半導体層5とp型半導体層4の接合容量 21…n型半導体寄生抵抗 22…受光素子(pin型フォトダイオード)の構造断
面 23…HBTの構造断面 24a、24b…コレクタ電極 25a、25b…ベース電極 26…エミッタ電極
面 23…HBTの構造断面 24a、24b…コレクタ電極 25a、25b…ベース電極 26…エミッタ電極
Claims (3)
- 【請求項1】半絶縁性半導体基板上に、第1導電型を有
する第1の半導体層、高抵抗の第2の半導体層、電極を
備えた第2導電型を有する第3の半導体層が順に積層さ
れたpin型フォトダイオードにおいて、 上記第3の半導体層上に、さらに電極を備えた第1導電
型を有する第4の半導体層を積層し、上記第3の半導体
層の電極と上記第4の半導体層の電極とを短絡してなる
ことを特徴とする受光素子。 - 【請求項2】請求項1に記載の受光素子において、第4
の半導体層の膜厚を、下記の(数1)式を満足する関係
に設定することを特徴とする受光素子。 〔(照射光波長)/(第4の半導体層の屈折率)〕×〔(2n+1)/4〕 ………(数1) (式中、n=0、1、2、3……を表わす。) - 【請求項3】請求項1または請求項2に記載の受光素子
において、 第1の半導体層をコレクタバッファ層、第2の半導体層
をコレクタ層、第3の半導体層をベース層、第4の半導
体層をエミッタ層とするバイポーラトランジスタを、半
絶縁性半導体基板上に集積してなることを特徴とする受
光素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17522894A JP3247552B2 (ja) | 1994-07-27 | 1994-07-27 | 受光素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17522894A JP3247552B2 (ja) | 1994-07-27 | 1994-07-27 | 受光素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0846233A JPH0846233A (ja) | 1996-02-16 |
JP3247552B2 true JP3247552B2 (ja) | 2002-01-15 |
Family
ID=15992523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17522894A Expired - Fee Related JP3247552B2 (ja) | 1994-07-27 | 1994-07-27 | 受光素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3247552B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4370203B2 (ja) * | 2004-05-25 | 2009-11-25 | 三菱電機株式会社 | 半導体素子 |
-
1994
- 1994-07-27 JP JP17522894A patent/JP3247552B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0846233A (ja) | 1996-02-16 |
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